JPS63221443A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS63221443A JPS63221443A JP62057344A JP5734487A JPS63221443A JP S63221443 A JPS63221443 A JP S63221443A JP 62057344 A JP62057344 A JP 62057344A JP 5734487 A JP5734487 A JP 5734487A JP S63221443 A JPS63221443 A JP S63221443A
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- Japan
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- memory
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- memory access
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- 230000010365 information processing Effects 0.000 claims abstract description 11
- 238000003745 diagnosis Methods 0.000 abstract 1
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- Hardware Redundancy (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は情報処理装置に関し、特に主記憶アクセス時の
エラー処理制御に関する。
エラー処理制御に関する。
従来、この種の情報処理装置は、主記憶アクセス時のエ
ラー検出時、要求元にエラーリプライをもどした要求元
で命令再試行可能ならば要求元が命令を再試行すること
により障害回復をはかっていた。
ラー検出時、要求元にエラーリプライをもどした要求元
で命令再試行可能ならば要求元が命令を再試行すること
により障害回復をはかっていた。
（発明が解決しようとする問題点〕
上述した従来の情報処理装置では、主記憶の障害が固定
障害なら要求元で命令再試行を実施しても失敗するとい
う欠点があり、さらに、命令再試行不可のタイミングで
要求元がエラーを検出した場合は、要求元自身の障害と
して処理されてしまい（ＪＯＢアボート）、障害装置を
正しく切りわけられず、以後システムを継続して運用す
る場合にも、システムへの影響が大きいという欠点があ
る。
障害なら要求元で命令再試行を実施しても失敗するとい
う欠点があり、さらに、命令再試行不可のタイミングで
要求元がエラーを検出した場合は、要求元自身の障害と
して処理されてしまい（ＪＯＢアボート）、障害装置を
正しく切りわけられず、以後システムを継続して運用す
る場合にも、システムへの影響が大きいという欠点があ
る。
本発明の情報処理装置は、要求元からのメモリアクセス
に関してエラーを検出し、通知する手段と、メモリアク
セスエラー検出時のメそリアドレスを保持するメモリア
ドレス格納手段と、前記エラーの要因がメモリにあるか
どうかを識別するエラー要因識別手段と、前記エラー検
出時、要求元のクロックを停止させるクロック停止手段
と、前記エラー検出時、前記クロック停止手段の有効／
無効を制御するクロック停止有効指定手段と、要求元か
らのメモリアクセスエラー検出時、エラー発生を通知さ
れると、エラー要因識別手段により、エラーの要因がメ
モリにあると識別された時には前記クロック停止有効指
定手段を無効にして、メモリアドレス格納手段に格納さ
れたメモリアドレスに基づき、再度メモリアクセスを行
なうエラーメモリアクセス制御手段と、その結果に応じ
てメモリエラーの間欠／固定を判定すると共に、前記メ
モリアドレス格納手段に格納されたアドレスによりエラ
ーのメモリ単位を指摘する制御手段とを有している。
に関してエラーを検出し、通知する手段と、メモリアク
セスエラー検出時のメそリアドレスを保持するメモリア
ドレス格納手段と、前記エラーの要因がメモリにあるか
どうかを識別するエラー要因識別手段と、前記エラー検
出時、要求元のクロックを停止させるクロック停止手段
と、前記エラー検出時、前記クロック停止手段の有効／
無効を制御するクロック停止有効指定手段と、要求元か
らのメモリアクセスエラー検出時、エラー発生を通知さ
れると、エラー要因識別手段により、エラーの要因がメ
モリにあると識別された時には前記クロック停止有効指
定手段を無効にして、メモリアドレス格納手段に格納さ
れたメモリアドレスに基づき、再度メモリアクセスを行
なうエラーメモリアクセス制御手段と、その結果に応じ
てメモリエラーの間欠／固定を判定すると共に、前記メ
モリアドレス格納手段に格納されたアドレスによりエラ
ーのメモリ単位を指摘する制御手段とを有している。
主記憶装置の障害発生時、要求元のクロックを停止しな
いで再度障害アドレスにアクセスすることにより、障害
の間欠／固定を切りわ・けることができる。また、その
結果に応じて間欠ならＪＯＢアボートしないで、固定な
らＪＯＢアボートしてから、共に主記憶装置の再構成制
御を実施して、障害装置を正しく切りわけ障害装置を以
後切り離すことにより、システムへの影響を最小にする
ことができる。
いで再度障害アドレスにアクセスすることにより、障害
の間欠／固定を切りわ・けることができる。また、その
結果に応じて間欠ならＪＯＢアボートしないで、固定な
らＪＯＢアボートしてから、共に主記憶装置の再構成制
御を実施して、障害装置を正しく切りわけ障害装置を以
後切り離すことにより、システムへの影響を最小にする
ことができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の一実施例のブロック図
である。
である。
本実施例の情報処理装置は、主記憶装置１と、メモリア
クセス制御装置１１と、要求元プロセッサ１３と、診断
プロセッサ１４とからなる。主記憶装置１は互いに独立
にアクセス可能な８つのメモリ単位２〜９と、リクエス
ト信号５０，５２．−．８４によりメモリ単位２〜９を
アクセスし、メモリ単位２〜９からリプライ信号５１，
５３．−．６５を受は取る主記憶制御部ｌＯとからなる
。メモリアクセス制御装置Ｉ＋は、主記憶装置１と２つ
の要求元１要求元プロセッサ１３と診断プロセッサ１４
との間に設けられており、制御信号６６．６７により主
記憶装置１へのアクセスを制御するリクエスト制御回路
１２とメモリ構成制御回路２８とからなる。要求元プロ
セッサ１３はリクエスト１３号６８によりメモリへのリ
クエストを制御するリクエスト制御回路１５と、リプラ
イ信号６９によるメモリからのリプライを制御するリプ
ライ制御回路１６と、制御信号７３からメモリアクセス
に関してエラーを検出するエラー検出回路１９と、制御
信号７５による前記エラーを制御信号７６により診断プ
ロセッサ１４に通知するエラー通知回路２０と、制御信
号８３によるメモリアクセスエラー検出時の制御信号７
２からのメモリアドレスを保持するエラーアドレス格納
回路１８とからなる。診断プロセッサ１４は、リクエス
ト信号７０によりメモリアクセスリクエストを制御する
リクエスト制御回路２１と、リプライ信号７１によるメ
モリアクセスリプライを制御するリプライ制御回路２２
と、メモリアクセスエラー検出時、エラーの原因がメモ
リにあるかどうかを制御信号７８から識別するエラー要
因識別回路２３と、メモリアクセスエラー検出時、診断
プロセッサ１４のクロックを停止させるクロック停止制
御回路２４と、前記エラー検出時、クロック停止制御回
路２４の有効／無効を制御信号８２により制御するクロ
ック停＋ｈ有効制御回路２５と、メモリアクセスエラー
検出時、エラー発生を通知されると、エラー要因識別回
路２３によりエラーの要因がメモリにあると識別された
時には、クロック停止有効制御回路２５によりクロック
停止制御回路２４を無効にして、エラーアドレス格納回
路１８に格納されたアドレスにより、再度メモリアクセ
スを行なうエラーメモリアクセス制御回路２７と、その
結果に応じてメモリエラーの間欠／固定を判定すると共
にエラーアドレス格納回路１８に格納されたアドレスに
よりエラーのメモリ単位を制御信号８６によりメモリ構
成制御回路２８に指摘する障害処理制御回路２６からな
る。
クセス制御装置１１と、要求元プロセッサ１３と、診断
プロセッサ１４とからなる。主記憶装置１は互いに独立
にアクセス可能な８つのメモリ単位２〜９と、リクエス
ト信号５０，５２．−．８４によりメモリ単位２〜９を
アクセスし、メモリ単位２〜９からリプライ信号５１，
５３．−．６５を受は取る主記憶制御部ｌＯとからなる
。メモリアクセス制御装置Ｉ＋は、主記憶装置１と２つ
の要求元１要求元プロセッサ１３と診断プロセッサ１４
との間に設けられており、制御信号６６．６７により主
記憶装置１へのアクセスを制御するリクエスト制御回路
１２とメモリ構成制御回路２８とからなる。要求元プロ
セッサ１３はリクエスト１３号６８によりメモリへのリ
クエストを制御するリクエスト制御回路１５と、リプラ
イ信号６９によるメモリからのリプライを制御するリプ
ライ制御回路１６と、制御信号７３からメモリアクセス
に関してエラーを検出するエラー検出回路１９と、制御
信号７５による前記エラーを制御信号７６により診断プ
ロセッサ１４に通知するエラー通知回路２０と、制御信
号８３によるメモリアクセスエラー検出時の制御信号７
２からのメモリアドレスを保持するエラーアドレス格納
回路１８とからなる。診断プロセッサ１４は、リクエス
ト信号７０によりメモリアクセスリクエストを制御する
リクエスト制御回路２１と、リプライ信号７１によるメ
モリアクセスリプライを制御するリプライ制御回路２２
と、メモリアクセスエラー検出時、エラーの原因がメモ
リにあるかどうかを制御信号７８から識別するエラー要
因識別回路２３と、メモリアクセスエラー検出時、診断
プロセッサ１４のクロックを停止させるクロック停止制
御回路２４と、前記エラー検出時、クロック停止制御回
路２４の有効／無効を制御信号８２により制御するクロ
ック停＋ｈ有効制御回路２５と、メモリアクセスエラー
検出時、エラー発生を通知されると、エラー要因識別回
路２３によりエラーの要因がメモリにあると識別された
時には、クロック停止有効制御回路２５によりクロック
停止制御回路２４を無効にして、エラーアドレス格納回
路１８に格納されたアドレスにより、再度メモリアクセ
スを行なうエラーメモリアクセス制御回路２７と、その
結果に応じてメモリエラーの間欠／固定を判定すると共
にエラーアドレス格納回路１８に格納されたアドレスに
よりエラーのメモリ単位を制御信号８６によりメモリ構
成制御回路２８に指摘する障害処理制御回路２６からな
る。
次に、本実施例の動作について説明する。
通常動作時、メモリへの要求元からの読出し動作時、要
求元プロセッサ１３内のリクエスト制御回路１５からリ
クエスト信号６８を使ってメモリアドレス、リクエスト
コード、読出し要求などがメモリアクセス制御装置ＩＩ
内のリクエスト制御回路１２に、リクエストと共に出さ
れる。リクエスト制御回路１２は、他の要求元からのリ
クエストとの読合をチェックした上でメモリ構成制御回
路２８のメモリ構成と要求元プロセッサ１３から送られ
てきた読出し要求メモリアドレスに従って、主記憶装置
１の主記憶制御部１０にリクエスト信号６６を送出する
。主記憶制御部１０は、所望のメモリ単位、例えばメモ
リ単位２ヘリク工スト信号５０を送出し、読出し動作を
行なう。読出されたデータはリプライ信号５１を用いて
、リプライコードと共に主記憶制御部１０へ送られる。
求元プロセッサ１３内のリクエスト制御回路１５からリ
クエスト信号６８を使ってメモリアドレス、リクエスト
コード、読出し要求などがメモリアクセス制御装置ＩＩ
内のリクエスト制御回路１２に、リクエストと共に出さ
れる。リクエスト制御回路１２は、他の要求元からのリ
クエストとの読合をチェックした上でメモリ構成制御回
路２８のメモリ構成と要求元プロセッサ１３から送られ
てきた読出し要求メモリアドレスに従って、主記憶装置
１の主記憶制御部１０にリクエスト信号６６を送出する
。主記憶制御部１０は、所望のメモリ単位、例えばメモ
リ単位２ヘリク工スト信号５０を送出し、読出し動作を
行なう。読出されたデータはリプライ信号５１を用いて
、リプライコードと共に主記憶制御部１０へ送られる。
さらに、リクエスト制御回路１２の制御により、リプラ
イコード、リプライデータはリプライ信号６９を用いて
、要求元プロセッサ１３のリプライ制御回路１６へもど
される。この時のりブライコードには、メモリアクセス
に伴なうメモリアクセスエラーの検出の有／無およびエ
ラ一時の要因が主記憶装置１、メモリアクセス制御装置
１１、要求元プロセッサ＋３のどこにあるのかを示す情
報が含まれている。メモリアクセスエラーの検出がなけ
れば、通常動作が継続して行なわれることになる。
イコード、リプライデータはリプライ信号６９を用いて
、要求元プロセッサ１３のリプライ制御回路１６へもど
される。この時のりブライコードには、メモリアクセス
に伴なうメモリアクセスエラーの検出の有／無およびエ
ラ一時の要因が主記憶装置１、メモリアクセス制御装置
１１、要求元プロセッサ＋３のどこにあるのかを示す情
報が含まれている。メモリアクセスエラーの検出がなけ
れば、通常動作が継続して行なわれることになる。
次に、障害検出時の動作について説明する。メモリへの
要求元からの読出動作時、要求元プロセッサ１３のリプ
ライ制御回路１６へもどされるリプライ信号６９は制御
信号１９としてエラー検出回路１９へ送られ、エラー検
出の有無がチェックされる。
要求元からの読出動作時、要求元プロセッサ１３のリプ
ライ制御回路１６へもどされるリプライ信号６９は制御
信号１９としてエラー検出回路１９へ送られ、エラー検
出の有無がチェックされる。
主記憶装置１が原因のエラーが検出されると、エラー通
知回路２０から制御信号７６を用いてエラーメモリアク
セス制御回路２７とクロック停止制御回路２４へ通知さ
れる。制御信号７６によりエラーを通知されたクロック
停止制御回路２４は、要求元プロセッサ１３のクロック
を停止させる。この時同時にエラーのアドレスは、制御
信号７２によりリクエスト制御回路１５からエラーアド
レス格納回路１８に格納される。制御信号７によりエラ
ーを通知された。エラーメモリアクセス制御回路２７は
、クロック停止有効制御回路２５に対してエラー検出時
、クロック停止制御回路２４の動作を無効にするよう制
御信号８１により指示する。障害処理制御回路２６は、
エラーアドレス格納回路１８からデータバス７４を通し
て読出したエラーアドレスに従ってエラーメモリアクセ
ス制御回路２７に対して再度メモリアクセスするように
制御信号８４により指示する。診断プロセッサ＋４のリ
クエスト制御回路２Ｉからエラーのアドレスに従い主記
憶装置１にメモリアクセスが出される。その結果、リプ
ライ制御回路２２にリプライコード、リプライデータな
どがもどりエラー要因識別回路２３でメモリアクセスエ
ラーの有無が判定される。この結果、エラーであっても
、クロック停止有効制御回路２５の制御により診断プロ
セッサ１４のクロックは停止せず、継続動作可能である
。エラーならば障害処理制御回路２６は、本障害を固定
障害とみなして、エラーアドレス格納回路１８に格納さ
れているエラーアドレスに従ってエラーのメモリ単位を
切り離すように制御信号８６によりメモリ構成制御回路
２８に指示する。
知回路２０から制御信号７６を用いてエラーメモリアク
セス制御回路２７とクロック停止制御回路２４へ通知さ
れる。制御信号７６によりエラーを通知されたクロック
停止制御回路２４は、要求元プロセッサ１３のクロック
を停止させる。この時同時にエラーのアドレスは、制御
信号７２によりリクエスト制御回路１５からエラーアド
レス格納回路１８に格納される。制御信号７によりエラ
ーを通知された。エラーメモリアクセス制御回路２７は
、クロック停止有効制御回路２５に対してエラー検出時
、クロック停止制御回路２４の動作を無効にするよう制
御信号８１により指示する。障害処理制御回路２６は、
エラーアドレス格納回路１８からデータバス７４を通し
て読出したエラーアドレスに従ってエラーメモリアクセ
ス制御回路２７に対して再度メモリアクセスするように
制御信号８４により指示する。診断プロセッサ＋４のリ
クエスト制御回路２Ｉからエラーのアドレスに従い主記
憶装置１にメモリアクセスが出される。その結果、リプ
ライ制御回路２２にリプライコード、リプライデータな
どがもどりエラー要因識別回路２３でメモリアクセスエ
ラーの有無が判定される。この結果、エラーであっても
、クロック停止有効制御回路２５の制御により診断プロ
セッサ１４のクロックは停止せず、継続動作可能である
。エラーならば障害処理制御回路２６は、本障害を固定
障害とみなして、エラーアドレス格納回路１８に格納さ
れているエラーアドレスに従ってエラーのメモリ単位を
切り離すように制御信号８６によりメモリ構成制御回路
２８に指示する。
このようにメモリの再構成制御を実施することにより障
害装置を正しく切りわけシステムの影響を最小にするこ
とができる。
害装置を正しく切りわけシステムの影響を最小にするこ
とができる。
（発明の効果）
以上説明したように本発明は、主記憶装置の障害発生時
、要求元のクロックを停止しないで再度障害アドレスに
アクセスすることにより、障害の間欠／固定を切りわけ
ると共にその結果に応じて、間欠ならＪＯＢアボートし
ないで固定ならＪＯＢアボートしてから、共に主記憶装
置の再構成制御を実施することにより障害装置を正しく
切りわけ障害装置を以後切り離すことにより、システム
への影響を最小にすることができるという効果がある。
、要求元のクロックを停止しないで再度障害アドレスに
アクセスすることにより、障害の間欠／固定を切りわけ
ると共にその結果に応じて、間欠ならＪＯＢアボートし
ないで固定ならＪＯＢアボートしてから、共に主記憶装
置の再構成制御を実施することにより障害装置を正しく
切りわけ障害装置を以後切り離すことにより、システム
への影響を最小にすることができるという効果がある。
第１図は本発明の情報処理装置の一実施例のブロック図
である。 １−−−−−−−−−−−主記憶装置、２〜９−−−−
−メモリ単位、 １０−−−−−−−１記憶制御部、 １１−−−−−−−−メモリアクセス制御回路、１２−
−−−−リクエスト制御回路、 １３−−−−−−要求元プロセッサ、 １４−−−一診断プロセッサ、 １５−−−−リクエスト制御回路、 １６−・・・・・・・・リプライ制御回路、１８・・・
・・・・・・エラーアドレス格納回路、１９−−−−−
−−−エラー検出回路、２０・・・・・・・・・エラー
通知回路、２１−−−−−−−−−リクエスト制御回路
、２２・・・・・・・・・リプライ制御回路、２３−−
−−−−−−−エラー要因識別回路、２４−−−−−−
−−−クロック停止制御回路、２５−−−−−−−−ク
ロック停止有効制御回路、２６ ・−−−−−−−−障
害処理制御回路、２７−−−−−−−エラーメモリアク
セス制御回路、２８−−−−−−−メモリ構成制御回路
、５０．５２，５４，５６，５８，６０，６２，６４，
６８．７０−−−−−・−一・・・リクエスト信号、 ５＋、５３．５５，５７，５９．６＋、６３．６５，６
９．７１・・・・・・・・・−・・・・リプライ信号、 ７２．７３，７４．７５，７６．７７．７８，７９．８
０，８１，８２，８３，８４，８５゜８６．８８−−−
−−制御信号。
である。 １−−−−−−−−−−−主記憶装置、２〜９−−−−
−メモリ単位、 １０−−−−−−−１記憶制御部、 １１−−−−−−−−メモリアクセス制御回路、１２−
−−−−リクエスト制御回路、 １３−−−−−−要求元プロセッサ、 １４−−−一診断プロセッサ、 １５−−−−リクエスト制御回路、 １６−・・・・・・・・リプライ制御回路、１８・・・
・・・・・・エラーアドレス格納回路、１９−−−−−
−−−エラー検出回路、２０・・・・・・・・・エラー
通知回路、２１−−−−−−−−−リクエスト制御回路
、２２・・・・・・・・・リプライ制御回路、２３−−
−−−−−−−エラー要因識別回路、２４−−−−−−
−−−クロック停止制御回路、２５−−−−−−−−ク
ロック停止有効制御回路、２６ ・−−−−−−−−障
害処理制御回路、２７−−−−−−−エラーメモリアク
セス制御回路、２８−−−−−−−メモリ構成制御回路
、５０．５２，５４，５６，５８，６０，６２，６４，
６８．７０−−−−−・−一・・・リクエスト信号、 ５＋、５３．５５，５７，５９．６＋、６３．６５，６
９．７１・・・・・・・・・−・・・・リプライ信号、 ７２．７３，７４．７５，７６．７７．７８，７９．８
０，８１，８２，８３，８４，８５゜８６．８８−−−
−−制御信号。
Claims (1)
- 【特許請求の範囲】 複数の要求元と、互いに独立にアクセス可能な複数のメ
モリ単位からなる主記憶装置と、これらの間に設けられ
たメモリアクセス制御装置とからなる情報処理装置にお
いて、 要求元からのメモリアクセスに関してエラーを検出し、
通知する手段と、 前記メモリアクセスエラー検出時のメモリアドレスを保
持するメモリアドレス格納手段と、前記エラー検出時、
エラーの要因がメモリにあるかどうかを識別するエラー
要因識別手段と、前記エラー検出時要求先のクロックを
停止させるクロック停止手段と、 前記エラー検出時、前記クロック停止手段の有効／無効
を制御するクロック停止有効指定手段と、 要求元からのメモリアクセスエラー検出時、エラー発生
を通知されると、エラー要因識別手段により、エラーの
要因がメモリにあると識別された時には前記クロック停
止有効指定手段を無効にして、メモリアドレス格納手段
に格納されたメモリアドレスに基づき、再度メモリアク
セスを行なうエラーメモリアクセス制御手段と、 その結果に応じてメモリエラーの間欠／固定を判定する
と共に、前記メモリアドレス格納手段に格納されたアド
レスによりエラーのメモリ単位を指摘する制御手段とを
有することを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057344A JPH0750451B2 (ja) | 1987-03-11 | 1987-03-11 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057344A JPH0750451B2 (ja) | 1987-03-11 | 1987-03-11 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63221443A true JPS63221443A (ja) | 1988-09-14 |
| JPH0750451B2 JPH0750451B2 (ja) | 1995-05-31 |
Family
ID=13052955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057344A Expired - Lifetime JPH0750451B2 (ja) | 1987-03-11 | 1987-03-11 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750451B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057342A (ja) * | 1973-09-19 | 1975-05-19 | ||
| JPS51144541A (en) * | 1975-06-07 | 1976-12-11 | Nippon Telegr & Teleph Corp <Ntt> | Retrial control system of information processing device |
| JPS57169858A (en) * | 1981-04-13 | 1982-10-19 | Mitsubishi Electric Corp | Data processor |
| JPS6024651A (ja) * | 1983-07-21 | 1985-02-07 | Nippon Telegr & Teleph Corp <Ntt> | 障害処理方式 |
-
1987
- 1987-03-11 JP JP62057344A patent/JPH0750451B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5057342A (ja) * | 1973-09-19 | 1975-05-19 | ||
| JPS51144541A (en) * | 1975-06-07 | 1976-12-11 | Nippon Telegr & Teleph Corp <Ntt> | Retrial control system of information processing device |
| JPS57169858A (en) * | 1981-04-13 | 1982-10-19 | Mitsubishi Electric Corp | Data processor |
| JPS6024651A (ja) * | 1983-07-21 | 1985-02-07 | Nippon Telegr & Teleph Corp <Ntt> | 障害処理方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750451B2 (ja) | 1995-05-31 |
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