JPS63228670A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS63228670A JPS63228670A JP62060956A JP6095687A JPS63228670A JP S63228670 A JPS63228670 A JP S63228670A JP 62060956 A JP62060956 A JP 62060956A JP 6095687 A JP6095687 A JP 6095687A JP S63228670 A JPS63228670 A JP S63228670A
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- misfet
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ
ＯｎｌｙＭｅｍｏｒｙ （以下、ＥＰＲＯＭという）
の周辺回路を形成するＭＩＳＦＥＴに利用して有効な技
術に関するものである。
Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ
ＯｎｌｙＭｅｍｏｒｙ （以下、ＥＰＲＯＭという）
の周辺回路を形成するＭＩＳＦＥＴに利用して有効な技
術に関するものである。
ＥＰＲＯＭの周辺回路である書き込み系回路を構成する
ＭＩＳＦＥＴは、例えばメモリセルのＭＩＳＦＥＴのゲ
ート絶縁膜と同一工程により形成された第１のゲート絶
縁膜と、前記メモリセルのＭＩＳＦＥＴのフローティン
グゲート電極と同一層で形成されたゲート電極と、前記
ゲート電極をマスクとして不純物のイオン打ち込みによ
って形成されたソース、ドレイン領域とからなる。
ＭＩＳＦＥＴは、例えばメモリセルのＭＩＳＦＥＴのゲ
ート絶縁膜と同一工程により形成された第１のゲート絶
縁膜と、前記メモリセルのＭＩＳＦＥＴのフローティン
グゲート電極と同一層で形成されたゲート電極と、前記
ゲート電極をマスクとして不純物のイオン打ち込みによ
って形成されたソース、ドレイン領域とからなる。
このような周辺回路を有するＥＰＲＯＭは、例えば、特
開昭５６−１１６６７０号公報に記載されている。
開昭５６−１１６６７０号公報に記載されている。
上述した書き込み系回路を構成するＭＩＳＦＥＴの信頼
性について本発明者が検討した結果、次の点を見出した
。
性について本発明者が検討した結果、次の点を見出した
。
ＥＰＲＯＭプロセスの微細化に伴い、ゲート絶縁膜、ゲ
ート電極の薄膜化を行なうことが、スケ−シダ９フ則、
データ線のステップカッくレジの面から、望ましい。Ｅ
ＰＲＯＭの周辺回路を構成するＭＩＳＦＥＴは、前記メ
モリセルのＭＩ ５ＦＥＴのフローティングゲート電極
と同一工程により形成されたゲート電極をマスクとして
不純物をイオン打ち込みすることにより、ソース及びド
レイン領域を形成する。このため前記ゲート電極の薄膜
化を行なうと、不純物が前記ゲート電極を通り抜けて、
チャネル部にも打ち込まれてしまい、しきい値電圧の変
動を引き起こしてしまう。
ート電極の薄膜化を行なうことが、スケ−シダ９フ則、
データ線のステップカッくレジの面から、望ましい。Ｅ
ＰＲＯＭの周辺回路を構成するＭＩＳＦＥＴは、前記メ
モリセルのＭＩ ５ＦＥＴのフローティングゲート電極
と同一工程により形成されたゲート電極をマスクとして
不純物をイオン打ち込みすることにより、ソース及びド
レイン領域を形成する。このため前記ゲート電極の薄膜
化を行なうと、不純物が前記ゲート電極を通り抜けて、
チャネル部にも打ち込まれてしまい、しきい値電圧の変
動を引き起こしてしまう。
本発明の目的は、半導体集積回路装置の信頼性を向上す
ることにある。
ることにある。
本発明の他の目的は、ＥＰＲＯＭの周辺回路を構成する
ＭＩＳＦＥＴにおいて、前記ＭＩＳＦＥＴのしぎい電圧
の変動をなくすことが可能な技術を提供することにある
。
ＭＩＳＦＥＴにおいて、前記ＭＩＳＦＥＴのしぎい電圧
の変動をなくすことが可能な技術を提供することにある
。
本発明の目的と新規な特徴は、本明細書の記述および添
付図面からあきらかになるであろう。
付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
ＥＰＲＯＭの周辺回路を構成するＭＩＳＦＥＴのゲート
電極を、フローティングゲー）［極と同一工程で形成さ
れる層とし、その上にコントロールゲート電極と同一工
程で形成される層を設けた構造とするものである。
電極を、フローティングゲー）［極と同一工程で形成さ
れる層とし、その上にコントロールゲート電極と同一工
程で形成される層を設けた構造とするものである。
上記した手段によれば、周辺回路を構成するＭＩＳＦＥ
Ｔのイオン打ち込み阻止能力が増大することになり、不
純物のチャネル部リークを防止することができる。
Ｔのイオン打ち込み阻止能力が増大することになり、不
純物のチャネル部リークを防止することができる。
以下、本発明の構成について、実施例とともに説明する
。
。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
第１図に示すように、半導体基板ｌの中はどに、Ｎ 型
不純物を周知の熱拡散により導入し、Ｎウェル領域３を
形成する。半導体基板１および前公型不純物には５例え
ば、（１００）結晶面を有するＰ 型単結晶シリコｙ（
Ｓｔ）基板およびυノ（Ｐ）が用いられる。つづいて、
前記半導体基板１の全面を熱酸化することによりゲート
絶縁膜２（５ｉｆｔ ）を形成し、さらに１選択的な熱
酸化によりフィールド絶縁膜４ （５ｉＯｔ ）を形成
する。
不純物を周知の熱拡散により導入し、Ｎウェル領域３を
形成する。半導体基板１および前公型不純物には５例え
ば、（１００）結晶面を有するＰ 型単結晶シリコｙ（
Ｓｔ）基板およびυノ（Ｐ）が用いられる。つづいて、
前記半導体基板１の全面を熱酸化することによりゲート
絶縁膜２（５ｉｆｔ ）を形成し、さらに１選択的な熱
酸化によりフィールド絶縁膜４ （５ｉＯｔ ）を形成
する。
第１図に示す領域人はメモリセル部、領域Ｂは読み出し
系回路部、領域Ｃは書き込み系回路部であり、領域人で
メモリとなるＭＯＳＦＥＴ、領域ＢでＰＭＯ８ＦＥＴ、
領域ＣでＮＭｏ５ＦＥＴを形成する。第２図〜第１１
図も前記同様とする。
系回路部、領域Ｃは書き込み系回路部であり、領域人で
メモリとなるＭＯＳＦＥＴ、領域ＢでＰＭＯ８ＦＥＴ、
領域ＣでＮＭｏ５ＦＥＴを形成する。第２図〜第１１
図も前記同様とする。
また本発明の理解を容易にするため、第２図、第４図、
第６図、第７図、第１１図については領域Ｃの部分の平
面図およびＸ−Ｘ方向の断面図を、第１２Ａ図と第１２
Ｂ図、第１３人図と第１３Ｂ図、第１４Ａ図と第１４Ｉ
３図、第１５Ａ図と第１５Ｂ図、第１６Ａ図と第１６Ｂ
図にそれぞれ示した。
第６図、第７図、第１１図については領域Ｃの部分の平
面図およびＸ−Ｘ方向の断面図を、第１２Ａ図と第１２
Ｂ図、第１３人図と第１３Ｂ図、第１４Ａ図と第１４Ｉ
３図、第１５Ａ図と第１５Ｂ図、第１６Ａ図と第１６Ｂ
図にそれぞれ示した。
前記フィールド絶縁膜４を形成後、第２図のように第１
導電層５を、例えば、ＣＶＤ法と選択的なエツチングに
より、領域人と領域Ｃに形成する。
導電層５を、例えば、ＣＶＤ法と選択的なエツチングに
より、領域人と領域Ｃに形成する。
前記第１導電層５には、例えば、ポリシリコン（Ｐｏ１
ｙ Ｓｉ ）が用いられる。さらに前記第１導電層を熱
酸化することにより絶縁膜６（ＳｉＯｌ）を形成する。
ｙ Ｓｉ ）が用いられる。さらに前記第１導電層を熱
酸化することにより絶縁膜６（ＳｉＯｌ）を形成する。
一前記絶縁膜６を形成後、第３図のように、第２導電層
７を例えば、ＣＶＤ法により半導体基板ｌの全面に形成
し、その後、第３導電層８を例えば、スパッタリングに
より形成する。第２導電層７および第３導電層８には１
例えば、多結晶シリコン（Ｐｏ１ｙ Ｓｉ ）および
タングステンシリサイド（ＷＳｉｔ）などが、それぞれ
使用される。
７を例えば、ＣＶＤ法により半導体基板ｌの全面に形成
し、その後、第３導電層８を例えば、スパッタリングに
より形成する。第２導電層７および第３導電層８には１
例えば、多結晶シリコン（Ｐｏ１ｙ Ｓｉ ）および
タングステンシリサイド（ＷＳｉｔ）などが、それぞれ
使用される。
前記第３導電層８を形成後、ホトレジストで領域Ｂの全
面と領域ＡおよびＣの一部を覆う。さらに前記ホトレジ
ストをマスクとして異方性エツチングにより、前記第３
導電層８、第２導電層７、第１導電層５を連続的にエツ
チングすることにより、第４図のように領域人と領域Ｃ
にゲート電極をそれぞれ形成する。第４図は、前記ホト
レジストを、アッシャ−除去した後を示すものである。
面と領域ＡおよびＣの一部を覆う。さらに前記ホトレジ
ストをマスクとして異方性エツチングにより、前記第３
導電層８、第２導電層７、第１導電層５を連続的にエツ
チングすることにより、第４図のように領域人と領域Ｃ
にゲート電極をそれぞれ形成する。第４図は、前記ホト
レジストを、アッシャ−除去した後を示すものである。
第１導電層からなる導電層５Ｂは、メモリとなるＭＩＳ
ＦＥＴのフローティングゲート電極として機能する。第
２および第３導電層からなる導電層７Ｂおよび８Ｂは、
コントロールゲート電極として機能する。絶縁膜６Ｂは
、前記フローティングゲート電極とコントロール電極を
絶縁する機能をもつ。
ＦＥＴのフローティングゲート電極として機能する。第
２および第３導電層からなる導電層７Ｂおよび８Ｂは、
コントロールゲート電極として機能する。絶縁膜６Ｂは
、前記フローティングゲート電極とコントロール電極を
絶縁する機能をもつ。
領域Ｃに形成された導電層５Ａは、書き込み系回路のＭ
ＩＳＦＥＴのゲート電極として機能する。
ＩＳＦＥＴのゲート電極として機能する。
前記導電層５人の上に形成された絶縁膜６人、導電層７
人および８人は、ゲート電極の膜厚を確保するためのも
つであり、前記ゲート電極のイオン打ち込み阻止能力を
向上している。このためＭＩＳＦＥＴのソースおよびド
レイン領域を形成するための不純物のイオン打ち込みに
より、チャネル部に不純物がもれることはない。上述し
たことから、メモリセルのＭＩＳＦＥＴのゲート電極と
周辺回路を構成するＭＩＳＦＥＴのゲート電極を同時に
形成することができるので、ホトレジストおよびエツチ
ングの工程増はない。また、書き込み系回路のＭＩＳＦ
ＥＴのゲート電極のイオン打ち込み阻止能力を向上でき
る。
人および８人は、ゲート電極の膜厚を確保するためのも
つであり、前記ゲート電極のイオン打ち込み阻止能力を
向上している。このためＭＩＳＦＥＴのソースおよびド
レイン領域を形成するための不純物のイオン打ち込みに
より、チャネル部に不純物がもれることはない。上述し
たことから、メモリセルのＭＩＳＦＥＴのゲート電極と
周辺回路を構成するＭＩＳＦＥＴのゲート電極を同時に
形成することができるので、ホトレジストおよびエツチ
ングの工程増はない。また、書き込み系回路のＭＩＳＦ
ＥＴのゲート電極のイオン打ち込み阻止能力を向上でき
る。
前記ホトレジスト除去後、第５図に示すように、新たに
ホトレジスト９を領域Ｂおよび領域Ｃに形成する。さら
にＮ型不純物をメモリセルのＭＩＳＦＥＴのゲート電極
をマスクとして、イオン打ち込みし、低不純物濃度Ｎ
層ｌＯを領域人に形成する。前記Ｎ型不純物には、例え
ば、ＩＪ ７ （Ｐ ）が用いられる。ＥＰＲＯＭは一
般に書き込み時に高電圧を要するので、高耐圧にするた
めＬｉｇｈｔｌｙＤｏｐｅｄ Ｉ）ｒａｉｎ （以下、
ＬＤＤと言う）構造にするのが好ましい。前記Ｎ型不純
物の打ち込みは、ＬＤＤ構造のＮ 層を形成するもので
ある。
ホトレジスト９を領域Ｂおよび領域Ｃに形成する。さら
にＮ型不純物をメモリセルのＭＩＳＦＥＴのゲート電極
をマスクとして、イオン打ち込みし、低不純物濃度Ｎ
層ｌＯを領域人に形成する。前記Ｎ型不純物には、例え
ば、ＩＪ ７ （Ｐ ）が用いられる。ＥＰＲＯＭは一
般に書き込み時に高電圧を要するので、高耐圧にするた
めＬｉｇｈｔｌｙＤｏｐｅｄ Ｉ）ｒａｉｎ （以下、
ＬＤＤと言う）構造にするのが好ましい。前記Ｎ型不純
物の打ち込みは、ＬＤＤ構造のＮ 層を形成するもので
ある。
前記低不純物濃度Ｎ 層を形成後、前記ホトレジスト９
を除去し、第６図のように、新たに、ホトレジストＩＩ
Ａ、ＩＩＢ、ＩＩＣを形成する。
を除去し、第６図のように、新たに、ホトレジストＩＩ
Ａ、ＩＩＢ、ＩＩＣを形成する。
前記ホトレジスト１１人は、第１４人図および第１４Ｂ
図に示すように、ゲート電極の一部を残して、形成され
る。これは、実際に書き込み系のＭＩＳＦＥＴの導通ま
たは非導通を決定するための信号は、前記導電層５Ａを
通るので、前記導電層５Ａと配線層とのコンタクトを考
慮して、導電層８人および７Ａをコンタクト部だけ除去
してお（ことが必要であるためである。前記ホトレジス
ト１１Ｂは、メモリセル部全面をマスクしている。
図に示すように、ゲート電極の一部を残して、形成され
る。これは、実際に書き込み系のＭＩＳＦＥＴの導通ま
たは非導通を決定するための信号は、前記導電層５Ａを
通るので、前記導電層５Ａと配線層とのコンタクトを考
慮して、導電層８人および７Ａをコンタクト部だけ除去
してお（ことが必要であるためである。前記ホトレジス
ト１１Ｂは、メモリセル部全面をマスクしている。
また前記ホトレジスト１１Ｃは、読み出し系ＭＩＳＦＥ
Ｔのゲート電極を形成するためのマスクである。
Ｔのゲート電極を形成するためのマスクである。
前記ホトレジストＩＩＡ、ＩＩＢ、ＩＩＣを形成後、異
方性エツチングにより、第３導電層８および第２導電層
７を連続的にエツチングし、第７図のように、導電層８
Ｃおよび導電層７Ｃを領域Ｂに形成する。第７図は、前
記連続的なエツチング後、前記ホトレジスト１１人、Ｉ
ＩＢ、ＩＩＣを除去した図である。前記導電層８Ｃおよ
び７Ｃは、読み出し系回路を構成するＭＩＳＦＥＴのゲ
ート電極として機能する。また領域人に形成されている
導電層８Ｎおよび７人は、第１５Ａ図および第１５Ｂ図
のように、部分的にエツチングされている。これにより
、前記ゲート電極となる導電層５人とワード線のコンタ
クトを可能にできる。
方性エツチングにより、第３導電層８および第２導電層
７を連続的にエツチングし、第７図のように、導電層８
Ｃおよび導電層７Ｃを領域Ｂに形成する。第７図は、前
記連続的なエツチング後、前記ホトレジスト１１人、Ｉ
ＩＢ、ＩＩＣを除去した図である。前記導電層８Ｃおよ
び７Ｃは、読み出し系回路を構成するＭＩＳＦＥＴのゲ
ート電極として機能する。また領域人に形成されている
導電層８Ｎおよび７人は、第１５Ａ図および第１５Ｂ図
のように、部分的にエツチングされている。これにより
、前記ゲート電極となる導電層５人とワード線のコンタ
クトを可能にできる。
上述のことから、読み出し系回路のＭＩＳＦＥＴのゲー
ト電極を形成する工程を書き込み系回路のＭＩＳＦＥＴ
のゲート電極取り出し工程に流用できるので、前記ゲー
ト電極取り出しのための新たな工程増加、マスク増加は
ない。
ト電極を形成する工程を書き込み系回路のＭＩＳＦＥＴ
のゲート電極取り出し工程に流用できるので、前記ゲー
ト電極取り出しのための新たな工程増加、マスク増加は
ない。
前記ホトレジスト１１人、ＩＩＢ、ＩＩＣを除去後、領
域人および領域Ｂの全面をホトレジストでマスクする。
域人および領域Ｂの全面をホトレジストでマスクする。
その後、領域ＣＶＣＮ型不純物をゲート電極をマスクと
して、イオン打ち込みする。
して、イオン打ち込みする。
前記Ｎ型不純物として、例えば、リン（Ｐ）などが用い
られる。さらに前記領域人および領域Ｂのホトレジスト
を除去後、半導体基板１の全面を、例えば、窒素（Ｎ２
）雰囲気中で熱処理することにより、第８図のように
、低不純物濃度Ｎ 型半導体領域１０Ａおよび低不純物
濃度Ｎ 型半導体領域１３を形成する。前記低不純物濃
度Ｎ 型半導体領域１０Ａおよび１３は、ＬＤＤ構造の
Ｎ層を形成する。また、前記低不純物濃度Ｎ 型半導体
領域１０人のＮ型不純物（Ｐ）の濃度は、前記低不純物
濃度Ｎ 型半導体領域１３のＮ型不純物（Ｐ）の濃度よ
り高（なっている。これは、メモリの書き込み時に、電
子のアバランシェ現象もしくは、ピンチオフ書き込みを
おこりやす（し、書き込み特性を向上させるためである
。前記低不純物濃度Ｎ 型半導体領域１０Ａおよび１３
を形成後、半導体基板１の全面を、熱放化することによ
り、絶縁膜１２ （Ｓｉｎ、膜）をそれぞれゲート電極
の表面に形成する。
られる。さらに前記領域人および領域Ｂのホトレジスト
を除去後、半導体基板１の全面を、例えば、窒素（Ｎ２
）雰囲気中で熱処理することにより、第８図のように
、低不純物濃度Ｎ 型半導体領域１０Ａおよび低不純物
濃度Ｎ 型半導体領域１３を形成する。前記低不純物濃
度Ｎ 型半導体領域１０Ａおよび１３は、ＬＤＤ構造の
Ｎ層を形成する。また、前記低不純物濃度Ｎ 型半導体
領域１０人のＮ型不純物（Ｐ）の濃度は、前記低不純物
濃度Ｎ 型半導体領域１３のＮ型不純物（Ｐ）の濃度よ
り高（なっている。これは、メモリの書き込み時に、電
子のアバランシェ現象もしくは、ピンチオフ書き込みを
おこりやす（し、書き込み特性を向上させるためである
。前記低不純物濃度Ｎ 型半導体領域１０Ａおよび１３
を形成後、半導体基板１の全面を、熱放化することによ
り、絶縁膜１２ （Ｓｉｎ、膜）をそれぞれゲート電極
の表面に形成する。
前記絶縁膜１２を形成後、半導体基板１の全面に、例え
ばＣＶＤ法により二酸化シリコンｉ（Ｓ ｉＯ，）を形
成し、さらに、前記二酸化シリコン膜（ＳｉＯｘ）を異
方性エツチング、例えば、リアクティブイオンエッチ（
ＲＩＥ）することにより、第９図のように、側壁スペー
サ１４をそれぞれ形成する。このとき、領域Ａ、Ｂ、Ｃ
にそれぞれ形成されている前記絶縁膜１２と前記ゲート
絶縁膜２の一部は、オーバーエッチされている。
ばＣＶＤ法により二酸化シリコンｉ（Ｓ ｉＯ，）を形
成し、さらに、前記二酸化シリコン膜（ＳｉＯｘ）を異
方性エツチング、例えば、リアクティブイオンエッチ（
ＲＩＥ）することにより、第９図のように、側壁スペー
サ１４をそれぞれ形成する。このとき、領域Ａ、Ｂ、Ｃ
にそれぞれ形成されている前記絶縁膜１２と前記ゲート
絶縁膜２の一部は、オーバーエッチされている。
前記側壁スペーサ１４を形成後、半導体基板ｌの全面を
熱酸化することにより、第１０図のように、絶縁膜１５
（５ｉＯｔ膜）および絶縁膜１６（Ｓｉｎ、膜）をそ
れぞれ各ゲート電極表面および素子活性領域表面に形成
する。
熱酸化することにより、第１０図のように、絶縁膜１５
（５ｉＯｔ膜）および絶縁膜１６（Ｓｉｎ、膜）をそ
れぞれ各ゲート電極表面および素子活性領域表面に形成
する。
前記絶縁膜１５．１６を形成後、領域Ｂの全面をホトレ
ジストでマスクし、さらに、高濃度のＮ型不純物を、半
導体基板ｌの領域人および領域Ｃにそれぞれのゲート電
極および前記側壁スペーサ１４をマスクとしてイオン打
ち込みする。前記Ｎ型不純物として、例えば、ヒ素（入
Ｓ）が使用される。また前記Ｎ型不純物を打ち込み後、
前記領域Ｂのホトレジストを除去し、新たに領域Ａおよ
び領域Ｃの全面をホトレジストでマスクする。
ジストでマスクし、さらに、高濃度のＮ型不純物を、半
導体基板ｌの領域人および領域Ｃにそれぞれのゲート電
極および前記側壁スペーサ１４をマスクとしてイオン打
ち込みする。前記Ｎ型不純物として、例えば、ヒ素（入
Ｓ）が使用される。また前記Ｎ型不純物を打ち込み後、
前記領域Ｂのホトレジストを除去し、新たに領域Ａおよ
び領域Ｃの全面をホトレジストでマスクする。
その後、半導体基板１の領域Ｂに高濃度のＰ型不純物を
前記ゲート電極８Ｃ，７Ｃおよび前記側壁スペーサ１４
をマスクとして、イオン打込みする。前記Ｐ型不純物と
して、例えば、ボロン（Ｂ）が使用される。前記Ｐ型不
純物のイオン打ち込み後、前記領域人および領域Ｃのホ
トレジストを除去し、さらに、前記半導体基板１に導入
された。
前記ゲート電極８Ｃ，７Ｃおよび前記側壁スペーサ１４
をマスクとして、イオン打込みする。前記Ｐ型不純物と
して、例えば、ボロン（Ｂ）が使用される。前記Ｐ型不
純物のイオン打ち込み後、前記領域人および領域Ｃのホ
トレジストを除去し、さらに、前記半導体基板１に導入
された。
高濃度のＮ型不純物および高濃度のＰ型不純物を窒素（
Ｎ、）雰囲気中で熱処理することにより、第１０図のよ
う゛に、高不純物濃度Ｎ 型半導体領域１７Ａ、高不純
物濃度Ｎ 型半導体領域１７Ｂおよび高不純物濃度Ｐ
型半導体領域１８をそれぞれ形成する。前記高不純物濃
度Ｎ 型半導体領域１７Ａは、領域Ｃに形成されるＭＩ
ＳＦＥＴのソースおよびドレイ／領域となる。前記高不
純物濃度Ｎ 型半導体領域１７Ｂは、メモリセルのＭＩ
ＳＦＥＴのソースおよびドレイ／領域となる。
Ｎ、）雰囲気中で熱処理することにより、第１０図のよ
う゛に、高不純物濃度Ｎ 型半導体領域１７Ａ、高不純
物濃度Ｎ 型半導体領域１７Ｂおよび高不純物濃度Ｐ
型半導体領域１８をそれぞれ形成する。前記高不純物濃
度Ｎ 型半導体領域１７Ａは、領域Ｃに形成されるＭＩ
ＳＦＥＴのソースおよびドレイ／領域となる。前記高不
純物濃度Ｎ 型半導体領域１７Ｂは、メモリセルのＭＩ
ＳＦＥＴのソースおよびドレイ／領域となる。
前記高不純物濃度Ｐ 型半導体領域１８は、領域Ｂに形
成されるＭＩＳＦＥＴのソースおよびドレイン領域とな
る。
成されるＭＩＳＦＥＴのソースおよびドレイン領域とな
る。
前記高不純物濃度Ｎ 型半導体領域１７人。
１７Ｂ１．および前記高不純物濃度Ｐ 型半導体領域を
形成後、第１１図のように、眉間絶縁膜１９を例えば、
ＣＶＤ法により半導体基板１の全面に形成する。前記層
間絶縁膜１９には、例えば、二酸化シリコン（Ｓ ｉｏ
＊ ）膜が使用される。その後、コンタクトホールを形
成し、配線層２０を形成する。前記配線層２０には、例
えば、アルミニウム（人りが使用される。前記配線層２
０は、メモリセルおよびその周辺のＭＩ ５ＦＥＴのソ
ースまたはドレイン領域となる拡散層にコンタクトする
。
形成後、第１１図のように、眉間絶縁膜１９を例えば、
ＣＶＤ法により半導体基板１の全面に形成する。前記層
間絶縁膜１９には、例えば、二酸化シリコン（Ｓ ｉｏ
＊ ）膜が使用される。その後、コンタクトホールを形
成し、配線層２０を形成する。前記配線層２０には、例
えば、アルミニウム（人りが使用される。前記配線層２
０は、メモリセルおよびその周辺のＭＩ ５ＦＥＴのソ
ースまたはドレイン領域となる拡散層にコンタクトする
。
また前記配線層２０は、メモリセルのコントロールゲー
ト電極となる前記導電層８Ｂおよび７Ｂにコンタクトさ
れ、ワード線選択信号を伝える。
ト電極となる前記導電層８Ｂおよび７Ｂにコンタクトさ
れ、ワード線選択信号を伝える。
よって、領域Ｃに形成された。ＭＩＳＦＥＴは、前記導
電Ｊｉ！７Ｂおよび８Ｂよりなるコントロールゲート電
極と、前記導電層５Ｂよりなるフローティングゲート電
極と、前記高不純物濃度ＮＷ半導体領域１７Ｂよりなる
ソースおよびドレイン領域とから構成されるＥＰＲＯＭ
である。また、領域Ｃに形成されたＭＩＳＦＥＴのゲー
ト電極となる導電層５人へのコンタクトは、第１６Ａ図
および第１６Ｂ図のようになり、前記配線層２０とのコ
ンタクトを達成する。
電Ｊｉ！７Ｂおよび８Ｂよりなるコントロールゲート電
極と、前記導電層５Ｂよりなるフローティングゲート電
極と、前記高不純物濃度ＮＷ半導体領域１７Ｂよりなる
ソースおよびドレイン領域とから構成されるＥＰＲＯＭ
である。また、領域Ｃに形成されたＭＩＳＦＥＴのゲー
ト電極となる導電層５人へのコンタクトは、第１６Ａ図
および第１６Ｂ図のようになり、前記配線層２０とのコ
ンタクトを達成する。
前記配線層２０を形成後、保護ｌＩ２１を形成する。前
記保護膜２１には、例えば、リンシリケートガラス（Ｐ
ＳＧ）などが使用される。
記保護膜２１には、例えば、リンシリケートガラス（Ｐ
ＳＧ）などが使用される。
以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。
術によれば、以下に述べる効果を得ることができる。
（１） ＥＰＲＯＭの書き込み系回路を構成するＭＩ
ＳＦＥＴのゲート電極を、メモリセル部と同様に、多層
構造にすることによって、ゲート電極部分の不純物のイ
オン打ち込み阻止能力を増大することにより、チャネル
部への不純物リークをおさえられるため、しきい電圧の
変動をおさえることができるＯ 以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
ＳＦＥＴのゲート電極を、メモリセル部と同様に、多層
構造にすることによって、ゲート電極部分の不純物のイ
オン打ち込み阻止能力を増大することにより、チャネル
部への不純物リークをおさえられるため、しきい電圧の
変動をおさえることができるＯ 以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、本発明はすべての半導体領域の導電型が逆で
もよい。
もよい。
また本発明は、書き込み系回路のＭＩＳＦＥＴのゲート
電極となる第１導電層と、第２および第３導電層をショ
ートしてもよい。この場合、配線層と、前記第２または
第３導電層とをコンタクトする。
電極となる第１導電層と、第２および第３導電層をショ
ートしてもよい。この場合、配線層と、前記第２または
第３導電層とをコンタクトする。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、ＭＩＳＦＥＴのチャネル部への不純物の漏れ
をなくすことにより、しきい電圧の変動をなくす。
をなくすことにより、しきい電圧の変動をなくす。
第１図〜第１１図は、本発明の実施例であるＥＰＲＯＭ
とその周辺回路を構成するＭＩＳＦＥＴの製造工程を示
す断面図、 第１２図〜第１６図において、Ａ図及びＢ図は、夫々、
本発明の実施例であるＥＰＲＯ，Ｍの書き込み系回路を
構成するＭ Ｉ Ｓ Ｆ Ｅ Ｔの製造工程を示す平面
図及び断面図である。 １・・・半導体基板（Ｐ ’）、２・・・ゲート絶縁
膜、３・・・Ｎ型半導体領域、４・・・フィールド絶縁
膜、５・・・第１導電層、６・・・絶縁膜、７・・・第
２導電層、８・・・第３導電層、９・・・ホトレジスト
、１０・・・低不純物濃度Ｎ 層、ＩＯＡ・・・低不純
物濃度Ｎ 型半導体領域、１１・・・ホトレジスト、１
２・・・？３ｍｍ、１３・・・低不純物濃度Ｎ 型半導
体領域、１４・・・側壁スペーサ、１５・・・絶縁膜、
１６・・・ゲート絶縁膜、１７人。 １７Ｂ・・・高不純物濃度Ｎ 型半導体領域（ソース。 ドレイン領域）、１８・・・高不純物濃度Ｐ 型半導体
領域（ソース、ドレイン領域）、１９・・・層間絶縁膜
、２０・・・アルミ配線層、２１・・・保護膜。 代理人 弁理士 小 川 勝 男、７；−１゜（、゛ ゝ、 ９！、１図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第７図 第 ８ 関 第 ９ 図 第１０図 第１１図 第１２Ａ図 一−ｘ 第１３Ａ図 Ｘ 第１４Ａ図 二Ｘ 第１５Ａ図 ―Ｘ 第１６．Ａ図 Ｉ Ｘ 第１５５図
とその周辺回路を構成するＭＩＳＦＥＴの製造工程を示
す断面図、 第１２図〜第１６図において、Ａ図及びＢ図は、夫々、
本発明の実施例であるＥＰＲＯ，Ｍの書き込み系回路を
構成するＭ Ｉ Ｓ Ｆ Ｅ Ｔの製造工程を示す平面
図及び断面図である。 １・・・半導体基板（Ｐ ’）、２・・・ゲート絶縁
膜、３・・・Ｎ型半導体領域、４・・・フィールド絶縁
膜、５・・・第１導電層、６・・・絶縁膜、７・・・第
２導電層、８・・・第３導電層、９・・・ホトレジスト
、１０・・・低不純物濃度Ｎ 層、ＩＯＡ・・・低不純
物濃度Ｎ 型半導体領域、１１・・・ホトレジスト、１
２・・・？３ｍｍ、１３・・・低不純物濃度Ｎ 型半導
体領域、１４・・・側壁スペーサ、１５・・・絶縁膜、
１６・・・ゲート絶縁膜、１７人。 １７Ｂ・・・高不純物濃度Ｎ 型半導体領域（ソース。 ドレイン領域）、１８・・・高不純物濃度Ｐ 型半導体
領域（ソース、ドレイン領域）、１９・・・層間絶縁膜
、２０・・・アルミ配線層、２１・・・保護膜。 代理人 弁理士 小 川 勝 男、７；−１゜（、゛ ゝ、 ９！、１図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図 第７図 第 ８ 関 第 ９ 図 第１０図 第１１図 第１２Ａ図 一−ｘ 第１３Ａ図 Ｘ 第１４Ａ図 二Ｘ 第１５Ａ図 ―Ｘ 第１６．Ａ図 Ｉ Ｘ 第１５５図
Claims (1)
- 【特許請求の範囲】 １、フローティングゲートとコントロールゲートを有す
る第１ＭＩＳＦＥＴと、第２ＭＩＳＦＥＴを有する半導
体集積回路装置であって、前記第２ＭＩＳＦＥＴのゲー
ト電極を前記第１ＭＩＳＦＥＴのフローティングゲート
と同一の工程で形成される導電層で形成し、このゲート
電極上に前記第１ＭＩＳＦＥＴのコントロールゲートと
同一の工程で形成される導電層を形成したことを特徴と
する半導体集積回路装置。 ２、前記第１ＭＩＳＦＥＴはＥｒａｓａｂｌｅＰｒｏ−
ｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙのメモ
リセルを形成し、前記第２ＭＩＳＦＥＴはその周辺回路
を形成することを特徴とする前記特許請求の範囲第１項
に記載の半導体集積回路装置。 ３、フローティングゲートとコントロールゲートを有す
る第１ＭＩＳＦＥＴ、第２ＭＩＳＦＥＴ及び第３ＭＩＳ
ＦＥＴを備えた半導体集積回路装置の製造方法であって
、 第１及び第３ＭＩＳＦＥＴ形成領域に第１導体層を形成
する第１工程と、 第１乃至第３ＭＩＳＦＥＴ形成領域に第２導体層を形成
する第２工程と、 第１及び第３ＭＩＳＦＥＴ形成領域に形成された第１及
び第２導体層をエッチングすることにより、第１ＭＩＳ
ＦＥＴの第１導電層からなるフローティングゲートと第
２導電層からなるコントロールゲート、及び、第３ＭＩ
ＳＦＥＴの第１導電層からなるゲート電極とこの上の第
２導電層からなる層を形成する第３工程と、第２ＭＩＳ
ＦＥＴ形成領域に形成された第２導電層をエッチングす
ることにより、第２ＭＩＳＦＥＴのゲート電極を形成す
る第４工程とを有する半導体集積回路装置の製造方法。 ４、第４工程において、第３ＭＩＳＦＥＴのゲート電極
上の第２導電層からなる層の一部をエッチングにより除
去することを特徴とする特許請求の範囲第３項に記載の
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060956A JPH088310B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060956A JPH088310B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63228670A true JPS63228670A (ja) | 1988-09-22 |
| JPH088310B2 JPH088310B2 (ja) | 1996-01-29 |
Family
ID=13157355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060956A Expired - Lifetime JPH088310B2 (ja) | 1987-03-18 | 1987-03-18 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088310B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497018A (en) * | 1991-11-14 | 1996-03-05 | Fujitsu Limited | Semiconductor memory device having a floating gate with improved insulation film quality |
| US6291853B1 (en) | 1998-08-19 | 2001-09-18 | Nec Corporation | Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776876A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | Manufacture of semiconductor device |
-
1987
- 1987-03-18 JP JP62060956A patent/JPH088310B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5776876A (en) * | 1980-10-31 | 1982-05-14 | Hitachi Ltd | Manufacture of semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5497018A (en) * | 1991-11-14 | 1996-03-05 | Fujitsu Limited | Semiconductor memory device having a floating gate with improved insulation film quality |
| US6291853B1 (en) | 1998-08-19 | 2001-09-18 | Nec Corporation | Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor |
| US6579762B2 (en) | 1998-08-19 | 2003-06-17 | Nec Electronics Corporation | Nonvolatile semiconductor device having a memory cells each of which is constituted of a memory transistor and a selection transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088310B2 (ja) | 1996-01-29 |
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Legal Events
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