JPS63233437A - デ−タパケット長短縮方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は電子計算機において、互いに授受を行なうデー
タパケットを短縮するデータパケット長短縮方法及びそ
の装置に関するものである。

従来の技術 マイクロコンピュータ等の電子計算機では記憶装置に情
報を記憶させ、その情報を用いて処理を実行させる際に
は、特定のアドレスによる読み出し要求により特定情報
を読み出して処理に供する。

従来の逐次処理型の計算機においては記憶装置に用意さ
れていない情報を読み出すような場合は、原則としてな
い。しかし、プログラムの中の各命令が別々の、独立し
た装置により処理されるような並列処理型の計算機シス
テムにおいては、記憶装置に未到着の情報に対する読み
出し要求が試行される場がある。このようなシステムに
おいてはこの読み出し要求を遅延させ、記憶装置にその
情報が到着した後にその読み出し要求を実行するような
機構が必要となる。

第６図（ａ）はそのような遅延処理装置、すなわち演算
装置と、読み出し要求の遅延機能を有する記憶装置（以
下、単に構造記憶装置と記す。）との関係を説明するだ
めの図である。第６図（ａ）において、１００は構造記
憶装置で、割り付は部１００　ａ　、記憶部１００ｂ、
遅延処理部１００ｃ及びクリア部１００ｄの４つの部分
から成る。１０１．１０２はそれぞれ、演算装置１０３
から構造記憶装置１００へ、及び構造記憶装置１００か
ら演算装置１０３へ、情報を転送するだめの経路である
。

演算装置１０３と構造記憶装置１００との間の情報交換
はすべて、ひとまとまりのデータパケットの転送によっ
てなされる。　（以下、このパケットをトークンと記す
。）さて、構造記憶装置１００内の割付は部１００　ａ
は、記憶領域割当て要求トークン１０４を受信し、要求
サイズに応じた領域の先頭アドレスをトークン１０７と
して返送する。記憶部１００ｂは、書き込み要求トーク
ン１０５、及び読み出し要求トークン１０６を受信し、
前者に対してはそのパラメータＶをアドレスＡに書き込
み、後者に対してはアドレスＡの内容Ｖを読み出し、デ
ータトーク７１０８として演算装置１０３へ返送する。

書き込み要求トークン以外は応答を必要とするので、応
答の返送先をパラメータＲａと′して持っている。遅延
処理部１００ｃ及びクリア制御部１００ｄは、演算装置
１０３とは直接トークンの送受は行なわない。

遅延処理部１００ｃは記憶部１００　ｂにまだ到着して
いないデータに対する読出し要求トークンの処理を、ま
たクリア制御部１００　ｄは使用済みの記憶領域を初期
化する作業をそれぞれ行なう。各トークンの種類の区別
はトークンの一部分のコードによって行なわれる。

第６図（ｂ）は各トークンの構成例である。４６４〜４
６８は第６図（ａ）の１０４〜１０８にそれぞれ対応し
ている。

第６図（ｂ）に示すようだ、各トークンは４つのフィー
ルド、すなわちコードフィールド４５１１第２フイール
ド４５２、第３フイールド４５３、第４フイールド４５
４よシ成っている。

コードフィールド４５１はトークンの種類を区別するた
めに使用されるフィールドであり、第６図（ｂ）の例で
は４ピツトが割り当てられており、１６種類のトークン
を構成することが可能である。また、第２〜第４フイー
ルド４５２〜４５４は簡単のため、すべて２４ビツトと
したが、システムの必要に応じて、どのような長さでも
よい。なお、図中の斜線部分は使用されないフィールド
である。

第７図の（ａ）、（ｂ）及び（Ｃ）は、記憶部１００　
ｂと遅延処理部１００ｃの機能を更に詳細に説明するだ
めの図である。第７図に訃いて、１ｏｏｂは記憶部、２
０１と２０２はそれぞれ記憶部１００ｂに対するトーク
ンの入力及び出力経路である。記憶部１００ｂ内の語は
フラグフィールドとデータフィールドとから成り、フラ
グフィールドはデータフィールドに有意なデータが存在
するか否かを表示する存在７ラグ２０３とこの語に於て
読み出し要求の遅延が過去に発生したか否かを表示する
遅延フラグ２０４の、２つのフラグから成る。即ち、存
在フラグ２０３は、データフィールドに値が書き込み要
求トークンにより書き込まれた時に″１″となシ、この
語が初期化された時に０＃となる。また、遅延フラグ２
０４は、この語て於て、読み出し要求トークンが遅延さ
れた時に＠１”となり、この語にデータが書き込まれた
時、またはこの語が初期化された時に′Ｏ”となる。こ
のような記憶部１００　ｂに、第５図（ａ）のように、
アドレスＡＩＣ対する読出し要求トーク７２０６が到達
した場合、記憶部１００　ｂの動作はアドレスＡ内の存
在フラグの値によって異る。即ち、 （１）　　存在フラグが１”であった場合第７図（ｂ）
のように、アドレスへのデータ部の値Ｖが読み出され、
その値Ｖが入カドークンの持つ返送先パラメータＲａと
連結され、データトークン２０７として出力される。

（２）存在フラグが“０”であった場合第７図（ｃ）の
ように、遅延処理部１００Ｃの中の任意の自由語（例え
ば、アドレスＱ）のトークン格納フィールド２０７に、
読み出し要求トークンが格納される。但し、読み出しア
ドレスパラメータＡは記憶領域節約のため削除されて格
納されるが、この削除は動作に本質的に必要なことでは
ない。連鎖フィールド２０８にはこの場合アドレスＡに
於ける最初の遅延トークンであることを示す（図中、＊
で表現する。）情報が書き込まれる。遅延が発生したア
ドレスＡのデータフィールドには、トークン格納アドレ
スへのポインタＱが格納される。また遅延フラグ２０４
には１″が書き込まれる。

この装置では、記憶部１００ｂの同一の語に対して複数
の読み出し要求トークンが到着することが許されている
。従って多数のトークンが同一の語に於て遅延されるこ
とがあり、この場合は第８図（ａ）のように、遅延され
たトークンは連鎖として格納される。第８図に於て、３
００〜３０６は第７図の　。

２００〜２０６に対応する。遅延処理部１００Ｃ内の６
語の連鎖フィールドは、遅延トークンの連鎖形成に使用
されている。このような状態に於て、アドレスＡに対す
る書き込み要求トークン３０７が到来すると、第８図（
ｂ）のように、アドレスＡＫ連結されている遅延トーク
ンはすべて解放される。記憶部１００　ｂのアドレスＡ
のデータフィールドには値Ｖが書き込まれ、同時に存在
フラグ３０３に“１”が遅延フラグ３０４に′０”が、
それぞれ書き込まれる。書き込まれる値Ｖと、遅延連鎖
中の各返送アドレスとが連結されて、データトークン３
０８〜３１０が生成され、演算装置へ転送される。各遅
延トークンが格納されていた語Ｑ１〜Ｑ、３は自由語と
なり、以降の遅延に供される。

しかし、以上のような動作に於ては、遅延トークン連鎖
の処理を実行中は、新たな読み出し、または書き込み要
求の処理を実行できず、処理速度が遅いという問題点が
あった。この問題は、第９図（ａ）のように、単に記憶
部１００ｂと遅延処理部１００Ｃとを分離し、第７図に
より説明した前記手順を適用するだけでは解決できない
。即ち、第９図（ａ）〜（ｂ）のようなシステムでは、
記憶部１００ｂと遅延処理部１００ｃとは同時に動作し
得るが、新たな問題が発生する。この問題を第９図（、
）〜（ｅ）によって説明する。

第９図の４０１〜４０６は第８図の３０１〜３０６とそ
れぞれ対応し、同一の機能を持つ。４０９及び４１０は
それぞれ遅延処理部１００Ｃから記憶部１００ｂへ、及
び記憶部１００ｂから遅延処理部１００Ｃへのトークン
の経路である。第９図（ａ）は、記憶部１００ｂのアド
レスＡに於て、既に２つの読み出し要求トークンが遅延
され、更に、アドレスＡに対して新たなトークン４１１
が到来するところである。この場合各部の動作は以下の
ようになる。即ち（１）読み出し要求トークン４１１は
アドレスＡの存在フラグ４０３が０＃であるため遅延さ
れ、第９図（ｂ）のように、遅延トークン４１２となっ
て遅延処理部１００　Ｃへ転送される。このとき、アド
レスパラメータＡは、アドレスＸに保持されていた遅延
連鎖の先頭アドレスＱ２に変えられた遅延トークン４１
２となる。

（２）遅延トークン４１２が遅延処理部１００　ｃへ到
着すると、第９図（ｃ）のように、そのトークン４１２
が任意の自由語（例えばＱ３）に格納され、同時に、新
先頭アドレストークン４１３が記憶部１００ｂに対して
出力される。トークン４１３は、遅延、トークン連鎖の
新しい先頭アドレスＱ３を記憶部１００ｂへ伝達する役
割を持つ。

以上で新しく現われたトークン、ＤＲＥＡＤとＮＱＡの
構成例を第９図（ｆ）に示す。第９図（ｆ）において、
７５１〜７５４の各フィールドは、第６図（ｂ）の４５
１〜４５４の各フィールドだそれぞれ対応するものであ
る。なお、図中の斜線部は使用されない、フィールドで
ある。

さて、ここで記憶部１００ｂに対してトークン４１３と
同時期Ｋ、アドレスＡに対する新たな読み出し要求トー
クンが到来した場合を想定する。

（３）トークン４１３がトークン４１４よシ先如到着し
た場合 記憶部１００ｂはトークン４１３の指定するアドレスＡ
にパラメータＱ３を書き込み、これで、第９図（ｄ）の
ように、アドレスＡからのポンンタが遅延連鎖の先頭を
指定し、一連のトークン遅延処理が正常に完了する。

一方、 （３）’　　）−クン４１３がトークン４１４の後に到
着した場合 トークン４１４は遅延され第９図（ｅ）のトークン４１
１となるが、この遅延トークン４１１の持つパラメータ
は更新前の値Ｑ２となり、このトークン４１１が遅延処
理部１００Ｃ内に格納されても、アドレスＱ２に連結さ
れるトークンが２つとなってしまい、正常な一本の連鎖
が構成されない。

そこで、以下に示すような装置が考えられる。

第３図はそのような遅延処理装置の具体的なブロック結
線図である。

第３図において、１は演算装置で、第４図の演算装置１
０３に対応する。２及び３は記憶部及び遅延処理部で、
第４図の記憶部１００ｂ、遅延処理部１００ｃＫ対応す
る。４及び５は演算装置１、記憶部２、及び遅延処理部
３０間のトークンの受授を行なう集配装置で、第４図の
経路１０１．１０２に対応する。

さらに記憶部２において、２ａは集配装置４から送出さ
れてくるトークンを一時保持するバッファである。２ｂ
は制御部で、入力されてくるトークンの種類を解析し、
その種類に応じて入力されたトーク／の持つパラメータ
をメモリ２Ｃに格納あるいはメモリ２ｃの記憶内容を読
み出す。２ｄは制御部２ｄから送出されるトークンを集
配装置５に送出するためのバッファである。

また遅延処理部３において、３ａは集配装置４から送出
されてくるトークンを一時保持するバッファである。３
ｂは制御部で、入力されてくるトークンの種類を解析し
、その種類に応じて入力されたトークンの持つパラメー
タをメモリ３Ｃに格納、あるいはメモリ３Ｃの記憶内容
を読み出す。

３ｄは制御部３ｂから送出されるトークンを集配装置５
に送出するためのバッファである。

次に第４図を用いて、記憶部２における制御部２ｂとメ
モリ２Ｃとの要部の一部について説明する。

第４図はメモリ２Ｃの記憶空間の一部を示すものであり
、この記憶空間には第１図に示したメモリ３ｃの自由語
の、たとえばアドレスＱ３、Ｑ４、Ｑ５・・・・・・Ｑ
ｎがあらかじめ蓄積され、スタックポインタ２０により
使用できるメモリ３Ｃの自由語空間が指示される。また
、バッファ２１を介してメモＩ７３　Ｃの自由語空間、
あるいは解放により自由語空間となったもののアドレス
Ｑｎ＋１が遅延処理部３より通知され、順次蓄積されて
いく。

以下、正常な一本の連鎖が構成される遅延処理方法につ
いて説明するが、以上第３、第４図に示したものは単に
その詳細な構成の一例にすぎず、たとえば記憶部２にお
けるバッファ２ａ、２ｄ、制御部２ｂはかならずしも限
定するものではなく、その基本は第５図によりその動作
を理解した方が容易である。

なお第５図において、３０は記憶部２のメモリ２Ｃにお
ける記憶空間、３０ａは第４図に示したメモリ３ｃの自
由語空間のアドレス格納部、３０ｂ及び３０ｃは第７図
（ａ）に対応する存在フラグ及び遅延フラグ、３１は遅
延処理部３のメモリ３ｃにおける記憶空間である。３２
．３３．３４．３５はそれぞれトークンが送受される通
路で、第３図の集配装置４．５に対応する。

以下、第５図によシ第３図、第４図に示した遅延処理装
置の動作をも説明する。

第５図（ａ）は、第９図（ａ）と同じく、記憶部２のア
ドレスＡに於て、トークンの遅延が既に２回発生してお
り、新た尾読出し要求トークン５１２が記憶部２に到来
するところである。第６図（ａ）との相違点は、遅延処
理部３から自由語トークン５１１が転送されているとと
もに、記憶部２に遅延処理部３における自由語のアドレ
ス格納部３０ａを有している点である。そして自由語ト
ークン５１１は、遅延処理部３内の自由アドレスをパラ
メータとして持ち、アドレス格納部３０ａに格納されよ
うとしている。以下各動作に分けて説明すると、 （１）　　記憶部２は、自由語トークン５１１と、読み
出し要求トークン５１２の両者を受信すると、存在フラ
グ３０ｂが”０”であるため、第５図（ｂ）のように、
遅延トークン５１３へ変換し、遅延処理部３へ転送する
。読み出し要求トークン５１２からアドレスパラメータ
を削除し、アドレスＡに保持されている値Ｑ２と、自由
語トークンの持つパラメータＱ３とを付加することによ
り、遅延トークン５１３は生成される。また、アドレス
Ａには、自由語アドレスＱ３が格納される。

（２）遅延トークン５１３が遅延処理部３に到着すると
、第５図（Ｃ）のようにアドレスＱ３に遅延トークンの
その他の部分が格納される。パラメータＱ２は連鎖フィ
ールドに格納される。記憶部２のアドレスＡには既知上
記（１）の動作Ｑ３が書き込まれているからこれで両部
含めて遅延連鎖は完成したことになる。

（３）遅延処理部３はこの後、新たて自由語トークン５
１４を生成し、記憶部２のアドレス格納部３０ａへ転送
し、以降のトークン遅延に供する。

上記方法では第９図を用いて説明した問題は発生しない
。即ち、第５図（ｂ）のような遅延トークン５１３が遅
延処理部３に未到着の状態だあっても、記憶部２はアド
レスＡに於て更にトークン遅延を発生することができる
。例えば、第５図（ｂ）の状態に於て、アドレスＡでト
ークン遅延が発生したとすると、その遅延トークンは、
第５図（ｄ）のトークン５２０のように＜Ｑ４＞＜Ｑ３
＞＜Ｒａ４＞なるパラメータを持つ筈である。　（但し
、Ｑ４は遅延処　　　−環部３内の自由語で、記憶部２
内のアドレス格納部３０ａに蓄えられていたものとする
。）このトークンは、遅延処理部３に到着すると、正し
く連鎖を形成することは明らかである。たとえトークン
５２０が第５図（ｄｌのトークン５１３を追越して到着
したとしても、連鎖の順序は不変でありトークン５１３
が到着した後には正常な連鎖が完成する。

さて一方、第５図（Ｃ）の状態に於て、アドレスＡに対
する書き込み要求トークンが到来すると、アドレスＡに
連結されている遅延トークンは解放されるが、その手順
は以下のとうりである。

（４）記憶部２は、書き込み要求トークンを受は取ると
、遅延フラグ５０４を調べ、その値が“１”であるため
、このアドレスＡに直結された遅延トークンがあること
を知る。これにより、アドレスＡへの値Ｖの書き込みと
同時に、解放要求トーク７５１６が生成される。そして
存在フラグ３０ｂは６１”に、遅延フラグ３０ｃは“０
”Ｋセットされる。

（５）解放要求トークン５１６は、第５図（ｅ）のよう
に、アドレスＡと、そこに格納されていた値Ｑ３とをパ
ラメータとして持ち、遅延処理部３に転送される。

（６）遅延処理部３は、解放要求トークン５１６を受は
取るとそのパラメータＱ３から、遅延処理部３の解放す
べき連鎖の先頭を知り、その連鎖に属する遅延トークン
に、アドレスパラメータＡを付加することにより、第５
図（ｆ）の５１７〜５１９のように遅延以前と同一のト
ークンを復元し、それらを記憶部２へ転送する。なお、
遅延処理部３における遅延トークンが格納されていた６
語は自由語となる。

（７）記憶部２は、これらのトークンを受は取ると記憶
部２の指定されたアドレスＡを読み出し、値■と返送ア
ドレスを連結してデータトークンとして演算装置１へ転
送する。

なお、第５図（ａ）〜（ｆ）におけるトークンＲＥ、へ
Ｄ、ＷＲＴは、第６図（ｂ）のＲＥＡＤ、　ＷＲＴとそ
れぞれ同一形式のものである。

以下、第５図（ａ）〜（ｆ）におけるトークンＤＲＥＡ
Ｄ、ＦＡ、及びＲＲＱの形式の一実施例を第５図（ｇ）
に示す。

（図中の斜視部は使用されないフィールドである。）同
図において、５５１〜５５４は従来の形式を示す第６図
に（ｂ）の４５１〜４５４にそれぞれ対応させている。

第５図（ｇ）のＤＲＥＡＤは第７図（ｆ）のものと異な
り、１つ多くのフィールドを使用している。また、ＦＡ
は第７図（ｆ）のＮＱＡに対応するが、使用フィールド
は１つ少ない。

以上、遅延処理部３から解放されたトークン５１７〜５
１９は遅延前と同一の形式を持つので、これらのトーク
ンが、どこから転送されて来たかを記憶部２で区別する
必要はない。また、以上に於ては説明の簡単のために第
５図（ａｌに於て、自由語トークン５１１が、読み出し
要求トークン５１２と同時期に、記憶部２のアドレス格
納部３０ａへ転送されて来たものとしたが、多数の自由
語トークンが記憶部２内のアドレス格納部３０ａに予め
十分蓄えられているものとしても良い。この場合、遅延
処理部３は遅延トークンを一つ受は取る毎に、一つ自由
語トークンを記憶部２へ転送してやれば、記憶部２内の
自由語トークンの蓄えは維持される。

発明が解決しようとする問題点 さて、第５図の方式に於ては、遅延トークン５１３は３
個のパラメータを有している。即ち、トークン５１３が
記入されるべきアドレスＱ１、トークン連鎖の頂上アド
レスＱ２及び復帰アドレスＲａ３である。

そのため、以上の３個のパラメータを持つため遅延トー
クンのデータ幅は長くなり、トークン経路用のハードウ
ェアが高価になってしまうという問題点があった。すな
わち、遅延トークン用の記憶装置３１のアドレス空間が
大きくなればなる程、記入アドレスＱ３と、トークン連
鎖の頂上Ｑ２の両方ともピット幅は長くなってしまう。

本発明は以上のような問題点に鑑み、トークン、すなわ
ちデータパケット長の短縮を行なうことにより、データ
パケット転送経路のハードウェアの軽減を計るものであ
る。

問題点を解決するための手段 本発明は、データパケットを送出し、または受信する第
１の手段と、同じくデータパケットを送出しまだは受信
する第２の手段とからなる装置に、前記第１の手段に含
まれる記憶装置のアドレスを一時的に保持しておく記憶
手段を設けたものである。

作用 本発明は上記第１の手段からは、その第１０手段に含ま
れる記憶装置のアドレスである第１のパラメータと、ア
ドレスを一時的に保持しているところの記憶手段の中の
語のアドレスである第２のパラメータとを対にして保有
するパケットを前記第１の手段から前記第２の手段へ転
送し、前記第２の手段は、前記第１の手段へ転送するパ
ケットを構成する際に、前記第１のパラメータのかわり
に前記第２のパラメータを使用することにより、データ
ーパケットのビット幅を減少するものである。

実施例 以下、本発明の一実施例を第１図（ａ）〜（Ｃ）を用い
て説明する。

第１図に於て、２〜５１２は第５図の２〜５１２とそれ
ぞれ同一の機能を有するものとする。第１図において、
第５図の構成と異なる点は、自由語アドレスを一時的に
格納しておくための記憶手段８０１（以下自由語アドレ
ステーブルと呼ぶ）を設けた点である。

第１図（ａ）は、第５図（ａ）と同一の状態を表わして
いる。自由語トークン８１１は第５図（ａ）のトークン
５１１に比べてパラメータ〈Ｔ２〉を余分に有している
。このパラメータ〈Ｔ２〉は、自由語アドレスＱ。

を保持するような、自由語アドレステーブル８０１内の
語のアドレスである。言い換えれば、＜Ｔ２〉は自由語
アドレステーブル８０１を経由して間接的に自由語Ｑ、
を指示している。

記憶空間３０に対する読み出し要求の遅延動作の動作を
以下、第１図に従って以下に説明する。

（１）　　記憶部２は、自由語トークン８１１と、読み
出し要求トークン５１２の両者を受信すると、存在フラ
グ３０ｂが“０″であるため、読み出し要求トークン５
１２を遅延トークン５１３へ変換し、第１図（ｂｌのよ
うに、遅延処理部３へ転送する。読み出し要求トークン
５１２からアドレスパラメータを削除し、アドレスＡに
保持されていた値〈Ｑ、〉と、自由語トークン８１１の
持っていた自由語テーブルパラメータ〈Ｔ２〉を付加す
ることにより、遅延トークンは生成される。また、アド
レスＡには、自由語アドレスＱ、が格納される。

第５図（ａ）、（ｂ）に於ける動作と異なる点は、遅延
トークン８１３の生成に於て、自由語アドレスＱ、のか
わりに、自由語テーブルアドレス＜Ｔ、〉が付加される
ことである。

（２）遅延トークン８１３が遅延処理部３に到着すると
、遅延処理部３は、自由語テーブル８０１を参照し、遅
延トークン８１３の自由語テーブルアドレス〈Ｔ２〉か
ら、自由語アドレスＱ３を割り出す。

これにより、第１図（Ｃ）のように、遅延トークン８１
３から自由語テーブルパラメータ〈Ｔ２〉を取り除いた
部分が、アドレスＱ、に格納される。記憶部２のアドレ
スＡには、既知上記（１）の動作Ｑ。

が書き込まれているから、これで両部含めて遅延連鎖は
完成したことになる。

（３）　　遅延処理部３は、これで、自由語テーブルア
ドレス〈Ｔ２〉が再使用可能になったので、新しい自由
語のアドレス＜Ｑ４〉を、〈Ｔ２〉に書き込み、パラメ
ータ〈Ｔ、〉と〈Ｑ４〉との対を新しい自由語トークン
８１４に持たせ、第１図（Ｃ）のよう尾記境部２へ送出
する。

以上が本発明による特徴的動作である。書き込み要求ト
ークンが到来した場合の動作は、第５図（ｅ）以降と同
一の動作をする。

以上に於ては、自由語トークンと遅延トークンを例に取
って本発明を説明したが、本発明を適用できる交信は、
この例だけではない。

第２図（ａ）のように２つの装置Ａ、Ｈの間でデータパ
ケットの交換を行なうようなシステムで、装置Ａから装
置Ｂへ転送した情報の一部Ｘを、装置Ｂが装置Ｂから装
置Ａに転送するパケットの一部として使用し、装置Ｂは
、＜Ｘ＞に対して、その値を変更するような処理を加え
ないような場合にはすべて、本発明を適用することがで
きる。

第２図（ａ）に於て、トークン９１１はパラメータ＜Ｘ
＞と＜ｙ＞を持つ。装置Ｂはトークン９１１を受は取り
、その中の一部のパラメータ＜Ｘ＞を使用し、これに別
のパラメータ＜２＞を付加して、トークン９１５を形成
し、装置Ａに転送する。なお、＜Ｘ＞は、装置Ａに於け
る、アドレスである。

このようなシステムは本発明を適用して第２図（ｂ）の
ように改良することができる。即ち、装置Ａに一時的に
パラメータ＜Ｘ＞を記憶しておくテーブル９０１を設け
、トークン９５１には、９１１の持つパラメータの他に
テーブルのアドレス＜Ｔ＞を加え、トークン９５５には
、＜Ｘ＞のかわりに＜Ｔ＞を持たせて、返送する。これ
により、トークンのデータ幅を減少することができる。

以上、本実施例によれば、第２図（ａ）のように、二つ
の装置Ａ、Ｂの間でトークンの交換が行なわれ、同一の
パラメータが循環するようなシステムに於て、トークン
のデータ幅を小さくすることができる。

これは、第２図（ｂ）のトークン９５５の持つパラメー
タ＜Ｔ＞は、第９図（ａ）のトークン９１５のパラメー
タ＜Ｘ＞よりビット幅が短かいからである。

＜Ｔ＞のビット幅は、テーブル９０１の大きさに依存し
、＜Ｘ＞のビット幅は装置への記憶空間９００の大きさ
に依存する。

装置Ａの記憶空間の大きさは、このシステムに要求され
る機能によって定まるが、テーブル９０１の大きさは、
このシステム上で転送され動いているトークンの数と、
装置Ｂに一時的に蓄えられてい−るトークンの数との合
計より大きければ良い。

従って、テーブル９０１の大きさは、装置Ａの記憶領域
９１に比べて大変小さく、その結果として、パラメータ
＜Ｔ＞のビット幅は、パラメータ＜Ｘ＞のビット幅より
大幅に小さくできる。

トークン９５５のデータ幅が小さくなると、トークン経
路のハードウェアを安価にすることができる。

発明の効果 以上のように本発明は、第１、第２の手段の間でデータ
パケットにより情報の送受信を行なう際、前記第１の手
段に含まれる記憶装置のアドレスを記憶手段に一時保持
させ、前記記憶装置のアドレスである第１のパラメータ
と、そのアドレスを保持している、前記記憶手段の語の
アドレスとを対にしてデータパケットとし、前記第１の
手段から前記第２の手段尾転送するとともに、前記第１
のパラメータを含むデータパケットを第２の手段から第
１の手段へ転送する際【は前記第１のパラメータのかわ
りに前記第２のパラメータを含ませて転送するよう構成
することにより、データパケット転送経路のハードウェ
アを大幅に軽減することタパケット長短縮装置のブロッ
ク結線図、第２図（ａ）〜（ｂ）は本発明において一般
的に考えられるデータパケット長短縮装置のブロック結
線図、第３図は従来考えられる遅延処理装置のブロック
結線図、第４図は同装置の要部ブロック結線図、第５図
（ａ）〜（ｇｌは同装置の遅延処理方法を説明する概念
図、第６図（ａ）は従来の遅延処理装置のブロック結線
図、遅延処理方法を説明する概念図である。

ｌ・・・演算装置、２・・・記憶部、３・・・遅延処理
部、３０ａ・・・アドレス格納部、８０１・・・自由語
アドレステーブル。

代理人の氏名　弁理士　中　尾　敏　男ほか１名記。

閲 澹　− 第２図 （ＩＩ） ｙｌざ＜Ｘ）＜Ｘノ ゛ぺ 区 Ｃ，５Ｊｈ 第４図 第　５　図 第５図 第５図 第５図 （（Ｄ 第５図 （ｅ−ン 第５図 第　５　図 第　６　図 （ａ） 第６図 （ｂン Ｍ　７　図 第７図 （νン 第７図 第８図 （，９） 第８図 第９図 （ａ） 第９図 （し） Ｍ　９　図 （Ｃ）

Claims (2)

【特許請求の範囲】
1. （１）第１、第２の手段の間でデータパケットにより情
   報の送受信を行なう際、前記第１の手段に含まれる記憶
   装置のアドレスを記憶手段に一時保持させ、前記記憶装
   置のアドレスである第１のパラメータと、そのアドレス
   を保持している、前記記憶手段の語のアドレスとを対に
   してデータパケットとし、前記第１の手段から前記第２
   の手段に転送するとともに、前記第１のパラメータを含
   むデータパケットを第２の手段から第１の手段へ転送す
   る際には前記第１のパラメータのかわりに前記第２のパ
   ラメータを含ませて転送するデータパケット長短縮方法
   。
2. （２）データパケットを互いに受信する第１、第２の手
   段と、前記第１の手段に含まれる記憶装置のアドレスを
   一時的に保持しておく記憶手段と、前記記憶装置のアド
   レスである第１のパラメータと、そのアドレスを保持し
   ているところの前記記憶手段の中の語のアドレスである
   第２のパラメータとを対として保有するパケットを、前
   記第１の手段から前記第２の手段へ転送する第１の転送
   手段と、前記第１のパラメータを含むデータパケットを
   前記第２の手段が前記第１の手段に対して転送する必要
   が生じた際に、前記第１のパラメータのかわりに前記第
   ２のパラメータを前記データパケットに含ませて転出す
   る第２の転送手段とを具備するデータパケット長短縮装
   置。