JPS63267005A - Ｆｍ信号復調装置 - Google Patents
Ｆｍ信号復調装置Info
- Publication number
- JPS63267005A JPS63267005A JP62102208A JP10220887A JPS63267005A JP S63267005 A JPS63267005 A JP S63267005A JP 62102208 A JP62102208 A JP 62102208A JP 10220887 A JP10220887 A JP 10220887A JP S63267005 A JPS63267005 A JP S63267005A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- register
- signal
- encoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は振幅制限されたＦＭ信号を復調するＦＭ信号復
調装置に関するものである。
調装置に関するものである。
従来の技術
近年、周波数変調信号をディジタル信号処理によって復
調することが求められ、三角関数の逆関数を計算する回
路を持った復調器が用いられている。以下図面を参照し
ながら、上述した従来の１信号復調装置について説明す
る。
調することが求められ、三角関数の逆関数を計算する回
路を持った復調器が用いられている。以下図面を参照し
ながら、上述した従来の１信号復調装置について説明す
る。
第４図は従来のＦＭ信号復調装置の構成を示すブロック
図である。第４図において、２０は入力端子、２１と２
２はディジタルフィルタ、２３は除算器、２４は逆正接
を計算する逆正接計算器、２６は微分器、２６は出力端
子である。
図である。第４図において、２０は入力端子、２１と２
２はディジタルフィルタ、２３は除算器、２４は逆正接
を計算する逆正接計算器、２６は微分器、２６は出力端
子である。
以上のように構成されたＦＭ信号復調装置を利用し、Ｆ
Ｍ信号を復調する場合について、以下にその動作を説明
する。
Ｍ信号を復調する場合について、以下にその動作を説明
する。
入力端子２０には標本化された信号が入力され、ディジ
タルフィルタ２１及び２２に加えられる。
タルフィルタ２１及び２２に加えられる。
ディジタルフィルタ２１の出力Ｘｒ及びディジタルフィ
ルタ２２の出力Ｅ＝１／｛Ｃ１は除算器２３に入力され
Ｘ１／Ｘｒが計算される。除算器２３の出力は逆正接を
計算する逆正接計算器２４に加えられ、ｔ＆ ｎ −’
（ＩＥ １／ Ｎ ｚ ）が出力される。ＦＭ信号の
存在する帯域内でディジタルフィルタ２１及び２２の振
幅特性が同じで位相等性が９０°ずれていれば、Ｘ１＝
ムｓｉｎθ、Ｎｒ＝ムＣＯ８θと表現でき、逆正接計算
器２４の出力は、ＦＭ信号の位相θとなる。
ルタ２２の出力Ｅ＝１／｛Ｃ１は除算器２３に入力され
Ｘ１／Ｘｒが計算される。除算器２３の出力は逆正接を
計算する逆正接計算器２４に加えられ、ｔ＆ ｎ −’
（ＩＥ １／ Ｎ ｚ ）が出力される。ＦＭ信号の
存在する帯域内でディジタルフィルタ２１及び２２の振
幅特性が同じで位相等性が９０°ずれていれば、Ｘ１＝
ムｓｉｎθ、Ｎｒ＝ムＣＯ８θと表現でき、逆正接計算
器２４の出力は、ＦＭ信号の位相θとなる。
逆正接計算器２４の出力は、微分器２５に加えられて、
位相の変動速度が微分器２６の出力端子２６に得られる
。つまシ出力端子２６には周波数変調信号の位相変動速
度の標本値、すなわち復調信号の標本値が得られる。
位相の変動速度が微分器２６の出力端子２６に得られる
。つまシ出力端子２６には周波数変調信号の位相変動速
度の標本値、すなわち復調信号の標本値が得られる。
発明が解決しようとする問題点
しかしながら前記のような装置で、ＦＭ信号のレベルが
基準レベルよシ増大、あるいは減少した場合にも良好な
復調出力が得られるようにするためには、復調器内部の
処理語長を大きくとらなければならない。
基準レベルよシ増大、あるいは減少した場合にも良好な
復調出力が得られるようにするためには、復調器内部の
処理語長を大きくとらなければならない。
通常、ＦＭ信号の振幅変動対策は振幅制限回路で振幅を
抑圧することで行う。しかしながら、このような抑圧を
受けた信号は矩形波状になるため、通常のムＤ変換器で
は１ビツトの変換値しか得られず、結果としてＦＭ信号
の品質が劣化してしまうので、前記のような装置では良
好な復調出力を得ることができない。
抑圧することで行う。しかしながら、このような抑圧を
受けた信号は矩形波状になるため、通常のムＤ変換器で
は１ビツトの変換値しか得られず、結果としてＦＭ信号
の品質が劣化してしまうので、前記のような装置では良
好な復調出力を得ることができない。
本発明は上記問題点に鑑み、矩形波ＦＭ信号を入力とす
ることができるディジタル信号処理方式のＦＭ信号復調
装置を提供するものである。
ることができるディジタル信号処理方式のＦＭ信号復調
装置を提供するものである。
問題点を解決するための手段
上記問題点を解決するため、本発明のＦＭ信号復調装置
は初段の入力端子にアナログ信号が入力される複数段直
列に接続された遅延器と、前記複数段の各遅延器の出力
が入力されて標本化周期に同期した制御信号Ｓに従って
入力値を保持し出力する前記遅延器の段数に等しい数の
保持器と、前記すべての保持器の出力が入力され、前記
すべての保持器の出力値の組み合わせに従って出力値ム
１を合成する符号化器と、前記符号化器の出力が入力さ
れる第４のレジスタと、前記第４のレジスタの出力Ａ１
が入力される第１のレジスタと、前記第１のレジスタの
出力Ｂ１が入力される第２のレジスタと、前記第２のレ
ジスタの出力Ａ２が入力される第３のレジスタと、前記
第１のレジスタの出力Ｂ１の符号ビットと前記保持器の
出力Ａ１の符号ビットが入力される排他的論理和回路と
、前記排他的論理和回路の出力がクリア端子に入力され
かつ前記制御信号Ｓによってカウントアツプされるカウ
ンタと、前記カウンタの出力Ｃと前記第４のレジスタの
出力Ａ１と前記第１のレジスタの出力Ｂ１と前記第２の
レジスタの出力Ａ２と前記第３のレジスタの出力Ｂ２が
入力される計算器を備えたものである。
は初段の入力端子にアナログ信号が入力される複数段直
列に接続された遅延器と、前記複数段の各遅延器の出力
が入力されて標本化周期に同期した制御信号Ｓに従って
入力値を保持し出力する前記遅延器の段数に等しい数の
保持器と、前記すべての保持器の出力が入力され、前記
すべての保持器の出力値の組み合わせに従って出力値ム
１を合成する符号化器と、前記符号化器の出力が入力さ
れる第４のレジスタと、前記第４のレジスタの出力Ａ１
が入力される第１のレジスタと、前記第１のレジスタの
出力Ｂ１が入力される第２のレジスタと、前記第２のレ
ジスタの出力Ａ２が入力される第３のレジスタと、前記
第１のレジスタの出力Ｂ１の符号ビットと前記保持器の
出力Ａ１の符号ビットが入力される排他的論理和回路と
、前記排他的論理和回路の出力がクリア端子に入力され
かつ前記制御信号Ｓによってカウントアツプされるカウ
ンタと、前記カウンタの出力Ｃと前記第４のレジスタの
出力Ａ１と前記第１のレジスタの出力Ｂ１と前記第２の
レジスタの出力Ａ２と前記第３のレジスタの出力Ｂ２が
入力される計算器を備えたものである。
作用
本発明は上記した構成によって、入力ＦＭ信号を直列に
接続された複数段の遅延器によって遅延し、各遅延器の
出力端に現れる信号のハイからローへの変化点を検出す
ることによって時間軸方向の変動情報を検出する。検出
された時間軸方向の変動情報は標本化され、これがＦＭ
信号のムＤ変換出力となる。このようにして矩形波ＦＭ
信号の位相情報の五り変換を行い、とのムＤ変換値をＦ
Ｍ復調器の入力値とすることによって、矩形波ＦＭ信号
を入力とすることが可能なディジタル信号処理方式ＦＭ
信号復調装置を得ることができる。また、入力信号はＦ
Ｍ信号のみでなく信号の周期の変化によって情報を伝送
するパイフェイズ変調やフェイズエンコードなどの伝送
方式にも適用できる。
接続された複数段の遅延器によって遅延し、各遅延器の
出力端に現れる信号のハイからローへの変化点を検出す
ることによって時間軸方向の変動情報を検出する。検出
された時間軸方向の変動情報は標本化され、これがＦＭ
信号のムＤ変換出力となる。このようにして矩形波ＦＭ
信号の位相情報の五り変換を行い、とのムＤ変換値をＦ
Ｍ復調器の入力値とすることによって、矩形波ＦＭ信号
を入力とすることが可能なディジタル信号処理方式ＦＭ
信号復調装置を得ることができる。また、入力信号はＦ
Ｍ信号のみでなく信号の周期の変化によって情報を伝送
するパイフェイズ変調やフェイズエンコードなどの伝送
方式にも適用できる。
実施例
以下本発明の一実施例のＦＭ信号復調装置について、図
面を参照しながら説明する。第１図は本発明の一実施例
におけるＦＭ信号復調装置の構成を示すものである。
面を参照しながら説明する。第１図は本発明の一実施例
におけるＦＭ信号復調装置の構成を示すものである。
第１図において、１はアナログＦＭ信号の入力端子、２
は論理素子で複数段直列に接続された非反転バッファ、
３はすべての非反転バッファ２の出力がそれぞれ入力さ
れるＤフリップフロップ、４はすべてのＤフリップフロ
ップ３の出力が入力される符号化器、６は標本化タイミ
ング信号Ｓの入力端子、６はカウンタ、７は排他的論理
和回路、８は第４のレジスタで標本化タイミング信号Ｓ
がクロックとして入力されている。９，１０．１１はそ
れぞれ第１．第２．第３のレジスタで、排他的論理和回
路７の出力がクロックとして入力されている。１２は計
算器、１３は復調信号の出力端子である。
は論理素子で複数段直列に接続された非反転バッファ、
３はすべての非反転バッファ２の出力がそれぞれ入力さ
れるＤフリップフロップ、４はすべてのＤフリップフロ
ップ３の出力が入力される符号化器、６は標本化タイミ
ング信号Ｓの入力端子、６はカウンタ、７は排他的論理
和回路、８は第４のレジスタで標本化タイミング信号Ｓ
がクロックとして入力されている。９，１０．１１はそ
れぞれ第１．第２．第３のレジスタで、排他的論理和回
路７の出力がクロックとして入力されている。１２は計
算器、１３は復調信号の出力端子である。
第２図は、本実施例における符号化器４の構成を示すも
のである。
のである。
第２図において、３ｏから４６は各保持器の出力が入力
される入力端子、４６は排他的論理和回路、４７はプラ
イオリティエンコーダで、ハイになっている入力端子の
うち最も小さい番号のものの番号を出力する。４８は否
定回路、４９は出力端子である。
される入力端子、４６は排他的論理和回路、４７はプラ
イオリティエンコーダで、ハイになっている入力端子の
うち最も小さい番号のものの番号を出力する。４８は否
定回路、４９は出力端子である。
第３図は本実施例における各部の動作波形を示すもので
ある。第３図において、Ｓは標本化タイミング信号、Ｆ
はアナログＦＭ信号、Ｐは符号化器４の出力である。
ある。第３図において、Ｓは標本化タイミング信号、Ｆ
はアナログＦＭ信号、Ｐは符号化器４の出力である。
入力端子１に矩形波状のアナログＦＭ信号が印加される
と各非反転バッファ２の出力端子には、論理素子の遅延
時間をτとすると、τ×（入力端子から数えた非反転バ
ッファの段数）時間遅れた遅延信号が出力される。
と各非反転バッファ２の出力端子には、論理素子の遅延
時間をτとすると、τ×（入力端子から数えた非反転バ
ッファの段数）時間遅れた遅延信号が出力される。
初期状態として、入力信号がローで、かつすべての非反
転バッフ１２の出力がローである状態を考える。この状
態から入力信号がハイになった時点を基準として、１時
間後に初段の非反転バッファ２の出力がハイになシ、２
τ時間後には初段および２段目の非反転バッファ２の出
力がハイになる。以下同様にして、Ｎ７時間後にはＮ個
の非反転バッファ２の出力がハイになる。
転バッフ１２の出力がローである状態を考える。この状
態から入力信号がハイになった時点を基準として、１時
間後に初段の非反転バッファ２の出力がハイになシ、２
τ時間後には初段および２段目の非反転バッファ２の出
力がハイになる。以下同様にして、Ｎ７時間後にはＮ個
の非反転バッファ２の出力がハイになる。
非反転バッフ１２の出力端子はそれぞれＤフリップフロ
ップ３で構成された保持器に入力されておシ、Ｄフリッ
プフロップ３には標本化周期に同期してラッチタイミン
グ信号が印加されている。
ップ３で構成された保持器に入力されておシ、Ｄフリッ
プフロップ３には標本化周期に同期してラッチタイミン
グ信号が印加されている。
つｌ）標本化周期に同期してＤフリップフロップ３で非
反転バッファ２の出力が保持され、符号化器４に入力さ
れる。符号化器４では、となシあうＤフリップフロップ
３の出力を排他的論理和回路４６に入力する。この結果
、一方がハイで一方がローであるように入力された排他
的論理利口Ｗ＆４６の出力のみがハイになるので、入力
信号ａがハイになった時点を基準としてＮ７時間後から
（Ｈ＋１）τ時間になる直前の期間にラッチタイミング
信号がＤフリップフロップ３に与えられると、プライオ
リティエンコーダ４７の出力端子には、Ｎが出力される
。プライオリティエンコーダ４７の出力の最上位ビット
は否定回路４Ｂで反転され、出力端子４９には２の補数
表現の出力値Ｐが得られる。
反転バッファ２の出力が保持され、符号化器４に入力さ
れる。符号化器４では、となシあうＤフリップフロップ
３の出力を排他的論理和回路４６に入力する。この結果
、一方がハイで一方がローであるように入力された排他
的論理利口Ｗ＆４６の出力のみがハイになるので、入力
信号ａがハイになった時点を基準としてＮ７時間後から
（Ｈ＋１）τ時間になる直前の期間にラッチタイミング
信号がＤフリップフロップ３に与えられると、プライオ
リティエンコーダ４７の出力端子には、Ｎが出力される
。プライオリティエンコーダ４７の出力の最上位ビット
は否定回路４Ｂで反転され、出力端子４９には２の補数
表現の出力値Ｐが得られる。
符号化器４の出力値Ｐは、標本化タイミング信号Ｓに同
期して第４のレジスタ８に入力される。
期して第４のレジスタ８に入力される。
第４のレジスタ８の符号ビットと第１のレジスタ９の符
号ビットは排他的論理和回路７に入力される、第４のレ
ジスタ８の出力と第１のレジスタ９の符号がちがってい
るときは、排他的論理和回路７の出力はハイになる。排
他的論理和回路７の出力は計算器１２に対し計算開始を
指令しかつ第１゜第２．第３のレジスタ９，１０．１１
に対してデータ入力クロックとして供給される。
号ビットは排他的論理和回路７に入力される、第４のレ
ジスタ８の出力と第１のレジスタ９の符号がちがってい
るときは、排他的論理和回路７の出力はハイになる。排
他的論理和回路７の出力は計算器１２に対し計算開始を
指令しかつ第１゜第２．第３のレジスタ９，１０．１１
に対してデータ入力クロックとして供給される。
一方、排他的論理和回路７の出力はカウンタ６の初期化
端子にも接続されている。さらにカウンタ６のクロック
入力には、標本化タイミング信号Ｓが入力されているの
で、排他的論理和回路７の出力で初期化される直前には
、符号化器４の出力の符号が変化する間の時間を標本化
周期を一単位として出力していることになる。
端子にも接続されている。さらにカウンタ６のクロック
入力には、標本化タイミング信号Ｓが入力されているの
で、排他的論理和回路７の出力で初期化される直前には
、符号化器４の出力の符号が変化する間の時間を標本化
周期を一単位として出力していることになる。
また標本化タイミング信号Ｓは第４のレジスタ８にもク
ロックとして入力されている。
ロックとして入力されている。
このように構成された結果、カウンタ６の出力Ｃと第１
．２，３．４のレジスタ９，１０，１１゜８の出力Ａ１
．Ｂ１．ム２．Ｂ２から信号周期Ｔは Ｔ＝Ｃ−１ム１Ｖ（１人１１月Ｂ１１）刊ム２１／（ｌ
Ａ２＋＋１８２１ ）となる（第３図）。
．２，３．４のレジスタ９，１０，１１゜８の出力Ａ１
．Ｂ１．ム２．Ｂ２から信号周期Ｔは Ｔ＝Ｃ−１ム１Ｖ（１人１１月Ｂ１１）刊ム２１／（ｌ
Ａ２＋＋１８２１ ）となる（第３図）。
したがって、計算器１２がその計算値ＸとしてＸ＝｜Ａ
１｜／（｜Ａ１｜＋｜Ｂ１｜）＋ｌム２１／（１１２国
Ｂ２＋））またはその近似値を出力するようにしておけ
ば信号の周波数を求めたことになる。
１｜／（｜Ａ１｜＋｜Ｂ１｜）＋ｌム２１／（１１２国
Ｂ２＋））またはその近似値を出力するようにしておけ
ば信号の周波数を求めたことになる。
以上のように本実施例によれば、初段の入力端子１にア
ナログ信号が入力される複数段直列に接続された遅延器
と、前記複数段の各遅延器の出力が入力されて標本化周
期に同期した制御信号に従って入力値を保持し出力する
前記遅延器の段数に等しい数のＤフリップフロップ３と
、前記すべてのＤフリップフロップ３の出力が入力され
、前記すべての保持器Ｄフリップフロップ３の出力値の
組み合わせに従って出力値ム１を合成する符号化器４と
、符号化器４の出力が入力される第１のレジスタ９と、
第１のレジスタ９の出力Ｂ１が入力される第２のレジス
タ１ｏと、第２のレジスタ１゜の出力Ａ２が入力される
第３のレジスタ１１と、第１のレジスタ９の出力Ｂ１の
符号ピットとＤフリップフロップ３の出力Ａ１の符号ピ
ットが入力される排他的論理和回路４６と、排他的論理
和回路４６の出力がクリア端子に入力されかつ前記制御
信号によってカウントアツプされるカウンタ６と、カウ
ンタ６の出力Ｃと符号化器４の出力Ａ１と第１のレジス
タ９の出力Ｂ１と前記第２のレジスタ１ｏの出力Ａ２と
前記第３のレジスタ１１の出力Ｂ２が入力される計算器
を備えることによ多振幅制限されたＦＭ信号をディジタ
ル信号処理によって復調することができる。
ナログ信号が入力される複数段直列に接続された遅延器
と、前記複数段の各遅延器の出力が入力されて標本化周
期に同期した制御信号に従って入力値を保持し出力する
前記遅延器の段数に等しい数のＤフリップフロップ３と
、前記すべてのＤフリップフロップ３の出力が入力され
、前記すべての保持器Ｄフリップフロップ３の出力値の
組み合わせに従って出力値ム１を合成する符号化器４と
、符号化器４の出力が入力される第１のレジスタ９と、
第１のレジスタ９の出力Ｂ１が入力される第２のレジス
タ１ｏと、第２のレジスタ１゜の出力Ａ２が入力される
第３のレジスタ１１と、第１のレジスタ９の出力Ｂ１の
符号ピットとＤフリップフロップ３の出力Ａ１の符号ピ
ットが入力される排他的論理和回路４６と、排他的論理
和回路４６の出力がクリア端子に入力されかつ前記制御
信号によってカウントアツプされるカウンタ６と、カウ
ンタ６の出力Ｃと符号化器４の出力Ａ１と第１のレジス
タ９の出力Ｂ１と前記第２のレジスタ１ｏの出力Ａ２と
前記第３のレジスタ１１の出力Ｂ２が入力される計算器
を備えることによ多振幅制限されたＦＭ信号をディジタ
ル信号処理によって復調することができる。
なお、本実施例において遅延器は非反転バッファ２とし
たが反転バッファその他の論理素子としてもよい。また
入力信号はＦＭ信号のみに限らず、信号の周期の変化に
よって情報を伝送するものであればよく、パイフェイズ
変調やフェイズエンコードなどの伝送方式にも適用でき
ることはいうまでもない。
たが反転バッファその他の論理素子としてもよい。また
入力信号はＦＭ信号のみに限らず、信号の周期の変化に
よって情報を伝送するものであればよく、パイフェイズ
変調やフェイズエンコードなどの伝送方式にも適用でき
ることはいうまでもない。
発明の効果
以上のように本発明は、初段の入力端子にアナログ信号
が入力される複数段直列に接続された遅延器と、複数段
の各遅延器の出力が入力されて標本化周期に同期した制
御信号Ｓに従って入力値を保持し出力する遅延器の段数
に等しい数の保持器と、すべての保持器の出力が入力さ
れ、すべての保持器の出力値の組み合わせに従って出力
値を合成する符号化器を備え、振幅制限されたＦＭ信号
がハイからローに変化（あるいはローからハイに変化）
した時間が遅延器の内部データとして保存されているこ
とに着目して、標本化周期ごとに遅延器の内部情報を読
むことによって位相情報の五り変換を可能としている。
が入力される複数段直列に接続された遅延器と、複数段
の各遅延器の出力が入力されて標本化周期に同期した制
御信号Ｓに従って入力値を保持し出力する遅延器の段数
に等しい数の保持器と、すべての保持器の出力が入力さ
れ、すべての保持器の出力値の組み合わせに従って出力
値を合成する符号化器を備え、振幅制限されたＦＭ信号
がハイからローに変化（あるいはローからハイに変化）
した時間が遅延器の内部データとして保存されているこ
とに着目して、標本化周期ごとに遅延器の内部情報を読
むことによって位相情報の五り変換を可能としている。
このようなムＤ変換技術を用いることによって、ＦＭ信
号に振幅制限が行われていても、ディジタル信号化して
信号処理回路に入力することが可能になる。
号に振幅制限が行われていても、ディジタル信号化して
信号処理回路に入力することが可能になる。
しかも、とのムＤ変換は遅延素子として論理ゲートを用
いることができ、高速な信号処理に応用可能である。さ
らに、符号化器の出力が入力される第４のレジスタと第
４のレジスタの出力Ａ１が入力される第１のレジスタと
、第１のレジスタの出力Ｂ１が入力される第２のレジス
タと、第２のレジスタの出力Ａ２が入力される第３のレ
ジスタと、第１のレジスタの出力Ｂ１の符号ビットと第
４のレジスタの出力Ａ１の符号ビットが入力される排他
的論理和回路と、排他的論理和回路の出力がクリア端子
に入力されかつ制御信号によってカウントアツプされる
カウンタと、カウンタの出力Ｃと符号化器の出力Ａ１と
第１のレジスタの出力Ｂ１と第２のレジスタの出力Ａ２
と第３のレジスタの出力Ｂ２が入力される計算器を備え
、ＦＭ信号がハイからロー（あるいはローからハイ）に
変化する前後の遅延器の内部状態ム１．ム２．Ｂ１゜Ｂ
２、およびＦＭ信号の変化周期を標本化周期でカウント
した出力Ｃについて、 Ｅ＝１／（Ｃ−ＩＡＩ ＋／（１ム１１＋ＩＢ１１））
−ＩＡ２１／（１１２１＋１８２１ ））を計算するこ
とによって、信号の周波数が正確に検出できる。特にこ
こでは、標本化周期より細かい時間変化点の検出を遅延
器で行い、遅延器の内部情報の読み出しを標本化周期ご
とに行っているので復調器としては低速の信号処理でよ
い。また周波数の検出演算に１ム１１／（１ム１１＋１
Ｂ１１ ）および１ム２＋／（１ム２１＋１Ｂ２１）
なる比例式を用いているので、遅延器は相対的な精度の
みを確保すればよく相対精度が高く絶対精度の低いＥ＝
１／｛Ｃプロセスにも応用できる。本発明は以上のよう
にして高精度かつ実現容易なディジタル信号処理方式の
ＦＭ復調装置を実現できるものである。
いることができ、高速な信号処理に応用可能である。さ
らに、符号化器の出力が入力される第４のレジスタと第
４のレジスタの出力Ａ１が入力される第１のレジスタと
、第１のレジスタの出力Ｂ１が入力される第２のレジス
タと、第２のレジスタの出力Ａ２が入力される第３のレ
ジスタと、第１のレジスタの出力Ｂ１の符号ビットと第
４のレジスタの出力Ａ１の符号ビットが入力される排他
的論理和回路と、排他的論理和回路の出力がクリア端子
に入力されかつ制御信号によってカウントアツプされる
カウンタと、カウンタの出力Ｃと符号化器の出力Ａ１と
第１のレジスタの出力Ｂ１と第２のレジスタの出力Ａ２
と第３のレジスタの出力Ｂ２が入力される計算器を備え
、ＦＭ信号がハイからロー（あるいはローからハイ）に
変化する前後の遅延器の内部状態ム１．ム２．Ｂ１゜Ｂ
２、およびＦＭ信号の変化周期を標本化周期でカウント
した出力Ｃについて、 Ｅ＝１／（Ｃ−ＩＡＩ ＋／（１ム１１＋ＩＢ１１））
−ＩＡ２１／（１１２１＋１８２１ ））を計算するこ
とによって、信号の周波数が正確に検出できる。特にこ
こでは、標本化周期より細かい時間変化点の検出を遅延
器で行い、遅延器の内部情報の読み出しを標本化周期ご
とに行っているので復調器としては低速の信号処理でよ
い。また周波数の検出演算に１ム１１／（１ム１１＋１
Ｂ１１ ）および１ム２＋／（１ム２１＋１Ｂ２１）
なる比例式を用いているので、遅延器は相対的な精度の
みを確保すればよく相対精度が高く絶対精度の低いＥ＝
１／｛Ｃプロセスにも応用できる。本発明は以上のよう
にして高精度かつ実現容易なディジタル信号処理方式の
ＦＭ復調装置を実現できるものである。
第１図は本発明の一実施例におけるＦＭ復調装置の構成
を示すブロック図、第２図は本発明の一実施例における
符号化器の構成を示すブロック図、第３図は第１図の各
部の波形図、第４図は従来のＦＭ復調装置の構成を示す
ブロック図である。 １・・・・・・入力端子、２・・・・・・非反転バッフ
ァ、３・・・・・・Ｄフリップフロップ（保持器）、４
・・・・・・符号化器、５・・・・・・標本化タイミン
グ信号の入力端子、６・・・・・・カウンタ、７・・・
・・・排他的論理和回路、８，９゜１０．１１・・・・
・・レジスタ、１２・・・・・・計算器、１３・・・・
・・出力端子、２０・・・・・・入力端子、２１．２２
・・・・・・ディジタルフィルタ、２３・・・・・・除
算器、２４・・・・・・逆正接計算器、２５・・・・・
・微分器、２６・・・・・・出力端子、３０〜４６・・
・・・・入力端子、４６・・・・・・排他的論理和回路
、４７・・・・・・プライオリティエンコーダ、４８・
・・・・・否定回路、４９・・・・・・出力端子。
を示すブロック図、第２図は本発明の一実施例における
符号化器の構成を示すブロック図、第３図は第１図の各
部の波形図、第４図は従来のＦＭ復調装置の構成を示す
ブロック図である。 １・・・・・・入力端子、２・・・・・・非反転バッフ
ァ、３・・・・・・Ｄフリップフロップ（保持器）、４
・・・・・・符号化器、５・・・・・・標本化タイミン
グ信号の入力端子、６・・・・・・カウンタ、７・・・
・・・排他的論理和回路、８，９゜１０．１１・・・・
・・レジスタ、１２・・・・・・計算器、１３・・・・
・・出力端子、２０・・・・・・入力端子、２１．２２
・・・・・・ディジタルフィルタ、２３・・・・・・除
算器、２４・・・・・・逆正接計算器、２５・・・・・
・微分器、２６・・・・・・出力端子、３０〜４６・・
・・・・入力端子、４６・・・・・・排他的論理和回路
、４７・・・・・・プライオリティエンコーダ、４８・
・・・・・否定回路、４９・・・・・・出力端子。
Claims (5)
- （１）初段の入力端子にアナログ信号Ｆが入力される複
数段直列に接続された遅延器と、前記複数段の各遅延器
の出力が入力されて標本化周期に同期した制御信号Ｓに
従って入力値を保持し出力する前記遅延器の段数に等し
い数の保持器と、前記すべての保持器の出力が入力され
、前記すべての保持器の出力値の組み合わせに従って出
力値を合成する符号化器と、前記符号化器の出力が入力
される第４のレジスタと、前記第４のレジスタの出力Ａ
１が入力される第１のレジスタと、前記第１のレジスタ
の出力Ｂ１が入力される第２のレジスタと、前記第２の
レジスタの出力Ａ２が入力される第３のレジスタと、前
記第１のレジスタの出力Ｂ１の符号ビットと前記第４の
レジスタの出力Ａ１の符号ビットが入力される排他的論
理和回路と、前記排他的論理和回路の出力がクリア端子
に入力され、かつ前記制御信号によってカウントアップ
されるカウンタと、前記カウンタの出力Ｃと前記符号化
器の出力Ａ１と前記第１のレジスタの出力Ｂ１と前記第
２のレジスタの出力Ａ２と前記第３のレジスタの出力Ｂ
２が入力される計算器を備えたことを特徴とするＦＭ信
号復調装置。 - （２）遅延器は論理素子で構成されることを特徴とする
特許請求の範囲第１項記載のＦＭ信号復調装置。 - （３）保持器はＤフリップフロップで構成されることを
特徴とする特許請求の範囲第１項記載のＦＭ信号復調装
置。 - （４）符号化器はとなりあう保持器の出力値の排他的論
理和をとる前記保持器の数より１個少ない論理回路と、
前記すべての論理回路の出力が入力されるプライオリテ
ィエンコーダと、前記プライオリティエンコーダの最上
位ビットを反転する否定回路を備えたことを特徴とする
特許請求の範囲第１項記載のＦＭ信号復調装置。 - （５）計算器は、第４のレジスタの出力Ａ１と第１のレ
ジスタの出力Ｂ１と第２のレジスタの出力Ａ２と第３の
レジスタの出力Ｂ２を２の補数表現の２進数とみなし、
カウンタの出力Ｃを正の値とみなして計算値 Ｅ＝１／｛Ｃ−｜Ａ１｜／（｜Ａ１｜＋｜Ｂ１｜）＋｜
Ａ２｜／（｜Ａ２｜＋｜Ｂ２｜）｝あるいはＥの近似値
を出力することを特徴とする特許請求の範囲第１項記載
のＦＭ信号復調装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102208A JPS63267005A (ja) | 1987-04-24 | 1987-04-24 | Ｆｍ信号復調装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62102208A JPS63267005A (ja) | 1987-04-24 | 1987-04-24 | Ｆｍ信号復調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63267005A true JPS63267005A (ja) | 1988-11-04 |
Family
ID=14321246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62102208A Pending JPS63267005A (ja) | 1987-04-24 | 1987-04-24 | Ｆｍ信号復調装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63267005A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270666A (en) * | 1989-12-22 | 1993-12-14 | Nokia Mobile Phones, Ltd. | Method and circuitry for demodulation of angle modulated signals by measuring cycle time |
-
1987
- 1987-04-24 JP JP62102208A patent/JPS63267005A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270666A (en) * | 1989-12-22 | 1993-12-14 | Nokia Mobile Phones, Ltd. | Method and circuitry for demodulation of angle modulated signals by measuring cycle time |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4475219A (en) | Demodulator for frequency-shift-keyed binary data signals | |
| JP3467975B2 (ja) | 位相検出回路 | |
| JPS6253088B2 (ja) | ||
| EP0177557A1 (en) | COUNTING APPARATUS AND FREQUENCY SAMPLING METHOD. | |
| US4785255A (en) | Digital FSK signal demodulator | |
| JPH0775343B2 (ja) | 同期検出回路及び方法 | |
| JPS63267005A (ja) | Ｆｍ信号復調装置 | |
| JPS6231238A (ja) | 復調装置 | |
| JP2653284B2 (ja) | データ同期検出装置 | |
| US5901189A (en) | Symmetrical correlator | |
| US4412302A (en) | Digital phase demodulation and correlation | |
| JPH1127111A (ja) | サンプリング回路 | |
| US4975702A (en) | CMOS waveform digitizer | |
| JPH09168035A (ja) | 伝送データ整形装置 | |
| JPS5922466A (ja) | バイ・フエ−ズ・デジタル変調信号の復調方法 | |
| JP3397829B2 (ja) | 位相検出回路 | |
| SU1570021A1 (ru) | Цифровой демодул тор | |
| JP3341544B2 (ja) | 信号周期計測装置 | |
| JPH07202706A (ja) | パルス幅変調信号のディジタル信号への復調回路 | |
| JP3423004B2 (ja) | インタフェース回路 | |
| JPH09284107A (ja) | パルス幅変調回路 | |
| JPS63185123A (ja) | アナログ・デイジタル変換装置 | |
| JPH0273724A (ja) | Ｃｍｉ復号化回路 | |
| JPH0479501B2 (ja) | ||
| JPH1183915A (ja) | 信号入力検出装置 |