JPS6327039A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6327039A JPS6327039A JP61170235A JP17023586A JPS6327039A JP S6327039 A JPS6327039 A JP S6327039A JP 61170235 A JP61170235 A JP 61170235A JP 17023586 A JP17023586 A JP 17023586A JP S6327039 A JPS6327039 A JP S6327039A
- Authority
- JP
- Japan
- Prior art keywords
- lead pins
- pin
- case
- lead pin
- conducting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/851—Dispositions of multiple connectors or interconnections
- H10W72/874—On different surfaces
- H10W72/884—Die-attach connectors and bond wires
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関する。
「従来の技術〕
従来、半導体装置を構成するリードピンはケース内部の
半導体素子と外部との電気的接触をとるものであり、外
部からの静電気等の電気的ノイズは内部の半導体素子に
直接伝達されていた。
半導体素子と外部との電気的接触をとるものであり、外
部からの静電気等の電気的ノイズは内部の半導体素子に
直接伝達されていた。
上述した従来の半導体装置においては、リードピンから
金属細線を通して内部の半導体素子に外部の電気的信号
が直接伝達されるようになっているので、静電気等の電
気的ノイズも、そのまま半導体素子に伝達されるため、
半導体素子に損傷を与え、半導体装置の信頼性を低下さ
せるという問題点がある。
金属細線を通して内部の半導体素子に外部の電気的信号
が直接伝達されるようになっているので、静電気等の電
気的ノイズも、そのまま半導体素子に伝達されるため、
半導体素子に損傷を与え、半導体装置の信頼性を低下さ
せるという問題点がある。
本発明の目的は、外部からのノイズによる損傷を低減さ
せ、信頼性の向上した半導体装置を提供することにある
。
せ、信頼性の向上した半導体装置を提供することにある
。
本発明の半導体装置は、内部に四部を有するケースと、
前記ケース凹部に搭載された半導体素子と、前記ケース
上に固定され金属細線により前記半導体素子に接続され
たリードピンと、前記ケースの上面を覆いケースを密封
するキャップとからなる半導体装置であって、前記リー
ドピンの上面部及び下面部の一部に絶縁膜を介し、かつ
接地リードピンに接続する導電膜を設けたものである。
前記ケース凹部に搭載された半導体素子と、前記ケース
上に固定され金属細線により前記半導体素子に接続され
たリードピンと、前記ケースの上面を覆いケースを密封
するキャップとからなる半導体装置であって、前記リー
ドピンの上面部及び下面部の一部に絶縁膜を介し、かつ
接地リードピンに接続する導電膜を設けたものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図(a)、(b)は、本発明の一実施例の平面図及
びA−A’線断面図である。
びA−A’線断面図である。
第1図(a>、(b)において、半導体装置は内部に四
部を有するセラミックからなるケース1と、この凹部に
マウント材8を介して搭載された半導体素子2と、ケー
ス1上に固定され金属細線3により半導体素子2に接続
されたリードピン4と、ケース1の上面を覆いケース1
を密封するセラミックからなるキャップ5と、リードピ
ン4の上面部及び下面部の一部に絶縁膜としての封止ガ
ラス6を介して設けられ接地リードピン4Aに接続する
導電膜7とから構成されている。導電膜7としては銅箔
や導電ペースト等を用いることができる。
部を有するセラミックからなるケース1と、この凹部に
マウント材8を介して搭載された半導体素子2と、ケー
ス1上に固定され金属細線3により半導体素子2に接続
されたリードピン4と、ケース1の上面を覆いケース1
を密封するセラミックからなるキャップ5と、リードピ
ン4の上面部及び下面部の一部に絶縁膜としての封止ガ
ラス6を介して設けられ接地リードピン4Aに接続する
導電膜7とから構成されている。導電膜7としては銅箔
や導電ペースト等を用いることができる。
このように構成された本実施例においては、リードピン
4と接地リードピン4Aに接続する導電膜7との間にコ
ンデンサが形成される。従ってリードピン4により外部
から伝達されたノイズは、このコンデンサに一時蓄えら
れたのち接地リードピン4Aにより外部に放電される。
4と接地リードピン4Aに接続する導電膜7との間にコ
ンデンサが形成される。従ってリードピン4により外部
から伝達されたノイズは、このコンデンサに一時蓄えら
れたのち接地リードピン4Aにより外部に放電される。
以上説明したように本発明は、リードピンの上面及び下
面部の一部に絶縁膜を介し接地リードピンに接続する導
電膜を設けることにより、外部からの電気的ノイズをリ
ードピンと導電膜とで形成されたコンデンサに蓄えたの
ち、接地リードピンにより外部に放電することができる
4従って、電気的ノイズはこのコンデンサにより弱めら
れて半導体素子に伝わることになるため、半導体素子の
受ける損傷は小さくなり、半導体装置の信頼性は向上す
る。
面部の一部に絶縁膜を介し接地リードピンに接続する導
電膜を設けることにより、外部からの電気的ノイズをリ
ードピンと導電膜とで形成されたコンデンサに蓄えたの
ち、接地リードピンにより外部に放電することができる
4従って、電気的ノイズはこのコンデンサにより弱めら
れて半導体素子に伝わることになるため、半導体素子の
受ける損傷は小さくなり、半導体装置の信頼性は向上す
る。
第1図(a)、(b)は本発明の一実施例の平面図及び
A−A′線断面図である。 1・・・ケース、2・・・半導体素子、3・・・金属細
線、4・・・リードピン、4A・・・接地リードピン、
5・・・キャップ、6・・・封止ガラス、7・・・導電
膜、8・・・マウント材。 \、−ノー 第1 図
A−A′線断面図である。 1・・・ケース、2・・・半導体素子、3・・・金属細
線、4・・・リードピン、4A・・・接地リードピン、
5・・・キャップ、6・・・封止ガラス、7・・・導電
膜、8・・・マウント材。 \、−ノー 第1 図
Claims (1)
- 内部に凹部を有するケースと、前記ケースの凹部に搭
載された半導体素子と、前記ケース上に固定され金属細
線により前記半導体素子に接続されたリードピンと、前
記ケースの上面を覆いケースを密封するキャップとから
なる半導体装置において、前記リードピンの上面部及び
下面部の一部に絶縁膜を介し、かつ接地リードピンに接
続する導電膜を設けたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170235A JPS6327039A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170235A JPS6327039A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6327039A true JPS6327039A (ja) | 1988-02-04 |
Family
ID=15901170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170235A Pending JPS6327039A (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327039A (ja) |
-
1986
- 1986-07-18 JP JP61170235A patent/JPS6327039A/ja active Pending
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