JPS63285774A - 信号２値化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、光デイスク装置の再生ディジタル信号などに
適用して好適な信号２値化回路に関する。

〔従来の技術〕

光デイスク装置では、情報信号を記録する方法として、
第１０図（Ａ）に示すように、記録ピット１０１の長さ
を情報内容に応じて変化させるものが知られており、例
えば、コンパクトディスク装置で用いられている。再生
信号１０２は、第１０図（Ｂ）に示すように、再生系の
帯域制限を受けた滑らかな波形となるので、これを適当
なスライスレベル１０３でスライスし、第１０図（Ｃ）
に示すように、ピットの長さに対応した長さの２値化信
号１０４に変換しなければならない。スライスレベル１
０３が正しい値に設定されてあれば、２値化信号１０４
は第１０図（Ｄ）に示すチャネルクロック１０５の周期
Ｔのちょうど整数倍の長さとなるが、スライスレベルが
ずれて、例えば最適値より高いスライスレベル１０３ｈ
となったような場合には、この結果得られる２値化信号
１０４ｈは、第１０図（Ｅ）に示すように、レベル反転
間隔に誤差が生じてしまう。

このような場合には、この２値イヒ信号１０４ｈのエツ
ジの位相とこれに対するクロック１０５ｈ（第１０図（
Ｆ））とに位相ずれＥ、が生ずるが、例えば、特開昭５
９−１５２５１２号公報に記載されるように、この位相
誤差Ｅφを検出してスライスレベル１０３ｈに負帰還制
御することにより、常に、最適なスライスレベル１０３
で再生信号を２値化することができる。

〔発明が解決しようとする問題点〕

しかしながら、上記従来技術においては、第１１図（Ａ
）に示すように、スライスレベル１０３ｇの最適なスラ
イスレベル１０３からのずれが大きくなった場合、これ
によって得られる第１１図（Ｂ）に示す２値化信号１０
４ｇとこれに対するクロック１０５ｇ　（第１１図（Ｃ
））との間に位相誤差が生じなくなることもあり、この
ような場合には、帰還ループがこの状態でクロックされ
てしまう。

即ち、第１０図（Ａ）に示す本来４Ｔの長さのピット１
０１が、スライスレベル１０３ｇにより、誤ってちょう
ど２Ｔの長さのピットを検出したように制御されてしま
う。

このように、位相誤差のみに基づいてスライスレベルを
制御する従来技術では、制御ループの安定点が複数存在
し、誤ったスライスレベルに引き込まれるという問題点
があった。

うにした信号２値化回路を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、入力信号をスラ
イスして得られた２値化信号からクロックを生成する第
１の手段と、該２値化信号のエツジ毎に該クロックに同
期して、立上りかつ該クロックの周期の整数のパルス幅
のパルス信号を発生する第２の手段と、該パルス信号で
該２値化信号をラッチする第３の手段と、該第３の手段
の出力信号と該２値化信号との差信号を生成する第４の
手段とを設け、該差信号に応じてスライスレベルを制御
し、該２値化信号の反転間隔が許容範囲内にあって該ク
ロックの周期の整数倍となる最適レベルに設定する。

〔作用〕

入力信号のスライスレベルが最適レベルからずれて、該
スライスレベルで該入力信号をスライスして得られた２
値化信号がクロックと同期していないときには、前記第
２の手段から得られるパルス信号の立上りエツジと前記
２値化信号のエツジとの間隔が変動し、前記第３の手段
の出力信号と２値化信号とのパルス幅の差に変動が生ず
る。この差の変動が第４の手段によって検出され、これ
でスライスレベルを制御することにより、スライスレベ
ルは最適レベルに設定される。

また、スライスレベルが最適レベルよりも太き（ずれ、
２値化信号の反転間隔がクロック周期の整数倍でかつ２
値化信号がクロックに同期した場合には、２値化信号と
クロックとの位相差を検出する上記の作用は利用するこ
とができないが、２値化信号の高レベル期間と低レベル
期間とで長さの大きな差が生ずることを利用する。

すなわち、高レベル期間、低レベル期間のいずれか一方
が前記第２の手段からのパルス信号のパルス幅よりもク
ロック周期以上短くなると、２値化信号のこの短いレベ
ル期間の前縁エツジと該パルス信号の立上りエツジとの
位相関係に比べて長いレベル期間の前縁エツジと該パル
ス信号の立上リエッジの位相関係が大きくずれることに
なる。

このために、２値化信号と前記第３の手段の出力信号と
の間にパルス幅の差が生じ、これを第４の手段で検出す
ることにより、スライスレベルの変動を検出することが
できる。

このために、前記第２の手段からのパルス信号のパルス
幅としては、スライスレベルが最適レベルとなるときの
２値化信号の許容される反転間隔よりもクロック周期分
短く設定すれば、スライスレベルが大きく変動し、かつ
２値化信号がクロックに同期しても、このスライスレベ
ルの変動を検出することができる。

〔実施例〕

本発明の対象となる情報信号としては、−例として光デ
ィスクからの再生信号があるが、ここで、光ディスクお
よびその再生信号について説明する。

第４図に示すように、光ディスク２１はその中心に保持
用の穴２４が開けられており、−周が１６個のセクタに
分割されている。各セクタはアドレス情報が記録されて
いるプリフォーマット部２，２とデータが記録される記
録領域２３とからなっている。かかる光ディスク２１で
は、当初プリフォーマット部２２にのみプリフォーマッ
ト信号が記録されており、記録領域２３には信号が記録
されていないが、所望トラックのセクタを指定すること
により、プリフォーマット信号からこのセクタが検出さ
れ、その記録領域２３に信号が記録される。

第５図はこの光ディスク２１から得られる１セクタ分の
再生信号を模式的に表わしたものであり、２５は光ディ
スク２１のプリフォーマット部２２から再生されるプリ
フォーマット信号であり、プリフォーマット部２２に予
め記録されている。２６は光ディスク２１の記録領域２
３からの再生信号であり、その先頭にセクタに信号が記
録されていることを示すフラグ２６ａがあり、その後に
一クロックを再生するためのＶＦＯ信号２６ｂが、さら
ベルの幅（すなわち、反転間隔）が４′Ｔの等反転信号
である。

次に、本発明の実施例を図面によって説明する。

第１図は本発明による信号２値化回路の一実施例を示す
ブロック図であって、■は比較回路、２は略中心検出回
路、３は減算回路、４はＰＬＬ（フェーズ・ロックド・
ループ）回路、５は差動増幅器、６はＤ−ＦＦ　（Ｄフ
リップフロップ）回路、７は反転間隔制限回路、８は入
力端子、９はＯＲゲート、１０はＶＦＯ検出回路、１１
はＬＰＦ（ローパスフィルタ）である。また、第２図お
よび第３図は第１図における各部の信号を示す波形図で
あって、第１図に対応する信号には同一符号をつけてい
る。

ここでは、まず、第５図におけるデータ２６ｃのパルス
反転間隔が３Ｔ〜ＩＩＴに制限されているものとする。

なお、ＶＦＯ信号２６ｂは、上記のように、幅４Ｔの繰
り返し信号である。

初めに、スライスレベルが最適レベルよりも若干高くず
れている場合について、第２図を用いて説明する。

入力端子８からの入力信号Ａは比較回路１で減算回路３
からのスライスレベル■と比較され、２値化信号Ｂとな
る。ＰＬＬ回路４はこの２値化信号Ｂに同期しかつ周期
ＴのクロックＣを生成出力する。２値化信号Ｂは、また
、ＶＦＯ検出回路１０に供給され、ＶＦＯ信号２６ｂが
検出されたときには“Ｈ”　（高レベル）の、これが検
出されないときには“Ｌ”　（低レベル）の検出信号■
が出力される。反転間隔制限回路７は２値化信号Ｂ、Ｖ
ＦＯ検出回路１０の検出信号ＩおよびクロックＣが供給
され、３Ｔ制限信号りと４Ｔ制限信号Ｅとを生成出力す
る。３Ｔ制限信号りは２値化信号Ｂの各エツジ後の最初
のクロックＣの立上りエツジで立上がり、かつ幅が２Ｔ
の“Ｈ”の信号であり、４Ｔ制限信号Ｅは、検出信号Ｉ
が“Ｌ”のとき“Ｌ”であるが、これが“Ｈ″のときに
は、３Ｔ制限信号りと同期して立上がる幅３Ｔの“Ｈ”
の信号である。ＯＲゲート９は、クロックＣ，３Ｔ制限
パルスＤ、４Ｔ制限パルスＥの論理和である抜き取りク
ロックＦを出力する。

この抜き取りクロックＦは２値化信号Ｂのエツジから２
周期分のクロックを抜き取った波形となっており、Ｄ−
ＦＦ回路６のＣＫ端子に入力され、その立上りエツジで
２値化信号Ｂをラッチする。

この出力信号　ｈｙＮ差動増幅器５の子端子に入力され
る。また、この差動増幅器５の一端子には２値化信号Ｂ
が直接入力される。差動増幅器５からは両極性のパルス
である差信号Ｈが出力される。この差信号Ｈの正極部分
はスライスレベル誤差に応じて幅が変化し、スライスレ
ベル■が最適レベル■ｏよりも高いときには、次の幅が
Ｅｈだけ広（なる。従って、この差信号Ｈの直流成分を
ＬＰＦｌｌによって取り出すと、この直流成分がスライ
スレベル■と最適レベル■。との差を表わすスライスレ
ベル誤差信号ＨＤとなる。

一方、入力信号Ａは略中心検出回路２にも供給され、こ
の入力信号Ａのほぼ中心レベルを表わす信号が出力され
る。この信号は減算回路３でＬＰＦｉｌからのスライス
レベル誤差信号Ｈ，が減算され、スライスレベル■が設
定される。

第２図では、データ２６Ｃ（第５図）の部分を示してお
り、このときには、ＶＦＯ検出回路１０からの検出信号
Ｉは“Ｌ”であり、４Ｔ制限パルスＥも“Ｌ”である。

したがって、ＯＲゲート９からはクロックＣと３Ｔ制限
パルスＤとの合成パルスが出力信号Ｆとして得られる。

また、第２図では、２値化信号ＢとクロックＣとの間に
Ｔ／２の位相差が生じた場合を示しており、２値化信号
Ｂの立上りエツジがクロックＣの立下りエツジに一致し
ていると、２値化信号Ｂの次の立下りエツジがクロック
Ｃの立上りエツジに一致し、さらに２値化信号Ｂの次の
立上りエツジはクロックＣの立下りエツジと一致してい
る。

このような場合、３Ｔ制限パルスＤの１つおきの立上り
エツジは２値化信号Ｂの立上りエツジよりもＴ／２だけ
遅れ、他の１つおきの立上りエツジは２値化信号Ｂの立
下りエツジよりもＴだけ遅れる。３Ｔ制限パルスＤのＨ
”の時間幅は２Ｔであるから、その立下りエツジはクロ
ックＣの立上りエツジに一致し、かつ３Ｔ制限パルスＤ
の立下りエツジから次の立上りエツジまでの期間（すな
わち、“Ｌ”の期間）はＴの整数倍である。したがって
、いま、ｎを１以上の整数とすると、ＯＲゲート９の出
力信号Ｆは３Ｔ制限パルスＤの立下りエツジがクロック
ＣによってＴ／２だけ遅らされて“Ｌ”期間がＴ／２の
奇数倍となったパルスの長さく２ｎ＋１）Ｔ／２の“Ｌ
”期間にｎ個のクロックＣが等間隔で挿入された信号と
なる。

そこで、Ｄ−ＦＦ回路６において、このＯＲゲート９の
出力信号Ｆの立上りエツジで２値化信号Ｂをラッチする
と、このＤ−ＦＦ回路６からは、反転間隔がＴの整数倍
の信号Ｇが得られる。この信号Ｇは立上りエツジが２値
化信号Ｂの立上りエツジよりもＴ／２遅れているから、
差動増幅器５で信号Ｇから２値化信号Ｂを減算すると、
２値化信号Ｂの立上りエツジで立下がり、Ｔ／２幅の負
極性の部分と、２値化信号Ｂの立下りエツジで立上がり
、Ｔの幅の正極性の部分とを有する差信号Ｈが得られる
。したがって、ＬＰＦＩＩからはこれら正極性の部分と
負極性の部分の時間幅の差に対応するレベルのスライス
レベル誤差信号ＨＩｌｌが得られる。

このスライスレベル誤差信号ＨＩ）は２値化信号Ｂとク
ロックＣとの位相差に応じたものであり、２値化信号Ｂ
とクロックＣとが位相同期しているときには、差信号Ｈ
の正、負極性部分の時間幅は等しくなってスライスレベ
ル誤差信号Ｈｏは零となる。また、スライスレベル■が
最適レベル■。

よりも低いときには、差信号Ｈの負極性部分の時間幅が
正極性部分の時間幅よりも長（なり、スライスレベル誤
差信号ＨＤは負となる。したがって、略中心検出回路２
の出力信号をスライスレベル誤差信号Ｈ，で減算するこ
とにより、スライスレベル■は最適レベルｖ０に設定さ
れる。

次に、スライスレベルＶが最適レベル■。から大きくず
れた場合について、ＶＦＯ信号の部分も含めて第３図を
用いて説明する。

この場合には、先に説明したように、２値化信号Ｂとク
ロックＣとが°同期する場合もあるが、■ＦＯ信号２６
ｂをスライスレベル■の大きなずれの検出に用いるので
ある。このＶＦＯ信号２６ｂでは、ＶＦＯ検出回路１０
の出力信号■は“Ｈ”となる。したがって、反転間隔制
限回路７からは、３Ｔ制限パルスＤとともに、４Ｔ制限
パルスＥｔ＋出力される。

４Ｔ制限パルスＥは、２値化信号Ｂの各エツジの後のク
ロックＣの立上りエツジで立上がり、３Ｔ幅の“Ｈ”の
信号である。但し、４Ｔ制限パルスＥの立下りエツジが
２値化信号Ｂの立下りエツジを越えた場合には、４Ｔ制
限パルスＥの次の立上りエツジは、その直前の立下りエ
ツジ後のクロックＣの立上りエツジに一致する。したが
って、３Ｔ制限パルスＤの“Ｈ”期間は４Ｔ制限パルス
Ｅの“Ｈ″期間内に含まれる。このために、ＯＲゲート
９からの抜き取りクロックＦは、ＶＦＯ信号２６ｂの期
間では、４Ｔ制限パルスＥとクロックＣとの合成信号と
なる。

スライスレベル■が最適レベルｖ０よりも充分高くなる
と、２値化信号Ｂの“Ｌ”期間は“Ｈ”期間よりも長く
なる。２値化信号ＢはクロックＣと位相同期しているか
ら、ここでは、ＶＦＯ信号２６ｂにおいて、２値化信号
Ｂの“Ｈ”の期間は３Ｔ、“Ｌ”の期間は５Ｔとする（
すなわち、ＶＦＯ信号２６ｂの周期は８Ｔである）。

このような２値化信号Ｂに対して、４Ｔ制限パルスＥは
、この２値化信号Ｂの立上りエツジ後の最初のクロック
Ｃの立上りエツジで立上がるが、４Ｔ制限パルスＥの次
の立下りエツジが２値化信号Ｂの立下りエツジよりもＴ
／２　　（＝、３Ｔ−（３Ｔ＋Ｔ／２））だけ遅れるた
めに、４Ｔ制限パルスＥのこの立下りエツジにつづく立
上りエツジは２値化信号Ｂの立下りエツジよりも３Ｔ／
２だけ遅れる。つまり、４Ｔ制限パルスＥの１つおきの
立上りエツジは２値化信号Ｂの立上りエツジよりもＴ／
２だけ遅れるが、他の１つおきの立上りエツジは２値化
信号Ｂの立下りエツジよりも３７２Ｔだけ遅れる。また
、４Ｔ制限パルスＥの立下りエツジから立上りエツジま
での間隔はＴとなる。

したがって、ＯＲゲート９からの抜き取りクロックＦは
、４Ｔ制限パルスＥの立下りエツジ側かＴ／またけ伸延
されたものに相当する。

Ｄ−ＦＦ回路６において、かかる抜き取りクロックＦで
２値化信号Ｂをラッチすると、その出力信号Ｇは立上り
エツジが２値化信号Ｂの立上りエツジよりＴ／２だけ遅
れ、立下りエツジが２値化信号Ｂの立下りエツジよりも
３Ｔ／２だけ遅れた信号となる。したがって、この信号
Ｇから２値化信号Ｂを減算すると、Ｔ／２幅の負極性部
分と３Ｔ／２幅の正極性部分とが交互に配列された差信
号Ｈが得られる。したがって、ＬＰＦ　１１からは正の
スライスレベル誤差信号Ｈａが得られる。これにより、
スライスレベルＶが低められていく。

すると、２値化信号ＢとクロックＣとの位相がずれてき
て、第２図に示した動作が行なわれてスライスレベルＶ
はさらに低められる。

スライスレベルＶが最適レベルｖ０に等しいときには、
ＶＦＯ信号２６ｂの′Ｈ″　ＩＩＬ”期間はともに４Ｔ
となり、差信号Ｈの負極性部分と正極性部分との期間が
等しくなってスライスレベル誤差信号Ｈ，は零となる。

また、スライスレベル■が最上レベル■。よりも低いと
きには、ＶＦＯ信号２６ｂからの２値化信号Ｂは“Ｈ”
期間が“Ｌ”期間よりも長くなり、スライスレベル誤差
信号Ｈｅは負となる。したがって、いずれにしても、ス
ライスレベル■は最適ルベルｖ０に設定されるようにな
る。

このようにして、スライスレベルＶが最適ルベルｖ０よ
りも充分大きくずれ、２値化信号ＢがクロックＣに位相
同期しても４Ｔ期間毎に“Ｈ”。

“Ｌ”と繰り返すべきＶＦＯ信号２６ｂを用いることに
より、スライスレベル■のず糺が検出され、最適レベル
へと移行される。これにともなって、ＶＦＯ信号２６ｂ
からの２値化信号Ｂは“１１”。

“Ｌ”期間が４Ｔとなり、これにともなって、データ２
６ｃも３Ｔ以上となる。このようにして、反転間隔が３
Ｔ以上に制限される。

第６図は第１図における略中心検出回路２の一興体例を
示す回路図である。同図において、入力端子１０２から
第１図の入力端子８に入力される人力信号Ａが入力され
る。この入力信号Ａは、抵抗２ａ、２Ｃ，２ｆ、コンデ
ンサ２ｄ、及びトランジスタ２ｂ、２ｅからなる正の包
路線検出回路により、第７図に示すように、入力信号Ａ
の正の包路線１０２ｐが検出される。また、この入力信
号Ａは、負の抵抗２ｇ、　　２ｉ、　　２１．コンデン
サ２ｊ、及びトランジスタ２ｈ、２ｋからなる負の包路
線検出回路により、第７図に示すように、入力信号Ａの
負の包絡線１０２ｎが検出される。これら正、負包絡線
信号は分圧抵抗２ｍで分圧され、入力信号Ａの略中心レ
ベルが出力端子１０２Ｓに出力される。

第８図は第１図における反転間隔制限回路７の一具体例
を示すブロック図である。゛同図において、入力端子１
０４には２値化信号Ｂが、入力端子１１２にはＶＦＯ検
出回路１０（第１図）の出力信号■が、入力端子１０９
にはクロックＣが夫々供給される。Ｄ−ＦＦ回路？ａ、
７ｂ、７ｃ、７ｄは縦続接続され、２値化信号Ｂは初段
のＤ−ＦＦ７ａのＤ入力となり、クロックＣは各Ｄ−Ｆ
Ｆ７ａ〜７ｄのクロック人力ｃｋとなる。

そこで、２値化信号Ｂが“Ｈ”となると、順次供給され
るクロックＣの立上りエツジ毎に順次Ｄ−ＦＦ７ａ、７
ｂ、７ｃ、７ｄの順でそれらのＱ出力が“Ｈ”となり、
２値化信号Ｂが“Ｌ”となると、同様にしてクロックＣ
の立上りエツジ毎に順次Ｄ−ＦＦ７ａ、７ｂ、７ｃ、７
ｄの順でそれらのＱ出力が“Ｌ”となる。したがって、
Ｄ−ＦＦ回路？ａ、７ｃのＱ出力が供給されるＥｘ−Ｏ
Ｒゲート７ｅからは２値化信号Ｂの各エツジ後の最初の
クロックＣの立上りエツジで立上がり、かつ２ｆ幅の３
Ｔ制限パルスＤが得られ、Ｅｘ−ＯＲゲート７ｆからは
、２（！比信号Ｂの各エツジ後の最初のクロックＣの立
上りエツジで立上がり、かつ３ｆ幅の４Ｔ制限パルスＥ
が得られる。この４Ｔ制限パルスＥは、ＶＦＯ検出回路
１０の出力信号Ｉが“Ｈ″のとき、ＡＮＤゲート７ｇを
介して出力される。

第９図は第１図におけるＶＦＯ検出回路１０の一興体例
を示すブロック図である。同図において、先ず、フラグ
検出器１０ａが入力信号Ａのフラグ信号２５ａ　（第５
図）を検出し、その信号をトリガにしてモノマルチ回路
１０ｂが検出信号Ｉを所定の時間、反転間隔制限回路７
に出力する。

なお、以上の説明において、スライスレベルが大きくず
れ、かつ２値化信号がクロックに同期しているのをＶＦ
Ｏ信号の期間で検出するようにしたが、データの期間に
おいても、最短の３Ｔの反転間隔の期間で同様に検出さ
れる。しかし、データの期間では、反転期間が３Ｔ〜１
１Ｔの間で変化し得るものであり、スライスレベルが大
きくずれても、反転期間が３Ｔよりも短くなるのは不定
期間である。このことから、反転間隔が一定の■ＦＯ信
号の期間で上記の状態を検出することの意味があるので
ある。

以上、本発明の実施例を、反転間隔が３Ｔ〜１１Ｔの範
囲で変化し、かつ４Ｔの一定反転間隔のＶＦＯ信号を有
する信号について説明したが、本発明はこれにＶＦＯ信
号がデータ部内にあってもよい。また、第１図のＤ−Ｆ
Ｆ６の出力の反転間隔を制限する方法も、上記のように
クロックを抜き取る方法のみに限らず、これ以外の方法
でもよいことはいうまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、スライスレベル
が大きくずれて２値化信号とクロックとが位相同期して
いる場合でも、これを検出できないような場合にでも１
．常に正しい誤差信号が得られ、スライスレベルを最虐
、レベルに正確に制御することができる。

【図面の簡単な説明】

第１図は本発明による信号２値化回路の一実施例を示す
ブロック図、第２図および第３図は夫々スライスレベル
の異なる変動量に対する第１図の各部の信号を示す波形
図、第４図は光ディスクの平面図、第５図は第４図の１
セクタ分の再生信号を示す模式図、第６図は第１図にお
ける略中心検出回路の一具体例を示す回路図、第７図は
その動作説明図、第８図は第１図における反転間隔制限
回路の一具体例を示すブロック図、第９図は第１図にお
けるＶＦＯ検出回路の一具体例を示すプロツク図、第１
０図および第１１図は夫々従来の信号２値化回路の動作
を示す信号波形図である。 １・・−−−−一比較回路、２−・・−・略中心検出回
路、３−−・減算回路、４−・−−−−−Ｐ　Ｌ　Ｌ回
路、５−−−−−一・−差動増幅器、６・−・−％［）
フリップフロップ、７・−・−・−反転間隔制限回路、
ａ−−一−−・−入力端子、９−・・−・ＯＲゲート、
１０−−−−−−−Ｖ　Ｆ　Ｏ検出回路、１１−・・−
ＬＰＦ。 代理人　弁理士　　武　顕次部（外１名）第１図 第２図 く　　　の　　（Ｊ　　Ｏ−ＬＬＩ　　Ｌ　　Ｑ　　工
第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図

Claims (1)

1. 【特許請求の範囲】 １、入力信号をスライスして２値化信号を得るようにし
   た信号２値化回路において、該２値化信号からクロック
   を生成する第１の手段と、該２値化信号のエッジ毎に該
   クロックに同期して立上りかつ該クロックの周期の整数
   倍のパルス幅を有するパルス信号を発生する第２の手段
   と、該パルス信号で該２値化信号をラッチする第３の手
   段と、該第３の手段の出力信号と該２値化信号との差信
   号を生成する第４の手段とを設け、該差信号に応じて前
   記入力信号のスライスレベルを制御し、前記２値化信号
   の反転間隔が許容範囲内での該クロックの周期の整数倍
   とする最適レベルに設定するように構成したことを特徴
   とする信号２値化回路。 ２、特許請求の範囲第１項において、前記２値化信号は
   、前記スライスレベルが前記最適レベルとなるときに反
   転間隔が一定となる等デューティ比区間を有し、前記第
   ２の手段が発生する前記パルス信号は、前記スライスレ
   ベルが前記最適レベルの前記予め設定された範囲内の最
   短反転間隔よりも前記クロックの周期分短いパルス幅の
   第１のパルス信号と同じく該等デューティ比区間での反
   転間隔よりも前記クロックの周期分短いパルス幅の第２
   のパルス信号とであつて、前記第３の手段のラッチ信号
   は、該等デューティ比区間以外で該第１のパルス信号と
   し、該等デューティ比区間で該第２のパルス信号とする
   ことを特徴とする信号２値化回路。