JPS63290043A - デ−タ伝送速度・パリティ自動検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はデータ変復：Ａ装置に関し、特にデータ端末装
置からキャラクタ同期方式により出力されるデータのビ
ットレートおよびデータフォーマットを自動的に検出す
る回路に関する。

（従来技術） データ端末装置のデータ入出力の速度（ビットレート）
およびパリティをデータ変復調装置（モデム）側が自動
的に判定する方法として、従来、数キャラクタから成る
成る固定の文字列（速度・パリテイ設定用コマンド）を
前記データ端末装置から前記モデムに送出し、モデム側
でその波形を分析することにより、ビットレートおよび
パリティを検出する方法が知られている。この方法の従
来例を第４図を参照して説明する。

データ端末装置からの入力信号を端子４０１から入力し
、文字列の最初のキャラクタのスタートビットをスター
ト検出回路４０３により検出する。

入力信号は同時に、入力信号の許容される最高ビットレ
ートより速いサンプリングクロック４０−２により、Ｎ
ビットのシフトレジスタ４０４内部に連続的に取り込ま
れる。スタート検出回路４０３のスタートビット検出に
より起動されるタイミング発生回路４０８は、Ｎビット
のデータが入力される毎に比較回路４０５およびキャラ
クタパターン記憶部４０６にタイミング信号を発生する
。キャラクタパターン記憶部４０６は、予め決められた
自動検出用パターンに対してビットレート、パリティを
それぞれ変化させた場合のビット列を記憶し、タイミン
グ発生回路４０８からパルスが出力される毎にＮビット
づつ出力する。比較回路４０５はシフトレジスタ４０４
から出力されるＮビットのデータと、キャラクタパター
ン記憶部４０６から読み出されるパターンを比較し、一
致しているか否かの情報を判定回路４０７に出力する。

判定回路ではＮビット毎にその情報を監視し、入力ビツ
ト列に、キャラクタパターン記憶部４０６に記憶された
複数個のパターンの中で全ビットが一致したパターンが
あるか否かを監視し、一致したものがあれば該当するパ
ターンに対応したビットレートおよびパリティを検出結
果として速度・パリテイ検出端子４０９から出力する。

（発明が解決しようとする問題点） 一般に干ヤラクタ同期方式によるデータ伝送では、スト
ップビットの長さは任意で必ずしも固定されておらず、
このため従来の回路では、文字列を構成する各キャラク
タ間のストップビットの長さにより判定に誤りが生じな
いようにする必要があり、制御が複雑になり、ＬＳＩ化
に適さなかった。また入力信号の符号歪により１１０の
ビット変化点にジッタがあると、正しく判定できなくな
るといった欠点があった。

本発明は上述した従来の欠点をなくし、ＬＳＩ化に適し
、かつ入力キャラクタ間のストップビットが任意の長さ
を有していても検出可能で、また入力信号の符号歪によ
るジッタを吸収できる速度・パリテイ自動検出回路を提
供することにある。

（問題点を解決するための手段） 本発明によるデータ伝送速度・パリテイ自動検出回路は
、データ端末装置からキャラクタ同期方式により送られ
る入力データのスタートビットを検出する回路と、ある
特定のコマンド文字列についてパリティの設定を変化さ
せた複数個のビットパターンを記憶し、直列に読み出す
キャラクタパターン記憶部と、前記キャラクタパターン
記憶部からの出力と入力データの排他的論理和をとるＥ
Ｘ−ＯＲゲート回路と、前記ＥＸ−ＯＲゲートの出力を
入力ビットレートの少くとも２倍の速度でサンプリング
し、その１１０に応じて前記キャラクタパターン記憶部
の読出アドレス（ｊ）と入力データのビット数計数値（
ｉ）を出力する比較回路部と、前記比較回路部の２つの
出力ｉ、ｊの値から入力信号が正常な速度・設定コマン
ドか否かを判定し、正常な場合にはその速度、パリティ
を判断する判断回路とを有して構成されている。

（実施例） 次に、本発明を図面を参照して実施例につき説明する。

第１図は本発明の実施例に係るデータ伝送速度・パリテ
イ自動検出回路のブロック図である。図示しないデータ
端末装置からキャラクタ同期方式で送られる入力信号は
、入力端子１０１から入力される。スタート検出回路１
０３は速度・パリテイ設定用コマンドの最初のキャラク
タのスタートビットを検出し、比較回路１０７を起動す
る。キャラクタパターン記憶部１０４は、予め決められ
た速度・パリテイ設定用コマンドに対してパリティを変
化させたビット列を記憶しており、直列に読み出す。そ
の続出アドレスｊは比較回路１０７の一方の出力により
指定される。入力信号はこのキャラクタパターン記憶部
のｊ番目および（ｊ＋１）番目のアドレスから読み出さ
れたビットと各々ＥＸ−ＯＲゲート回路１０５，１０６
により排他的論理和をとられ、比較回路１０７に入力さ
れる。

第３図は上述した比較回路の詳細ブロック図である。ま
た第２図はパターン比較の基本概念を示す図である。第
３図において３０１は入力Ａの入力端子、３０２は入力
Ｂの入力端子、３０３は入力Ａ、ＢよりＪ、Ｓの２つの
信号を出力するＪ。

Ｓ出力回路である。ここで、 である。Ｊ−１はｊカウンタ３０５の内容をクロックｆ
Ｓによりインクリメントすることを表わし、０は以前の
値を保持することを表わす。またＳ−１は比較が失敗し
たことを表わすビットであり、判定の中止を通知するた
めのものである。

一方ｌカウンタ３０７はクロックｆｓにより順次インク
リメントされる。ただし、ｊカウンタ３０５の値がキャ
ラクタパターンのストップビット位置に等しい場合はカ
ウント動作を中断させる。

なお、３０６はサンプリングクロック入力端子、３０９
はｊ出力端子、３１０はｉ出力端子、３１２はストップ
信号出力端子である。第１図の判定回路１０８は前述の
比較回路１０７のｉ、〕出力を監視し、第２図に示され
るようにｊがキャラクタパターンの最終ストップビット
の位置に達したか否かを見る。最終位置まで達したパタ
ーンは正常なものと判定し、そのパターンに対応するパ
リティからパリティを判断し、また最終のｉカウンタの
値によりビットレートを判定し、速度・パリテイ出力端
子１０９より出力する。比較回路１０７からストップ信
号（−１）が出力された場合はパターン比較が異常終了
したものとみなし、回路全体を初期化する。

（発明の効果） 以上説明したように本発明では、入力ビツト列の１．０
に応じた比較を行うことにより、入力信号の符号歪によ
るジッダを吸収することができる。

また、入力キャラクタ間のストップビットが任意の長さ
を持つ場合も検出が可能であり、ＬＳＩ化を図ることが
できる効果がある。

【図面の簡単な説明】

第１図は本発明の実施例に係るデータ伝送速度・パリテ
イ自動検出回路のブロック図、第２図はパターン比較の
基本概念を示す図、第３図は本発明における比較回路の
詳細ブロック図、第４図は従来の回路例を示すブロック
図である。 １０１・・・入力端子、 １０２・・・サンプリングクロック入力端子、１０３・
・・スタートビット検出回路、１０４・・・キャラクタ
パターン記憶部、１０５．１０６・・・ＥＸ−ＯＲゲー
ト回路、１０７・・・比較回路、　　１０８・・・判定
回路、１０９・・・速度・パリテイ出力端子。 代理人　　弁理士　　染　川　利　吉 ＋　　　　　　　　　　　　　　　　　　　　　　さ＝
、＋ （し　　　−Ｊ く　　　■ くく

Claims (1)

【特許請求の範囲】
1. データ端末装置からキャラクタ同期方式により送られる
   入力データのスタートビットを検出する回路と、ある特
   定のコマンド文字列についてパリテイの設定を変化させ
   た複数個のビットパターンを記憶し、直列に読み出すキ
   ャラクタパターン記憶部と、前記キャラクタパターン記
   憶部からの出力と入力データの排他的論理和をとるＥＸ
   −ＯＲゲート回路と、前記ＥＸ−ＯＲゲートの出力を入
   力ビットレートの少くとも２倍の速度でサンプリングし
   、その１／０に応じて前記キャラクタパターン記憶部の
   読出アドレス（ｊ）と入力データのビット数計数値（ｉ
   ）を出力する比較回路部と、前記比較回路部の２つの出
   力ｉ、ｊの値から入力信号が正常な速度・設定コマンド
   か否かを判定し、正常な場合にはその速度、パリテイを
   判断する判断回路とを有することを特徴とするデータ伝
   送速度・パリテイ自動検出回路。