JPS6329554A - キヤツプ落し込み式半導体装置 - Google Patents
キヤツプ落し込み式半導体装置Info
- Publication number
- JPS6329554A JPS6329554A JP61171649A JP17164986A JPS6329554A JP S6329554 A JPS6329554 A JP S6329554A JP 61171649 A JP61171649 A JP 61171649A JP 17164986 A JP17164986 A JP 17164986A JP S6329554 A JPS6329554 A JP S6329554A
- Authority
- JP
- Japan
- Prior art keywords
- cap
- glass
- package substrate
- semiconductor device
- sealing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W76/00—Containers; Fillings or auxiliary members therefor; Seals
- H10W76/60—Seals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、キャップをパンケージ基体の内部に低融点ガ
ラスなどの封止材料により取着して成るいわゆるキャッ
プ落し込み式半導体装置におけろ当該封止材料の外部へ
のはみ出しを抑制する技術に関する。
ラスなどの封止材料により取着して成るいわゆるキャッ
プ落し込み式半導体装置におけろ当該封止材料の外部へ
のはみ出しを抑制する技術に関する。
第３図に例を示すように、キャビティ部１を有し、その
内壁面に段の付けられたバクケージ基体２のキャップ載
置平面３上罠キャップ４を載置して、当該キャップ４を
当該パッケージ基体２内部に収納して成り、かつ、当該
キャップ４と当該パッケージ基体２との当接面を、低融
点ガラス５を封止材料として封着してなる半導体装置が
ある。
内壁面に段の付けられたバクケージ基体２のキャップ載
置平面３上罠キャップ４を載置して、当該キャップ４を
当該パッケージ基体２内部に収納して成り、かつ、当該
キャップ４と当該パッケージ基体２との当接面を、低融
点ガラス５を封止材料として封着してなる半導体装置が
ある。
この装置における封着（封止）は、キャップ４に低融点
ガラス５を塗布し、前記キャップ載置面３上に、当該キ
ャップ４を上方から落し込む形で載置し、当該ガラス５
を溶融炉（封止炉）で溶融させ、パンケージ基体２の当
該キャップ載置面３および当該基体２の内壁面６とキャ
ップ４の側面および裏面の一部間に、当該溶融した低融
点ガラスよりなる層５を介在させて、キャップ４をパッ
ケージ基体２の内部に取着する。このように、キャップ
４をパッケージ基体２の内部に落し込む形態をとってい
るので、このパッケージは、キャップ落し込みパッケー
ジと称されている。
ガラス５を塗布し、前記キャップ載置面３上に、当該キ
ャップ４を上方から落し込む形で載置し、当該ガラス５
を溶融炉（封止炉）で溶融させ、パンケージ基体２の当
該キャップ載置面３および当該基体２の内壁面６とキャ
ップ４の側面および裏面の一部間に、当該溶融した低融
点ガラスよりなる層５を介在させて、キャップ４をパッ
ケージ基体２の内部に取着する。このように、キャップ
４をパッケージ基体２の内部に落し込む形態をとってい
るので、このパッケージは、キャップ落し込みパッケー
ジと称されている。
従来、このような落し込みパッケージにおいて、第３図
に示すように、低融点ガラス５が外部にはみ出しし、キ
ャップ４０表面やパッケージ基体２の上面を汚丁ことが
あり、そのため、外観不良として不良品とされる場合が
ある。
に示すように、低融点ガラス５が外部にはみ出しし、キ
ャップ４０表面やパッケージ基体２の上面を汚丁ことが
あり、そのため、外観不良として不良品とされる場合が
ある。
この場合、低融点ガラス５の塗布量を少なくすることに
より、ある程度そのはみ出しを抑制することができるが
、当該低融点ガラス５の塗布量を少なくすることは気密
性や機械的強度に問題を生じ、信頼性を劣化させること
になる。
より、ある程度そのはみ出しを抑制することができるが
、当該低融点ガラス５の塗布量を少なくすることは気密
性や機械的強度に問題を生じ、信頼性を劣化させること
になる。
なお、半導体パッケージのパッケージング技術について
述べた文献の例としては、１９８０年１月１５日（株〕
工業調査会発行ｒＩＣ化実装技術」ｐ１３５〜１５６が
あげられる。
述べた文献の例としては、１９８０年１月１５日（株〕
工業調査会発行ｒＩＣ化実装技術」ｐ１３５〜１５６が
あげられる。
本発明はかかる従来技術の有する欠点を解消し、気密性
や機械的強度に問題を生ぜずに、低融点ガラスの外部へ
のはみ出しを抑制することのできる技術を提供すること
を目的とする。
や機械的強度に問題を生ぜずに、低融点ガラスの外部へ
のはみ出しを抑制することのできる技術を提供すること
を目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明丁れば、下記のとおりである。
を簡単に説明丁れば、下記のとおりである。
丁なわち、本発明ではキャップとパンケージ基体とが封
止材料を介して当接する部分である、封止部においてバ
クケージ基体側に溝を設けろようにした。
止材料を介して当接する部分である、封止部においてバ
クケージ基体側に溝を設けろようにした。
当該溝の存在により、当該溝（部）内に低融点ガラスの
一部が流れ込み、外部へはみ出しすることを抑制でき、
したがって、当該はみ出しがないために外観不良を生ぜ
ず、また、塗布量を軽減しなくてもよいので、気密性も
良好でまた機械的強度も充分確保でき、高信頼性のキャ
ップ落し込み半導体装置を得ることができる。
一部が流れ込み、外部へはみ出しすることを抑制でき、
したがって、当該はみ出しがないために外観不良を生ぜ
ず、また、塗布量を軽減しなくてもよいので、気密性も
良好でまた機械的強度も充分確保でき、高信頼性のキャ
ップ落し込み半導体装置を得ることができる。
次に、本発明を図面に示す実施例に基づいて説明する。
第３図に点線で示すよ５Ｋ、キャップ載置面３の下部で
あって、パッケージ基体２の内壁面６に沿って、当該パ
ッケージ基体２に長方形状の溝部７を設ける。
あって、パッケージ基体２の内壁面６に沿って、当該パ
ッケージ基体２に長方形状の溝部７を設ける。
第１図は、当該溝部７を実線で示してなる本発明の実施
例を示す構成断面図で、同図に示すように低融点ガラス
５が溝部７内に流れ込みしている。
例を示す構成断面図で、同図に示すように低融点ガラス
５が溝部７内に流れ込みしている。
第２図は本発明の実施例を示す組立構成図で、キャップ
載置周面３に溝部７が溝膜された、段付パッケージ基体
２の当該キャップ載置面３上に、低融点ガラス（図示せ
ず）を塗布したキャップ４を落し込み、封着用のベルト
炉なとの封止部で当該ガラスを溶融させて、キャップ４
をパッケージ基体２の内部に溶着させる。
載置周面３に溝部７が溝膜された、段付パッケージ基体
２の当該キャップ載置面３上に、低融点ガラス（図示せ
ず）を塗布したキャップ４を落し込み、封着用のベルト
炉なとの封止部で当該ガラスを溶融させて、キャップ４
をパッケージ基体２の内部に溶着させる。
キャップ４は、例えばガラス材料より成る。
パッケージ基体２は、例えばセラミック材料より成る。
パッケージ基体２のキャビティ部１底面には半導体素子
８を固着させる。
８を固着させる。
半導体素子（チップ）８は、例えばシリコン単結晶基板
から成り、周知の技術によってこのチップ内には多数の
回路素子が形成され、１つの回路機能が与えられている
。回路素子の具体例は、例えばＭＯＳトランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
から成り、周知の技術によってこのチップ内には多数の
回路素子が形成され、１つの回路機能が与えられている
。回路素子の具体例は、例えばＭＯＳトランジスタから
成り、これらの回路素子によって、例えば論理回路およ
びメモリの回路機能が形成されている。
当該素子８と導体配線９とを、第３図に示すようにコネ
クタワイヤ１０により接続する。また、第３図に示すよ
うに、当該導体配線９と外部接続端子１１との間に導通
がとられろ。
クタワイヤ１０により接続する。また、第３図に示すよ
うに、当該導体配線９と外部接続端子１１との間に導通
がとられろ。
本発明によれば上記した溝部７を設げたので、この溝部
７内に低融点ガラス５が流れ込み、外部へのはみ出しを
抑制することかできた。
７内に低融点ガラス５が流れ込み、外部へのはみ出しを
抑制することかできた。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で椎々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で椎々変更可
能であることはいうまでもない。
例えば溝部７を設けろ位置として、上記実施例で示す位
置の他、封止部でパッケージ基体側であればどこでもよ
い。
置の他、封止部でパッケージ基体側であればどこでもよ
い。
また、当該溝部７の形状として円形にする等地の形状で
あってもよい。さらに、当該溝部は上記実施例に示すよ
うに、四方向に周設するのがよりか、必ずしも周設せず
に、例えば二方向にのみ設けろようにしてもよい。
あってもよい。さらに、当該溝部は上記実施例に示すよ
うに、四方向に周設するのがよりか、必ずしも周設せず
に、例えば二方向にのみ設けろようにしてもよい。
以上の説明では主として本発明によってなされた発明を
その背景となった利用分野であるガラスキャップ落し込
み式パッケージについて適用した場合について説明した
が、それに限定されるものではなく、封止材料の外部へ
のはみ出しを抑制する必要のある各種のキャップ落し込
み式電子部品、装置にも適用できろ。
その背景となった利用分野であるガラスキャップ落し込
み式パッケージについて適用した場合について説明した
が、それに限定されるものではなく、封止材料の外部へ
のはみ出しを抑制する必要のある各種のキャップ落し込
み式電子部品、装置にも適用できろ。
第１図は本発明の実施例を示す要部断面図、第２図は本
発明の実施例を示す組立構成図、第３図は従来例と本発
明例とを併せて説明する要部構成断面図である。 １・・・キャビティ部、２・・・パッケージ基体、３・
・・キャップ載置平面、４・・・キャップ、５・・・封
止材料（低融点ガラス）、６・・・内壁面、７・・・溝
部、８−半導体素子、９・・導体配線、１０・・・コネ
クタワイヤ、１１・・・外部接続端子。 第 １ 図 第 ２ 図 第 ３ 図
発明の実施例を示す組立構成図、第３図は従来例と本発
明例とを併せて説明する要部構成断面図である。 １・・・キャビティ部、２・・・パッケージ基体、３・
・・キャップ載置平面、４・・・キャップ、５・・・封
止材料（低融点ガラス）、６・・・内壁面、７・・・溝
部、８−半導体素子、９・・導体配線、１０・・・コネ
クタワイヤ、１１・・・外部接続端子。 第 １ 図 第 ２ 図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、キャビティ部を有する段付パッケージ基体内側に設
けたキャップ載置平面上に、キャップを載置して、当該
キャップを当該パッケージ基体内部に収納して成り、か
つ、当該キャップと当該パッケージ基体との当接部を封
止材料により封着してなるキャップ落し込み式半導体装
置において、当該当接部における当該パッケージ基体側
に当該封止材料が流れ込むことのできる溝部を形成して
成ることを特徴とするキャップ落し込み式半導体装置。 ２、封止材料が、低融点ガラスより成り、キャップが、
ガラス材料より成り、溝部がキャップ載置平面下部で、
パッケージ基体端部内壁面に沿設して成る、特許請求の
範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171649A JPS6329554A (ja) | 1986-07-23 | 1986-07-23 | キヤツプ落し込み式半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61171649A JPS6329554A (ja) | 1986-07-23 | 1986-07-23 | キヤツプ落し込み式半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329554A true JPS6329554A (ja) | 1988-02-08 |
Family
ID=15927125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61171649A Pending JPS6329554A (ja) | 1986-07-23 | 1986-07-23 | キヤツプ落し込み式半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329554A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019054485A (ja) * | 2017-09-19 | 2019-04-04 | 日本電波工業株式会社 | パッケージ及び圧電デバイス |
-
1986
- 1986-07-23 JP JP61171649A patent/JPS6329554A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019054485A (ja) * | 2017-09-19 | 2019-04-04 | 日本電波工業株式会社 | パッケージ及び圧電デバイス |
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