JPS6329789A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、画像表示装置、特にビットマツプメモリ　（
ＢＭＭ）を有するラスクスキャン方式の画像表示装置に
関する。

［従来技術］ ＢＭＭは、２次元の画像の各ピクセル（画素）に１ビツ
ト（カラーでは数ビット）を割り当てたものであり、各
ピクセルは陰極線管（ＣＲＴ）のような表示手段にラス
ク表示される。本発明は、カラー画像表示装置に適用で
きるが、説明の都合上モノクロ画像表示装置について説
明する。ＢＭＭの実際のメモリ構成では、第９図に示す
ように１ワード＝１６ビツトのランダムアクセスメモリ
（ＲＡＭ）を用いた場合、分解能１２８０ｘ１０２４の
画像表示装置では、１水平走査線は１２８０÷１６＝８
０ワードで一構成される。このＢＭＭはワード単位では
８０ｘ１０２４の２次元配列と考えられろ。以下、この
明細書においてメモリの次元は、ワード単位で考えるも
のとする。また、１次元配列、２次元配列という語は、
物理的な配列ではなく、メモリ管理上の配列を意味する
ものとする。

第７図は、本発明が適用される従来の画像表示装置のブ
ロック図である。この装置は、中央処理装置（ＣＰＵ）
’２、リードオンリメモリ　（ＲＯＭ）４、ＲＡＭ６、
キーボード等の入力装置８がＣＰＵバスに接続され、更
にＣＰＵバスは表示制御器（例えばＣＲＴコントローラ
：　ＣＲＴＣ）１０を介して８ＭＭ１２に接続される。

８ＭＭ１２の内容は読出回路１６を介してＣＲＴの表示
画面に表示される。

８ＭＭ１２は、図示の如く、複数の表示画面に対応する
容量を有することもあり、その表示画面に対応した各メ
モリ部分はページと呼ばれる。各ページ１２　ａ、　　
１２　ｂ、　１２　ｃは、グラフィック画面、文字画面
等に割り当てられ、必要に応じ各ページを単独または重
畳してＣＲＴ１４に表示することができる。通常、各ペ
ージはメモリアドレスの上位ビットで区別される。

最近のＣＲＴＣｌｏには、いわゆるビットブリット　　
（ＢＩＴＢＬＴ：　　　Ｂｉ　　　ｔ　　　、Ｂｏｕｎ
ｄａｒｙＢｌｏｃｋ　　Ｔｒａｎｓｆｅｒの略）と呼ば
れる機能を具えたものがある。例えば、日立製作所要Ｃ
ＲＴコントローラＬＳＩ　　ＨＤ６３４８４がその一例
である。ＢＩＴＢＬＴは、表示用メモリ内の任意の矩形
領域を他のメモリ部分に転送する機能であす、ハードウ
ェア（ファームウェア）により高速のデータ転送が行え
る。転送元のメモリ内容を転送先のメモリ内容とビット
単位に論理演算することもできるのでラスク演算とも呼
ばれろ。

通常、このＢＩＴＢＬＴの転送矩形領域指定においてＢ
ＭＭのワード境界は意識する必要はないが、特に高速転
送が要求される場合に、矩形領域の指定をワード境界に
制限し、ハードウェア（ファームウェア）の処理を簡略
化することがある。ＢＩＴＢＬＴ機能の詳細については
、日経エレクトロニクス誌１９８５年７月２９日号第１
４１〜１６１ページを参照されたい。

ＢＩＴＢＬＴ機能の１つの用途として、８ＭＭ１２の１
ページ、（例えばページ１２ｂ）を非表示ページとして
、第８図の如くこのページに予め必要な文字パターン（
フォント）を書き込んでおき、必要な文字を矩形領域単
位で表示用ページ、（例えばページ１２ａ）に転送する
ことにより、文字を書き込むことが行われている。また
、逆にページ１２ａに書き込んだ図形１７をページ１２
ｂに転送、記憶しておき、後に読み出すこともできろ。

Ｂ　Ｉ　ＴＢＬＴ操作をメモリのワード単位に考えると
第９図に示すようにページ１２ｂの矩形領域２０ｓをペ
ージ１２ａの矩形領域２０ｄに転送する場合、ＣＲＴＣ
ｌ　０に対して転送元の矩形領域２０ｓの左上のワード
のアトし・スｎ及びワードの幅△Ｘ及び高さ△Ｙ（この
例では△Ｘ＝２゜△Ｙ＝３）を指定すると共に、転送先
の矩形領域２０ｄの左上ワードのアドレス（８１）を指
定すれば、ページ１２ｂのアドレスｎ、ｎ＋８０．ｎ＋
１６０．ｎ＋１．ｎ＋８１．ｎ＋１６１のデータが順次
、ｌＪ的にページ１２ａのアドレス８１゜１６１．２４
１，８２，１６２，２４２に転送される。尚、各アドレ
スは、ページを識別するためのアドレスの上位ビットを
も含むものとする。このときのＣＲＴＣｌｏへの命令形
式は例えば、Ｃ０ＰＹ２，３．ｎ、８１という形になる
。転送先の矩形領域の左右の境界がワードの境界に一致
しない場合も、そのＢＩＴＢＬＴ操作前にＣＲＴＣ２ａ
の矩形領域２２ｓをページ１２ｂの矩形領域２２ｄに転
送するための命令はＣ０ＰＹＩ、４゜７９、ｍで表わせ
る。

［発明が解決しようとする問題点］ しかしながら、ＣＲＴＣｌｏ内のＢＭＭのアドレス制御
回路には、アドレスの上限があり、大量の表示データ、
例えば漢字データ　（ＪＩＳ第１及び第２水準漢字で６
０００個以上）を１つのページ内に記憶させておくこと
は困難である。いわんや、種々の異なるサイズの漢字を
用意しておくことは不可能である。また、記憶された表
示データは２次元管理になるために自由な大きさの矩形
領域を効率よく管理することは困難である。

したがって、本発明は、ＢＭＭのアドレス制価回路の制
約を受けることなく大量の表示データの管理を高速かつ
効率よく行える画像表示装置を提供するものである。

［問題を解決するための手段］ 本発明は、複数ワードが２次元配列された２次元ビット
マツプメモリと、該ビットマツプメモリのページ間で相
互に所望の大きさの矩形領域を転送する機能を有する表
示制御器と、該表示制御器を制御する中央処理装置とを
具えた画像表示装置において、上記ページの一つは複数
ワードが１次元配列された１次元メモリと、該１次元メ
モリ及び上記ビットマツプメモリの両データバス間を仲
介する１ワード分のバッファを含むバッファ手段とによ
り構成すると共に、上記中央処理装置によって初期値を
設定された後上記表示制御器の少なくとも読出動作毎に
歩進されて上記１次元メモリのアドレスを指定するアド
レス発生器とを設けるようにしたものである。

［作用］ 本発明によれば、１次元メモリの容量、に構成上の制限
がないので漢字等の大量のデータをＢＩＴＢＬＴ操作の
対象として扱うことができるのみならず、この１次元メ
モリは、表示制御器からみればビットマツプメモリの１
ページと等価であり表示制御器のＢＩＴＢＬＴ動作には
同等支障がない。

しかも１次元メモリによれば自由な大きさの矩形領域を
効率よぐ管理することができる。

［実施例］ 以下、第１図ないし第６図を参照して本発明の実施例に
ついて詳細に説明する。第１図は、本発明の詳細な説明
するためのブロック図である。本発明による画像表示装
置は、第７図の従来装置と大部分同じであるので、相違
点に関する部分のみ図示しである。本発明の画像表示装
置と従来装置との主な相違点は、８ＭＭ１２の１つのペ
ージＸを非表示用ページとしてＣＲＴＣｌ　０のアドレ
ス制御回路の管理下から外す（但し、ページＸの指定は
アドレスの上位ビットデータで行う）と共に、々−ジＸ
を、大容量の１次元メモリ３３と１ワード分のバッファ
を含むバッファ手段２６とにより構成し、１次元メモリ
３３のアドレスを、ＣＲＴＣＩＯとは別個のアドレス発
生器２７で指定する点にある。アドレス発生器２７には
、矩形領域の転送動作時に、１次元メモリ３３の初期ア
ドレスがＣＰＵからセットされ、ページＸの読出／書込
（Ｒ／Ｗ）命令毎にアドレスが１ずつ歩進される。

ページＸのアドレスの上限は、アドレス発生器２７によ
って決まるので、アドレス発生器２８の出力ビツト数を
大きくすることによってページＸの容量を他のページの
容量に比べ理論上無制限に大きくすることができる。１
次元メモリのページＸと２次元メモリの他のページ（例
えばページ１）との間のデータの授受は、いわば０次元
の窓としてのバッファ手段２６を介して台われる。ＣＲ
ＴＣｌｏからみたページＸは何ら他のページと変わらず
、ＣＲＴＣｌ　０の構成に変更はない。

第２図に、本発明の一実施例のブロック図を示す。第１
図と同等のブロックには同一符号を付しである。この実
施例では、第１図のバッファ手段２６は双方向性３ステ
ートバツフア３６から成る。

この３ステートバツフア３６は、１次元メモリ３３のデ
ータバスとＣＲＴＣｌｏの８ＭＭデータバスとを仲介す
る。ＣＲＴＣｌ　０からの８ＭＭアドレスの上位ビット
はデコーダ３４に入力され、そのアドレスの指定するペ
ージが判別されろ。８ＭＭアドレスの上位２ビツトがペ
ージ指定に使われる場合、ページ数は２２＝４である。

デコーダ３４は指定されたページのメモリのみをイネー
ブルする。デコーダ３４からページＸへのイネーブル信
号３５は、３ステートバツフア３６のイネーブル入力端
子Ｇに印加される。３ステートバツフア３６のデータ導
通方向は、ＤＩＲ入力端子に受けるＢＭＭ読出読出信号
法まる。勿論、両データバスの接続関係を逆にすれば、
ＤＩＲ入力端子にＢＭＭ書込書込信号臼加してもよい。

１次元メモリ３３はＲＡＭだけでなくＲＯＭを含んでよ
い。ＲＯＭには、予め固定の表示データを書き込んでお
くことができる。表示データの書き換え、加入を必要と
しない場合は、１次元メモリ３３はＲＯＭだけで構成さ
れる。１次元メモリ３３内の各メモリチップはカウンタ
２８の出力の上位ビットで選択的にイネーブルされる。

第１図のアドレス発生器２７はカウンタ２８で構成し得
る。例えば、１次元メモリの総メモリ容量が４Ｍワード
であれば、カウンタ２８には２２ビツトカウンタを用い
る。カウンタ２８には、矩形領域転送に先立ち１次元メ
モリ３３の初期アドレスをロードする。ＣＰＵのデータ
バス幅がカウンタ２８のビット数より小さい場合には、
２回に分けてロードする。カウンタ２８の内容は、ＡＮ
Ｄゲート３８の出力で歩進される。ＡＮＤゲート３８は
ＯＲゲート３２の出力とデコーダ３４の出力３５とを受
ける。ＯＲゲート３２はＢＭＭ書込／読出信号（Ｗ／Ｒ
）を受ける。但し、１次元メモリ３３がＲＯＭのみの場
合はＢＭＭ読出信号Ｒのみを受ける。したがって、カウ
ンタ２８は、ＢＭＭページＸの書込または読出信号で歩
進されることになる。１次元メモリ３３はＢＭＭ書込書
込信号臼け、この信号が能動状態のとき以外は読出状態
に設定される。勿論、１次元メモリ３３内のＲＯＭには
ＢＭＭ書込書込信号臼加されない。

第２図の実施例の動作について、第５図を参照して説明
する。第５Ａ図り曇丑壌は１ワード＝１りを転送した１
表示用ページ１２ａの記憶内容を示す。１次元メモリ３
３には、例として８Ｘ１６及び１６ｘ３２の２つのサイ
ズのアルファベットフォント並びに１６ｘ１６及び３２
ｘ３２の２サイズの漢字フォントを記憶している。３２
ｘ３２の漢字フォントは２ワード幅なので左右を分割し
て記憶されている。その他の文字サイズも任意に設定で
きることはいうまでもない。今、第２図の装置において
、第５Ｃ図の表示用ページ１２　ａ（７）矩形領域９０
内に小サイズのＴＴ　Ａ　＋＋、“＋Ｃ１１、矩形領域
９２内に大サイズの′”Ａｒ１を転送し、次いで矩形領
域９７内に小サイズの漢字′特″、さらに、矩形領域９
８内に大サイズの漢字特″を転送するとする。以下、そ
の手順を示す。

・小サイズ’ｌ　Ａ　＋１をページ１２ａのアドレスＢ
Ａ１で始まる１６ｘ１６矩形領域９０の左半分に転送す
る。

１）１６ビツトワードの右半分をマスクするようにＣＲ
ＴＣｌ　０のマスクレジスタをセット。

２）アドレスカウンタ２８にＮをロード。

３）命令Ｃ０ＰＹＩ、１６．ＰＸ、ＢＡＩをＣＲＴＣｌ
　０に付与。（但し、ＰＸはＣＲＴＣｌｏからみたペー
ジＸ内の任意のアドレス）・小サイズ“ＣＩ＋を同矩形
領域９０の右半分に転送する。

１）１６ビツトワードの左半分をマスクするようのマス
クレジスタをセット。

２）アドレスカウンタ２８にＮ＋３２をロード。

３）命令Ｃ０ＰＹＩ、１６．ＰＸ、ＢＡＩＱ付与。

・大サイズＩＴ　Ａ１１をアドレスＢＡ＋１で始まる１
６Ｘ３２の矩形領域９２に書く。

１）マスクレジスタのマスク設定を解除。

２）アドレスカウンタ２８にＰをロード。

３）命令Ｃ０ＰＹＩ、３２．ＰＸ、ＢＡ１＋１を付与。

・小サイズ特″をアドレスＢＡ２で始まる１６ｘ１６の
矩形領域９７に書く。

１）マスクレジスタのマスク設定を解除。（既に、解除
されていれば不要） ２）アドレスカウンタ２８にＱをロー・ド。

３）命令Ｃ０ＰＹＩ、１６．ＰＸ、ＢＡ２を付与。

・大サイズ特”をアドレスＢＡ３で始まる３２ｘ３２の
矩形領域９８に書く。

１）マスクレジスタのマスク設定を解除。（既に、解除
されていれば不要） ２）アドレスカウンタ２８にＲをロード。

３）命令Ｃ０ＰＹ２，３２．ＰＸ、ＢＡ３を付与。

小サイズＩＩ　Ａ　＋１を転送する動作について、ＣＲ
ＴＣＩＯは、Ｃ０ＰＹ命令を受けると、ページＸのアド
レスＰＸて始まるｌＸ１６ワードの矩形領域をページ１
２ａのアドレスＢＡＩで始まる同様の矩形領域へ転送す
る命令であると解する。そこで、ＣＲＴＣｌ　０はペー
ジＸのアドレスＰＸの１ワードを読み出す。実際には、
ページＸに２次元メモリは存在しないので、アドレスＰ
Ｘの上位ビットが３ステートバツフア３６のイネーブル
に利用されるだけで、アドレスカウンタ２８によりアド
レス指定された１次元メモリの１ワードが３ステートバ
ツフア３６を介してＣＲＴＣｌ　０に読み出される。こ
の１ワードデータは次にページ１２ａのアドレスＢＡＩ
に書き込まれる。但し、ワードの右半分はマスクされて
いるので左半分のみが書かれる。前回のページＸ読出信
号によりアドレスカウンタ２８ば１だけ歩進されている
ので次のアドレス位置（Ｎ＋１）の１ワードが読みださ
れ、ページ１２ａの先の書込位置の１ライン下に書かれ
る。この様な動作が１６回繰り返されると小サイズＩＵ
　Ａ　ｌ＋のＢＩＴＢＬＴ操作が終了する。他のＢＩＴ
ＢＬＴ操作についても、マスクの状態及び△ｘ１△Ｙの
大きさが異なる以外同様である。ページ１２ａからペー
ジＸへの転送はＣ０ＰＹ命令の転送元及び転送先のアド
レスを逆にすることにより同様に行い得る。

カウンタ２８に初期アドレスをロードした後、１次元メ
モリ３３のあるワードの読出のためのアドレスは直前の
ワードの読出パルスの後縁で歩進指定されているので、
１次元メモリ３３のデータの安定に供する時間が十分長
く取れ、１次元メモリ３３にはアクセスタイムの長い（
低速）の安価なメモリを用いることができる。これは、
特に１次元メモリ３３が大容量であることを考えると有
益である。

第３図は、本発明による画像表示装置の第２実施例のブ
ロック図である。この実施例が第１実施例と異なる点は
、文字データをページＸからページ１２ａに転送する際
に、文字のＸ方向及びＹ方向の拡大を行うために、夫々
カウンタ２８のＴＪＰ入力端子への歩進信号を１／Ｍ分
周する分周＃７２と、１次元メモリ３３の読出データを
受けるデータ変換器６８とを設けたことである。これに
付随して、データ変換器６８の制御データを受けるラッ
チ７０が設けられる。また、双方向性３ステートバツフ
ア３６は、２個の単方向性３ステートバツフア６４．６
６に変更され、各々のイネーブル信号用にＡＮＤゲート
６０．６２が設けられる。この実施例では、ＣＲＴＣｌ
　０側から１次元メモリ３３へのデータの書込は単方向
性３ステートバツフア６４を介して行う。逆に、１次元
メモリからの読出はデータ変換回路６８及び単方向性３
ステートバツフア６６を介して行う。Ｙ方向の拡大は１
／Ｍ分周器７２にＣＰＵから拡大率データを設定するこ
とにより行える。例えば、ＣＰＵからのデータによって
１／２分周が設定されたとき分周器７２はＢＢＭ読出信
号を２個受ける度にカウンタ２８を１だけ歩進する。こ
のことは、１次元メモリ３３の同一アドレスのデータが
続けて２回転送される（読みだされる）ことを意味する
。これにより、１次元メモリ３３から読み出されるフォ
ントはＹ方向に２倍に拡大される。Ｍ＝１に設定された
ときは分局器７２がない場合と等価である。

データ変換回路６８に関するＸ方向の拡大については第
４図を参照して説明する。

第４図は、データ変換器＃！Ｉ６８の一例である。

データ変換回路６８はこの例で（よ夫々４ツー１データ
セレクタを２個含む８個のデータセレクタチップ８０ａ
〜８０ｈから成る。各データセレクタチップは同一構成
のものであり制御入力端子Ａ、Ｂに受けたデータに従っ
て夫々入力端ＩＣＯ〜ＩＣ３の１信号を出力端ＩＹに、
入力端２ＣＯ〜２０３の１信号を出力端２Ｙに選択的楊
旬力する。データセレクタの入出力および制御信号の関
係を表１に示す。

各データセレクタの制御入力端Ａ、Ｂには第３図のラッ
チ７０からのデータＬＯ，Ｌｌが印加される。データＬ
Ｏ，Ｌｌとこのデータ変換回路６８の機能との関係を表
２に示す。

表１ 制御入力　１　　　出力 ＢＡ　　　　　ＩＹ２Ｙ ０　０　　　ｌ　　ＩＣ０２ＣＯ ０１ｌ　　ＩＣ１２Ｃ１ １０１１Ｃ２２Ｃ２ １１ｌ　　ＩＣ３２Ｃ３ 表２ Ｌｌ、ＬＯＩ Ｂ）（Ａ）　　　機能 ００　　１ｘｌ（無拡大） ０１　　１ｘ２（左） １０１ｘ２（右） １１　１　オールＯまたはオール１ この機能を達成するためのデータセレクタ８０ａ〜８０
ｈの入力接続関係は表３に示す。

表３ １　２ｃ３２ｃ２２ｃｌ　２ｃＯ１ｃ３１ｃ２１ｃｌ　
１ｅＯ８０ａｌ　　Ｘ　Ｄ８　Ｄｏ　ＤＯＸ　Ｄ８　Ｄ
ＯＤＩ８０ｂｌＸＤ９旧Ｄ２ＸＤ９旧Ｄ３ ８０ｅ　ｌ　　　ＸＤＩＯＤ２　　Ｄ４　　　ＸＤＩＯ
Ｄ２　　Ｄ５８０ｄ　ｌ　　ＸＤＩＩ　Ｄ３　Ｄ６　　
　ＸＤＩＩ　Ｄ３　Ｄ７８０ｅ　ｌ　　　ＸＤ１２　　
Ｄ４　　Ｄ８　　　ＸＤ１２　　Ｄ４　　Ｄ９８０ｆ　
ｌ　　Ｘ　ＤＩ３　Ｄ５　ＤＩＯＸ　ＤＩ３　Ｄ５　Ｄ
ｌ１８０ｇ　ｌ　　　Ｘ　ＤＩ４　　Ｄ６　ＤＩ２　　
　Ｘ　ＤＩ４　Ｄ６　Ｄ１３８０ｈ　ｌ　　　Ｘ　ＤＩ
５　　Ｄ７　ＤＩ４　　　Ｘ　ＤＩ５　　Ｄ７　ＤＩ５
（Ｘはオール１のとき１、オール０のとき０）更に、デ
ータ変換回路６８の入力データＤＯ〜Ｄ１５と出力デー
タＸＯ〜Ｘ１５と制御データＬＯ１Ｌ１の関係を表４に
示す。

表４ １　　ＬＩＬＯＬＩＬＯＬＩＬＯＬＩＬＯｌ　　　００
　　０１　　１０　　１１出　　Ｉ　　　　　ＸＩ　　
ｘ２左　×２右９　オール１ｏｒＯＸＯＩ　　　Ｄｏ　
　　Ｄｏ　　　Ｄ８　　　ＸＸ１ｌ　　　ＤＩ　　　Ｄ
ＯＤ８　　　ＸＸ２１　　　Ｄ２　　　ＤＩ　　　Ｄ９
　　　ＸＸ３１　　　Ｄ３　　　ＤＩ　　　Ｄ９　　　
ＸＸ４　　ｌ　　　Ｄ４　　　Ｄ２　　　ＤＩＯＸＸ５
　　ｌ　　　Ｄ５　　　Ｄ２　　　ＤＩＯＸＸ６　　ｌ
　　　Ｄ６　　　Ｄ３　　　Ｄｌｌ　　　ＸＸ７　　ｌ
　　　Ｄ７　　　Ｄ３　　　Ｄｌｌ　　　ＸＸ８　１　
　　　Ｄ８　　　Ｄ４　　　ＤＩ２　　　ＸＸ９　　ｌ
　　　Ｄ９　　　Ｄ４　　　ＤＩ２　　　ＸＸｌ０Ｉ　
　　ＤＩＯＤ５　　　ＤＩ３　　　ＸＸ１ｌｌ　　　Ｄ
ｌｌ　　　Ｄ５　　　ＤＩ３　　　ＸＸ１２１　　　Ｄ
Ｉ２　　　Ｄ６　　　ＤＩ４　　　ＸＸ１３１　　　Ｄ
Ｉ３　　　Ｄ６　　　ＤＩ４　　　ＸＸ１４１　　　Ｄ
Ｉ４　　　Ｄ７　　　ＤＩ５　　　ＸＸ１５１　　　Ｄ
Ｉ５　　　Ｄ７　　　ＤＩ５　　　Ｘこの表からデータ
変換回路の機能は容易に理解されよう。即ち、Ｌ１＝Ｌ
Ｏ＝０のときＸ方向の拡大は行われず、Ｌ１＝　０　、
　ＬＯ＝　１のとき１ワードの左半分をＸ方向に２倍に
拡大し、Ｌ１＝　１　、　ＬＯ＝　Ｏのとき１ワードの
右半分をＹ方向に２倍に拡大する。

Ｌ１＝ＬＯ＝１のときは塗りつぶしのためにオール゛１
にされ、あるいはクリアのためにオールＯにされる。

再び第５図を参照して第３図の装置の拡大動作を説明す
る。まず、大サイズのＴＴ　Ａ　ＩＩをＸ方向に２倍に
拡大した文字を矩形領域９４に転送し、次に、大サイズ
のＩｔ　ＡＩｔをＸ及びＹ方向に夫々２倍に拡大した文
字を矩形領域９６に転送するとする。

・Ｘ方向に２倍に拡大。

１）マスクレジスタのマスクを解除。

２）アドレスカウンタ２８にＰをロード。

３）ラッチ７０にＬ１＝　０　、　ＬＯ＝　１セツト。

４）分局器７２をＭ＝１にセット。

５）ＣＯＰＹＩ、３２．ＰＸ、ＢＡ１＋２をＣＲＴＣｌ
ｏに付与。

６）アドレスカウンタ２８にＰをロード。

７）ラッチ７０にＬ１＝　１　、　ＬＯ＝　Ｏセット。

８）ＣＯＰＹＩ、３２．ＰＸ、ＢＡ１＋３をＣＲＴＣｌ
ｏに付与。

・Ｘ及びＹ方向に夫々２倍に拡大。

１）マスクレジスタのマスクを解除。

２）アドレスカウンタ２８にＰをロード。

３）ラッチ７０にＬ１＝　０　、　ＬＯ＝　１セツト。

４）分周器７２をＭ＝２にセット。

５）ＣＯＰＹＩ、６４．ＰＸ、ＢＡ１＋４をＣＲＴＣｌ
ｏに付与。

６）アドレスカウンタ２８にＰをロード。

７）ラッチ７０にＬ１＝　１　、　ＬＯ＝　０セツト。

８）ＣＯＰＹＩ、６４．ＰＸ、ＢＡ＋５をＣＲＴＣｌｏ
に付与。

尚、図示はしないがＹ方向のみの拡大も可能である。ま
た、大サイズの漢字をＸ及びＹ方向に拡大することもで
きる。例えば、大サイズの特”る場合、Ｃ０ＰＹ命令を
４回繰り返せばよい。データセレクタ６８に図示のごと
き４ツー１データセレクタではなく８ツー１データセレ
クタを用いれば、Ｘ方向４倍の拡大も可能である。表３
に示した各データセレクタへの入力データＤＯ〜Ｄ１５
の接続関係を他のデータセレクタ等で選択的に切り替え
るようにすれば、データ変換器６８の出力端にシフトさ
れたデータを得ることもできる。これにより、転送先の
文字表示位置をピッ・ト単位で指定することが可能にな
る。

このように、本発明の第３図の実施例によれば、ＢＩＴ
ＢＬＴの機能を有効に利用して文字や図形の拡大が行え
るので、１次元メモリ３３内にすべてのサイズのフォン
トを用意する必要はなく、１次元メモリ３３の容量を低
減するとともに、種々多様な表示フォントサイズを得る
ことができる。

次に、第６図を参照して本発明の第３実施例について説
明する。第２図の第１実施例と異なる主な点は、新たに
１次元メモリ３３に対してＣＰＵからのアクセスポート
を設けたことである。即ち、１次元メモリの内容を直接
ＣＰＵが読出したり書き換えたりできるように１次元メ
モリ３３のデータバスを双方向性３ステートバツフア５
４を介してＣＰＵのデータバスに接続している。バッフ
ァ５４のイネーブルのためにＧ入力端にＣＰＵのアドレ
スデコーダ５２の出力５３が印加される。バッファ５４
の方向を定めるためにＤＩＲ入力端にＣＰＵバスの読出
信号Ｒが印加されろ。また、１次元メモリ３３のアドレ
ス歩道をＣＰＵ側からも制御するためにＣＰＵの読出／
書込信号を受けるＯＲゲート４２、デコーダ５２の出力
５３及びＯＲゲート４２の出力をうけろＡＮＤゲート４
４、更にＡＮＤゲート３８．４４の両川力を受けるＯＲ
ゲート４８も設けられる。

この構成は、単にＣＰＵから直接１次元メモリの内容が
読み書きできると言うことだけでなく、１次元メモリ３
３をストローク漢字データの記憶用メモリとして共用で
きるという点で有益である。

ストローク漢字データは、第５図に示したようなフォン
トとしての文字データではなく、文字を構成する各線分
の端点の相対座標情報を順次１次元に配列したデータで
ある。通常、ストローク漢字データメモリは、メインメ
モリ空間上に配置された１次元メモリであり、そのハー
ドウェア的な構造には１次元メモリ３３と差がないとい
う点に着目して、この実施例では１次元メモリ３３をス
トローク漢字データメモリとして共用できるようにした
ものである。ストローク漢字データはＣＰＵによって読
み取られこれに基づいて線分描画情報がＣＲＴＣ１０に
与えられる。従って、ＢＭＭに対する文字の書込速度は
ＢＩＴＢＬＴ転送による書込には劣るが、ＣＰＵの処理
を介するので非整数倍を含む任意倍のＸ、Ｙ方向の拡大
が可能である。この共用構成により装置が著しく簡略化
される。

以上、本発明の好適実施例について説明したが、本発明
の要旨を逸脱することなく種々の変形変更が行えること
はいわゆる当業者には明らかであろう。例えば、バッフ
ァ３６はオープンコレクタバッファであってもよい。ア
ドレス発生器２７には、カウンタではなくアキュムレー
タを利用することも考えられる。また、１ワードのビッ
ト数やメモリの容量は前述のものに限定されない。

［発明の効果］ 上述の如く本発明の画像表示装置によれば、１次元メモ
リ３３、バッファ手段２６、アドレス発生器２７の付加
により、従来のＢＩＴＢＬＴ機能を損なうことな（大量
の文字／図形データをＢＩＴＢＬＴ操作の対象として扱
うことが可能になる。

表示データは１次元管理なので自由な大きさの矩形領域
を効率よく管理することができる。１次元メモリの初期
アドレスは直前の読出／書込命令で歩進・指定されるの
で、大容量の１次元メモリ３３にはアクセスタイムの遅
い安価なメモリを用い向の拡大が行左、カウンタ２８の
歩進入力を分周すればＹ方向の拡大が行える。また、１
次元メモリ３３にＣＰＵのアクセスポートを付加するこ
とにより１次元メモリ３３＠ストローク漢字データメモ
リとして共用することができる。

【図面の簡単な説明】

第１図は本発明の詳細な説明するためのブロック図、第
２図は本発明の第１実施例のブロック図、第３図は本発
明の第２実施例のブロック図、第４図は第３図のデータ
変換回路６８のブロック図、第６図は本発明の第３実施
例のブロック図、第７図は本発明を適用する従来の画像
表示装置のブロック図、第８図及び第９図はＢＩＴＢＬ
Ｔ操作を説明するためのＢＭＭのデータ記憶状態及びワ
ード構成を示す図である。 図において、１０は表示制御器、１２はビットマツプメ
モリ　（ＢＭＭ）　、２６はバッファ手段、２７はアド
レス発生器、３３は１次元メモリである。 特許出願人　　ソニー・テクトロニクス株式会社ｒＱ　
　　　　　　　　　　　　　　　ｌ）Ａ才５Ｂ口

Claims (1)

1. 【特許請求の範囲】 ビットマップメモリと、該ビットマップメモリのページ
   間で相互に所望の大きさの矩形領域を転送する機能を有
   する表示制御器と、該表示制御器を制御する中央処理装
   置とを具えた画像表示装置において、 上記ページの一つは複数ワードが１次元配列された１次
   元メモリと、該１次元メモリ及び上記ビットマップメモ
   リの両データバス間を仲介する１ワード分のバッファを
   含むバッファ手段とにより構成すると共に、上記中央処
   理装置によって初期値を設定された後上記表示制御器の
   少なくとも読出動作毎に歩進されて上記１次元メモリの
   アドレスを指定するアドレス発生器とを設けたことを特
   徴とする画像表示装置。