JPS63304472A - 同期信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フロッピーディスク装置のデータセパレータ
回路に関し、特に、その中の同期信号検出回路に関する
。

〔従来の技術〕

フロッピーディスク装置のデータフォーマットは、大き
く分けて同期部とデータ部に分けられ、データセパレー
タ回路２は、同期部とデータ部を認識する機能、すなわ
ち、同期信号検出回路が必要とされている。

従来、この種の同期信号検出回路はウィンドウ信号と、
その中央に位置して、有無によってデー夕の値を示すリ
ードデータ信号（図３，４のタイミングチャートでは、
夫々ＷＮＤ、ＲＤ信号にあたる）とによって、ウィンド
ウ信号の論理ハイ時のリードデータ値と、ウィンドウ信
号の論理ロウ時のリードデータ値とを別々にそれぞれ１
６ビツト以上からなる２つのシフトレジスタに随時転送
し、いずれかのシフトレジスタの全出力が論理ハイにな
った時、入力データがデータフォーマット上の同期部に
達したと判定していた。

図２に、具体的な従来例を示す。端子１はり−ドテータ
信号（以下、ＲＤ倍信号記す）の入力端子であり、端子
２はウィンドウ信号（以下、ＷＮＤ信号と記す）の入力
端子である。

端子１より入力されたＲＤ倍信号、二人力ＡＮＤの一人
力ＮＯＲゲート（以下ＡＮＯＲと略する。）７のＡＮＤ
側に入力され、またＲＤ倍信号インバータ（以下ＩＮＶ
と略す）５を介して、Ａ　Ｎ　ＯＲ８のＡＮＤ側に入力
される。ＡＮＯＲ７゜８のＮＯＲゲート入力は、夫々他
方の出力を入力してラッチ回路を構成している。また、
ＡＮＯＲ７，８の他方ＡＮＤゲートは、端子２より入力
されるＷ　Ｎ　Ｄ信号を入力される。このラッチ回路の
ＡＮＯＲ８の出力を、Ｗ　Ｎ　Ｄ信号をＩ　ＮＶ６て゛
反転した信号、すなわち、Ｗ　Ｎ　Ｄ信号の立ち上りて
゛シフトする１６段シフトレジスタのデータ端子に入力
される。この１６段のシフトレジスタは、Ｄ型フリップ
フロップ（以下、ＤＦＦと略す）１１゜１２、・・・１
３からなり、各出力をＮ　Ａ　Ｎ　Ｄゲート１７で論理
積を取り反転して、第１の出力としている。

一方、ＲＤ倍信号、さらに二人力ＯＲで一人力ＮＡＮＤ
ゲート（以下、ＯＮＤと略す）９のＯＲゲート側に入力
され、またＲＤ倍信号ＩＮＶ５を介して反転し、ＯＮＤ
　１０のＯＲゲート側に入力している。０ＮＤ９，１０
のＮＡＮＤゲート入力は、夫々、他方の出力を入力して
ランチ回路を構成し、０ＮＤ９，１０の他方ＯＲ人力ゲ
ートには、ＷＮＤ信号が入力されている。このラッチ回
路のＯＮ　Ｄ　１０の出力を、Ｗ　Ｎ　Ｄ　（３号の立
ち上りでシフトする１６段シフトレジスタのデータ端子
に入力されていて、この１６段シフトレジスタはＤＦＦ
Ｉ４，１５．・・・、１６からなり、各出力をＮＡＮＤ
ゲート１８で論理積を取り反転して、第２の出力として
いる。

前述の第１．第２の出力を、三人力ＮＡＮＤゲート１９
に入力し、その出力を二人力ＮＡＮＤゲート２０の入力
に接続し、ＮＡＮＤゲート２０の出力をＮＡＮＤゲート
１９の他方ゲートに入力することにより、ラッチ回路を
構成し、ＮＡＮＤゲート１９の出力をこの同期信号検出
回路の出力信号ＤＥＴとして端子４から出力する。なお
、端子３はこの回路をリセッＩ・するための端子であり
、通常、端子６のＲ３Ｔ信号は論理ハイ状態とされてい
る。

図２のタイミングチャートを図３に示す。ＤＦＦｉｌ、
１２．・・・、１３の１６段シフトレジスタの出力はＷ
ＮＤ信号の立ち下りで出力をシフトレジストしており、
特に、ＤＦＦＩ　１の出力はＷＮＤ信号の立ち下りの直
前に、ＲＤ倍信号セ・ソトされていれば必ず立ち上り、
ＷＮＤ信号の立ち下り直前に、ＲＤ倍信号セットされて
いなければ、立ち上らない。例えば、Ｗ　Ｎ　Ｄ信号の
１゜３．１１．１Ｂ、１５．・・・、２９，３１．３３
番目の立ち下りエツジで、ＤＦＦｌｌの出力はセ・ソト
され、ＷＮＤ信号の５．７．９番目の立ち下りエツジで
は、ＤＦＦＩＩの出力はリセ・ソトされる。

一方、ＤＦＦＩ４，１５．・・・、１６の１６段シフト
レジスタの出力はＷ　Ｎ　Ｄ信号の立ち上りで出力をシ
フトレジストしており、特に、ＤＦＦＩ４の出力はＷ　
Ｎ　Ｄ信号の立ち上りの直前に、ＲＤ　（３号がセット
されていれば、必ず立ち上り、ＷＮＤ信号の立ち上り直
前に、ＲＤ倍信号セットされていなければ立ち上らない
。例えば、ｗ　Ｎ　Ｄ　ｐ号の６．８番目の立ち上りエ
ツジではＤＦＦ　１４はセットされＷＮＤ信号の２．４
，１０，１２゜１４、・・・、３０．３２番目では、Ｄ
ＦＦ　１４の出力はセ・ントされていない。

リードデータ信号（ＲＤ倍信号がＷ　Ｎ　Ｄ信号の１周
期ごとに、セットされるデータ列が連続して１６ビツト
以上入力されると、例えば図３のＲＤ倍信号１番目（Ｗ
　Ｎ　Ｄ信号の１１番目）以降の様な場合には、ＤＦＦ
ＩＩ、１２．・・・、１３のシフトレジスタで、次々に
データを転送して、各段の出力がセットされて行き、Ｒ
Ｄ倍信号１６番目以降（ＷＮＤ信号の３２番目の立ち下
り）で、信号ＤＥＴが論理ハイにセットされることによ
り、同期信号を検出する。

〔発明が解決しようとする問題点〕

上述した従来の同期信号検出回路は、シフ）・レジスタ
がウィンドウ信号の論理ハイ側のリードデータ信号をシ
フトするシフトレジスタと、ウィンドウ信号の論理ロウ
側のリードデータ信号をシフトするシフトレジスタの２
系統必要とされ、り一ドデータ信号が１６ビツト連続し
て入力されたときに同期検出出来る様にした場合には、
ＤＦＦが３２個以上必要とされ、回路素子数が増すと言
う欠点があった。

特に、磁気ディスク装置の場合ヘッドアンプから来るリ
ードデータ信号から、単にデータをセパレートするＶ　
Ｆ　Ｏ（Ｖａｒｉａｂｌｅ　Ｆｒｅｑｕｅｎｃｙ　０ｓ
ｃｉｌｌａｔｏｒ）回路では、内蔵のＰＬＬ回路の時定
数を可変するためにのみ使用するために、極力、小規模
の同期信号検出回路が望まれる。

〔問題点を解決するための手段〕

本発明の同期信号検出回路は、Ｗ　Ｎ　Ｄ信号の立ち上
り、立ち下りの両方のエツジで出力が立ち上り、ＲＤ倍
信号その出力をリセットする回路と、ＲＤ倍信号前述の
出力信号をラッチする回路と、そのラッチする回路の出
力で、ＲＤ倍信号所定数カウントしてカウント終了信号
を出力するカウンタをリセットし、前述のカウンタのカ
ウント終了信号で出力をラッチするラッチ回路からなり
前述のラッチ回路２の出力を同期信号検出回路の出力信
号としている。

〔実施例〕

次に、本発明について図面を参照して説明する。

図１は本発明の一実施例を示す。端子２より入力された
ＷＮＤ信号は、排他的論理和の反転するゲート（以下、
ＥＸＮＯＲと略す）３３と、Ｉ　Ｎ　Ｖ　３０　、抵抗
３１．コンデンサ３２からなる遅延回路とに入力され、
この遅延回路の出力をＥＸＮＯＲ３３の他方の入力ゲー
トに入力することにより、ＷＮＤ信号の立ち上り、立ち
下りエツジで、遅延回路で発生する遅延時間分の幅を持
つパルス信号（図４での３３ゲート出力）を出力する。

ＥＸＮＯＲ３３出力はＥＸＮＯＲ３３出力の立ち上りで
出力を立ち上げる１／２分周器ＢＦＦ３４のクロック信
号とし、その出力（図４でのＢＦＦ３４出力）は、ＲＤ
倍信号シフトレジストするＤＦＦ３５．３６に入力され
、ＤＦＦ３５゜３６の夫々の出力（図４でのＤＦＦ３５
出力、ＤＦＦ３６出力）をＥＸＮＯＲ３７に入力し、そ
の出力で、ＲＤ倍信号１６ビツトカウントしたらカウン
ト終了を示すカウンタをリセットする。ここで、このカ
ウンタは、１／２分周器のＢＦＦ３８．３９．４０．４
１の縦続接続型をなし、Ｂ　Ｆ　Ｆ　３８＜１７）反転
とＢＦＦ３９，４０，４１の正転出力をＮ０Ｒ４２に入
力してこのＮ０Ｒ４２の出力をカウンタ終了信号（ＮＯ
Ｒ４２出力）としている、この信号を、一方の出力を他
方の入力とするラッチ回路、すなわち、Ｎ０Ｒ４３ゲー
トとＮ０Ｒ４４ゲートから構成するラッチ回路のＮ０Ｒ
４３の入力ゲートに入力し、Ｎ０Ｒ４４ゲートの出力（
図４での信号ＤＥＴ）を、この同期信号検出回路の出力
信号ＤＥＴとして端子４から出力する。また、ＢＦＦ３
４は、ＲＤ倍信号ＩＮＶ４５．Ｎ０Ｒ４７を介して、Ｒ
Ｄ信号ノ立ち上りでリセット状態にする様になっている
。

この同期信号検出回路のタイミングチャートを図４に示
す。図４ではＷＮＤ信号の１周期間隔でＲＤ倍信号入力
されてから、従来と同様の１．５培周期間隔のＲＤ倍信
号１個入力され、以降１周期間隔のＲＤ倍信号入力され
ている状態を示す。特に、１．５倍周期間隔のＲＤ倍信
号入力された状態は、ＷＮＤ信号の６番目以降となる。

Ｗ　Ｎ　Ｄ信号が１．３番目のときのＲＤ倍信号、ＢＦ
Ｆ３４の出力が論理ロウ状態のときに入力されているた
めに、ＤＦＦ３４，３５の出力は、論理ロウ状態を取る
。ＷＮＤ信号の６番目の場合、ＲＤ倍信号ひとつ前との
データ間隔がウィンドウ信号（ＷＮＤ信号）の１．５倍
周期となるために、Ｗ　Ｎ　Ｄ信号の６番目の立ち下り
エツジで立ち上ったＢＦＦ３４は、ＲＤ倍信号立ち上り
エツジでリセットされる。これと同時に、ＤＦＦ３５の
出力が立ち上り、ＤＦＦ３６はＲＤ倍信号立ち下りで立
ち上るために、ＥＸＮＯＲ３７の出力は、ＲＤ倍信号パ
ルス幅だけ論理ロウとなり、カウンタをリセットする。

これと同様の現象はＷＮＤ信号の８番目でも起り、カウ
ンタを確実にリセットする。ＷＮＤ信号の１０番目以降
は、カウンタがＲＤ倍信号カウントし、ＷＮＤ信号の４
００番目ＲＤ倍信号カウントすると、Ｎ０Ｒ４２ゲート
は論理ハイにセ・＝、　）され、信号ＤＥＴは、論理ハ
イに立ち上り同期信号を検出する。

〔発明の効果〕

以上説明した様に本発明は、ウィンドウ信号の論理ハイ
状態と論理ロウ状態の二状態に分けず、かつ、従来のシ
フトレジスタで同期信号を検出していたのを、カウンタ
回路を使用するために、素子数が低減する効果がある。

特に、具体的には、本発明を用いることによ・す、表１
に例示する様に、素子数が約１／′４低減する効果があ
る。

【図面の簡単な説明】

図１は本発明の一実施例の回路図、図４は図１の動作を
示すタイミング図、図２は従来例の回路図、図３は図２
の動作を示すタイミング図である。 １・・・リードデータ入力用の端子、２・・ウィンドウ
信号入力用の端子、４・・・同期検出信号の出力端子。

Claims (1)

【特許請求の範囲】
1. 磁気ディスク装置のリードクロックとなるウィンドウ信
   号と、そのウィンドウ信号の中央にセット・リセットさ
   れるリードデータ信号との二信号から、ウィンドウ信号
   の周期間隔で入力されるリードデータ信号を同期信号と
   して検出する同期信号検出回路に於いて、前記ウィンド
   ウ信号の立ち上り、立ち下りの両方のエッジで、出力を
   立ち上げ、前記リードデータ信号のセット時に、その出
   力をリセットする第１の回路と、前記リードデータ信号
   の立ち上りで、前記第１の回路の出力をラッチし、ラッ
   チした信号を前記リードデータ信号の立ち下りで、さら
   に、シフトレジストする２段シフトレジスタと、前記シ
   フトレジスタの出力を、排他的論理和を取り、その出力
   を反転する第２の回路と、この第２の回路の出力でリセ
   ットされ、前記リードデータ信号を所定数カウントし、
   カウント終了信号を出力するカウンタ回路と、前記カウ
   ント終了信号で出力をセットするラッチ回路とを具備す
   ることを特徴とした同期信号検出回路。