JPS63318742A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
- Publication number
- JPS63318742A JPS63318742A JP62156346A JP15634687A JPS63318742A JP S63318742 A JPS63318742 A JP S63318742A JP 62156346 A JP62156346 A JP 62156346A JP 15634687 A JP15634687 A JP 15634687A JP S63318742 A JPS63318742 A JP S63318742A
- Authority
- JP
- Japan
- Prior art keywords
- film
- integrated circuit
- semiconductor integrated
- circuit device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置及びその製造方法に関し
、特に、保護膜に設けられる開口を通じて配線にバンプ
が設けられる半導体集積回路装置に適用して有効な技術
に関するものである。
、特に、保護膜に設けられる開口を通じて配線にバンプ
が設けられる半導体集積回路装置に適用して有効な技術
に関するものである。
近年、ＬＳＩの高速化及び高集積化に伴い、ＬＳＩの実
装方式においても実装による信号遅延時間の短縮及び高
密度実装化の要求が高まり、いわゆるＣ ＣＢ （Ｃｏ
ｎｔｒｏｌｌｅｄ Ｃｏ１１ａｐｓｅ Ｂｏｎｄｉｎｇ
）方式による接続が重要になってきている。アイビーエ
ムジャーナルオブリサーチアンドディベロップメント、
１９６９年５月号（ＩＢＭ Ｊａ Ｒｅｓ、ｋ Ｄａｖ
。
装方式においても実装による信号遅延時間の短縮及び高
密度実装化の要求が高まり、いわゆるＣ ＣＢ （Ｃｏ
ｎｔｒｏｌｌｅｄ Ｃｏ１１ａｐｓｅ Ｂｏｎｄｉｎｇ
）方式による接続が重要になってきている。アイビーエ
ムジャーナルオブリサーチアンドディベロップメント、
１９６９年５月号（ＩＢＭ Ｊａ Ｒｅｓ、ｋ Ｄａｖ
。
Ｍａｙ １９６９）において論じられているように、従
来。
来。
このＣＣＢ方式による接続を用いたＬＳＩのチップ保護
膜としては二酸化シリコン（Ｓｉｎｓ）膜が用いられて
いる。
膜としては二酸化シリコン（Ｓｉｎｓ）膜が用いられて
いる。
しかしながら１本発明者の検討によれば！上述のように
保護膜がＳｉｎ、膜である場合には耐湿性が低く、この
ためＬＳＩのパッケージとしては気密封止型のパッケー
ジしか用いることができなかった・ 本発明の目的は、保護膜の耐湿性の向上を図る、ことが
できる技術を提供することにある。
保護膜がＳｉｎ、膜である場合には耐湿性が低く、この
ためＬＳＩのパッケージとしては気密封止型のパッケー
ジしか用いることができなかった・ 本発明の目的は、保護膜の耐湿性の向上を図る、ことが
できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第１の発明においては、表面平坦化用の絶縁
膜と、この絶縁膜上に設けられている窒化シリコン膜と
、この窒化シリコン膜上に設けられている酸化シリコン
膜とにより保護膜が構成されている。
膜と、この絶縁膜上に設けられている窒化シリコン膜と
、この窒化シリコン膜上に設けられている酸化シリコン
膜とにより保護膜が構成されている。
また、第２の発明においては、配線の間の溝を埋めるよ
うに表面平坦化、用の絶縁膜を形成する工程と、前記絶
縁膜上に窒化シリコン膜を形成する工程と、前記窒化シ
リコン膜上に酸化シリコン膜を形成する工程とを具備し
、前記絶縁膜と前記窒化シリコン膜と前記酸化シリコン
膜とにより保護膜が構成される。
うに表面平坦化、用の絶縁膜を形成する工程と、前記絶
縁膜上に窒化シリコン膜を形成する工程と、前記窒化シ
リコン膜上に酸化シリコン膜を形成する工程とを具備し
、前記絶縁膜と前記窒化シリコン膜と前記酸化シリコン
膜とにより保護膜が構成される。
第１の発明の上記した手段によれば、保護膜が耐湿性を
有する窒化シリコン膜を有し、しかもこの窒化シリコン
膜は表面平坦化用の絶縁膜の上に設けられているために
配線間の溝のアスペクト比が大きい場合においてもその
膜厚及び膜質を均一とすることができるので、保護膜の
耐湿性の向上を図ることができる。
有する窒化シリコン膜を有し、しかもこの窒化シリコン
膜は表面平坦化用の絶縁膜の上に設けられているために
配線間の溝のアスペクト比が大きい場合においてもその
膜厚及び膜質を均一とすることができるので、保護膜の
耐湿性の向上を図ることができる。
また、第２の発明の上記した手段によれば、耐湿性を有
する窒化シリコン膜を形成し、しかも表面平坦化用の絶
縁膜の上にこの窒化シリコン膜を形成しているために配
線間の溝のアスペクト比が大きい場合においてもその膜
厚及び膜質を均一とすることができるので、耐湿性に優
れた保護膜を形成することができる。
する窒化シリコン膜を形成し、しかも表面平坦化用の絶
縁膜の上にこの窒化シリコン膜を形成しているために配
線間の溝のアスペクト比が大きい場合においてもその膜
厚及び膜質を均一とすることができるので、耐湿性に優
れた保護膜を形成することができる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
なお、実施例を説明するための企図において、同一機能
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
を有するものには同一符号を付け、その繰り返しの説明
は省略する。
第１図は、本発明の一実施例によるバイポーラＬＳＩの
要部を示す断面図である。
要部を示す断面図である。
第１図に示すように１本実施例によるバイポーラＬＳＩ
においては１例えばｐ型シリコンから成る半導体チップ
（半導体基板）１の表面に例えばｎ・型の埋め込み層２
が設けられ、この半導体チップ１上に例えばｎ型シリコ
ンのエピタキシャル層３が設けられている。このエピタ
キシャル層３の所定部分には例えばＳｉＯ□膜のような
フィールド絶＃Ｃ膜４が設けられ、これにより素子間分
離及び素子内の分離が行われている。このフィールド絶
縁膜４の下方には、例えばｐ゛型のチャネルストッパ領
域５が設けられている。また、このフィールド絶縁膜４
で囲まれた部分のエピタキシャル層３中には、例えばｐ
型の真性ベース領域６及び例えばｐ゛型のグラフトベー
ス領域７が設けられ、この真性ベース領域６中に例えば
ｎ１型のエミッタ領域８が設けられている。そして、こ
のエミッタ領域８と、前記真性ベース領域６と、この真
性ベース領域６の下方におけるエピタキシャルｒ：Ｊ３
及び埋め込み層２から成るコレクタ領域とにより、ｎｐ
ｎ型バイポーラトランジスタが構成さ九ている。また、
符号９は、埋め込み層２と接続されている例えばｎ゛型
のコレクタ取り出し領域である。符号１゜は、前記フィ
ールド絶縁膜４に連なって設けられている例えばｓｉｏ
、膜のような絶縁膜であって。
においては１例えばｐ型シリコンから成る半導体チップ
（半導体基板）１の表面に例えばｎ・型の埋め込み層２
が設けられ、この半導体チップ１上に例えばｎ型シリコ
ンのエピタキシャル層３が設けられている。このエピタ
キシャル層３の所定部分には例えばＳｉＯ□膜のような
フィールド絶＃Ｃ膜４が設けられ、これにより素子間分
離及び素子内の分離が行われている。このフィールド絶
縁膜４の下方には、例えばｐ゛型のチャネルストッパ領
域５が設けられている。また、このフィールド絶縁膜４
で囲まれた部分のエピタキシャル層３中には、例えばｐ
型の真性ベース領域６及び例えばｐ゛型のグラフトベー
ス領域７が設けられ、この真性ベース領域６中に例えば
ｎ１型のエミッタ領域８が設けられている。そして、こ
のエミッタ領域８と、前記真性ベース領域６と、この真
性ベース領域６の下方におけるエピタキシャルｒ：Ｊ３
及び埋め込み層２から成るコレクタ領域とにより、ｎｐ
ｎ型バイポーラトランジスタが構成さ九ている。また、
符号９は、埋め込み層２と接続されている例えばｎ゛型
のコレクタ取り出し領域である。符号１゜は、前記フィ
ールド絶縁膜４に連なって設けられている例えばｓｉｏ
、膜のような絶縁膜であって。
この絶縁膜１０には、前記グラフトベース領域７゜前記
エミッタ領域８及び前記コレクタ取り出し領域９に対応
してそれぞれ開口１０ａ〜１０ｃが設けられている。そ
して、この間口１０ａを通じて前記グラフトベース領域
７に多結晶シリコン膜から成るベース引き出し電極１１
が接続されているとともに、開口１０ｂを通じて前記エ
ミッタ領域８上に多結晶シリコンエミッタ電極１２が設
けられている。なお、符号１３．１４は１例えばＳｉｎ
、膜のような絶縁膜である。
エミッタ領域８及び前記コレクタ取り出し領域９に対応
してそれぞれ開口１０ａ〜１０ｃが設けられている。そ
して、この間口１０ａを通じて前記グラフトベース領域
７に多結晶シリコン膜から成るベース引き出し電極１１
が接続されているとともに、開口１０ｂを通じて前記エ
ミッタ領域８上に多結晶シリコンエミッタ電極１２が設
けられている。なお、符号１３．１４は１例えばＳｉｎ
、膜のような絶縁膜である。
符号１５ａ〜１５ｃは例えばアルミニウム膜から成る一
層目の配線であり、このうち配線１５ａは絶縁膜１４に
設けられた開口１４ａを通じてベース引き出し電極１１
に、配線１５ｂは開口１４ｂを通じて多結晶シリコンエ
ミッタ電極１２に、配線１５ｃは開口１４ｃ及び前記開
口１０ｃを通じてコレクタ取り出し領域９にそれぞれ接
続されている。また、符号１６は、例えばプラズマＣＶ
Ｄにより形成されたＳｉＮ膜とスピンオングラス（ＳＯ
Ｇ）膜とプラズマＣＶＤにより形成されたＳｉｎ膜とか
ら成る層間絶縁膜である。この眉間絶縁膜１６の上には
、例えばアルミニウム膜から成る二層目の配線１７が設
けられている。この配線１７は、前記層間絶縁膜１６に
設けられているスルーホール１６ａを通じて前記配線１
５ｃに接続されている。なお、このスルーホール１６ａ
は階段状の形状を有し、これによってこのスルーホール
１６ａにおける前記配線１７のステップカバレッジの向
上を図っている。符号１８は前記層間絶縁膜１６と同様
な層間絶縁膜である。この層間絶縁膜１８の上には１例
えばアルミニウム膜から成る三層目の配線１９ａ〜１９
ｃが設けられ、このうち配線１９ａは、前記層間絶縁膜
１８に設けられているスルーホール１８ａを通じて前記
配８１７に接続されている。
層目の配線であり、このうち配線１５ａは絶縁膜１４に
設けられた開口１４ａを通じてベース引き出し電極１１
に、配線１５ｂは開口１４ｂを通じて多結晶シリコンエ
ミッタ電極１２に、配線１５ｃは開口１４ｃ及び前記開
口１０ｃを通じてコレクタ取り出し領域９にそれぞれ接
続されている。また、符号１６は、例えばプラズマＣＶ
Ｄにより形成されたＳｉＮ膜とスピンオングラス（ＳＯ
Ｇ）膜とプラズマＣＶＤにより形成されたＳｉｎ膜とか
ら成る層間絶縁膜である。この眉間絶縁膜１６の上には
、例えばアルミニウム膜から成る二層目の配線１７が設
けられている。この配線１７は、前記層間絶縁膜１６に
設けられているスルーホール１６ａを通じて前記配線１
５ｃに接続されている。なお、このスルーホール１６ａ
は階段状の形状を有し、これによってこのスルーホール
１６ａにおける前記配線１７のステップカバレッジの向
上を図っている。符号１８は前記層間絶縁膜１６と同様
な層間絶縁膜である。この層間絶縁膜１８の上には１例
えばアルミニウム膜から成る三層目の配線１９ａ〜１９
ｃが設けられ、このうち配線１９ａは、前記層間絶縁膜
１８に設けられているスルーホール１８ａを通じて前記
配８１７に接続されている。
さらに、符号２０は前記層間絶縁膜１６．１８と同様な
眉間絶縁膜であり、この層間絶縁膜２０の上には、例え
ばアルミニウム膜から成る四層目の配線２１ａ〜２１ｃ
が設けられている。これらの配線２１ａ〜２１Ｃは、大
電流を流すことができるように下層の配線に比べて厚く
構成され、例えば２μｍの厚さを有する。また、これら
の配線２１ａ〜２１ｃの間の溝の幅は例えば２μｍであ
り、従ってこの溝のアスペクト比（溝の深さ／溝の幅）
は例えば１と大きな値である。
眉間絶縁膜であり、この層間絶縁膜２０の上には、例え
ばアルミニウム膜から成る四層目の配線２１ａ〜２１ｃ
が設けられている。これらの配線２１ａ〜２１Ｃは、大
電流を流すことができるように下層の配線に比べて厚く
構成され、例えば２μｍの厚さを有する。また、これら
の配線２１ａ〜２１ｃの間の溝の幅は例えば２μｍであ
り、従ってこの溝のアスペクト比（溝の深さ／溝の幅）
は例えば１と大きな値である。
符号２２は例えばＳｉｎ、膜のような表面平坦化用の絶
縁膜であり、例えばＳｉｎ、のバイアススパッタや、プ
ラズマＣＶＤとスパッタエツチングとの組み合わせによ
り形成されたものである。この絶縁膜２２によって前記
配線２１ａ〜２１ｃの間の溝は完全に埋められているた
め、この絶縁膜２２の表面はほぼ平坦となっている。な
お、この絶縁膜２２としては１例えば常圧ＣＶＤとスパ
ッタエツチングとの組み合わせにより形成されたＰ Ｓ
Ｇ （ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）［、Ｂ Ｓ Ｇ （ｂｏｒｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ）膜、Ｂ Ｐ Ｓ Ｇ （ｂｏｒｏ−ｐｈｏ
ｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜等のシリ
ケートガラス膜を用いることも可能である。この絶縁膜
２２の上には、例え゛ばプラズマＣＶＤにより形成され
たＳｉＮ膜２３が設けられている。
縁膜であり、例えばＳｉｎ、のバイアススパッタや、プ
ラズマＣＶＤとスパッタエツチングとの組み合わせによ
り形成されたものである。この絶縁膜２２によって前記
配線２１ａ〜２１ｃの間の溝は完全に埋められているた
め、この絶縁膜２２の表面はほぼ平坦となっている。な
お、この絶縁膜２２としては１例えば常圧ＣＶＤとスパ
ッタエツチングとの組み合わせにより形成されたＰ Ｓ
Ｇ （ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓ
ｓ）［、Ｂ Ｓ Ｇ （ｂｏｒｏ−ｓｉｌｉｃａｔｅ
ｇｌａｓｓ）膜、Ｂ Ｐ Ｓ Ｇ （ｂｏｒｏ−ｐｈｏ
ｓｐｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜等のシリ
ケートガラス膜を用いることも可能である。この絶縁膜
２２の上には、例え゛ばプラズマＣＶＤにより形成され
たＳｉＮ膜２３が設けられている。
周知のように、このＳｉＮ膜２３は耐湿性を有する。
この場合、前記絶縁１１１１２２の表面は前記配線２１
８〜２１ｃの間の溝の部分を含めて平坦であるので、こ
のＳｉＮ膜２３の表面も平坦となっている。このため。
８〜２１ｃの間の溝の部分を含めて平坦であるので、こ
のＳｉＮ膜２３の表面も平坦となっている。このため。
このＳｉＮ膜２３の膜厚及び膜質は均一であり、従って
従来に比べて後述の保護膜２５の耐質性の向上を図るこ
とができる。これによって、ＬＳＩのパッケージとして
非気密封止型のパッケージを用いることができる。この
５ｉＮｌ！！２３の上には、例えばプラズマＣＶＤによ
り形成されたＳｉＯ膜２膜上４けられている。そして、
前記絶縁膜２２と前記ＳｉＮ膜２３とこのＳｉＯ膜２膜
上４よりチップ保護用の保護膜２５が構成されている。
従来に比べて後述の保護膜２５の耐質性の向上を図るこ
とができる。これによって、ＬＳＩのパッケージとして
非気密封止型のパッケージを用いることができる。この
５ｉＮｌ！！２３の上には、例えばプラズマＣＶＤによ
り形成されたＳｉＯ膜２膜上４けられている。そして、
前記絶縁膜２２と前記ＳｉＮ膜２３とこのＳｉＯ膜２膜
上４よりチップ保護用の保護膜２５が構成されている。
この場合、前記ＳｉＣ膜２４は、この保護膜２５に対す
る後述のクロム（Ｃｒ）膜２６の接着性を確保するとと
もに、このＣｒ膜２６のドライエツチング時に前記Ｓｉ
Ｎ膜２３がエツチングされるのを防止する役割を果たす
。
る後述のクロム（Ｃｒ）膜２６の接着性を確保するとと
もに、このＣｒ膜２６のドライエツチング時に前記Ｓｉ
Ｎ膜２３がエツチングされるのを防止する役割を果たす
。
前記保護膜２５には開口２５ａが設けられ、この開口２
５ａを通じて前記配線２ｉｂ上に例えばＣｒ膜２６が設
けられている。そして、このＣｒ膜２６の上に例えば銅
（Ｃｕ）−すず（Ｓｎ）系金属間化合物層２７を介して
鉛（Ｐｂ）−Ｓｎ合金系のはんだバンプ２８が設けられ
ている。
５ａを通じて前記配線２ｉｂ上に例えばＣｒ膜２６が設
けられている。そして、このＣｒ膜２６の上に例えば銅
（Ｃｕ）−すず（Ｓｎ）系金属間化合物層２７を介して
鉛（Ｐｂ）−Ｓｎ合金系のはんだバンプ２８が設けられ
ている。
第２図は、第１図に示すバイポーラＬＳＩを封止したピ
ングリッドアレイ（ＰＧＡ）型パッケージを示す断面図
である。
ングリッドアレイ（ＰＧＡ）型パッケージを示す断面図
である。
第２図に示すように、このピングリッドアレイ型パッケ
ージにおいては、例えばムライト（３Ａ１２０、・２Ｓ
ｉＯｉ）から成るチップキャリア２９上に半導体チップ
１が前記はんだバンプ２８を用いて接続されている。ま
た、符号３０は、例えば炭化ケイ素（ＳｉＣ）から成る
キャップである。前記半導体チップ１の裏面（素子が形
成されていない面）は例えばはんだのろう材３１を介し
てこのキャップ３０と接触しており、これによって半導
体チップ１からこのキャップ３０への熱放散を効果的に
行うことができるようになっている。なお、このパッケ
ージをモジュール基板等に実装する場合には、前記キャ
ップ３０に放熱フィン（図示せず）を接触させ。
ージにおいては、例えばムライト（３Ａ１２０、・２Ｓ
ｉＯｉ）から成るチップキャリア２９上に半導体チップ
１が前記はんだバンプ２８を用いて接続されている。ま
た、符号３０は、例えば炭化ケイ素（ＳｉＣ）から成る
キャップである。前記半導体チップ１の裏面（素子が形
成されていない面）は例えばはんだのろう材３１を介し
てこのキャップ３０と接触しており、これによって半導
体チップ１からこのキャップ３０への熱放散を効果的に
行うことができるようになっている。なお、このパッケ
ージをモジュール基板等に実装する場合には、前記キャ
ップ３０に放熱フィン（図示せず）を接触させ。
これによってパッケージからの放熱を効果的に行うよう
になっている。また、符号３２は例えばエポキシ樹脂の
ような樹脂であり、この樹脂３２によって半導体チップ
１が封止されている。すなわち、このパッケージは、非
気密封止型のパッケージである。この場合、既述のよう
に保護膜２５の耐質性が優れているので、このように非
気密封止型のパッケージを用いることができ、これによ
ってパッケージの低価格化を図ることができる。なお、
符号３３は入出力ビンであり、これらの入出力ビン３３
は、チップキャリア２９に設けられた多層配線（図示せ
ず）により前記はんだバンプ２８に接続されている。
になっている。また、符号３２は例えばエポキシ樹脂の
ような樹脂であり、この樹脂３２によって半導体チップ
１が封止されている。すなわち、このパッケージは、非
気密封止型のパッケージである。この場合、既述のよう
に保護膜２５の耐質性が優れているので、このように非
気密封止型のパッケージを用いることができ、これによ
ってパッケージの低価格化を図ることができる。なお、
符号３３は入出力ビンであり、これらの入出力ビン３３
は、チップキャリア２９に設けられた多層配線（図示せ
ず）により前記はんだバンプ２８に接続されている。
次に、第１図に示すバイポーラＬＳＩの製造方法につい
て説明する。なお、層間絶縁膜２０を形成するまでの工
程の説明は省略する。
て説明する。なお、層間絶縁膜２０を形成するまでの工
程の説明は省略する。
第３図に示すように１層間絶ａ膜２０上に配線２１ａ〜
２１ｃを形成した後、例えばＳｉｎ、のバイアススパッ
タや、プラズマＣＶＤとスパッタエツチングとの組み合
わせにより例えばｓｉｏ、膜のような絶縁膜２２を形成
する。既述のように、この絶縁膜２２の表面はほぼ平坦
にすることができる。なお、配線２１ａ〜２１ａの間の
溝の深さ及び幅が例えばそれぞれ２μｍであるとすると
、Ｓｉｎ、のバイアススパッタを用いて絶縁膜２２を形
成する場合にはその膜厚が例えば３．５μｍ程度でほぼ
型埋な表面が得られ、プラズマＣＶＤとスパッタエツチ
ングとの組み合わせにより絶縁膜２２を形成する場合に
はその膜厚が例えば１．５μｍ程度でほぼ平坦な表面が
得られる。
２１ｃを形成した後、例えばＳｉｎ、のバイアススパッ
タや、プラズマＣＶＤとスパッタエツチングとの組み合
わせにより例えばｓｉｏ、膜のような絶縁膜２２を形成
する。既述のように、この絶縁膜２２の表面はほぼ平坦
にすることができる。なお、配線２１ａ〜２１ａの間の
溝の深さ及び幅が例えばそれぞれ２μｍであるとすると
、Ｓｉｎ、のバイアススパッタを用いて絶縁膜２２を形
成する場合にはその膜厚が例えば３．５μｍ程度でほぼ
型埋な表面が得られ、プラズマＣＶＤとスパッタエツチ
ングとの組み合わせにより絶縁膜２２を形成する場合に
はその膜厚が例えば１．５μｍ程度でほぼ平坦な表面が
得られる。
次に第４図に示すように１例えばプラズマｃｖＤにより
前記絶縁膜２２の上に例えば膜厚が５０００人のＳｉＮ
膜２膜製３成する。
前記絶縁膜２２の上に例えば膜厚が５０００人のＳｉＮ
膜２膜製３成する。
次に第５図に示すように１例えばプラズマｃｖＤにより
前記ＳｉＮ膜２３の上に例えば膜厚が１μｍのＳｉＯ膜
２膜製４成する。このようにして、耐湿性に優れた保護
膜２５が形成される。
前記ＳｉＮ膜２３の上に例えば膜厚が１μｍのＳｉＯ膜
２膜製４成する。このようにして、耐湿性に優れた保護
膜２５が形成される。
次に第６図に示すように、保護膜２５の所定部分をエツ
チング除去することにより開口２５ａを形成してこの部
分に配線２１ｂの表面を露出させ、この状態で例えば蒸
着により全面に例えば膜厚が２０００人のＣｒ膜２Ｇ１
例えば膜厚が５００人のＣｕ膜３４及び例えば膜厚が１
０００人の金（Ａｕ）膜３５を順次形成した後、これら
のＡｕ膜３５． Ｃｕ膜３４及びＣｒ膜２６をエツチン
グにより所定形状にパターンニングする。この場合、前
記Ａｕ膜３５は前記Ｃｕ膜３４の酸化を防止するための
ものであり、前記Ｃｕ膜３４ははんだバンプ２８の下地
との濡れ性を確保するためのものである。また、前記Ａ
ｕ膜３５及びＣｕ膜３４のエツチングは例えばウェット
エツチングにより行い、Ｃｒ膜２６のエツチングは例え
ばＣＦ４と０２との混合ガスを用いたドライエツチング
により行う。既述のように、このドライエツチングの際
には、前記ＳｉＯ改２４がエツチングストッパーとして
働くため、下層のＳｉＮ膜２膜製３ツチングされるのを
防止することができる。なお、前記Ａｕ膜３５． Ｃｕ
膜３４及びＣｒ膜２６は、通常、 Ｂ Ｌ Ｍ （Ｂａ
ｌｌ Ｌｉｍｉｔｉｎｇ Ｍｅｔａｌｉｚａｔｉｏｎ）
と呼ばれている。
チング除去することにより開口２５ａを形成してこの部
分に配線２１ｂの表面を露出させ、この状態で例えば蒸
着により全面に例えば膜厚が２０００人のＣｒ膜２Ｇ１
例えば膜厚が５００人のＣｕ膜３４及び例えば膜厚が１
０００人の金（Ａｕ）膜３５を順次形成した後、これら
のＡｕ膜３５． Ｃｕ膜３４及びＣｒ膜２６をエツチン
グにより所定形状にパターンニングする。この場合、前
記Ａｕ膜３５は前記Ｃｕ膜３４の酸化を防止するための
ものであり、前記Ｃｕ膜３４ははんだバンプ２８の下地
との濡れ性を確保するためのものである。また、前記Ａ
ｕ膜３５及びＣｕ膜３４のエツチングは例えばウェット
エツチングにより行い、Ｃｒ膜２６のエツチングは例え
ばＣＦ４と０２との混合ガスを用いたドライエツチング
により行う。既述のように、このドライエツチングの際
には、前記ＳｉＯ改２４がエツチングストッパーとして
働くため、下層のＳｉＮ膜２膜製３ツチングされるのを
防止することができる。なお、前記Ａｕ膜３５． Ｃｕ
膜３４及びＣｒ膜２６は、通常、 Ｂ Ｌ Ｍ （Ｂａ
ｌｌ Ｌｉｍｉｔｉｎｇ Ｍｅｔａｌｉｚａｔｉｏｎ）
と呼ばれている。
次に第７図に示すように、前記ＳｉＯ膜２膜上４上定形
状のレジストパターン３６を形成した後、例えば蒸着に
より全面にｐｂ膜３７及びＳｎ膜３８を順次形成するこ
とにより、前記Ａｕ膜３５、Ｃｕ膜３４及びＣｒ膜２６
をこれらのＰｂ［３７及びＳｎ膜３８により覆う、これ
らのＰｂ［３７及びＳｎ＠３８の膜厚は、後に形成され
るはんだバンプ２８中のＳｎ含有率が所要の値になるよ
うに選択される。
状のレジストパターン３６を形成した後、例えば蒸着に
より全面にｐｂ膜３７及びＳｎ膜３８を順次形成するこ
とにより、前記Ａｕ膜３５、Ｃｕ膜３４及びＣｒ膜２６
をこれらのＰｂ［３７及びＳｎ膜３８により覆う、これ
らのＰｂ［３７及びＳｎ＠３８の膜厚は、後に形成され
るはんだバンプ２８中のＳｎ含有率が所要の値になるよ
うに選択される。
次に、前記レジストパターン３６をその上に形成された
ｐｂ膜３７及びＳｎ膜３８とともに除去（いわゆるリフ
トオフ）した後、所定の温度で熱処理を行う。
ｐｂ膜３７及びＳｎ膜３８とともに除去（いわゆるリフ
トオフ）した後、所定の温度で熱処理を行う。
これにより前記ｐｂ膜３７及びＳｎ膜３８が合金化して
。
。
第１図に示すように、はぼ球状のＰｂ−Ｓｎ合金系のは
んだバンプ２８が形成される。この合金化の際には、Ｓ
ｎ膜３８中のＳｎが前記Ｃｕ膜膜種４中Ｃｕと合金化す
ることにより、このはんだバンプ２８と前記Ｃｒ膜２６
との間にＣｕ−５ｎ系金属間化合物層２７が形成される
。
んだバンプ２８が形成される。この合金化の際には、Ｓ
ｎ膜３８中のＳｎが前記Ｃｕ膜膜種４中Ｃｕと合金化す
ることにより、このはんだバンプ２８と前記Ｃｒ膜２６
との間にＣｕ−５ｎ系金属間化合物層２７が形成される
。
なお、実際には、このはんだバンプ２８中には、前記Ａ
ｕ膜３５からのＡｕも含まれている。
ｕ膜３５からのＡｕも含まれている。
以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
例えば、上述の実施例においては、半導体チップ１とチ
ップキャリア２９との接続にはんだバンプ２８を用いた
場合について説明したが１例えば複数の半導体チップ１
同士の接続にこのはんだバンプ２８を用いてもよい、ま
た１本発明は、バンプにより接続を行う各種半導体集積
回路装置に適用することができる。
ップキャリア２９との接続にはんだバンプ２８を用いた
場合について説明したが１例えば複数の半導体チップ１
同士の接続にこのはんだバンプ２８を用いてもよい、ま
た１本発明は、バンプにより接続を行う各種半導体集積
回路装置に適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、第１の発明によれば、保護膜の耐湿性の向上
を図ることができる。
を図ることができる。
また、第２の発明によれば、耐湿性に優れた保護膜を形
成することができる。
成することができる。
第１図は、本発明の一実施例によるバイポーラＬＳＩの
要部を示す断面図、 第２図は、第１図に示すバイポーラＬＳＩを封止したピ
ングリッドアレイ型パッケージを示す断面図、 第３図〜第７図は、第１図に示すバイポーラＬＳＩの製
造方法を工程順に説明するための断面図である。 図中、１・・・半導体チップ、６・・・真性ベース領域
。 ８・・・エミッタ領域、１６．１８．２０・・・層間絶
縁膜、２１ａ〜２１ｃ・・・配線、２２・・・絶縁膜（
表面平坦化用の絶ｍａ）、２３・＝ＳｉＮ膜、２４・・
・Ｓｉｏ膜、２５−・・保護膜。 ２６・・・Ｃｒ膜、２７・・・金属間化合物層、２８・
・・はんだバンブ、２９・・・チップキャリア、３２・
・・樹脂、３４・・・Ｃｕ膜、３５−Ａｕ膜、３７・Ｐ
ｂ膜、 ３Ｂ−３ｎ！！ｉである。
要部を示す断面図、 第２図は、第１図に示すバイポーラＬＳＩを封止したピ
ングリッドアレイ型パッケージを示す断面図、 第３図〜第７図は、第１図に示すバイポーラＬＳＩの製
造方法を工程順に説明するための断面図である。 図中、１・・・半導体チップ、６・・・真性ベース領域
。 ８・・・エミッタ領域、１６．１８．２０・・・層間絶
縁膜、２１ａ〜２１ｃ・・・配線、２２・・・絶縁膜（
表面平坦化用の絶ｍａ）、２３・＝ＳｉＮ膜、２４・・
・Ｓｉｏ膜、２５−・・保護膜。 ２６・・・Ｃｒ膜、２７・・・金属間化合物層、２８・
・・はんだバンブ、２９・・・チップキャリア、３２・
・・樹脂、３４・・・Ｃｕ膜、３５−Ａｕ膜、３７・Ｐ
ｂ膜、 ３Ｂ−３ｎ！！ｉである。
Claims (1)
- 【特許請求の範囲】 １、保護膜に設けられる開口を通じて配線にバンプが設
けられる半導体集積回路装置であって、表面平坦化用の
絶縁膜と、この絶縁膜上に設けられている窒化シリコン
膜と、この窒化シリコン膜上に設けられている酸化シリ
コン膜とにより前記保護膜が構成されていることを特徴
とする半導体集積回路装置。 ２、前記絶縁膜がバイアススパッタにより形成された酸
化シリコン膜であることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 ３、前記絶縁膜がプラズマＣＶＤとスパッタエッチング
との組み合わせにより形成された酸化シリコン膜である
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。 ４、前記窒化シリコン膜がプラズマＣＶＤにより形成さ
れた窒化シリコン膜であることを特徴とする特許請求の
範囲第１項〜第３項のいずれか一項記載の半導体集積回
路装置。 ５、前記半導体集積回路装置のパッケージが非気密封止
型のパッケージであることを特徴とする特許請求の範囲
第１項〜第４項のいずれか一項記載の半導体集積回路装
置。 ６、前記パッケージがピングリッドアレイ型のパッケー
ジであることを特徴とする特許請求の範囲第５項記載の
半導体集積回路装置。 ７、前記半導体集積回路装置がバイポーラＬＳＩである
ことを特徴とする特許請求の範囲第１項〜第６項のいず
れか一項記載の半導体集積回路装置。 ８、保護膜に設けられる開口を通じて配線にバンプが設
けられる半導体集積回路装置の製造方法であって、前記
配線の間の溝を埋めるように表面平坦化用の絶縁膜を形
成する工程と、前記絶縁膜上に窒化シリコン膜を形成す
る工程と、前記窒化シリコン膜上に酸化シリコン膜を形
成する工程とを具備し、前記絶縁膜と前記窒化シリコン
膜と前記酸化シリコン膜とにより前記保護膜が構成され
ることを特徴とする半導体集積回路装置の製造方法。 ９、前記絶縁膜が酸化シリコン膜であり、この酸化シリ
コン膜をバイアススパッタにより形成するようにしたこ
とを特徴とする特許請求の範囲第８項記載の半導体集積
回路装置の製造方法。 １０、前記絶縁膜が酸化シリコン膜であり、この酸化シ
リコン膜をプラズマＣＶＤとスパッタエッチングとの組
み合わせにより形成するようにしたことを特徴とする特
許請求の範囲第８項記載の半導体集積回路装置の製造方
法。 １１、前記窒化シリコン膜をプラズマＣＶＤにより形成
するようにしたことを特徴とする特許請求の範囲第８項
〜第１０項のいずれか一項記載の半導体集積回路装置の
製造方法。１２、前記半導体集積回路装置のパッケージ
が非気密封止型のパッケージであることを特徴とする特
許請求の範囲第８項〜第１１項のいずれか一項記載の半
導体集積回路装置の製造方法。 １３、前記パッケージがピングリッドアレイ型のパッケ
ージであることを特徴とする特許請求の範囲第１３項記
載の半導体集積回路装置の製造方法。 １４、前記半導体集積回路装置がバイポーラＬＳＩであ
ることを特徴とする特許請求の範囲第８項〜第１３項の
いずれか一項記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62156346A JPS63318742A (ja) | 1987-06-22 | 1987-06-22 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62156346A JPS63318742A (ja) | 1987-06-22 | 1987-06-22 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63318742A true JPS63318742A (ja) | 1988-12-27 |
Family
ID=15625752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62156346A Pending JPS63318742A (ja) | 1987-06-22 | 1987-06-22 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63318742A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0376223A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | プラズマｃｖｄ膜の形成方法及びその処理装置 |
| US5046161A (en) * | 1988-02-23 | 1991-09-03 | Nec Corporation | Flip chip type semiconductor device |
| US5849632A (en) * | 1991-08-30 | 1998-12-15 | Micron Technology, Inc. | Method of passivating semiconductor wafers |
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| JP2006179663A (ja) * | 2004-12-22 | 2006-07-06 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、及び半導体パッケージ |
| US9196580B2 (en) | 2006-11-28 | 2015-11-24 | Lapis Seminconductor Co., Ltd. | Semiconductor device and semiconductor package containing the same |
-
1987
- 1987-06-22 JP JP62156346A patent/JPS63318742A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5046161A (en) * | 1988-02-23 | 1991-09-03 | Nec Corporation | Flip chip type semiconductor device |
| JPH0376223A (ja) * | 1989-08-18 | 1991-04-02 | Mitsubishi Electric Corp | プラズマｃｖｄ膜の形成方法及びその処理装置 |
| US5849632A (en) * | 1991-08-30 | 1998-12-15 | Micron Technology, Inc. | Method of passivating semiconductor wafers |
| US6818539B1 (en) | 1999-06-30 | 2004-11-16 | Seiko Epson Corporation | Semiconductor devices and methods of fabricating the same |
| US7285863B2 (en) | 1999-06-30 | 2007-10-23 | Seiko Epson Corporation | Pad structures including insulating layers having a tapered surface |
| JP2006179663A (ja) * | 2004-12-22 | 2006-07-06 | Seiko Epson Corp | 半導体装置、半導体装置の製造方法、及び半導体パッケージ |
| US9196580B2 (en) | 2006-11-28 | 2015-11-24 | Lapis Seminconductor Co., Ltd. | Semiconductor device and semiconductor package containing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100342897B1 (ko) | 반도체 디바이스 및 그 제조 방법 | |
| US6380048B1 (en) | Die paddle enhancement for exposed pad in semiconductor packaging | |
| US7595222B2 (en) | Semiconductor device and manufacturing method thereof | |
| US4970574A (en) | Electromigrationproof structure for multilayer wiring on a semiconductor device | |
| US6656758B1 (en) | Method of manufacturing a chip size package | |
| JP2001176899A (ja) | 半導体装置の製造方法 | |
| US5403777A (en) | Semiconductor bond pad structure and method | |
| KR870000350B1 (ko) | 다측 배선(多重配線)구조를 가진 전자장치(電子裝置) | |
| JP2919488B2 (ja) | 半導体集積回路装置 | |
| US20090115036A1 (en) | Semiconductor chip package having metal bump and method of fabricating same | |
| JPS63318742A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH01202841A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH01258457A (ja) | 半導体集積回路の実装構造およびその製造方法 | |
| KR100412133B1 (ko) | 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법 | |
| US20020009870A1 (en) | Semiconductor device having a nonpeeling electrode pad portion | |
| JP3249162B2 (ja) | マルチチップモジュール | |
| JP2757780B2 (ja) | 半導体装置 | |
| JPS63308924A (ja) | 半導体装置 | |
| JPH06302605A (ja) | 半導体装置 | |
| JP2727605B2 (ja) | 半導体装置及びその製造方法 | |
| US20030151132A1 (en) | Microelectronic die providing improved heat dissipation, and method of packaging same | |
| JP3166852B2 (ja) | ボンディングパッド構造及びその製造方法 | |
| JPH07249627A (ja) | 半導体集積回路装置の製造方法および半導体集積回路装置 | |
| JPH01194336A (ja) | 半導体装置およびその製造方法 | |
| JPS59161842A (ja) | 接合電極およびその形成方法 |