JPS6333185B2 - - Google Patents
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- Publication number
- JPS6333185B2 JPS6333185B2 JP58157374A JP15737483A JPS6333185B2 JP S6333185 B2 JPS6333185 B2 JP S6333185B2 JP 58157374 A JP58157374 A JP 58157374A JP 15737483 A JP15737483 A JP 15737483A JP S6333185 B2 JPS6333185 B2 JP S6333185B2
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- JP
- Japan
- Prior art keywords
- data
- input
- transfer
- data buffer
- output
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、主記憶装置と入出力装置間のデータ
転送を制御するチヤネル装置におけるデータバツ
フアの制御方式に関する。
転送を制御するチヤネル装置におけるデータバツ
フアの制御方式に関する。
(b) 技術の背景
最近のデータ処理装置の大型化、高速化に伴つ
て、入出力装置のデータ転送速度も高速化しつつ
あ。一方、マルチプレクサチヤネルにおいては、
従来どおりの低速度の入出力装置を制御する必要
がある。従つて、複数のチヤネル装置を有するデ
ータ処理システムにおいては、該高速の入出力装
置のオーバランを避ける為に、該高速入出力装置
を接続しているチヤネル装置の優先度を上げる
と、優先度の低いチヤネル装置に接続されている
入出力装置に対するサービスができなくなる問題
がでてくることになる。
て、入出力装置のデータ転送速度も高速化しつつ
あ。一方、マルチプレクサチヤネルにおいては、
従来どおりの低速度の入出力装置を制御する必要
がある。従つて、複数のチヤネル装置を有するデ
ータ処理システムにおいては、該高速の入出力装
置のオーバランを避ける為に、該高速入出力装置
を接続しているチヤネル装置の優先度を上げる
と、優先度の低いチヤネル装置に接続されている
入出力装置に対するサービスができなくなる問題
がでてくることになる。
又、チヤネル装置内に設けられているデータバ
ツフアは余り大きくすると、不経済になる恐れが
あるので、接続される入出力装置のデータ転送能
力に合わせて、最適な大きさにする必要がある。
ツフアは余り大きくすると、不経済になる恐れが
あるので、接続される入出力装置のデータ転送能
力に合わせて、最適な大きさにする必要がある。
更に、チヤネル装置は、接続される入出力装置
に合わせて専用化する考え方もあるが、入出力装
置の種類が多くなり、チヤネル装置の数も多くな
つてくると、実用的でなくなるので、同じ構成の
チヤネル装置を共通化して、該チヤネル装置に接
続される入出力装置の種別に合わせて、外部より
適当な制御データ値を与えて、上記データバツフ
アを制御する方式が考えられるようになつた。
に合わせて専用化する考え方もあるが、入出力装
置の種類が多くなり、チヤネル装置の数も多くな
つてくると、実用的でなくなるので、同じ構成の
チヤネル装置を共通化して、該チヤネル装置に接
続される入出力装置の種別に合わせて、外部より
適当な制御データ値を与えて、上記データバツフ
アを制御する方式が考えられるようになつた。
本発明は、こうしたチヤネル装置における。上
記一定容量のデータバツフアの制御方式に関係し
ている。
記一定容量のデータバツフアの制御方式に関係し
ている。
(c) 従来技術と問題点
従来の一般的なデータ処理システムを第１図に
示す。この図において、１は中央処理装置（以下
CPUという）、２は主記憶装置（MM）、３はチ
ヤネル装置（CH＃０〜CH＃Ｎ）、４はシステム
バスである。
示す。この図において、１は中央処理装置（以下
CPUという）、２は主記憶装置（MM）、３はチ
ヤネル装置（CH＃０〜CH＃Ｎ）、４はシステム
バスである。
このデータ処理システムにおいては、複数のチ
ヤネル装置がシステムバス４に接続される。
ヤネル装置がシステムバス４に接続される。
該複数のチヤネル装置は、機番の若い順に、シ
ステムバス４を使用する優先順位が高く設定さ
れ、高速のデータ転送を必要とする入出力装置
は、オーバランを避ける為に、優先順位の高いチ
ヤネル装置に接続される。
ステムバス４を使用する優先順位が高く設定さ
れ、高速のデータ転送を必要とする入出力装置
は、オーバランを避ける為に、優先順位の高いチ
ヤネル装置に接続される。
又、チヤネル装置内にも、該入出力装置の高速
データ転送に対処する為に、大容量のデータバツ
フアを設けている。
データ転送に対処する為に、大容量のデータバツ
フアを設けている。
このようなデータ処理システムにおいて、チヤ
ネル装置（CH＃０）３に接続される入出力装置
に対して、ライト命令が発行された場合、チヤネ
ル装置（CH＃０）３はデータバツフアにライト
データを満杯にする為、一定期間連続して主記憶
装置（MM）２をアクセスするように動作する。
ネル装置（CH＃０）３に接続される入出力装置
に対して、ライト命令が発行された場合、チヤネ
ル装置（CH＃０）３はデータバツフアにライト
データを満杯にする為、一定期間連続して主記憶
装置（MM）２をアクセスするように動作する。
このような状態においては、優先順位の低い機
番のチヤネル装置（CH＃Ｎ）３は、メモリアク
セスを要求しても、該要求が受け付けられない状
態が続き、該アルコール装置（CH＃Ｎ）３に接
続された入出力装置に対して、サービスができな
いというアンバランスな状態が発生するという問
題があつた。
番のチヤネル装置（CH＃Ｎ）３は、メモリアク
セスを要求しても、該要求が受け付けられない状
態が続き、該アルコール装置（CH＃Ｎ）３に接
続された入出力装置に対して、サービスができな
いというアンバランスな状態が発生するという問
題があつた。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、データ処理シ
ステムに接続されている全チヤネル装置が、主記
憶装置にたいするメモリアクセスをバランス良く
アクセスできる方法を提供することを目的とする
ものである。
ステムに接続されている全チヤネル装置が、主記
憶装置にたいするメモリアクセスをバランス良く
アクセスできる方法を提供することを目的とする
ものである。
(e) 発明の構成
そしてこの目的は、本発明によれば、主記憶装
置と入出力装置のデータ転送を制御するチヤネル
装置であつて、データバツフアと、該データバツ
フアと入出力装置間のデータ転送時に該データバ
ツフアをアクセスするアドレスを生成する入出力
転送アドレスレジスタと、該データバツフアと主
記憶装置間のデータ転送時にデータバツフアをア
クセスするアドレスを生成する主記憶転送アドレ
スレジスタとを有するチヤネル装置において、上
記入出力転送アドレスレジスタの値と主記憶転送
アドレスレジスタの値との差により、上記データ
バツフアに格納されているデータ量を検出する第
１の手段と、該チヤネル装置が制御する入出力装
置の転送能力を指示するデータ値を設定する第２
の手段とを設け、第１の手段で得た上記データバ
ツフアに格納されているデータバツフア量と、第
２の手段で得たデータ値によつて、メモリ制御部
に対する転送メモリアクセス要求信号を生起する
方法を提供することによつて達成され、データ処
理システムに接続されている総てのチヤネル装置
がバランス良く、主記憶装置に対してメモリアク
セスができる利点がある。
置と入出力装置のデータ転送を制御するチヤネル
装置であつて、データバツフアと、該データバツ
フアと入出力装置間のデータ転送時に該データバ
ツフアをアクセスするアドレスを生成する入出力
転送アドレスレジスタと、該データバツフアと主
記憶装置間のデータ転送時にデータバツフアをア
クセスするアドレスを生成する主記憶転送アドレ
スレジスタとを有するチヤネル装置において、上
記入出力転送アドレスレジスタの値と主記憶転送
アドレスレジスタの値との差により、上記データ
バツフアに格納されているデータ量を検出する第
１の手段と、該チヤネル装置が制御する入出力装
置の転送能力を指示するデータ値を設定する第２
の手段とを設け、第１の手段で得た上記データバ
ツフアに格納されているデータバツフア量と、第
２の手段で得たデータ値によつて、メモリ制御部
に対する転送メモリアクセス要求信号を生起する
方法を提供することによつて達成され、データ処
理システムに接続されている総てのチヤネル装置
がバランス良く、主記憶装置に対してメモリアク
セスができる利点がある。
(f) 発明の実施例
以下本発明の実施例を、第１図を参照しながら
図面によつて詳述する。第２図が本発明を実施し
たチヤネル装置の、本発明に関連する部分をブロ
ツク図で示した図であつて、３，４は第１図で説
明したものと同じものである。そして、３１はデ
ータバツフア、３２は入出力転送アドレスレジス
タ（IOAR）で、データバツフアと入出力装置間
でデータ転送を行う時に、アクセスするデータバ
ツフアのアドレスを与えるレジスタである。３３
は主記憶転送アドレスレジスタ（MSAR）で、
主記憶装置とデータバツフア間でデータ転送を行
う時に、アクセスするデータバツフアのアドレス
を与えるレジスタである。３４はCPUインタフ
エースレジスタ、３５は入出力インタフエースレ
ジスタ、３６，３７が本発明の実施に必要な機能
ブロツクであつて、３６はデータバツフア３１に
格納されているデータ量を計算し、入出力転送パ
ラメータ３７に従つて、主記憶装置からのデータ
転送要求、或いは主記憶装置へのデータ転送要求
を示す。メモリアクセス要求信号３８のメモリ制
御部（図示せず）への送出制御を行うバツフア量
計算回路。５は入出力装置（Ｉ／Ｏ）である。
図面によつて詳述する。第２図が本発明を実施し
たチヤネル装置の、本発明に関連する部分をブロ
ツク図で示した図であつて、３，４は第１図で説
明したものと同じものである。そして、３１はデ
ータバツフア、３２は入出力転送アドレスレジス
タ（IOAR）で、データバツフアと入出力装置間
でデータ転送を行う時に、アクセスするデータバ
ツフアのアドレスを与えるレジスタである。３３
は主記憶転送アドレスレジスタ（MSAR）で、
主記憶装置とデータバツフア間でデータ転送を行
う時に、アクセスするデータバツフアのアドレス
を与えるレジスタである。３４はCPUインタフ
エースレジスタ、３５は入出力インタフエースレ
ジスタ、３６，３７が本発明の実施に必要な機能
ブロツクであつて、３６はデータバツフア３１に
格納されているデータ量を計算し、入出力転送パ
ラメータ３７に従つて、主記憶装置からのデータ
転送要求、或いは主記憶装置へのデータ転送要求
を示す。メモリアクセス要求信号３８のメモリ制
御部（図示せず）への送出制御を行うバツフア量
計算回路。５は入出力装置（Ｉ／Ｏ）である。
先ず、中央処理装置（CPU）１において、入
出力装置（Ｉ／Ｏ）５に対する入出力命令が実行
され、チヤネル装置（CH）３において、ライト
コマンドが実行されると、メモリアクセス要求信
号３８を前記メモリ制御部に送出して、主記憶装
置（MM）２よりライトデータをフエツチし、シ
ステムバス４を経由して、CPUインタフエース
レジスタ３４にセツトする。
出力装置（Ｉ／Ｏ）５に対する入出力命令が実行
され、チヤネル装置（CH）３において、ライト
コマンドが実行されると、メモリアクセス要求信
号３８を前記メモリ制御部に送出して、主記憶装
置（MM）２よりライトデータをフエツチし、シ
ステムバス４を経由して、CPUインタフエース
レジスタ３４にセツトする。
次に、CPUインタフエースレジスタ３４より、
該ライトデータをデータバツフア３１にセツトす
る時のデータバツフアアドレスとして、主記憶転
送アドレスレジスタ（MSAR）３３が使用され
る。主記憶転送アドレスレジスタ（以下MSAR
という）３８は、ライトデータの転送に先だつて
初期設定され、該データバツフア３１にデータが
セツトされる毎に更新される。
該ライトデータをデータバツフア３１にセツトす
る時のデータバツフアアドレスとして、主記憶転
送アドレスレジスタ（MSAR）３３が使用され
る。主記憶転送アドレスレジスタ（以下MSAR
という）３８は、ライトデータの転送に先だつて
初期設定され、該データバツフア３１にデータが
セツトされる毎に更新される。
一方、入出力装置（Ｉ／Ｏ）５からのメモリア
クセス要求信号に対して、チヤネル装置（CH）
３はデータバツフア３１から、入出力転送アドレ
スレジスタ（IOAR）３２が指定するデータバツ
フア３１上のデータを、入出力インタフエースレ
ジスタ３５に送出する。入出力転送アドレスレジ
スタ（以下IOARという）３２も、入出力装置
（Ｉ／Ｏ）へのデータ転送に先だつて初期設定さ
れ、データバツフア３１から入出力インタフエー
スレジスタ３５にデータがセツトされる毎に、更
新される。
クセス要求信号に対して、チヤネル装置（CH）
３はデータバツフア３１から、入出力転送アドレ
スレジスタ（IOAR）３２が指定するデータバツ
フア３１上のデータを、入出力インタフエースレ
ジスタ３５に送出する。入出力転送アドレスレジ
スタ（以下IOARという）３２も、入出力装置
（Ｉ／Ｏ）へのデータ転送に先だつて初期設定さ
れ、データバツフア３１から入出力インタフエー
スレジスタ３５にデータがセツトされる毎に、更
新される。
以上、説明したライトデータの転送動作におい
て、メモリアクセス要求信号３８を生起させる論
理機構が、本発明に関係しており、あるチヤネル
装置（CH）３からのメモリアクセスを、他のチ
ヤネル装置（CH）３とバランス良く行うもので
あり、バツフア量計算回路３６及び入出力転送パ
ラメータ３７が、その論理回路である。
て、メモリアクセス要求信号３８を生起させる論
理機構が、本発明に関係しており、あるチヤネル
装置（CH）３からのメモリアクセスを、他のチ
ヤネル装置（CH）３とバランス良く行うもので
あり、バツフア量計算回路３６及び入出力転送パ
ラメータ３７が、その論理回路である。
本発明においては、上記MSAR３３の値と、
IOAR３２の値との差により、データバツフア３
１に格納されているデータ量を検出し、更に該チ
ヤネル装置（CH）３が制御する入出力装置
（Ｉ／Ｏ）５の入出力装置パラメータ３７から出
力される当該入出力装置の転送能力を指示するデ
ータ値（具体的には、少なくとも該入出力装置が
オーバランしない最低データ量と、これ以上はバ
ツフアリングしても、該入出力装置にとつては、
バツフアリングの効果がなく、無駄になるという
上限のデータ量）を見て、メモリアクセス要求信
号３８を生起させるように制御される。
IOAR３２の値との差により、データバツフア３
１に格納されているデータ量を検出し、更に該チ
ヤネル装置（CH）３が制御する入出力装置
（Ｉ／Ｏ）５の入出力装置パラメータ３７から出
力される当該入出力装置の転送能力を指示するデ
ータ値（具体的には、少なくとも該入出力装置が
オーバランしない最低データ量と、これ以上はバ
ツフアリングしても、該入出力装置にとつては、
バツフアリングの効果がなく、無駄になるという
上限のデータ量）を見て、メモリアクセス要求信
号３８を生起させるように制御される。
上記、入出力転送パラメータ３７から出力され
る当該入出力装置の転送能力を指示するデータ値
は、該チヤネル装置（CH）３において、データ
バツフア３１に対する制御信号であり、現在該チ
ヤネル装置（CH）３が制御している入出力装置
（Ｉ／Ｏ）５の特性を反映しているものであり、
メモリアクセス要求信号３８の生起条件となるも
のである。
る当該入出力装置の転送能力を指示するデータ値
は、該チヤネル装置（CH）３において、データ
バツフア３１に対する制御信号であり、現在該チ
ヤネル装置（CH）３が制御している入出力装置
（Ｉ／Ｏ）５の特性を反映しているものであり、
メモリアクセス要求信号３８の生起条件となるも
のである。
この入出力転送パラメータ３７から出力される
データは、ハードウエア或いはマイクロプログラ
ム等により、又は外部（例えば、サービスプロセ
ツサー）より、制御対象の入出力装置の特性に合
わせて、設定可能である。
データは、ハードウエア或いはマイクロプログラ
ム等により、又は外部（例えば、サービスプロセ
ツサー）より、制御対象の入出力装置の特性に合
わせて、設定可能である。
本発明を実施することにより、優先順位の最高
位のチヤネル装置において、最小限必要なライト
データをデータバツフア３１に格納する迄は、高
速にメモリアクセス（即ち、メモリアクセス要求
信号３８を送出する）を繰り返すが、一定量のラ
イトデータ（これが、前記の入出力装置の転送能
力を指示するデータ値に関係する）がデータバツ
フア３１に格納された後は、メモリアクセスの頻
度を落とすことにより、次位の優先順位のチヤネ
ル装置（CH）３にシステムバス４を開放するこ
とができる。
位のチヤネル装置において、最小限必要なライト
データをデータバツフア３１に格納する迄は、高
速にメモリアクセス（即ち、メモリアクセス要求
信号３８を送出する）を繰り返すが、一定量のラ
イトデータ（これが、前記の入出力装置の転送能
力を指示するデータ値に関係する）がデータバツ
フア３１に格納された後は、メモリアクセスの頻
度を落とすことにより、次位の優先順位のチヤネ
ル装置（CH）３にシステムバス４を開放するこ
とができる。
入出力装置（Ｉ／Ｏ）５から転送データをリー
ドする場合においても、上記と同じようにして、
バツフア量計算回路３６でデータバツフア３１に
格納されているリードデータ量と、入出力転送パ
ラメータ３７からの出力データによつて、データ
バツフア３１からの主記憶装置（MM）２に対す
るデータ転送する為のメモリアクセス要求信号３
８を制御するが、この場合は入出力装置（Ｉ／
Ｏ）５がオーバランしないようにする為に、なる
べく早くデータバツフア３１空にするように（具
体的には、あるデータ量以上にリードデータがバ
ツフアリングされないように）適度なメモリアク
セスを行うように制御されるのである。
ドする場合においても、上記と同じようにして、
バツフア量計算回路３６でデータバツフア３１に
格納されているリードデータ量と、入出力転送パ
ラメータ３７からの出力データによつて、データ
バツフア３１からの主記憶装置（MM）２に対す
るデータ転送する為のメモリアクセス要求信号３
８を制御するが、この場合は入出力装置（Ｉ／
Ｏ）５がオーバランしないようにする為に、なる
べく早くデータバツフア３１空にするように（具
体的には、あるデータ量以上にリードデータがバ
ツフアリングされないように）適度なメモリアク
セスを行うように制御されるのである。
(g) 発明の効果
以上、詳細に説明したように、本発明データバ
ツフア制御方式は、複数のチヤネル装置を有し、
チヤネル装置機番によつて優先順位が設定される
データ処理システムにおいて、データバツフアに
格納されているデータ量（リードデータ、ランデ
ータ）と入出力装置の転送能力を指示するデータ
値によつて、優先順位の高いチヤネル装置でのメ
モリアクセス頻度を調整するように制御されるの
で、総てのチヤネル装置からのメモリアクセスが
バランス良くアクセスできる効果がある。
ツフア制御方式は、複数のチヤネル装置を有し、
チヤネル装置機番によつて優先順位が設定される
データ処理システムにおいて、データバツフアに
格納されているデータ量（リードデータ、ランデ
ータ）と入出力装置の転送能力を指示するデータ
値によつて、優先順位の高いチヤネル装置でのメ
モリアクセス頻度を調整するように制御されるの
で、総てのチヤネル装置からのメモリアクセスが
バランス良くアクセスできる効果がある。
第１図は従来の一般的なデータ処理システムを
ブロツク図で示した図、第２図は本発明を実施し
たチヤネル装置の本発明に関連する部分をブロツ
ク図で示した図である。 図面において、１は中央処理装置（CPU）、２
は主記憶装置（MM）、３はチヤネル装置
（CH）、４はシステムバス、５は入出力装置
（Ｉ／Ｏ）、３１はデータバツフア、３２は入出力
転送アドレスレジスタ（IOAR）、３３は主記憶
転送アドレスレジスタ（MSAR）、３４はCPUイ
ンタフエースレジスタ、３５は入出力インタフエ
ースレジスタ、３６はバツフア量計算回路、３７
は入出力転送パラメータ、３８はメモリアクセス
要求信号、をそれぞれ示す。
ブロツク図で示した図、第２図は本発明を実施し
たチヤネル装置の本発明に関連する部分をブロツ
ク図で示した図である。 図面において、１は中央処理装置（CPU）、２
は主記憶装置（MM）、３はチヤネル装置
（CH）、４はシステムバス、５は入出力装置
（Ｉ／Ｏ）、３１はデータバツフア、３２は入出力
転送アドレスレジスタ（IOAR）、３３は主記憶
転送アドレスレジスタ（MSAR）、３４はCPUイ
ンタフエースレジスタ、３５は入出力インタフエ
ースレジスタ、３６はバツフア量計算回路、３７
は入出力転送パラメータ、３８はメモリアクセス
要求信号、をそれぞれ示す。
Claims (1)
- １ 主記憶装置と入出力装置間のデータ転送を制
御するチヤネル装置であつて、データバツフア
と、該データバツフアと入出力装置間のデータ転
送時に該データバツフアをアクセスするアドレス
を生成する入出力転送アドレスレジスタと、該デ
ータバツフアと主記憶装置間のデータ転送時にデ
ータバツフアをアクセスするアドレスを生成する
主記憶転送アドレスレジスタとを有するチヤネル
装置において、上記入出力転送アドレスレジスタ
の値と主記憶転送アドレスレジスタの値との差に
より、上記データバツフアに格納されているデー
タ量を検出する第１の手段と、該チヤネル装置が
制御する入出力装置の転送能力を指示するデータ
値を設定する第２の手段とを設け、第１の手段で
得た上記データバツフアに格納されているデータ
バツフア量と、第２の手段で得たデータ値によつ
て、メモリ制御部に対するメモリアクセス要求信
号を生起することを特徴とするデータバツフア制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15737483A JPS6049458A (ja) | 1983-08-29 | 1983-08-29 | デ−タバッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15737483A JPS6049458A (ja) | 1983-08-29 | 1983-08-29 | デ−タバッファ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6049458A JPS6049458A (ja) | 1985-03-18 |
| JPS6333185B2 true JPS6333185B2 (ja) | 1988-07-04 |
Family
ID=15648256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15737483A Granted JPS6049458A (ja) | 1983-08-29 | 1983-08-29 | デ−タバッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049458A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6325722A (ja) * | 1986-07-18 | 1988-02-03 | Matsushita Electric Ind Co Ltd | Ｆｉｆｏ回路 |
| JPS6429926A (en) * | 1987-07-24 | 1989-01-31 | Matsushita Electric Industrial Co Ltd | Fifo circuit |
| US4916658A (en) * | 1987-12-18 | 1990-04-10 | International Business Machines Corporation | Dynamic buffer control |
| JP2669020B2 (ja) * | 1988-12-19 | 1997-10-27 | 日本電気株式会社 | データ転送装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112140A (en) * | 1975-03-27 | 1976-10-04 | Yokogawa Hokushin Electric Corp | Buffer register |
| JPS56105520A (en) * | 1980-01-26 | 1981-08-22 | Agency Of Ind Science & Technol | Data transfer control unit |
-
1983
- 1983-08-29 JP JP15737483A patent/JPS6049458A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6049458A (ja) | 1985-03-18 |
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