JPS635298Y2 - - Google Patents
Info
- Publication number
- JPS635298Y2 JPS635298Y2 JP16287480U JP16287480U JPS635298Y2 JP S635298 Y2 JPS635298 Y2 JP S635298Y2 JP 16287480 U JP16287480 U JP 16287480U JP 16287480 U JP16287480 U JP 16287480U JP S635298 Y2 JPS635298 Y2 JP S635298Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pulse
- counter
- output
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Electric Clocks (AREA)
Description
【考案の詳細な説明】
本考案は、リツプルカウンタを利用せる分周回
路に関する。
路に関する。
電子時計においては、通常水晶発振回路により
高周波数の基本周波数のパルスを発振させを
１／２ｍに分周せる分用の周波数Mのパルスとこれ
をさらに1/60に分周せる時間用の周波数Hのパル
スを得ている。本考案は簡単な構成のリツプルカ
ウンタを使用し基本周波数のパルスから分用周波
数のパルスと時間用周波数のパルスとが得られる
分周回路を実現せんとするものである。また、確
実に動作する分周回路を提供せんとするものであ
る。以下、図面を参照して本考案を説明する。
高周波数の基本周波数のパルスを発振させを
１／２ｍに分周せる分用の周波数Mのパルスとこれ
をさらに1/60に分周せる時間用の周波数Hのパル
スを得ている。本考案は簡単な構成のリツプルカ
ウンタを使用し基本周波数のパルスから分用周波
数のパルスと時間用周波数のパルスとが得られる
分周回路を実現せんとするものである。また、確
実に動作する分周回路を提供せんとするものであ
る。以下、図面を参照して本考案を説明する。
第１図は本考案実施例の概略の構成図である、
図において、OSはCMOSインバータによる水晶
発振回路で、ここでは32.768kHzの基本周波数
のパルスを出力する。CUは14段のFF回路を直列
接続して成る14段のリツプルカウンタであるIN
は基本周波数のパルスが与えられる入力端であ
る。Q8〜Q14はそれぞれ第８段目〜第14段目の
FFの出力端子である。CLは各段のFFの状態を
リセツトするクリヤーパルスを入力するリセツト
端子である。このカウンタCUはリセツト端子CL
に高レベルの信号が与えられるとき全回路がリセ
ツトされ、Q1……Q14の全出力端が低レベルとな
るものとする。１１はNAND回路では４個の入
力端４〜７をもちこれらはそれぞれQ11〜Q14に
接続する。DLはダイオードＤ、抵抗素子Ｒ、コ
ンデンサＣとによつて構成され入力端Ａに与えら
れる信号レベルが低レベル“Ｌ”から高レベル
“Ｈ”に転ずるときこれに対し一次遅れ特性を呈
する遅れ回路である。INV3はCMOSインバータ
である。SWは切換回路である。以下の説明にお
いて、回路各部に生ずる信号の高レベルを“Ｈ”、
低レベルを“Ｌ”で示す。
図において、OSはCMOSインバータによる水晶
発振回路で、ここでは32.768kHzの基本周波数
のパルスを出力する。CUは14段のFF回路を直列
接続して成る14段のリツプルカウンタであるIN
は基本周波数のパルスが与えられる入力端であ
る。Q8〜Q14はそれぞれ第８段目〜第14段目の
FFの出力端子である。CLは各段のFFの状態を
リセツトするクリヤーパルスを入力するリセツト
端子である。このカウンタCUはリセツト端子CL
に高レベルの信号が与えられるとき全回路がリセ
ツトされ、Q1……Q14の全出力端が低レベルとな
るものとする。１１はNAND回路では４個の入
力端４〜７をもちこれらはそれぞれQ11〜Q14に
接続する。DLはダイオードＤ、抵抗素子Ｒ、コ
ンデンサＣとによつて構成され入力端Ａに与えら
れる信号レベルが低レベル“Ｌ”から高レベル
“Ｈ”に転ずるときこれに対し一次遅れ特性を呈
する遅れ回路である。INV3はCMOSインバータ
である。SWは切換回路である。以下の説明にお
いて、回路各部に生ずる信号の高レベルを“Ｈ”、
低レベルを“Ｌ”で示す。
以下、第１図の動作を説明する。カウンタCU
の入力に与えられるパルスの周波数はこの場合
32.768KHzであるからCUの８段目の出力Q8には
の28分の１の周波数すなわち128Hzが発生する。
このパルスを分用のパルスとして使用する。第２
図はCU回路Q8〜Q14の出力に生ずる各パルス波
相互の時間的関係を示す波形図である。この図が
示すように、CU回路のリセツト状態以後におい
て、Q8に１番目から59番目まで（全部で59ケ）
のパルスが順次発生し次に60番目のパルスにより
Q8が“Ｈ”から“Ｌ”に転ずればQ9〜Q10は
“Ｌ”に、Q11は“Ｈ”に転ずる。またQ12〜Q13
は“Ｈ”のままである。第１図の回路において
は、この時の状態を検出するためにNAND回路
１１を設けこの回路の出力端Ａのレベル“Ｌ”を
反転してCUのリセツト入力CLに与えCUの各段
をリセツトする。かくしてQ14の出力にQ8の出力
周波数Mの1/60の周波数の時間用周波数Hのパル
スを得ようとするものである。しかしながら、カ
ウンタCUを完全にリセツトするにはパルス幅以
上のリセツトパルス、例えば800ns程度のパルス
幅のパルスを必要するが、第１図の構成におい
て、NAND回路１１の出力端Ａを直接INV3に接
続しINV3の出力端Ｅに生ずるパルスによつてCU
をリセツトする場合には、Ｅ点にCUを完全にリ
セツトするに必要なパルス幅のパルスが得られな
い欠点がある。図において遅れ回路DLはCUを完
全にリセツトするには必要なパルス幅のリセツト
パルスを得るために設けた回路である。第３図は
遅れ回路の入、出力点Ａ，ＢおよびINV3の出力
端Ｅにおけるレベル変化を例示せる波形図であ
る。以下、図を参照してCUのリセツト動作を説
明する。いまＡ点のレベルが一旦“Ｌ”になれば
ダイオードＤは順方向にバイアスされるからＢ点
は同時に“Ｌ”に転じＥ点は“Ｈ”になりこれに
よりCUのQ11〜Q14のうちのいずれかが“Ｌ”に
転じＡ点のレベルは瞬時的に“Ｌ”から“Ｈ”に
戻る。この場合ダイオードは逆方向にバイアスさ
れカツトオフであるからＢ点のレベルは抵抗Ｒと
コンデンサＣによつて定まる時定数に従つて上昇
し、Ｂ点のレベルがINV3の出力点Ｅが“Ｌ”に
転ずる入力域値VTHに達するまでに時間遅れtDを
生ずる。したがつてＥ点に生ずるクリヤパルスの
パルス幅もtDに拡がる。例えばNAND回路の電
源電圧を5V、入力域値VTHを2.5V，Ｒ＝10kΩ，
Ｃ＝470PFとすればＥ点に生ずるクリヤパルスの
幅tDは2250nsとなり、最小クリヤパルス幅（例え
ば800ns）より充分幅広いパルスが得られる。ま
た、カウンタCUの初段出力Q1の出力波の半周期
は、基本周波数が32.768kHzであるから略30μs
であり、入力−出力間およびクリヤパルスの伝達
時間の遅れを10μsとみてもクリヤパルス幅tDは
30μs−10μs、すなわち20μsよりかるからに狭いの
でカウンタCUはクリヤパルスによつてミスカウ
ントすることはない。また、Ｃ＝470pFはINV3
を構成するCMOSの入力保護ダイオードが順電
流によつて破壊されない範囲である。
の入力に与えられるパルスの周波数はこの場合
32.768KHzであるからCUの８段目の出力Q8には
の28分の１の周波数すなわち128Hzが発生する。
このパルスを分用のパルスとして使用する。第２
図はCU回路Q8〜Q14の出力に生ずる各パルス波
相互の時間的関係を示す波形図である。この図が
示すように、CU回路のリセツト状態以後におい
て、Q8に１番目から59番目まで（全部で59ケ）
のパルスが順次発生し次に60番目のパルスにより
Q8が“Ｈ”から“Ｌ”に転ずればQ9〜Q10は
“Ｌ”に、Q11は“Ｈ”に転ずる。またQ12〜Q13
は“Ｈ”のままである。第１図の回路において
は、この時の状態を検出するためにNAND回路
１１を設けこの回路の出力端Ａのレベル“Ｌ”を
反転してCUのリセツト入力CLに与えCUの各段
をリセツトする。かくしてQ14の出力にQ8の出力
周波数Mの1/60の周波数の時間用周波数Hのパル
スを得ようとするものである。しかしながら、カ
ウンタCUを完全にリセツトするにはパルス幅以
上のリセツトパルス、例えば800ns程度のパルス
幅のパルスを必要するが、第１図の構成におい
て、NAND回路１１の出力端Ａを直接INV3に接
続しINV3の出力端Ｅに生ずるパルスによつてCU
をリセツトする場合には、Ｅ点にCUを完全にリ
セツトするに必要なパルス幅のパルスが得られな
い欠点がある。図において遅れ回路DLはCUを完
全にリセツトするには必要なパルス幅のリセツト
パルスを得るために設けた回路である。第３図は
遅れ回路の入、出力点Ａ，ＢおよびINV3の出力
端Ｅにおけるレベル変化を例示せる波形図であ
る。以下、図を参照してCUのリセツト動作を説
明する。いまＡ点のレベルが一旦“Ｌ”になれば
ダイオードＤは順方向にバイアスされるからＢ点
は同時に“Ｌ”に転じＥ点は“Ｈ”になりこれに
よりCUのQ11〜Q14のうちのいずれかが“Ｌ”に
転じＡ点のレベルは瞬時的に“Ｌ”から“Ｈ”に
戻る。この場合ダイオードは逆方向にバイアスさ
れカツトオフであるからＢ点のレベルは抵抗Ｒと
コンデンサＣによつて定まる時定数に従つて上昇
し、Ｂ点のレベルがINV3の出力点Ｅが“Ｌ”に
転ずる入力域値VTHに達するまでに時間遅れtDを
生ずる。したがつてＥ点に生ずるクリヤパルスの
パルス幅もtDに拡がる。例えばNAND回路の電
源電圧を5V、入力域値VTHを2.5V，Ｒ＝10kΩ，
Ｃ＝470PFとすればＥ点に生ずるクリヤパルスの
幅tDは2250nsとなり、最小クリヤパルス幅（例え
ば800ns）より充分幅広いパルスが得られる。ま
た、カウンタCUの初段出力Q1の出力波の半周期
は、基本周波数が32.768kHzであるから略30μs
であり、入力−出力間およびクリヤパルスの伝達
時間の遅れを10μsとみてもクリヤパルス幅tDは
30μs−10μs、すなわち20μsよりかるからに狭いの
でカウンタCUはクリヤパルスによつてミスカウ
ントすることはない。また、Ｃ＝470pFはINV3
を構成するCMOSの入力保護ダイオードが順電
流によつて破壊されない範囲である。
かくして、CUのQ8の出力は／28の周波数の
分用周波数MのパルスをまたQ14からMの1/60の
周波数のパルスが得られる。両出力Q8とQ14とを
切換スイツチSWに導びき、SWの出力端に分用
と時間用パルスを切換えて出力することができ
る。ただし時間パルスのパルス幅デユーテーは
28／32である。
分用周波数MのパルスをまたQ14からMの1/60の
周波数のパルスが得られる。両出力Q8とQ14とを
切換スイツチSWに導びき、SWの出力端に分用
と時間用パルスを切換えて出力することができ
る。ただし時間パルスのパルス幅デユーテーは
28／32である。
現在、２進化2n進のリツプルカウンタを内蔵
せるIC、４入力NAND回路２組を内蔵せるIC，
CMOSによる発振回路を内蔵せるIC、等が市販
されている。本考案によればこれらのICを組合
せ簡単な構成で分用／時間用周波数の切換可能な
分周回路を構成することができる。また、確実に
両周波数M／Hを出力する回路が提供される。
せるIC、４入力NAND回路２組を内蔵せるIC，
CMOSによる発振回路を内蔵せるIC、等が市販
されている。本考案によればこれらのICを組合
せ簡単な構成で分用／時間用周波数の切換可能な
分周回路を構成することができる。また、確実に
両周波数M／Hを出力する回路が提供される。
第１図は、本考案実施例の概略の構成図であ
る。第２図は、本考案の動作を説明するためのパ
ルス波の波形図、第３図は動作を説明するための
波形図である。 OS……基本周波数発振回路、CU……リツプル
カウンタ、１１……NAND回路、DL……遅れ回
路、INV3……インバータ。
る。第２図は、本考案の動作を説明するためのパ
ルス波の波形図、第３図は動作を説明するための
波形図である。 OS……基本周波数発振回路、CU……リツプル
カウンタ、１１……NAND回路、DL……遅れ回
路、INV3……インバータ。
Claims (1)
- FF回路を７段以上ｎ段直列に接続して成るリ
ツプルカウンタ、該カウンタの（ｎ−３）乃至ｎ
段目の出力端にそれぞれ接続せる４個の入力端を
備えるNAND回路、該NAND回路の出力端に縦
続しレベルが“Ｌ”から“Ｈ”に転ずる階段波入
力に対し一次遅れ特性をもつ遅れ回路、および該
遅れ回路の出力をインバータを通して前記カウン
タのリセツト入力端に接続せる回路を備え、前記
カウンタの入力に与えられる基本周波数のパル
スに応答し該カウンタの（ｎ−６）段目の出力端
に分用の周波数パルスを生ずるとともにｎ段目の
出力端に時間用の周波数パルスを生ずる分周回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16287480U JPS635298Y2 (ja) | 1980-11-14 | 1980-11-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16287480U JPS635298Y2 (ja) | 1980-11-14 | 1980-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5785738U JPS5785738U (ja) | 1982-05-27 |
| JPS635298Y2 true JPS635298Y2 (ja) | 1988-02-13 |
Family
ID=29521692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16287480U Expired JPS635298Y2 (ja) | 1980-11-14 | 1980-11-14 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS635298Y2 (ja) |
-
1980
- 1980-11-14 JP JP16287480U patent/JPS635298Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5785738U (ja) | 1982-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4198563A (en) | Photodetector timer network | |
| US4011516A (en) | Frequency correction arrangement | |
| US3945194A (en) | Electronic quartz clock with integrated circuits | |
| JPH0736708B2 (ja) | インバ−タ制御回路 | |
| JPS635298Y2 (ja) | ||
| US5606276A (en) | Method and apparatus for creating a large delay in a pulse in a layout efficient manner | |
| US6034560A (en) | Digital pulse generator | |
| JPH1198007A (ja) | 分周回路 | |
| JPS62251674A (ja) | 周波数異常検出回路 | |
| US4187670A (en) | Time signal generator circuit for use in an electronic timepiece | |
| JPS5915411B2 (ja) | ケイスウカイロ | |
| US4280213A (en) | Quick feeding system for a counter | |
| US4164712A (en) | Continuous counting system | |
| SU1471294A1 (ru) | Цифровой частотный дискриминатор | |
| JP2526981B2 (ja) | クロック・ジェネレ―タ | |
| JPS6233395Y2 (ja) | ||
| JPH0633717Y2 (ja) | 発振回路の歩度調整装置 | |
| US3370180A (en) | Decimal storage apparatus employing transistor monostable multivibrator | |
| SU1127097A1 (ru) | Делитель частоты с переменным коэффициентом делени | |
| SU1150743A1 (ru) | Адаптивный умножитель частоты следовани импульсов | |
| JP2572448B2 (ja) | 矩形波信号発生装置 | |
| SU1698956A1 (ru) | Мультивибратор | |
| JPH02125515A (ja) | クロック発生回路 | |
| SU924837A1 (ru) | Генератор радиоимпульсов (его варианты) | |
| JPS626554Y2 (ja) |