JPS6362426A

JPS6362426A - 多数決判定方法

Info

Publication number: JPS6362426A
Application number: JP20647886A
Authority: JP
Inventors: Takashi Sato; 隆佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-09-02
Filing date: 1986-09-02
Publication date: 1988-03-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目　次〕概要産業上の利用分野従来の技術（第５図、第６図、第７図）発明が解決しよ
うとする問題点問題点を解決するための手段（第１図）作用実施例（１）第一実施例（第２図）（２）第二実施例（第３図、第４図）発明の効果〔概　要〕ＴＤＭＡ衛星通信方式において、基準局から出力される
複数基本フレームに繰返して送出される制御信号を受信
するとき受信側で多数決によシその制御信号の各ビット
を判定し、制御信号を正確に判読するようにしたもの。

〔産業上の利用分野〕

本発明は多数決判定方法に係シ、特にＴＤＭＡ（Ｔｉｍ
ｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓ
ｓ　）衛星通信方式において基準局から出力される制御
信号を複数回の基本フレームに繰返して送出し、それを
受信する従局側でこの制御信号の各ビットを多数決判定
を行うようにしたものに関する。

ＴＤＭＡ衛星通信では、空中のノイズや降雨等によシ、
データが誤って受信されることが多いので誤り訂正など
を施こし、データの信頼性を向上させる対策をとってい
る０特に基準局が従局を制御する為の基準局バースト内
の制御信号に対しては、従局において誤シ訂正の後にさ
らに多数決判定をするなどしてシステムの信頼性の向上
をはかつている。

〔従来の技術〕

ＴＤＭＡ方式では２例えば第５図に示す如きフレーム構
成が行われている。

例えば１７レームを１０個の基本フレーム１゜２・・・
１０で構成し、各基本フレームを基準局バーストＲと例
えば１０個のデータバース）Ｄで構成する。基準局パー
ス）Ｒは前置語ＰＲＷと制御信号ＳＣ部分を有する。こ
の前置語ＰＲＷは同期用のものでありクロック再生信号
や基準局バーストのユニークワードＵＷ、が配置される
。また制御信号ＳＣは同期用や監視用等に使用される。

またデータバーストＤ１〜Ｄ１ゲ・・Ｄゆは、前置語Ｐ
ＲＷとデータＤＡＴ人部分により構成される。このデー
タバーストにおける前置語ＰＲＷにはこれまたクロック
再生信号とデータバーストとしてのユニークワードＵＷ
Ｉが含まれている。

ところで実際の通信信号でちるデータＤＡＴＡは、第５
図の例では１フレームで１００データバースト、しかも
１つのデータバーストで数１００〜数１０００ビツト送
信されるが、前記制御信号ＳＣは１フレームで数１０ビ
ットあれば充分である。

そこで同一ビットを数回送って受信側で多数決判定をす
れば非常に有効であシ、簡単な回路構成で誤り訂正がで
き、システムの信頼性を増すことができる。

このために、従来では、第６図（ａ）に示す如く。

ビットａ、〜ａ、、によシ形成される制御信号ＳＣを。

その奇数ビットに対するパリティ（例えば奇パリティ）
ｐｏ、偶数ビットに対するパリティｐｏ０６４ビットで
構成し、とれを送信するとき、第６図中）に示す如く、
同一ビットを８回連続して各基本フレーム１〜１０にお
ける基準局バーストの制御信号ＳＣ部分に挿入する。

したがって、基本フレーム１の制御信号ＳＣは。

ａ、〜ａ、が８個連続した状態で構成され、基本フレー
ム２の制御信号ＳＣはａ會〜ａｔ６が８個連続した状態
で構成される。このように制御信号１ビツトを８ビツト
に展開して連続して送信するので、８基本フレームで全
てのビットが送出でき、残シの２基本フレームはダミー
となる。

これを受信する従局側は８基本フレーム送られてきた制
御信号を多数決判定して残シ２基本フレームの間に種々
の処理を行うことになる。ここで多数決判定は８ビツト
中の「１」の数が５ビツト以上だった場合「１」と判定
し、３ビツト以下だった場合ｒ０１と判定し、４ビツト
の場合は「１」か「０」か明確でないので無効と判定す
る。

前記第６図（ｂ）に示した制御信号を多数決判定するた
めに、従来では、第７図に示す如く、受信したシリアル
データａｌｙａｌ・・・ａｌ、　ａｔ、　ａ、・・・ａ
、・・・は。

シリアル令パラレル変換器１１で８ビツト毎にパラレル
変換して多数決判定ＲＯＭ　（Ｒｅａｄ　ＯｎｌｙＭｅ
ｍｏｒｒｙ　）　１２のアドレスとなる。この多数決判
定ＲＯＭＩ　２はアドレス８ビツト中の「１」のビット
の数による前記多数決判定結果をデータとした多数決判
定テーブルで構成されておシ、出力データは２ビツトで
ある。そのうち１ビツトは「１」か「０」かの判定結果
であシ、もう１ビツトは有効、無効の判定結果である。

有効、無効判定結果はＪ−に；ｙｌＪツブ７０ツブ１４
に入シ、１フレーム中１度でも無効と判定するとそのフ
レームの多数決判定結果も無効となり。

以後の処理に使用される。また「１」か「０」か判定さ
れたデータは８基本フレームか＼つて６４ビット次々に
Ｆ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕ
ｔ　）　）モリ１３に書込まれ、基本フレーム９及び基
本フレーム１０のダミー時間内で読み出して処理される
０〔発明が解決しようとする問題点〕ところで、第６図および第７図に示した方式では、展開
された８ビット中３ビット誤っても訂正可能であり、ｔ
た４ビット誤った場合は無効となシ、５ビット以上誤ま
ることにより間違って判定されてもパリティチェックに
より誤シ検出可能であるため、第７図に示す如き簡単な
回路構成でかなシ信頼性の高いシステムを作ることが可
能であるが、バースト的な誤シに対しては欠点がある。

例えば第６図において基本フレーム１の制御信号全体に
わたって誤ったとすればａ１〜ａ、ビットは誤シ訂正不
可能であり、誤シを検出できない可能性も高い。

したがって本発明の目的は、このようなバースト的な誤
りに対しても誤り訂正可能な多数決判定方法を提供する
ことである。

〔問題点を解決するための手段〕

前記目的を達成するため２本発明では、第１図に示す如
く、１基本フレーム中における制御信号ＳＣを、原制御
信号ａ１　＃　”！・・’　”１２ｙ　ｐｏ　？　ｐｌ
の並びのままで構成し、それを例えば８基本フレーム繰
返して送出する０残υの２基本フレームは、従来と同様
にダミーとする。

これを受信する従局側は８基本フレーム送られてきた制
御信号を残り２基本フレームのダミービットの間に、各
ビット毎に多数決判定をしているいろな処理を行なうこ
とになる。多数決判定の基準は従来の場合と同じである
。

〔作　用〕

この第１図の方式にすれば、バースト的な誤シ。

例えば３基本フレームの間誤まったとしても誤シ訂正が
可能となシ、非常に信頼性を高くすることができる。

〔実施例〕

（１）第一実施例本発明の一実施例を第２図によシ説明する。

第２図において、１はアドレスカウンタ、２はＲＡ　Ｍ
　（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）　
、　　３はクリア信号出力部、４はカウンタ、５は判定
回路である。

アドレスカウンタ１はＲＡＭ２へのアドレスを作成する
ものでオシ、基本フレームを示す基本フレームタイミン
グ信号によシ起動される。この例では制御信号ＳＣが６
４ビツトであるので６ビツトの出力を発生する。

ＲＡＭ２はカウンタ４で計数された「１」の数が記入さ
れるものであり、アドレスＯには８個の町を構成する「
１」の数が記入され、アドレス６３には８個の店の「１
」の数が記入される。例えばａｌの真のデータがｒｌＪ
の場合、空中ノイズ等がなく、基本フレーム１〜基本フ
レーム８のａ１カスべて「１」であればアドレス０には
数値８が記入される。しかし空中ノイズ等のため「０」
が３つ混在し「１」の数が５のとき数値５が記入される
。

クリア信号出力部３は１フレームの最初にＲＡＭ２をク
リアするＲＡＭクリア信号を出力するとともに、基本フ
レームタイミング信号をカウントするものであって、１
フレームの最初を示すフレームタイミングが印加された
とき、このＲＡＭクリア信号を出力する。そして別に基
本フレームタイミング信号をカウントし、９回カウント
したとき判定回路５を起動させる。

カウンタ４はＲＡＭ２よシ出力された数値に受信データ
が「１」のとき＋１を行うものである。

このカウンタ４の受信データには各基本フレームの制御
信号ＳＣが頭次印加される。

判定回路５はＲＡＭ２の出力が「１」か「Ｏ」かを判定
するのみならず有効無効をも判定するものであ！！１１
．ｒｌＪが５個以上のとき「１」と判定し、「１」が４
個以下のとき「０」と判定する。

さらに「１」が４個のときは無効と判定する。

次に第２図に示す第一実施例の動作について説明する。

■　１フレームの区切シ、すなわち１フレームの最初を
示す７レームタイミングが入力されると。

クリア信号出力部３はＲＡＭクリア信号を出力しＲＡＭ
５はクリアされる。アドレスカウンタ１に基本フレーム
１の最初を示す基本フレームタイミングが印加されると
アドレスカウンタ１は０，１゜２・・・６３を順次出力
する。このアドレスカウンタ１がＯを出力するとき、カ
ウンタ４には基本フレーム１の受信データａｌが印加さ
れる。もしａ１＝「１」のときカウンタ４は１を計数し
、ＲＡＭ２のアドレスＯには１が記入される。このよう
にしてアドレスカウンタ１が０〜６３をカウントしたと
き受信データａ１〜ｐＬの１，０に応じてＲＡＭ２のア
ドレス領域に１，０が記入される。

■　次に基本フレーム２の最初を示す基本フレームタイ
ミングがアドレスカウンタ１に印加されると、アドレス
カラ／り１は再びθ〜６３を出力し、ＲＡＭ２のアドレ
スθ〜６３に入力された１１Ｏをカウンタ４に出力する
。いｔ　ａｓ＝　［Ｉ　Ｊであれば基本フレーム２のａ
ｌｔ「１」であるので、カウンタ４は１＋１＝２をカウ
ントしてこの２をアドレスカウンタする。しかし空中ノ
イズがあれば１とＯは変ることもあるので、その受信デ
ータのｒｌＪ、ｒＯＪが同一ビット毎にＲＡＭ２に累計
される。このようにしてＲＡＭ２には基本フレーム１〜
８のａ１〜ｌ）ｔの「１」の個数が同一ビット毎に保持
される。

■　そして基本フレーム９に対する基本フレームタイミ
ングがクリア信号出力部３に入力されたとき、クリア信
号出力部３は判定回路５を起動させる。そしてアドレス
カウンタ１から出力されるアドレス０〜６３に応じてＲ
ＡＭ２の出力を判定回路５が前記多数決判定する。そし
て「１」が４個のときに無効信号を出力し、他のとき有
効信号を出力する。

このようにして、比較的簡単な回路で、基準局からの制
御信号についてバースト誤シをも訂正可能であυシステ
ムの信頼性を向上することが可能となる。

（２）第二実施例本発明の第二実施例を第３図および第４図にもとづき説
明する。

第３図において第２図と同符号部分は同一部分を示し、
６はＲＡＭ、７はセレクタ、８は基本フレームゲート発
生回路、９は判定回路である。

ＲＡＭ６は、第２図におけるＲＡＭ２と同様に制御信号
ＳＣの各ビット毎の「１」の数が記入されるが、実際の
数に「００１１ｊつまシ３を加算したデータが記入され
る。また基本フレーム１のデータが「０」であっても初
期値１’−００１１Ｊが記入されるので、初期にクリア
する必要はない。

セレクタ７はＲＡＭ６から読出されたデータと。

初期値「００１１ｊのいずれか一方を出力してこれをカ
ウンタ４に印加するものである。

基本フレーム１ゲート発生回路８は１フレームにおける
基本フレーム１の間セレクタ７が初期値「００１１」を
選択出力するような制御信号と。

前記第一実施例と同様に基本フレームタイミングをカウ
ントして基本７レーム９に対する基本７し一ムタイミン
グが入力されたとき判定回路９を動作させる制御信号を
出力する。

判定回路９はＲＡＭ６に記入されたａ、〜ｐ１を多数決
判定によシ「１」か「Ｏ」かに判定するとともに、その
有効か無効かを示す判定結果をも出力するものである。

以下、第４図を参照しながらその動作について説明する
。前記の如く、初期値として「０Ｏ１１」つまシ３が付
加されているので。

特定のビットが１かＯかを判定するとき受信データに「
１」が５以上のときｌ’−ＩＪ、４のとき無効と判定す
る場合、５＋３＝８のときｒｘＪ、ａ＋４＝７のとき無
効と判定する。ところで８は「１０００Ｊであシしたが
って最上位ビットが「１」のとき「１」と判定すること
ができ、「０」のとき「０」と判定することができる。

また７＝「０１１１」のため、下位３ビツトがオール「
１」のとき、つまシ下位３ビットのアンド出力が「１」
のとき無効と判定することができる。

まず基本フレーム１０間は、基本フレーム１ゲート発生
回路８の出力によシセレクタ７が初期値１’−００１１
ｊを出力してカウンタ４にこれを送出する。したがって
基本フレーム１の制御信号ＳＣに対しては、この初期値
「００１１ｊが付加されて、その受信データａ１〜ｐ１
の［１］についてはさらに＋１され、「０」については
そのままＲＡＭ６のａ１〜ｐ１のそれぞれの番地、つｔ
ｂアドレスカウンタ１によシ発生されたＯ〜６３の番地
に記入されることになる。このＲＡＭ６のアドレスは。

基本フレームタイミングでリセットされる前記アドレス
カウンタ１によシ発生される０基本フレーム２以降は、
前の結果をＲＡＭ６から読出しこれをセレクタ７で選択
してカウンタ４にロードし。

受信データの「１」のときにはさらに＋１し。

「０」のときにはそのままＲＡＭ６に記入する。

このようにして基本フレーム８までにカウントされた結
果がＲＡＭ６よシ読出され、これが基本フレーム９のと
き基本フレーム１ゲート発生回路８より出力される起動
信号により起動される判定回路９により判定される。な
おセレクタ７のセレクト信号すなわち基本フレーム１ゲ
ート信号は基本フレームタイミングとフレームタイミン
グより作成され、４個の２人力ＮＡＮＤゲートでこれを
得ることができる。また判定回路９は１個のインバータ
と１個の４人力ＮＡＮＤで構成できる。

なお前記各実施例では制御信号のビットの［１，、ｌの
数をカウントするようにした例について説明したが、勿
論ｒＯＪＯ数をカウントしてもよい。

〔発明の効果〕

本発明によればＴＤＭＡ衛星通信方式において基準局か
らの制御信号を、同じビットを複数連続して送出してそ
れを多数決判定するものとは異なシ、１基本フレームに
おけるビットの並びは原信号のままにしてそれを数基本
フレーム繰返して送出して従局で受信し、多数決判定す
ることができるので、バースト的な誤りに対してもこれ
を訂正することができ、システムの信頼性を向上するこ
とができる。

【図面の簡単な説明】

第１図は本発明の原理説明図。第２図は本発明の一実施例構成図。第３図は本発明の第二実施例構成図。第４図は第二実施例の動作説明図。第５図はＴＤＭＡフレーム構成図。第６図は従来の多数決判定方式説明図。第７図は従来の多数決判定回路を示す。１・・・アドレスカウンタ。２・・・ＲＡＭ。３・・・クリア信号出力部。４・・・カウンタ。５・・・判定回路。６・・・ＲＡＭ。７・・・セレクタ。８・・・基本フレーム１ゲート発生回路。９・・・判定回路。

Claims

【特許請求の範囲】

（１）複数の基本フレームにより１フレームを構成し、
基本フレームに制御信号を配置したＴＤＭＡ通信方式に
おいて、送信側は同一の制御信号（ａ＿１…ａ＿■＿２、ｐ＿０
、ｐ＿１）を複数の基本フレームに分散して配置して送
信し、受信側は１フレーム内の前記複数の基本フレーム
の制御信号を形成するビット毎の「１」あるいは「０」
の数を計数して、これにもとづき判定を行うようにした
ことを特徴とする多数決判定方法。
（２）初期値がその一方に印加されるセレクト手段を設
け、この初期値を付加して計数するようにしたことを特
徴とする特許請求の範囲第１項記載の多数決判定方法。