JPS6374358A - 通話路常時試験法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は通話路常時試験法、より具体的には、ディジタ
ル交換機の通話路装置の常時試験方法に関するものであ
る。

（従来の技術） ディジタル交換機の通話路装置の常時試験には従来、た
とえば日本電信電話株式会社発行の［ディジタル交換機
［ＩＶ］ハードウェアの応用（ｌ〕」第２４〜２８．４
８．８６．３７頁に記載の方式がある。この従来方式で
は、加入者装置と中継局の間にある加入者線交換機の入
側および出側のハイウェイにパリティチェック試験およ
びパイロット試験のための回路が配設されている。より
具体的には、加入者回路から中継局に向う方向に集線ス
イッチ・分配スイッチおよび中継スイッチの順に配設さ
れた通話路スイッチからなる通話路装置のパス設定の正
常性を確認するため、パリティチェック試験およびパイ
ロット試験の２種類の常時試験が行なわれている。

上りハイウェイのパリティチェック試験は、集線スイッ
チの入側にパリティ作成回路が、また集線スイッチ、分
配スイッチおよび中継スイッチのそれぞれの出側にパリ
ティチェック回路がそれぞれ設けられ、前者で作成した
パリティが正常に受信されたか否かを後者で検査するこ
とによって行なっている。同様に下り゛ハイウェイのパ
リティチェック試験は、中継スイッチの入側にパリティ
作成回路が、また各スイッチの出側にパリティチェック
回路がそれぞれ設けられ、前者で作成したパリティの正
常性を後者で検査することによって行なっている。これ
によって、通話路のビットスタックや通話路メモリ異常
などの検査が行なゎれる。

パイロット試験は次のようにして行なっていた。上りハ
イウェイについては、集線スイッチの入側でパリティ作
成回路の前に試験パターン作晟回路と、その試験パター
ンをハイウェイの固定タイムスロットに挿入する固定タ
イムスロット挿入回路が、また中継スイッチの出側のパ
リティチェック回路の後に試験パターンをハイウェイの
固定タイムスロットから抽出する固定タイムスロット抽
出回路と、試験パターンチェック回路がそれぞれ設けら
れている。また、下りハイウェイについては、中継スイ
ッチの入側でパリティ作成回路の前に試験パターン作成
回路と固定タイムスロット挿入回路が、また集線スイッ
チの出側のパリティチェック回路の後に固定タイムスロ
ット抽出回路と試験パターンチェック回路がそれぞれ設
けられている。

そこで通話路立上げの際、各ハイウェイの入側試験用固
定タイムスロットと出側試験用固定タイムスロットとの
間を半固定的な通話パスを設定して接続しておき、常時
、試験パターンのチェックを行なって通話パス接続の異
常の有無を監視していた。

（発明が解決しようとする問題点） しかしこのような従来方式では次のような問題があった
。まず、各スイッチにおけるマルチ接続が検出できなか
った。つまり、１つの入側タイムスロットが誤接続によ
り複数の出、側タイムスロットに出力される異常接続状
態が検出されない、これは、半固定的な接続パスを設定
して特定のタイムスロットでしかパイロット監視が行な
われないためである。

次に、ハイウェイの数が増えると、それに応じて固定タ
イムスロット抽出回路や試験パターンチェック回路など
の必要なハードウェアを増やさなければならなかった。

したがって、ハイウェイ数に応じてハードウェア量が増
加する。

第３に、パイロット試験については、入側の試験パター
ン挿入位置から出側の試験パターン検出位置までの範囲
が障害検出単位となっているので、障害検出の分解能が
低い欠点がある。つまり、その範囲より細かい障害位置
の特定はできなかった。

最後に、パリティチェック試験とパイロット試験におけ
る障害検出ポイントが異なるため、ハードウェア量が多
く、ソフトウェアの処理量も多い。

本発明はこのような従来技術の欠点を解消し、簡略な構
成でより適切に通話路の正常性を確認できる通話路常時
試験法を提供することを目的とする。

（問題点を解決するための手段） 本発明は上述の問題点を解決するために、通話路スイッ
チの入側と出側との間でハイウェイのタイムスロットの
データについて所定の論理にてパリティの付加および検
査が行なわれてハイウェイ交換が行なわれるディジタル
交換機の通話路を常時試験する通話路常時試験法は、ハ
イウェイの固定のタイムスロットに試験用タイムスロッ
トを割り付けて通話路スイッチに接続パスを半固定的に
設定し、通話路スイッチの入側で試験用タイムスロット
に所定パターンの試験データを挿入し・試験データにつ
いては、前記所定の論理とは逆論理のパリティを通話路
スイッチの入側で付加し、通話路スイッチの出側では、
試験データについては逆論理でパリティを検査する。

（作　用） 本発明によれば、通話路に半固定パスを設定しておき、
通話路の入側で試験用固定タイムスロットに試験パター
ンが挿入される０通話路の入側におけるパリティ作成回
路では試験用固定タイムスロットに他のタイムスロット
とは逆の論理のパリティが付加され、通話路の各スイッ
チの出側におけるパリティチェック回路では、試験用固
定タイムスロットについて逆論理にてパリティチェック
が行なわれる。これによって、パリティチェック試験と
パイロット試験を合せた形の常時試験が行なわれる。

（実施例） 次に添付図面を参照して本発明による通話路常時試験法
の実施例を詳細に説明する。

第１図を参照すると、本発明の実施例では、加入者装置
と中継局の間にある加入者線交！！！！機において、東
線スイッチ１０．分配スイッチ１２および中琳スイッチ
１４からなる通話路装置にパリティチェック試験および
パイロット試験の２種類を合せた形の常時試験を行なっ
て通話パス設定の正常性を確認する。

加入者回路からの上りハイウェイ（ＨＷ）　１Ｂは、基
本的には集線スイッチｌＯ１分配スイッチ１２および中
継スイッチ１４を通って中継局への上りハイウェイ１８
に接続される。同様に、中継局からの下りハイウェイ２
０は、中継スイッチ１４、分配スイッチ１２および東線
スイッチ１０を通って加入者回路への下りハイウェイ２
２に接続される。

加入者回路からの上りハイウェイ１６は直列転送ハイウ
ェイであるが、これには固定タイムスロッ）　（ＴＳ）
挿入回路２４が配設されている。固定タイムスロット挿
入回路２４は、一方の入力に上り／％イウエイ１Ｂが挿
入され、他方の入力２Ｂに試験パターン作成回路２８の
出力が接続されている。固定タイムスロット挿入回路２
４は、制御入力３０にタイミング作成回路３２から供給
されるタイミング信号■に応動じて試験用タイムスロッ
トに、試験パターン作成回路２８で作成された試験パタ
ーンを挿入する選択回路である。試験パターンは１本実
施例ではたとえば１６進数ｒ５５．　ＡＡＪが交互に繰
り返す所定のパターンが有利に使用される。

加入者回路からの上りハイウェイ１６にはまた、固定タ
イムスロット挿入回路２４の後に直並列変換回路および
パリティ作成回路３４が配設され、その８ビツト出力３
Ｂが集線スイッチ１０に収容されている。直並列変換回
路およびパリティ作成回路３４は、入力の直列転送ハイ
ウェイを並列転送ハイウェイに変換し、そのハイウェイ
データに応じて所定のパリティピッ）Ｐを発生する回路
である。パリティ発生期は本実施例では、通常は奇数パ
リティであ４１　　試験用タイムスロットの場合のみ偶
数パリティをとっている。集線スイッチｌＯ１分配スイ
ッチ１２および中継スイッチ１４では、並列９ビツトの
ハイウェイが交換される。

そのパリティ出力３Ｂが排他的論理和（ＥＯＲ）回路４
０の一方の入力に接続されている。　ＥＯＲ回路４０の
他方の入力４２には、タイミング作成回路３２からタイ
ミング信号■が入力される。　ＥＯＲ回路４０の出力４
４は、直列変換回路およびパリティ作成回路３４からの
８ビツト出力３Ｂとともに東線スイッチ１０に入力され
る。

集線スイッチｌＯからの上りハイウェイ４６には、パリ
ティチェック回路５０、ＥＯＲ回路５２およびパリティ
エラーフリップフロップ（Ｆ／Ｆ）　５４が図示のよう
に接続されている。同様に分配スイッチ１２からの上り
ハイウェイ４Ｂには、パリティチェック回路５０、ＥＯ
Ｒ回路５８およびパリティエラーフリップフロップ８０
が図示のように接続されている。

パリティチェック回路５０および５６は、それぞれ上り
ハイウェイ４６および４８の並列９ビツトについて、通
常は奇数パリティで、試験用タイムスロットの場合は偶
数パリティでパリティエラーを検査する回路である。　
ＥＯＲ回路５２および５８の入力６２および６４には、
タイミング作成回路３２からタイミング信号■および■
がそれぞれ入力される。パリティエラーフリー、プフロ
ップ５４および６０は、パリティに誤りが生じたときに
セットされ、その旨を表示するフリップフロップである
。

中継スイッチ１４の出側の上りハイウェイ６Ｂには、並
直列変換回路およびパリティチェック回路６８が接続さ
れ、同回路Ｂ８は９ビット並列ハイウェイ８６に含まれ
るパリティビットを検出して奇数パリティで検査を行な
うとともに、残りの並列８ビツトを直列データに変換し
て８ビット直列ハイウェイ１８として中継局へ出力する
回路である。パリティに誤りが生じたときはそのエラー
出力ＰＥが出力される。パリティエラー出カフ０には、
　ＥＯＲ回路５８と同様のＥＯＲ回路７２、およびパリ
ティエラーフリップフロップ６０と同様のパリティエラ
ーフリップフロップ７４が図示のように接続されている
。　ＥＯＲ回路７２の入カフ６には、タイミング作成回
路３２からタイミング信号■が入力される。

同様に、中継局からの下りハイウェイ２０はやはり直列
転送ハイウェイであるが、これには固定タイムスロット
挿入回路ＢＯおよび試験パターン作成回路８２が図示の
ように配設されている。固定タイムスロット挿入回路８
２は、固定タイムスロット挿入回路２４と同様の選択回
路であり、制御入力８４にタイミング作成回路３２から
供給されるタイミング信号■に応動じて試験用タイムス
ロットに試験パターン作成回路８２で作成された試験パ
ターンを挿入する。

中継局からの下りハイウェイ２０にはまた、固定タイム
スロット挿入回路８０の後に直並列変換回路およびパリ
ティ作成回路３４と同様の直並列変換回路およびパリテ
ィ作成回路８Ｂが配設され、その８ビツト出力８日が中
継スイッチ１４に収容されている。

そのパリティ出力９２がＥＯＲ回路８０の一方の入力に
接続されている。　ＥＯＲ回路８２の他方の入力８４に
は、タイミング作成回路３２からタイミング信号■が入
力される。　ＥＯＲ回路４０の出力９６は、直列変換回
路およびパリティ作成回路８Ｂからの８ビツト出力８８
とともに中継スイッチ１４に入力される。

中継スイッチ１４および分配スイッチ１２からの下りハ
イウェイ９８および１０Ｇにはそれぞれ、パリティチェ
ック回路１０２および１０４．　ＥＯＲ回路１０８およ
び１０８．ならびにパリティエラーフリップフロップ１
１０および１１２が図示のように接続されている。これ
らは上りハイウェイ４Ｂおよび４８の場合と同様である
。　　ＦＯＲ回路１０Ｂおよび１０８の入力１１４およ
び１１Ｂには、タイミング作成回路３２からタイミング
信号■および■がそれぞれ入力される。

東線スイッチ１０の出側の下りハイウェイ１１８には、
並直列変換回路およびパリティチェック回路１２０が接
続され、これは並直列変換回路およびパリティチェック
回路６８と同様の回路である。そのパリティエラー出力
１２２には、ＦＯＲ回路１０６と同様のＦＯＲ回路１２
４．およびパリティエラーフリップフロップ１１０と同
様のバリティエラーフリップフＭ　　−−／　ＩすＱ　
　ｒｅ　ｈ７　＋−一−１ｌ−二　１−　を自認−Ｖ　
　Ｍ　　−ｒ　ｌ−％　　１　　　　ｆｆｎ（１回路１
２４の入力１２８には、タイミング作成回路３２からタ
イミング信号［相］が入力される。

タイミング発生回路３２は、木通話路装近の上下ハイウ
ェイのタイムスロットに同期してタイミング信号■〜［
相］を、たとえば第２図に例示するタイミングで発生す
る回路である。本実施例では、試験用タイムスロットは
固定であり、ｌタイムスロットについて８ビツトの時間
を占有する。

加入者回路からの上りハイウェイ１６はまず、上りハイ
ウェイ１８における固定タイムスロット挿入回路２４で
、タイミング作成回路３２からその制御人力３０に８ピ
ツＩｆのタイミング信号■が所定のタイミングで生起す
ると、これで規定される上りハイウェイ１８の試験用タ
イムスロットに試験パターン作成回路２８で作成した試
験パターンを挿入する。この試験パターンは、たとえば
「５５、ＡＡＪなどの１６進交互パターンが利用される
。これは、他の通常の通話のタイムスロットの直列デー
タとともに直並列変換回路およびパリティ作成回路３４
にて並列データに変換され、集線スイッチｌＯに入力さ
れる。

その際、同回路３４のパリティ出力３８には奇数パリテ
ィとしてパリティビットが出力される。これはＥＯＲ回
路４０の一方の入力からＦＯＲ回路に入力され、他方の
入力４２のタイミング信号■が有意でないとき、すなわ
ち通常の通話データのタイムスロットでは奇数パリティ
としてその出力４４に出力される。しかし、タイミング
■が有意のとき、すなわち試験用タイムスロットでは回
路３４の奇数パリティが出力されないので、集線スイッ
チ１０の入力ハイウェイ３６にはＥＯＲ回路４０の出力
４４から偶数パリティが付加される。

要約すると、通常の通話データのタイムスロットでは奇
数パリティが付加され、試験用タイムスロットでは偶数
パリティが付加される。勿論１通常のタイムスロットで
偶数パリティを採用しているシステムでは試験用タイム
スロットに奇数パリティを適用すればよく、要は、試験
用タイムスロットについては他のタイムスロットと逆の
パリティ論理にてパリティの付加および検査を行なう。

いずれにせよ、集線スイッチ１０の入側にはパリティを
含めて９ビツトの並列ハイウェイが入力される。この並
列ハイウェイは、集線スイッチ１０、分配スイッチ１２
および中継スイッチ１４で交換され、並直列変換回路お
よびパリティチェック回路６８に入力される。同回路６
８で奇数パリティのチェックが行なわれ、データビット
は８ビット直列ハイウェイ１８に変換されて中継局へ向
けて出力される。

ところで本実施例では、試験用タイムスロットは半固定
パスが設定されている。つまり、集線スイッチ１０、分
配スイッチ１２および中継スイッチＨの出側における試
験用タイムスロットのタイミングが固定されている。タ
イミング作成回路３２は、これらのスイッチの固定タイ
ミングに合わせてタイミング信号■〜■を発生する。

パリティチェック回路５０．５Ｂおよび６８は、それぞ
れ上りハイウェイ４８．４８および６６のデータについ
て奇数パリティでチェックを行なっている。パリティエ
ラーが発生すると、すなわち偶数パリティが検出される
と、それらの出力１３０．１３２または７０、すなわち
ＥＯＲ回路５２．５８または７２の一方の入力がイネー
ブルされる。その際、それらのＥＯＲ回路の他方の入力
６２．６４または７Ｂのタイミンング信号■〜■のうち
対応するものが有意（たとえば高レベル）になっていな
いとき、換言すれば、試験用タイムスロット以外の通常
のタイムスロットでは、パリティエラーフリップフロッ
プ５４．６０および７４の対応するものがセットされる
。

しかしこれらのＦＯＲ回路の他方の入力６２．６４およ
び７Ｂのタイミンング信号■〜■のうち対応するものが
有意になっていると、つまり試験用タイムスロットでは
、パリティチェック回路５０．５８または７２で偶数パ
リティが検出されても、それらのＥＯＲ回路の出力が付
勢されないので、パリティエラーフリップフロップ５４
．６０および７４の対応するものはセットされない０反
対に、それらのパリティチェック回路で奇数パリティが
検出されると、そのとき有意のタイミング信号によって
パリティエラーフリップフロップ５４．６０および７４
の対応するものがセットされ、パリティエラーが表示さ
れる。

これかられかるように、本通話路装置の上りハイウェイ
において、通話用の通常のタイムスロットではこれらの
パリティチェック回路にて奇数パリティのチェックアウ
トにかかるとパリティエラー表示がなされ、試験用タイ
ムスロットでは偶数パリティにてエラー表示がなされる
。

中継局から加入者回路への下りハイウェイについても同
様に動作する。その詳細な説明は省略するが、固定タイ
ムスロット挿入回路８０にて固定の試験用タイムスロッ
トに挿入された試験パターンには偶数パリティが、他の
通常のタイムスロットには奇数パリティが、並直列変換
回路およびパリティ作成回路８６とＥＯＲ回路９０によ
って付加され、パリティチェックがパリティチェック回
路１０２．１０４および１２０にて行なわれ、試験用タ
イムスロットについては偶数パリティの、また通常のり
イムスロットについては奇数パリティのエラー表示が、
それぞれＦＯＲ回路１０８．１０８および１２８．なら
びにパリティエラーフリップフロップ１１０．１１２お
よび１２Ｂにて行なわれる。これらの動作は、タイミン
グ作成回路３２で作成されるタイミング信号■〜［相］
によって規定される。

このように本実施例では、各スイッチ１Ｏ１１２および
１４の出側では、試験用タイムスロットについては偶数
パリティでチェックし、通常のタイムスロットでは奇数
パリティでチェックしている。したがって、試験用タイ
ムスロー２トがスイッチングされない障害の他に、これ
らスイッチの出側に複数の試験用タイムスロットが出力
されるマルチ接続の障害を検出することができる。

従来方式の通話路試験装置の例を第３図に示す、同図に
おいて第１図と同じ構成要素は同一の参照符号で示され
ている。この従来方式では、上りハイウェイのパリティ
チェック試験は、集線スイー２チ１０の入側にパリティ
作成回路３４が、また集線スイッチ１０、分配スイッチ
１２および中継スイッチ１４のそれぞれの出側にパリテ
ィチェック回路５０、５Ｅｌおよび６８がそれぞれ設け
られ、パリティ作成回路３４で作成したパリティが正常
に受信されたか否かをパリティチェック回路５０．５８
および６８で検査することによって行なっている。同様
に下りハイウェイのパリティチェック試験は、中継スイ
ッチＨの入側にパリティ作成回路８６が、また各スイッ
チ１４．１２および１０の出側にパリティチェック回路
１０２．１０４および１２０がそれぞれ設けられ、前者
で作成したパリティの正常性を後者で検査することによ
って行なっている。これらのパリティチェックは、通常
のタイムスロットも試験用タイムスロットも同じ奇数パ
リティにて行なっている。

この従来方式でバイロー、ト試験は次のようにして行な
っていた。上りハイウェイについては、集線スイッチ１
０の入側でパリティ作成回路３４の前に試験パターン作
成回路２８と、その試験パターンをハイウェイの固定タ
イムスロットに挿入する固定タイムスロット挿入回路２
４が設けられ、また中継スイッチ１４の出側のパリティ
チェック回路８８の後に試験パターンをハイウェイの固
定タイムスロットから抽出する固定タイムスロット抽出
回路２００と、試験パターンチェック回路２０２がそれ
ぞれ設けられている。また、下りハイウェイについては
、中継スイッチ１４の入側でパリティ作成回路８Ｂの前
に試験パターン作成回路８２と固定タイムスロット挿入
回路８０が設けられ、また集線スイッチｌＯの出側のパ
リティチェック回路１２０の後に固定タイムスロット抽
出回路２０４と試験パターンチェック回路２０６がそれ
ぞれ設けられている。

パイロット試験は、通話路装置を立ち上げる際、各ハイ
ウェイの入側試験用固定タイムスロットと出側試験用固
定タイムスロットとの間を半固定的な通話パスを設定し
て接続しておき、常時、試験パターンのチェックを行な
って通話パス接続の異常の有無を監視していた。

本発明の実施例では、この従来方式と比較して、固定タ
イムスロット抽出回路や試験パターンチェック回路を必
要とせず、また、増設によってスイッチが増加しても、
タイミング作成回路の出力タイミング信号を増やすだけ
でよく、ハードウェアの量が削減される。また、パイロ
ット試験については、各スイッチごとにスイッチングエ
ラーが検出できるので障害切分けの分解７１が高い。

さらに、パリティチェック試験とパイロット試験の障害
ポイントが同じとなるので、ハードウェア量が少なく、
ソフトウェアの処理も簡潔である。また、本実施例では
、パリティチェック回路とそのＥＯＲ回路にて奇数パリ
ティと偶数パリティの両方を使い分けてチェックしてい
るので、パリティチェック回路のスタックを検出するこ
とができる。

（発明の効果） このように本発明では、各スイッチの出側で、試験用タ
イムスロットと通常のタイムスロットではパリティチェ
ック則が異なっているので、試験用タイムスロットのス
イッチング障害のみならずマルチ接続の障害も検出する
ことができる。また、従来方式と比較してハードウェア
量が削減され、パイロット試験については障害切分けの
分解能が高い。

さらに、パリティチェック試験とパイロット試験の障害
ポイントが同じであることから、ハードウェア量が少な
く、ソフトウェアの処理も簡潔となる。また、パリティ
チェック回路のスタックを検出することができる。

【図面の簡単な説明】

第１図は、加入者装置と中継局の間にある加入者線交換
機に本発明を適用した実施例を示す機能ブロック図、 第２図は、第１図に示す実施例の各部に現われる信号の
例を示すタイミング図、 第３図は、従来方式の通話路常時試験方式の例を示す第
１図と同様の機能ブロック図である。 主要部　の符号の説明 １０．１２．　、スイッチ １６．１８．　、ハイウェイ ２４、、、固定タイムスロット挿入回路２Ｂ、、、試験
パターン作成回路 ３２、、、タイミング作成回路 ３４、、、直並列変換回路および パリティ作成回路 ４０．５２．　、排他的論理和回路 ５４．６０．　、パリティエラーフリップフロップ８８
、、、並直列変換回路および パリティチェック回路 特許出願人　沖電気工業株式会社 日本電信電話株式会社 代　理　人　書取　孝雄 先山　隆夫

Claims (1)

1. 【特許請求の範囲】 １、通話路スイッチの入側と出側との間でハイウェイの
   タイムスロットのデータについて所定の論理にてパリテ
   ィの付加および検査が行なわれてハイウェイ交換が行な
   われるディジタル交換機の通話路を常時試験する通話路
   常時試験法において、該試験法は、 前記ハイウェイの固定のタイムスロットに試験用タイム
   スロットを割り付けて前記通話路スイッチに接続パスを
   半固定的に設定し、 該通話路スイッチの入側で該試験用タイムスロットに所
   定パターンの試験データを挿入し、該試験データについ
   ては、前記所定の論理とは逆論理のパリティを該通話路
   スイッチの入側で付加し、 該通話路スイッチの出側では、該試験データについては
   該逆論理でパリティを検査することを特徴とする通話路
   常時試験法。 ２、特許請求の範囲第１項記載の試験法において、前記
   通話路スイッチは従属接続された複数段のスイッチを含
   み、前記パリティの検査は、該複数段のスイッチのそれ
   ぞれの出側にて行なわれることを特徴とする通話路常時
   試験法。