KR100192593B1 - 폴리 실리콘 박막 트랜지스터의 제조방법 - Google Patents

Abstract

청구범위에 기재된 발명이 속한 기술분야:

폴리 실리콘을 이용한 박막 트랜지스터의 제조방법에 관한 것이다.

발명이 해결하려과 하는 기술적 과제:

추가의 소오스와 드레인 형성 마스크를 사용함이 없는 간단한 제조공정을 가지는 폴리 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.

발명의 해결방법의 요지:

기판 상부에 제1 도전형 비정질 실리콘층, 제1절연층, 제2도전형 비정질 실리콘층, 및 제2절연층을 차례로 형성하고, 상기 제2절연층 및 상기 제2도전형 비정질 실리콘을 패턴하여 제1반도체 소자가 되어질 소오스, 드레인 영역 및 제2버퍼절연층을 형성하는 제1공정과, 상기 제1반도체 소자의 영역 이외의 영역에 상기 제1절연층 및 상기 제1도전형 비정질 실리콘층을 패턴하여 제2반도체 소자가 되어질 소오스, 드레인 영역 및 제2버퍼 퍼절연층을 형성하는 제2공정과, 상기 제2공정의 결과물 상에 채널층을 형성하는 제3공정과, 상기 채널층의 상부에 공통 게이트 절연막과 공통 게이트 전극을 형성하는 제4공정을 적어도 포함하는 것을 특징으로 한다.

발명의 중요한 용도:

폴리 실리콘 박막 트랜지스터의 제조방법에 적합하다.

Description

폴리 실리콘 박막 트랜지스터의 제조방법

제1도는 종래의 기술에 따른 박막 트랜지스터의 제조방법을 보인 도면.

제2도는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법을 보인 도면.

본 발명은 박막 트랜지스터에 관한 것으로, 특히 폴리실리콘을 이용한 박막 트랜지스터의 제조방법에 관한 것이다.

일반적으로, 폴리 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터에 비하여 전기적 이동도가 크고 단결정 실리콘 소자와 공정순서가 동일하여 평판 디스플레이 분야에서 그 중요도가 증대되고 있으며, 디스 플레이에서 화소 스위칭 소자의 주변회로를 동시에 구현하는 것이 가능하며 수율과 단가면에서 많은 장점을 가지고 있기 때문에 미국과 일본 등 선진국에서 활발한 연구가 진행되고 있다.

제1도(1a), (1b), (1c), (1d), (1e)는 종래의 기술에 따른 박막 트랜지스터의 제조방법을 보인 도면이다. 제1도(1a)를 참조하면, 석영, 유리, 사파이이어 등으로 이루어진 기판 2과 그 기판 2의 상부에 폴리 실리콘으로 이루어진 활성화영역 4을 증착한 후 소정영역으로 식각한 후의 패턴이다.

제1(1b)는 상기 기판 2 상부에 증착된 상기 활성화영역 4 상부에 게이트산화막 6과 폴리 실리콘 8을 차례로 증착한 후 소자영역으로 분리하여 식각한 후의 패턴이다. 따라서 각기 소자의 소오스와 드레인 및 채널영역으로 형성될 활성화영역 4은 4a, 4b로 분리되며 게이트 산화막 6은 6a, 6b로 분리된다. 또한, 게이트 8는 8a, 8b로 각기 분리된다.

제1도(1c)는 상기 활성화영역 4중 엔형 모오스 박막 트랜지스터를 형성하기 위한 이온주입 10을 수행하는 패턴이다. 따라서 게이트 8a의 자기정렬로 인한 엔형 이온의 주입을 통하여 소오스와 드레인 그리고, 채널이 형성된다.

이때, 우측의 소자영역은 피형 모오스 박막 트랜지스터가 형성될 영역으로 포토레지스터 12에 의하여 이온주입 10이 차단된다.

제1도(1d)는 상기 엔형 모오스 박막 트랜지스터를 포토 레지스터 14에 의하여 차단시킨 상태에서 포토 레지스터 12를 제거하고 피형 불순물 이온주입 16을 수행하는 패턴이다. 따라서 게이트 8b의 자기정렬로 인한 피형 이온의 주입을 통하여 소오스와 드레인 그리고, 채널로 구성된 피형 모오스 박막 트랜지스터가 형성된다.

제1도(1e)는 상기 엔형 모오스 박막 트랜지스터와 피형 모오스 박막 트랜지스터를 형성한 씨모오스 박막 트랜지스터의 단면이다.

상기의 결과물에 절연막을 도포한 후 패터닝하여 콘택을 형성하고 그 콘택을 통하여 메탈등으로 배선을 형성하고 패드를 형성하는 과정들은 공지된 사항이므로 이하 생략한다.

상기한 폴리 실리콘 박막 트랜지스터는 비정질 실리콘 박막 트랜지스터와는 달리 플레이너형 구조로 제작이 가능하므로 소자의 소오스와 드레인 영역을 형성시 이온주입 10, 6을 수행한다.

이로 인하여 "자기 정합법"에 의한 소오스와 드레인의 도우핑이 가능하기 때문에 게이트와 소오스, 드레인간의 오버랩(overlap) 케퍼시턴스가 작아 디스플레이의 화소 소자로 사용시 기생 케퍼시턴스로 인하여 나타나는 화질의 저하를 최소화할 수 있다는 장점이 있다.

하지만, 이온주입 방법은 그 에너지의 이온을 실리콘의 웨이퍼 상부에 충돌시켜 상기 이온을 매립하기 위한 공정이다. 이때, 충돌한 이온은 입사에너지나 이온의 종류, 기판의 상태 등에 따라서 결정되는 어떤 깊이까지 도달하여, 웨이퍼에 결정적인 손상을 준다. 이 손상된 영역들은 상호 오보랩해서 웨이퍼 위의 주입영역 표면 전면에 걸쳐 결함층을 형성한다. 따라서, 실제 소자 적용에 있어서는 결정 웨이퍼의 받은 손상을 열처리에 의해서 회수하고, 주입된 이온을 반도체 중의 캐리어로서 활성화시키기 위한 어닐링공정이 요구된다.

또한, 소오스 및 드레인을 형성하기 위한 이온 주입 방법은 5인치 미만의 소형 디스플레이에는 적합하나 화면크기가 증가함에 따라 도우핑의 균일도가 급격히 떨어지는 단점이 있어 대면적 디스플레이에는 적합하지 않는 문제점이 있다. 이와 같은 문제점들을 해결하기 위하여 최근에는 "이온 샤워 도우핑 방법"이 연구되고 있으나 도우핑 공정시 포토 레지스터의 연소 및 이온의 확산 공정이 추가로 요구되는 등 아직도 실용화에는 많은 문제점을 가지고 있다.

상기한 바와 같은 문제점을 해소하기 위한 본 발명의 목적은 대면적 디스플레이에 이용가능한 폴리 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 추가의 소오스와 드레인 형성 마스크를 사용함이 없는 간단한 제조공정을 가지는 폴리 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 소오스와 드레인에 주입된 이온을 활성화시키기 위한 추가의 어닐링 공정이 필요 없는 폴리 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 약 500Å 정도의 초 박막을 가지는 폴리 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 이온주입으로 인한 박막 킹크(kink)현상을 제거하기 위한 폴리 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 온 오프 전류비 특성이 향상되며 빠른 시간내에 수소화 효과를 가지는 폴리 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.

본 발명의 또다른 목적은 기생케퍼시턴스를 감소하기 위한 폴리 실리콘 박막 트랜지스터의 제조방법을 제공함에 있다.

상기한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 기판 상부에 제1 도전형 비정질 실리콘층, 제1 절연층, 제2 도전형 비정질 실리콘층, 및 제2 절연층을 차례로 형성하고, 상기 제2 절연층 및 상기 제2 도전형 비정질 실리콘층을 패턴하여 제1 반도체 소자가 되어질 소오스, 드레인 영역 및 제1 버퍼절연층을 형성하는 제1공정과, 상기 제1 반도체 소자의 영역 이외의 영역에 상기 제1 절연층 및 상기 제1 도전형 비정질 실리콘층을 패턴하여 제2 반도체 소자가 되어질 소오스, 드레인 영역 및 제2 버퍼절연층을 형성하는 제2공정과, 상기 제2공정의 결과물 상에 채널층을 형성하는 제3공정과, 상기 채널층의 상부에 공통 게이트 절연막과 공통 게이트 전극을 형성하는 제4공정을 적어도 포함하는 것을 특징으로 한다.

또한, 제1 트랜지스터 및 제2 트랜지스터로 이루어지는 씨 모오스 형 트랜지스터에 있어서, 상기 제1 및 제2 트랜지스터들이, 게이트 전극과, 소오스 전극과, 드레인 전극과, 소오스 전극과 드레인 전극 사이에 형성되는 채널영역과, 상기 채널영역의 하단부의 상기 소오스 전극의 상단부 사이에 형성되는 제1 버퍼층과, 상기 채널영역의 하단부와 상기 드레인 전극의 상단부 사이에 형성되는 제2 버퍼층으로 구성되는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.

제2도 (2a), (2b), (2c), (2d), (2e)는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법을 보인 도면이다.

제2도(2a)는 석영, 유리, 사파이어 또는 실리콘 절연막으로 이루어진 웨이퍼 2 상부에 500㎚의 열 산화막 26을 성장하여 기판을 형성한후 그 기판의 상부에 엔형 비정질 실리콘 28을 도포한다.

상기 엔형 비정질 실리콘 28의 상부에는 예컨데, 질화막 또는 산화막과 같은 절연막으로 이루어진 버퍼막 30을 도포하고 그의 상부에는 피형 비정질 실리콘 32과 버퍼막 34을 차례로 증착한후 패터닝한 결과물이다.

이때, 상기 엔형 비정질 실리콘28을 인 시츄(IN-냐셔) 도핑한다. 상기 인 시츄 도핑공정은 상기 엔형 비정질 실리콘 28을 열적 분위기에서 성장하고 이와 동시에 불순물을 함유하는 가스를 주입하여 도핑하는 공정이다. 그리고, 상기 피형 비정질 실리콘 32과 상기 버퍼 막 30,34는 LPCVD(low pressure camical vapor deposition) 또는 APCVD(atmospheric pressure camical vapor deposition)으로 차례로 증착한다. 상기 4개의 박막들은 각기 동일한 두께를 가지며 그 두께는 각기 약 100㎚이다.

제2도(2b)는 포토 리토그래피를 사용하여 상기 버퍼 막 34과 상기 피형 비정질 실리콘 32를 소정의 모양으로 식각한 결과물이다.

이때, 상기 식각된 결과물인 피형 비정질 실리콘 32a, 32b는 피형 모오스 박막 트랜지스터의 각기 소오스 및 드레인 영역이 된다.

제2도(2c)는 포토 리토그래피를 사용하여 상기 버퍼 막 30과 인 시츄로 도핑된 상기 엔형 비정질 실리콘 28을 소정의 모양으로 식각한 결과물이다.

이때, 상기 식각된 결과물인 엔형 비정질 실리콘 28a, 28b은 엔형 모오스 박막 트랜지스터의 각기 소오스 및 드레인 영역이 된다. 그리고, 상기 제2도(2b)를 통한 결과물 상부에는 포토레지스터 36로 페시베이션되어 식각시 보호된다.

상술한 두 개의 마스크를 사용한 버퍼 막과 비정질 실리콘을 식각할때에는 씨모오스 박막 트랜지스터의 채널이 형성될 영역이 동시에 식각된다.

제2도(2d)는 제2도(2c)를 통한 결과물 상부에 채널 영역을 형성하기 위하여 비정질 실리콘으로 이루어진 채널막 42을 도포하고, 상기의 결과물을 "고상 결정화 방법(SPC ; sold phase crystalization)"으로 즉, 약 600℃에서 30시간 어닐링하여 상기 비정질 실리콘막들을 폴리 실리콘화하여 상기 채널막 42를 형성한다. 그 채널막 42의 상부에 게이트 절연막 38과 약 30㎚의 폴리 실리콘 또는 금속으로 게이트 전극 막 40을 약 500℃로 증착한다.

제2도(2e)는 제2도(2d)의 상기 결과물을 게이트 마스크를 사용하여 상기 게이트 전극막 40와 게이트 절연막 38과 채널막 42의 일부를 소정의 모양으로 차례로 식각한 후의 결과물이다.

도면에는 도시되지 않고 있지만, 상기 제2도(2e)의 결과물에 약 380℃에서 500㎚의 보호산화막을 증착하고 콘택을 형성하기 위한 식각과 약 1000nm의 금속 즉, 알루미늄등을 이용하여 소자의 전극을 형성한다. 상기 공정의 완료 후 소자의 전기적 특성을 향상시키기 위하여 약 300℃, 약 0.5토르의 압력하에서 파워 밀도를 약 2.5w/㎠로 13.56㎒의 진동수로 수소화처리를 수행한다.

따라서, 상기한 바와 같은 본 발명을 따르면, 상기 종래의 기술에서 상술한 공정 중에서 엔형 불순물 이온주입과 피형 불순물 이온주입 공정이 본 발명에서는 피형 활성화 마스크 및 엔형 활성화 마스크를 통한 식각을 통해서 이루어지기 때문에 보다 간단한 사진식각 공정을 가진다. 또한, 버퍼 막 30a, 30b, 34a, 34b로 인하여 소자의 소오스와 드레인 영역과 채널 사이에 발생하는 기생 케퍼시턴스 발생을 억제시킬 수 있는 효과를 가지고, 채널영역과 소오스 및 드레인 영역이 서로 분리되어 형성되기 때문에 약 500Å 정도의 초 박막을 가질 수 있는 효과가 있다. 또한 이온주입을 수행하지 않고 인 시츄공정을 사용하기 때문에 이온주입으로 인한 킹크현상이 발생하지 않으며 이온을 활성화시키기 위한 추가의 어닐링 공정이 필요없고, 균일하게 확산된 이온으로 인한 온오프 전류비 특성이 향상되어 빠른 수소화 효과에 따른 패시배이션 특성을 향상시킬 수 있다.

Claims (15)

1. 씨모오스 박막 트랜지스터를 제조하기 위한 방법에 있어서; 기판 상부에 제1도전형 비정질 실리콘층, 제1절연층, 제2도전형 비정질 실리콘층, 및 제2 절연층을 차례로 형성하고, 상기 제2절연층 및 상기 제2도전형 비정질 실리콘을 패턴하여 제1반도체 소자가 되어질 소오스, 드레인 영역 및 제1버퍼절연층을 형성하는 제1 공정과; 상기 제1 반도체 소자의 영역 이외의 영역에 상기 제1 절연층 및 상기 제1 도전형 비정질 실리콘을 패턴하여 제2 반도체 소자가 되어질 소오스, 드레인 영역 및 제2버퍼절연층을 형성하는 제2공정과; 상기 제2공정의 결과물 상에 채널층을 형성하는 제3공정과; 상기 채널층의 상부에 공통 게이트 절연막과 공통 게이트 전극을 형성하는 제4공정을 적어도 포함하는 것을 특징으로 하는 방법.
2. 제1항에 있어서; 상기 제1 도전형은 엔형 불순물일 경우에 경우에 상기 제2도전형은 피형 불순물임을 특징으로 하는 방법.
3. 제1항에 있어서; 상기 제1 반도체 소자가 피형 모오스 트랜지스터일 경우에 상기 제2 반도체 소자는 엔형 모오스 트랜지스터임을 특징으로 하는 방법.
4. 제1항에 있어서; 상기 제1 도전형 비정질 실리콘층은 인 시츄도핑에 의해 형성되어짐을 특징으로 하는 방법.
5. 제1항에 있어서; 상기 기판은 석영 유리 또는 사파이어로 이루어짐을 특징으로 하는 방법
6. 제1항에 있어서; 상기 제3공정은 상기 채널층을 형성한 후 약 600℃에서 약 30시간 동안 어닐링하는 공정을 더 포함하는 것을 특징으로 하는 방법.
7. 제1항에 있어서; 상기 방법은 상기 제4공정의 완료후의 결과물의 보호를 위한 수소화 처리 공정을 더 포함하는 것을 특징으로 하는 방법.
8. 제1항에 있어서; 상기 제1 및 제2 버퍼절연층은 질화막 또는 산화막임을 특징으로 하는 방법.
9. 기판 상부에 씨모오스형의 실리콘 박막 트랜지스터를 제조하는 방법에 있어서; 상기 기판 상에 엔형 비정질 실리콘막, 제1 절연막, 피형 비정질 실리콘막, 제2 절연막을 적층하고, 제1 반도체 소자를 형성하기 위한 마스크로써 상기 제2 절연막과 상기 피형 비정질 실리콘막을 적어도 두 부분의 고립물이 남도록 패턴하여 상기 피형 비정질 실리콘막이 상기 제1 반도체 소자의 소오스 및 드레인 영역이 되도록 하고, 상기 제2 절연막이 제1 버퍼막이 되도록 형성하는 제1 공정과; 상기 제1 반도체 소자의 영역과 다른 영역에 제2 반도체 소자를 형성하기 위한 마스크로써 상기 제1 절연막과 상기 엔형 비정질 실리콘막을 적어도 두 부분의 고립물이 남도록 패턴하여 상기 엔형 비정질 실리콘막이 상기 제2반도체 소자의 소오스 및 드레인 영역이 되도록 하고, 상기 제1 절연막이 제2 버퍼막이 되도록 형성하는 제2공정과; 상기 제2공정의 결과물 상에 채널막을 형성하는 제3공정과; 상기 채널막의 상부에 공통게이트 절연막과 공통 게이트 전극을 형성하는 제4공정을 적어도 포함하는 것을 특징으로 하는 방법.
10. 제9항에 있어서; 상기 피형 비정질 실리콘과 상기 제1, 2절연막은 저 전압화학 증착방법 또는 대기압 화학 증착 방법으로 증착하여 형성함을 특징으로 하는 방법.
11. 제9항에 있어서; 상기 엔형 비정질 실리콘, 제1 버퍼막, 피형 비정질 실리콘, 제2 버퍼막은 각기 동일한 두께를 가지며 그 두께는 약 100㎚임을 특징으로 하는 방법.
12. 제9항에 있어서; 상기 제4공정의 상기 공통 게이트 전극을 형성한후 습식식각하여 약 380℃에서 약 500㎚의 보호산화막을 증착하고 콘택을 형성하는 공정을 더 가짐을 특징으로 하는 방법.
13. 제9항에 있어서; 상기 공통게이트 절연막은 약 100㎚의 두께를 가짐을 특징으로 하는 방법.
14. 제1 트랜지스터 및 제2 트랜지스터로 이루어지는 씨 모오스형 트랜지스터에 있어서; 상기 제1 및 제2트랜지스터들이, 게이트 전극과, 소오스 전극과, 드레인 전극과, 소오스 전극과 드레인 전극 사이에 형성되는 채널영역과, 상기 채널영역의 하단부와 상기 소오스 전극의 상단부 사이에 형성되는 제1 버퍼층과, 상기 채널 영역의 하단부와 상기 드레인 전극의 상단부 사이에 형성되는 제2 버퍼층으로 구성되는 것을 특징으로 하는 씨모오스 트랜지스터.
15. 박막 트랜지스터에 있어서; 게이트 전극과, 게이트 절연층과, 반도체층과, 제1도전형 실리콘 층을 두고, 상기 제1 도전형 실리콘층과 상기 게이트 절연막 사이에 버퍼층으로 이루어진 제1형 반도체 소자와;상기 제1형 반도체 소자와 분리되어 상기 게이트 전극, 상기 게이트 절연층, 상기 반도체 층 그리고, 상기 제2 도전형 실리콘층과 다른형의 제2 도전형 반도체층을 두고, 상기 제2도전형 실리콘층과 상기 게이트 절연막 사이에 상기 버퍼층으로 이루어진 제2형 반도체 소자 하부에 상기 제1도전형 반도체층과 절연층이 형성되어짐을 특징으로 하는 반도체 소자.