KR20000052437A

KR20000052437A - 에이치오유티 위치 제어 회로

Info

Publication number: KR20000052437A
Application number: KR1019990055791A
Authority: KR
Inventors: 유토요시유키; 에사키타카후미; 후루가와히로시; 후쿠다야수히로
Original assignee: 가네코 히사시; 닛폰 덴키 주식회사
Priority date: 1998-12-08
Filing date: 1999-12-08
Publication date: 2000-08-25
Anticipated expiration: 2019-12-08
Also published as: TW503387B; US6549198B1; JP3270406B2; KR100360958B1; JP2000172213A

Abstract

다중 동기 모니터의 디스플레이 화상의 수평 위치를 제어하는데 사용되는 HOUT 위치 제어 회로가 기술된다. 상기 회로는 입력 수평 동기 신호와 위상동기화되는 제1 PLL 회로, 상기 제1 PLL 회로의 출력과 위상동기화되는 제2 PLL 회로, 수평 구동 신호를 출력하기 위해 입력 수평 동기 신호로 부터의 지연량을 제어하도록 제1 PLL 회로와 제 2 PLL 회로의 출력들 사이의 지연을 발생시키는 회로를 가진다.

Description

에이치오유티 위치 제어 회로{HOUT position control circuit}

발명의 분야

본 발명은 디스플레이에 표시되는 화상의 위치를 제어하는데 사용하는 HOUT 위치 제어 회로에 관한 것이다.

발명의 배경

다중동기 모니터들은 화상 디스플레이 위치(아래에서 '위치 제어'로 불려진다)의 제어를 수행하기 위해 수평 구동 신호(아래에서 'Hout 신호'로 불려진다)를 출력 하도록 입력 수평 동기 신호(아래에서 'Hsync 신호'로 불려진다)로 부터의 지연 양을 제어하는데 Hout 위치 제어 회로를 사용한다.

종래에는, 다중동기 모니터들의 HOUT 위치 제어 회로에서, 조정가능한 지연 회로가 PLL 루프에 제공되며, 위치 제어는 상기 조정가능한 지연 회로의 지연 값을 제어함에 의해 수행된다.

도1은 종래의 HOUT 위치 제어 회로의 구조를 도시하는 블록도이다.

도1에서 도시된 바와 같이, 종래의 HOUT 위치 제어 회로에서 위상 비교기(3)의 입력 단에 조정가능한 지연 회로들(24,25)이 제공된다. 위상 비교기(3)의 2개의 입력 신호들은 조정가능한 지연 회로들(24,25)에 의해 분리되어 지연된다. 위치 제어는 상기 지연 값을 제어함에 의해 수행된다.

도2는 도1의 조정가능한 지연 회로들(24,25)의 구조를 도시하는 블록도이다.

다중 동기 모니터들은 Hsyn 신호를 입력시키기 위해 같은 비율의 지연량이 필요하다. 따라서, 조정가능한 지연 회로들(24,25)의 입력 신호(29)와 동기화되는 톱니파(31)는 톱니파 발생기 회로(28)에 의해 발생되며, 그 다음에 비교기(32)를 사용함에 의해 만들어진 출력 신호(27)가 지연된다.

DC 전압인 지연 제어 전압(30)을 사용함에 의해 지연값이 제어된다.

도3은 톱니파로부터 지연 값을 발생시키는 공정을 도시하는 타이밍 차트이다.

그러나, 종래의 HOUT 위치 제어 회로가 PLL 루프의 조정가능한 지연 회로를 가지므로, 상기 조정가능한 지연 회로의 분산이 위치 편차를 발생시킬 수 있다.

또한, 조정가능한 지연 회로가 유사한 방법으로 동작하므로, 상기 지연 값은 노이즈에 의존하여 변경될 수 있고, 지터(jitter)를 발생시킬 수 있다.

도1은 종래의 HOUT 위치 제어 회로을 도시하는 블록도.

도2는 도1의 조정가능한 지연 회로를 도시하는 블록도.

도3은 톱니파로부터의 지연 값을 발생시키는 공정을 도시하는 타이밍 차트.

도4는 본 발명에 따른 양호한 실시예에서의 HOUT 위치 제어 회로를 도시하는 블록도.

도5는 도4의 HOUT 위치 제어 회로의 동작을 도시하는 타이밍 차트.

도6은 본 발명에 따른 또 다른 양호한 실시예에서의 Vsync 신호의 위치 제어 회로를 도시하는 블록도.

※도면의 주요 부분에 대한 부호의 설명※

3 : 위상 비교기 4 : LPF

13 : 브라운 관 14 : 시스템 클럭

24,25 : 조정가능한 지연 회로 18 : Hsync 신호

발명의 개요

따라서, 본 발명의 목적은 위치 편차와 지터를 억제하는 HOUT 위치 제어 회로를 제공하는 것이다.

본 발명의 다른 목적은 위치 편차와 지터를 억제하는 다중동기 모니터의 디스플레이 화상의 수직 위치를 제어하는데 사용되는 위치 제어 회로를 제공하는 것이다.

본 발명에 따라서, 다중 동기 모니터의 디스플레이 화상의 수평 위치를 제어하는데 사용되는 HOUT 위치 제어 회로에 있어서,

입력 수평 동기 신호와 위상동기화되는 제1 PLL 회로와,

상기 제1 PLL 회로의 출력과 위상동기화되는 제 2 PLL 회로와,

상기 입력 수평 동기 신호로부터 출력 수평 구동 신호까지의 지연량을 제어하도록 상기 제1 PLL 회로와 상기 제2 PLL 회로의 출력들사이의 지연을 발생시키는 수단을 포함한다.

본 발명의 또 다른 양상에 따라, 다중 동기 모니터의 디스플레이 화상의 상기 수평 위치를 제어하는데 사용되는 HOUT 위치 제어 회로에 있어서,

상기 디스플레이 화상의 위치 제어는 디지털 방식으로 수행된다.

다중 동기 모니터의 디스플레이 화상의 수평 위치를 제어하는데 사용되는 위치 제어 회로에 있어서,

입력 수직 동기 신호와 위상 동기화되는 제1 PLL 회로와,

상기 제1 PLL 회로의 출력과 위상 동기화되는 제 2 PLL 회로와,

상기 입력 수직 동기 신호로부터 출력 수직 구동 신호까지의 지연량을 제어하도록 상기 제1 PLL 회로와 상기 제2 PLL 회로의 출력들사이의 지연을 발생시키는 수단을 포함한다.

본 발명의 또 다른 양상에 따라서, 상기 다중 동기 모니터의 디스플레이 화상의 수직 위치를 제어하는데 사용되는 위치 제어 회로에 있어서,

상기 디스플레이 화상의 위치 제어가 디지털 방식으로 수행된다.

또한, 본 발명은 상술된 HOUT 위치 제어 회로 또는 위치 제어 회로를 사용하는 다중동기 모니터를 제공한다.

양호한 실시예의 설명

본 발명의 양호한 실시예들이 도면들을 참조하여 아래에 설명될 것이다.

도4는 본 발명에 따른 양호한 실시예의 HOUT 위치 제어 회로를 도시하는 블록도.

도4에서, PLL 회로(1)는 입력인 Hsync 신호(18)에 위상을 정합시키는데 사용되고, PLL 회로(2)는 PLL 회로(1)의 M 값의 프로그램가능한 디코더(7)의 출력에 그 위상을 정합시키는데 사용된다.

PLL 회로들(1,2)의 구성요소들은 아래에 설명된다.

Hsync 신호(18)는 PLL 회로(1)의 위상 비교기(3)의 입력이며, 이는 1/N 프로그램가능한 주파수 분주기(6)의 출력과 위상비교된다. 그 다음에, 즉 위상 비교기(3)의 출력인 에러 출력은 LPF(4)에 의해 평활화(smooth)된다. LPF(4)의 출력 전압에 의해, VCO(5)의 발진 주파수가 제어된다.

1/N 프로그램가능한 주파수 분주기(6)는 입력인 Hsync 신호(18)의 주파수에의해 주파수 분주 값 N을 변경시키는데 사용된다. 주파수 분주 값 N 은 양의 정수이고, 분주 값 디코딩 값 제어 회로(8)에 의해 설정된다.

입력인 Hsync 신호(18)에 대해서, 위상 동기화된 시스템 클럭(14)이 생성될 수 있다. 상기 시스템 클럭(14)은 분주 값 디코딩 값 제어 회로(8), Hsync 신호, 수직 동기 신호(이후에 'Vsync 신호'로 불려진다)등을 제어하는 시스템 클럭으로 사용된다.

도5에서 나중에 기술되는 M 값 프로그램가능한 디코더(7)는 1/N 프로그램가능한 주파수 분주기(6)의 M 번째 클럭을 디코딩하는데 사용된다. M 이 정수인 디코딩 값 M은 위치 제어가 수행될 때, 분주 값 디코딩 값 제어 회로(8)에 의해 설정된다.

또한 PLL 회로(2)에서, M 값 프로그램가능한 디코더(7)의 출력은 위상 비교기(9)에 의해 브라운관(13)내에 발생되는 FBP 신호(17)와 위상비교되며, 그 다음에 즉, 그 위상 비교기(9)의 출력인 에러 출력이 LPF(10)에 의해 평활화된다. LPF(10)의 출력 전압에 의해, VCO(11)의 발진 주파수가 제어된다.

1/N 프로그램가능한 주파수 분주기(12)의 주파수 분주 값 N 이 PLL 회로(1)의 1/N 프로그램가능한 주파수 분주기(6)의 주파수 분주 값과 같은 값을 가지도록 설정된다. 1/N 프로그램가능한 주파수 분주기(12)의 출력은 브라운관(13)의 Hout 신호(16)로 사용된다.

이 실시예의 Hout 위치 제어 동작이 아래에 설명된다.

첫째로, PLL회로들(1,2)의 동작이 도5에서 설명된다. PLL 회로(1)는 위상 비교기(3), LPF(4), VCO(5), 1/N의 프로그램가능한 주파수 분주기(6)를 사용하여, 입력인 Hsync 신호(18)에 위상 동기 발진동작을 수행한다.

이에 관해서, 1/N 프로그램가능한 주파수 분주기(6)의 주파수 분주량이 Hsync 신호(18)의 주파수에 근거하는 분주 값 디코딩 값 제어 회로(8)에 의해 설정된다. 통상적으로, 분주 값 디코딩 값 제어 회로(8)는 마이크로컴퓨터, DSP 등으로 이루어진다.

도5에서, B)는 입력인 Hsync 신호(18)를 지시하며, C)는 1/N 프로그램가능한 주파수 분주기(6)의 출력을 지시하며, A)는 VCO(5)의 출력인 시스템 클럭(14)의 타이밍을 지시한다.

Hsync 신호(18)가 1/N 프로그램가능한 주파수 분주기(6)의 출력과 위상동기화되므로, 이들은 같은 타이밍을 가진다. VCO(5)의 출력인 시스템 클럭(14)은 Hsync 신호(18)의 N 배인 주파수에 대응한다.

또한 PLL 회로(2)에서, 입력 신호인 M 값 프로그램가능한 디코더(7)의 출력은 FBP 신호(17)와 위상동기화된다.

위치 제어 동작이 아래에 설명된다.

1/N 프로그램가능한 주파수 분주기(6)와 동기화되는 M 값 프로그램가능한 디코더(7)는 1/N 프로그램가능한 주파수 분주기(6)의 임의의 계수 값 M에서 펄스를 출력한다.

도5에서, C)와D)는 각각 1/N 프로그램가능한 주파수 분주기(6)와 M 값 프로그램가능한 디코더(7)의 출력을 지시한다.

M값 프로그램가능한 디코더(7)의 출력 D)는 분주값 디코딩값 제어회로(8)에 의해 설정된 M 값에 대응하는 지연 값을 가지며, 1/N 프로그램가능한 주파수 분주기(6)의 출력과 같은 신호를 주기적으로 출력한다.

M 값 프로그램가능한 디코더(7)의 출력 D)는 PLL 회로(2)에 의해 FBP 신호(17)와 위상동기화 된다. Hout 신호(16)로부터 FBP 신호(17)로의 지연값은 브라운관(13)에 의해 결정되는 상수 값이다.

Hsync 신호(18)로부터 Hout 신호(16)로의 지연량(H)은 M 값 프로그램가능한 디코더(7)의 상기 M 값을 변경함에 의해 설정될 수 있다.

따라서, 즉 위치 제어인 Hsync 신호(18)로부터 Hout 신호(16)로의 지연량 제어는 M 값 프로그램가능한 디코더(7)의 M 값을 제어함에 의해 수행될 수 있다.

따라서, 이 실시예에서, 만일 단지 디지털 방식으로 단지 M 값 프로그램가능한 디코더(7)의 M 값을 설정할 수 있다면, 위치 제어가 수행될 수 있다. 따라서, 위상 비교기의 입력에 제공되는 위치 제어를 위한 종래의 조정가능한 지연 회로가 더 이상 필요하지 않게 된다.

이 실시예에서 위치 제어 회로는 조정가능한 지연 회로에서 노이즈 등에 의해 발생되는 지연 값의 변동이 화상의 질에 영향을 주는 지터를 발생시킨다는 문제를 해결 할 수 있다. 또한, 이 위치 제어 회로는 조정가능한 지연 회로에서의 분산이 위치 편차를 발생시킨다는 문제를 해결할 수 있다.

또한, 이 실시예에서, 위치 제어가 디지털 방식으로 수행될 수 있으므로, 다중 동기 모니터에 대해 필요한 핀 균형 교정, 키 균형 교정 등이 분주 값 디코딩 값 제어 회로(8)에 의해 설정된 M 값을 제어함에 의해 수행될 수 있다.

본 발명의 또 다른 실시예가 도면들을 참조하여 아래에 설명된다.

도6은 본 발명에 따른 Vsync 신호의 위치 제어 회로를 도시하는 블록도이다.

도6에 있어서, 입력 신호인 Vsync 신호(21)를 제외하고, V 구동 펄스(22)는 브라운관(13)에 입력되는 구동 펄스이고, VFBP 신호(23)는 브라운관(13)으로부터의 FBP신호이다. 상기 회로 구조는 도4의 실시 예에서의 구조와 같다. 공통 구성요소들에 대한 설명이 본 명세서에서 생략되었다.

이 실시예에서, 도4의 실시 예에서와 같이, Vsync 신호(21)에 대해서, m 값 프로그램가능한 디코더(7)의 값을 사용하여 위치 제어가 수행될 수 있다.

비록 본 발명이 명세서를 완전하게 하고 명료하게 하기 위해 특정 실시예에 대해서 기술되었지만, 첨부된 청구 범위는 이와 같이 제한적이지 않고, 모든 변경예를 구현하여 해석될 수 있고, 본원에서 상당히 기본 가르침에 속하는 상기 기술에 숙련된 자에게 발생할 수 있는 대안적인 구조들이 설명된다.

본 발명의 목적은 위치 편차와 지터를 억제하는 HOUT 위치 제어 회로를 제공하는 것이다.

Claims

다중 동기 모니터의 디스플레이 화상의 수평 위치를 제어하는데 사용되는 HOUT 위치 제어 회로에 있어서,

입력 수평 동기 신호와 위상동기화되는 제1 PLL 회로와,

상기 제1 PLL 회로의 출력과 위상동기화되는 제 2 PLL 회로와,

상기 입력 수평 동기 신호로부터 출력 수평 구동 신호까지의 지연량을 제어하도록 상기 제1 PLL 회로와 상기 제2 PLL 회로의 출력들사이의 지연을 발생시키는 수단을 포함하는, HOUT 위치 제어 회로.
상기 다중 동기 모니터의 디스플레이 화상의 수평 위치를 제어하는데 사용되는 HOUT 위치 제어 회로에 있어서,

상기 디스플레이 화상의 위치 제어는 디지털 방식으로 수행되는, HOUT 위치 제어 회로.
상기 다중 동기 모니터의 디스플레이 화상의 수직 위치를 제어하는데 사용되는 위치 제어 회로에 있어서,

입력 수직 동기 신호와 위상 동기화되는 제1 PLL 회로와,

상기 제1 PLL 회로의 출력과 위상 동기화되는 제 2 PLL 회로와,

상기 입력 수직 동기 신호로부터 출력 수직 구동 신호까지의 지연량을 제어하도록 상기 제1 PLL 회로와 상기 제2 PLL 회로의 출력들사이의 지연을 발생시키는 수단을 포함하는, 위치 제어 회로.
상기 다중 동기 모니터의 디스플레이 화상의 수직 위치를 제어하는데 사용되는 위치 제어 회로에 있어서,

상기 디스플레이 화상의 위치 제어가 디지털 방식으로 수행되는, 위치 제어 회로.
제1항에 규정된 상기 HOUT 위치 제어 회로를 포함하는 다중 동기 모니터.
제2항에 규정된 상기 HOUT 위치 제어 회로를 포함하는 다중 동기 모니터.
제3항에 규정된 상기 위치 제어 회로를 포함하는 다중 동기 모니터.
제4항에 규정된 상기 위치 제어 회로를 포함하는 다중 동기 모니터.