KR20000076351A - 집적 회로 및 상기 회로의 테스트 방법 - Google Patents

집적 회로 및 상기 회로의 테스트 방법 Download PDF

Info

Publication number
KR20000076351A
KR20000076351A KR1019997008452A KR19997008452A KR20000076351A KR 20000076351 A KR20000076351 A KR 20000076351A KR 1019997008452 A KR1019997008452 A KR 1019997008452A KR 19997008452 A KR19997008452 A KR 19997008452A KR 20000076351 A KR20000076351 A KR 20000076351A
Authority
KR
South Korea
Prior art keywords
test
rom
cpu
user
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1019997008452A
Other languages
English (en)
Inventor
위르겐 놀레스
한스-하인리히 피만
Original Assignee
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 칼 하인쯔 호르닝어, 지멘스 악티엔게젤샤프트 filed Critical 칼 하인쯔 호르닝어
Publication of KR20000076351A publication Critical patent/KR20000076351A/ko
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Microcomputers (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Storage Device Security (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

본 발명은 CPU 및 사용자-ROM을 갖는 집적 회로에 관한 것으로, 상기 회로는 어드레스 범위가 사용자-ROM-어드레스 범위 내부에 있는 테스트-ROM, CPU-외부 RAM 및 스위칭 수단을 포함하는 것을 특징으로 하며, 상기 스위칭 수단은 다만 사용자-ROM에 대한 액세스 혹은 테스트-ROM에 대한 액세스만을 가능하게 하고 다만 사용자-ROM에 대한 액세스만을 허용하는 상태로 비가역적으로 변위될 수 있다.

Description

집적 회로 및 상기 회로의 테스트 방법 {INTEGRATED CIRCUIT AND METHOD FOR TESTING THE SAME}
전화 카드 또는 진료 카드와 같은 제 1 칩 카드 세대는 실제로 다만 메모리 기능만을 실행할 수 있었다. 나중에 수의 비교 또는 의사 랜덤수(pseudo random number)의 형성과 같은 비교적 간단한 논리 기능이 부가되었다. 부분적으로 상당한 값이 저장되거나 또는 특히 신뢰할만한 데이터가 저장되는 은행 업무에서와 같이 안전과 관련된 분야에서는, 칩 카드의 사용이 증가함에 따라 복잡한 안전 기능, 암호화 기능 및/또는 확인 기능을 실행할 수 있는 마이크로 프로세서의 사용이 증가하고 있다. 상당한 비용을 요구하는 암호 작성(및 해독) 방법의 사용도 점차 증가하고 있다.
근래의 칩 카드내에 포함된 반도체 칩은 비용이 많이 들고 복잡한 회로들을 포함하며, 이 회로들은 일반적으로 CPU, ROM, EEPROM (혹은 EPROM) 그리고 UART와 같은 부분적으로 추가의 모듈, 또는 공동 프로세서 및 상기 소자들을 연결시키는 버스와 함께 형성된다. CPU에는 대부분 스태틱 RAM으로서 형성된 적어도 하나의 RAM이 할당된다. 스태틱 RAM이 상당한 공간을 필요로 하기 때문에, 이 램은 대부분 크기가 매우 작고 다만 1 KByte 보다 적은 메모리 용량을 갖는다. 그밖에 칩 카드 제품의 특징으로서는, 이 제품이 외부 세계에 대한 직렬 인터페이스를 다만 1개 내지 2개만 가짐으로써 데이터 전송이 매우 느리게 이루어진다는 점이다. 내부에서는 8비트에 의한 병렬 처리가 이루어지기 때문에, CPU에 대한 어큐뮬레이터를 이용하여 소프트웨어 방식으로 제어되는 직렬/병렬 변환이 필요하고, 그럼으로써 상기 변환도 또한 매우 느리게 진행된다. 그러나 정상의 데이터 전송은 ISO-규정에 의해 규정되어 있고 다만 초당 소수 KBit로만 이루어지기 때문에, 이것은 정상 작동을 위해서, 말하자면 사용자가 예컨대 재충전 가능한 현금 거래인으로서 규정에 맞게 사용하도록 하기 위한 작동을 위해서는 아무런 문제가 없다.
그러나 기술된 복잡한 집적 회로는 충분한 품질로 고객에게 인도되어야 하기 때문에, 결과적으로 폭넓은 테스트가 필수적이다.
상기와 같은 제품의 테스트는 자기 테스트-소프트웨어에 의해 실행된다. 그렇기 때문에 칩 카드 제품은 ROM으로서 실행되는 테스트 메모리를 포함한다. 상기 테스트 메모리는 자기 테스트-소프트웨어를 포함하며, 이 소프트웨어에 의해서 파워-온-리셋 후에 칩의 여러 부분들이 테스트될 수 있다. 자기 테스트-소프트웨어는 테스트 벡터를 통해 호출되는 상이한 테스트 루틴으로 이루어진다. 이 테스트 벡터는 IO-포트를 통해 입력된다. 테스트 메모리의 크기는 제한되어 있고 상이한 제품 내부에서는 변동되기 때문에, 상기 메모리는 일반적으로 모든 테스트 루틴을 포함할 수는 없다. 그렇기 때문에 나머지 테스트 루틴은 EEPROM 내부로 재충전되어 그곳으로부터 실행되어야 한다. 이를 위해서는, 고유의 테스트와 비교해서 훨씬 더 오랫동안 지속되는 다수의 프로그래밍 과정 및 소거 과정이 필요하다.
ROM으로 실행된 테스트 메모리는 반도체-칩상에 존재하는 ROM의 구성 부품이며, 상기 ROM은 또한 작동 장치와 같은 사용자 프로그램, 및 EEPROM-기록 프로그램 및 소거 프로그램과 같이 자주 사용되는 서브 프로그램을 포함한다. 테스트 메모리 영역이 ROM의 어드레스 공간의 일부분을 요구함으로써, 결과적으로 테스트가 실행된 후에 ROM의 어드레스 영역에 대한 액세스를 정해진 조치에 의해서 저지하려고 하는 경우에도, 상기 어드레스 영역에서는 오류적인 또는 의도적인 및 악용적인 절약이 가능해진다.
지금까지의 실현은, 한편으로는 지나치게 느리기 때문에 결과적으로 테스트가 지나치게 길게 지속되며, 다른 한편으로는 테스트 후에도 테스트 루틴에 대한 액세스를 가능하게 할 수 있다는 단점을 갖는데, 그 이유는 상기 테스트 루틴이 ROM 내부에 거의 고정적으로 설치되어 있거나 혹은 EEPROM내에서 가능한 방식으로 비휘발성으로 칩상에 남겨질 수 있기 때문이다.
본 발명은 CPU, 사용자-ROM 및 상기 소자들을 연결시키는 버스를 포함하는 집적 회로 및 상기 회로의 테스트 방법에 관한 것이다.
도 1은 본 발명에 따른 집적 회로의 블록 회로도이며,
도 2는 본 발명의 바람직한 실시예의 상세한 회로도이다.
본 발명의 목적은, 신속한 테스트를 가능하게 하고 악용에 대한 보호 정도를 높여줄 수 있는 회로 장치를 제공하는 것이다.
상기 목적은, 적어도 하나의 CPU, 사용자-ROM, 테스트-ROM 및 CPU-내부 RAM을 포함하는 집적 회로에 의해서 달성된다. 이 경우 테스트-ROM의 어드레스 공간은 사용자-ROM의 어드레스 공간 내부에 있으며, 이 때 본 발명에 따른 방법에서는 다만 사용자-ROM 혹은 테스트-ROM에 대한 액세스만을 가능하게 하는 스위칭 수단이 제공된다. 바람직한 실시예에서 스위칭 수단은, 다만 사용자-ROM에 대한 액세스만을 허용하는 상태로 비가역적으로 변위될 수 있다. 이와 같은 방식으로 테스트 단계의 종료 후에는, 테스트-ROM의 이전의 어드레스 공간이 더이상 점유되지 않으면서 테스트-ROM이 차단될 수 있다. 그에 따라, 차단된 메모리 영역이 배치될 수 있는 사용되는 어드레스 영역내에는 빈 공간이 존재하지 않게 되어 공격자가 이곳을 이용할 수 없게 된다.
본 발명의 개선예에서 테스트-ROM 내부에는 다만 테스트를 스타트하기 위해 절대적으로 필요한 테스트 개시 프로그램만이 존재한다. 그에 따라 고유의 테스트 루틴은 CPU-외부의 추가 RAM, 소위 X-RAM 내부로 기록 입력된 다음에 그곳으로부터 실행된다.
본 발명에 따른 제조 방법은 청구항 7에서 설명된다. 다만 X-RAM내에서만 테스트 루틴을 저장하는 것은, 테스트 후에 공급 전압의 차단에 의해서 테스트 루틴이 소거될 수 있다는 장점을 가지며, 그 이유는 X-RAM이 휘발성이기 때문이다.
칩 카드에 적용하는 경우에는 일반적으로 다만 직렬의 입력 포트/출력 포트만 사용되는데, 그 이유는 그곳에는 다만 외부 세계와의 통신을 위한 제한된 개수의 콘택만이 제공되기 때문이다. 직렬/병렬 변환 또는 병렬/직렬 변환은 CPU에 의해 제어되는 어큐뮬레이터가 담당한다. 이와 같은 변환은 소프트웨어 방식으로 제어되며 그에 상응하게 느리다. 따라서 본 발명의 개선예에서는 활성 가능한 및 활성 불가능한 시프트 레지스터가 제공되는데, 이 레지스터는 입력 포트/출력 포트를 추가로 내부 버스와 연결시킨다. 그에 따라 테스트 루틴은 훨씬 더 신속하게 X-RAM 내부로 기록 입력된다.
본 발명의 추가 실시예에서 상기 시프트 레지스터는, 테스트 동안 나타나는 모니터링용 신호를 외부로 테스트 장치 내부로 이송하는 데 이용된다. 그럼으로써 테스트가 더 안전하고 더 신속하게 이루어질 수 있다. 이 경우에는 상기 신호를 전송 전에 암호화하는 것이 바람직한데, 이와 같은 암호화는 바람직한 방식으로 시프트 레지스터를 예컨대 XOR-게이트에 의해 선형 또는 비선형으로 백-커플링함으로써 이루어질 수 있다. 그러나 다른 게이트 기능들도 가능하다.
본 발명은 도면을 참조하는 실시예를 참고로하여 하기에서 자세히 설명된다.
도 1에 따라 CPU는 그것에 속하는 RAM, 추가의 X-RAM 및 비휘발성 EEPROM과 함께 버스를 통해 서로 결합된다. 직렬 입력 포트/출력 포트(I/O)는 버스를 통해 직렬/병렬-변환을 위해서도 이용되는 CPU내에 포함된 (도시되지 않은) 어큐뮬레이터와 연결된다. 주로 사용자 소프트웨어가 포함되어 있는 ROM 및 테스트-ROM은 멀티플렉서일 수 있는 스위칭 수단(MUX)을 통해 마찬가지로 버스와 연결된다. 스위칭 수단(MUX)은 예를 들어 CPU에 의해 제어되는 입력 포트/출력 포트(I/O)를 통해 트리거링될 수 있으며, 이러한 동작은 화살표(St)로 지시된다.
본 발명에 따른 방법에서 스위칭 수단(MUX)을 통해서는 언제나 다만 ROM 또는 테스트-ROM만 버스와 연결되어 어드레싱될 수 있다. ROM을 어드레싱할 수 있는 어드레스는 테스트-ROM을 어드레싱할 수 있는 어드레스와 적어도 부분적으로 동일하다. 따라서, 어드레스를 참조하는 것만으로는 ROM 또는 테스트-ROM이 어드레싱되었는지의 여부를 검출할 수가 없다.
버스가 스위칭 수단(MUX)을 통해 ROM과 비가역적으로 연결될 수 있음으로써, 결과적으로 테스트 단계가 종료된 후에는 테스트-ROM이 버스로부터 완전히 분리될 수 있게 된다.
테스트-ROM내에는 바람직하게 테스트를 스타트하기 위해 필요한 단 하나의 테스트 개시 프로그램이 저장된다. 이 프로그램은 파워-온-리셋 후에 호출되기 때문에, 테스트 루틴은 외부로부터 X-RAM 내부로 채워져서 그곳으로부터 실행될 수 있다. 테스트 루틴을 X-RAM 내부에 기록하는 것은, 이 과정이 한편으로는 훨씬 더 신속하게 진행되고 다른 한편으로는 다만 휘발성이기 때문에 결과적으로 X-RAM 내부에 있는 테스트 루틴이 예를 들어 배전 전압의 차단에 의해 신속하게 재차 소거될 수 있다는 장점을 갖는다. 테스트 종료 후에 스위칭 수단(MUX)은, 버스를 통한 테스트-ROM에 대한 액세스를 불가능하게 하는 상태로 비가역적으로 변위된다.
도 2는 본 발명에 따른 집적 회로의 바람직한 개선예를 좀더 자세하게 보여준다. 입력 포트/출력 포트(I/O)는 이미 언급한 바와 같이 어드레스 디코더를 거쳐 SFR(Special Function Register)-어드레스에 의해서 버스를 통해 버스에 병렬 접속된 CPU에 의해서 어드레싱될 수 있다. 입력 포트/출력 포트(I/O)가 SFR-어드레스를 통해 트리거링되면, 입력 및 출력되는 데이터는 버스를 통해 CPU로 또는 CPU로부터 이송된다. CPU내에서는, 어큐뮬레이터에 의해 프로그램 제어되어 입력 또는 출력되는 데이터의 직렬/병렬 변환 또는 병렬/직렬 변환이 이루어질 수 있다.
본 발명에 따른 방법에서는 상기 전송 경로에 대해 병렬로 시프트 레지스터(SR)가 접속되며, 이 레지스터에 의해 테스트 단계 동안 신속한 직렬/병렬 변환 또는 병렬/직렬 변환이 이루어질 수 있다. 시프트 레지스터(SR)는 CPU에 의해 마찬가지로 SFR-어드레스를 통해 응답되고 판독된다. 이 목적을 위해 상응하는 어드레스 디코더(SFR)가 시프트 레지스터(SR)에 제공된다. 시프트 레지스터는 상기 SFR-어드레스를 통해 CPU에 의해서 또한 활성화되고 비활성화될 수 있다.
그럼으로써, 변환될 워드가 시프트 레지스터(SR) 내부로 언제 기록 입력되는지가 검출될 수 있으며, 정보를 시프트 레지스터(SR) 내부로 기록 입력시키며 클럭(C1)을 계수하여 각각 워드에 따라 신호를 CPU로 송출하는 계수기(Z)가 제공되며, 상기 CPU는 X-RAM 내부로의 기록 입력을 제어한다.
CPU는 집적 회로내에서 통상적으로 8비트로 병렬 처리될 수 있기 때문에, 원칙적으로는 8비트 길이의 시프트 레지스터로 충분하다. 데이터 흐름을 동기화하기 위해서는 소수의 스타트 비트로 충분해야 한다. 각각 계수기(Z)에 의해 계수된 8클럭 후에는, 시프트 레지스터(SR)의 내용이 병렬로 버스에 제공됨으로써, 기록 입력시에 직렬/병렬 변환이 이루어진다.
그러나 또한 판독 입력될 각각의 바이트 전에 스타트 비트를 송출하는 것도 가능하기 때문에, 퍼스널 컴퓨터를 테스터로서 사용하는 것이 간략화된다. 그렇게 되면 9비트 길이의 시프트 레지스터가 필요하다. 그밖에 데이터 전송율은 더 작을 것이다.
본 발명은 원칙적으로 CPU에 의해 처리될 수 있는 워드 폭이 임의인 경우에는 특히 16비트-중앙 유닛 및 32비트-중앙 유닛에도 적용될 수 있다. 그 경우에는 시프트 레지스터가 다만 상응하는 길이를 가져야 한다.
테스트의 가능한 진행은 하기와 같이 진행된다: 먼저, 데이터 전송의 시작을 지시하기 위하여 테스터가 논리 "0"을 송신한다. 그에 의해, 각각 8클럭 후에 1 바이트가 수집될 수 있다는 사실을 지시하는 계수기(Z)가 릴리스된다. CPU는 이것을 특수한 신호에 의해서 경험할 수 있지만, 상기 시간격을 소프트 웨어에 의해서 세팅하는 것은 가급적 정확하게 가능하다. 그전에, CPU가 전송의 시작을 기다리면서 대기하는 장소인 대기 루프내에서 X-RAM의 어드레스 계수기가 그것의 처음으로 세팅된다. 전송 후에는 먼저 테스트 루틴이 호출되고, 그 다음에 CPU가 재차 수신-대기 루프내로 점프된다.
2가지 전송 사이의 휴지기 동안에는 계수기(Z)를 계속해서 작동시키는 것이 가능하다. 그럼으로써 내부 신호는 8클럭 동안 예컨대 XOR과 같은 임의의 기능을 통해서 시프트 레지스터(SR)의 내용을 갖는 시스템 클럭(C1)과 결합되어(수집 단계) 다음 8클럭 동안 송출된다(송출 단계). 이와 같은 결합은 시프트 레지스터(SR)로부터 XOR-게이트까지 이중 화살표로 지시된다. 실제로 시프트 레지스터(SR)의 출력 신호는 XOR을 통해 상기 레지스터의 입력에 백-커플링된다. XOR은 암호화의 목적으로 CPU에 의해 제어되어 스위칭-온 및 스위치-오프될 수 있다. 이것은 화살표(Pf)로 지시된다. 각각의 수집 단계마다 이 과정은 스타트 비트에 의해서 중단될 수 있기 때문에, 결과적으로 새로운 데이터 흐름이 수신될 수 있다. 수집 단계 동안 시프트 레지스터(SR)의 내용과 내부 신호의 연결은 2가지 이유를 갖는다. 한편으로는 그에 의해서 수집 단계에서 연결되는 모든 8개의 값이 그것의 정확성에 대해 체크될 수 있으며; 다른 한편으로는 그에 의해서 오리지널 신호가 외부 세계로 계속 전달되지 않게 됨으로써 잠재적인 공격자를 위한 상기 정보의 악용이 불가능해진다.
이와 같은 바람직한 개선예는 테스트의 만족감을 높여주며, 관찰된 내부 신호에서 결함이 인식될 수 있는 경우에는 결함있는 칩을 보다 일찍 인식하도록 해준다.

Claims (8)

  1. CPU, 사용자-ROM 및 상기 소자들을 연결시키는 버스를 포함하는 집적 회로에 있어서,
    마찬가지로 버스와 연결되고 어드레스 공간이 사용자-ROM-어드레스 공간 내부에 있는 테스트-ROM, 버스와 연결된 CPU-외부 RAM(XRAM) 및 다만 사용자-ROM 혹은 테스트-ROM에 대한 액세스만을 가능하게 하는 스위칭 수단(MUX)을 포함하는 것을 특징으로 하는 집적 회로.
  2. CPU, 사용자-ROM 및 상기 소자들을 연결시키는 버스를 포함하며, 집적 회로에 대한 액세스가 다만 적어도 하나의 직렬 입력 포트/출력 포트(I/O)를 통해서만 가능해지며, 입력되는 데이터의 내부 직렬/병렬 변환 및 출력되는 데이터의 병렬/직렬 변환이 CPU에 의해 프로그램 제어되어 이루어지도록 구성된 집적 회로에 있어서,
    마찬가지로 버스와 연결되고 어드레스 공간이 사용자-ROM-어드레스 공간 내부에 있는 테스트-ROM, CPU-외부 RAM(XRAM) 및 다만 사용자-ROM 또는 테스트-ROM에 대한 액세스만을 가능하게 하는 스위칭 수단(MUX)을 포함하는 것을 특징으로 하는 집적 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 스위칭 수단(MUX)이 다만 사용자-ROM에 대한 액세스만을 허용하는 상태로 비가역적으로 변위될 수 있는 것을 특징으로 하는 집적 회로.
  4. 제 2항 또는 제 3항에 있어서,
    직렬/병렬 변환하기 위한 직렬 입력 포트/츨력 포트(I/O)가 활성 가능한 및 비활성 가능한 시프트 레지스터(SR)를 통해 내부 버스와 추가로 연결될 수 있는 것을 특징으로 하는 집적 회로.
  5. 제 4항에 있어서,
    시프트 레지스터(SR)의 비활성화가 비가역적으로 실행될 수 있는 것을 특징으로 하는 집적 회로.
  6. 제 4항에 있어서,
    상기 시프트 레지스터(SR)가 논리 게이트(XOR)를 통해 백-커플링되는 것을 특징으로 하는 집적 회로.
  7. CPU, 테스트-ROM 및 CPU-외부 RAM을 포함하는 집적 회로를 테스트하기 위한 방법으로서, 상기 방법이
    - 파워-온-리셋 후에 테스트-ROM내에 설정된 테스트 개시 프로그램을 작동시키는 단계,
    - 상기 테스트 개시 프로그램에 의해 제어되어 테스트 루틴을 RAM 내부에 채우고 그곳으로부터 CPU에 의해서 실행하는 단계, 및
    - 테스트 종료 후에 RAM내에 있는 테스트 루틴을 소거하고, 테스트-ROM내에 설정된 테스트 개시 프로그램의 실행을 비가역적으로 저지하는 단계를 포함하는, 집적 회로의 테스트 방법.
  8. 제 7항에 있어서,
    테스트 루틴을 직렬 입력 포트/출력 포트(I/O) 및 접속 가능한 직렬/병렬-변환기를 통해 RAM 내부에 기록 입력하는 것을 특징으로 하는 방법.
KR1019997008452A 1997-03-19 1998-03-02 집적 회로 및 상기 회로의 테스트 방법 Withdrawn KR20000076351A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19711478.4 1997-03-19
DE19711478A DE19711478A1 (de) 1997-03-19 1997-03-19 Integrierte Schaltung und Verfahren zum Testen der integrierten Schaltung

Publications (1)

Publication Number Publication Date
KR20000076351A true KR20000076351A (ko) 2000-12-26

Family

ID=7823916

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997008452A Withdrawn KR20000076351A (ko) 1997-03-19 1998-03-02 집적 회로 및 상기 회로의 테스트 방법

Country Status (7)

Country Link
EP (1) EP0968436A2 (ko)
JP (1) JP2001527669A (ko)
KR (1) KR20000076351A (ko)
CN (1) CN1251183A (ko)
BR (1) BR9808381A (ko)
DE (1) DE19711478A1 (ko)
WO (1) WO1998041880A2 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3198997B2 (ja) * 1997-08-28 2001-08-13 日本電気株式会社 マイクロコンピュータ及びそのバーンインテスト方法
EP0992809A1 (de) 1998-09-28 2000-04-12 Siemens Aktiengesellschaft Schaltungsanordnung mit deaktivierbarem Scanpfad
RU2174692C1 (ru) * 2000-06-27 2001-10-10 Ульяновский государственный технический университет Устройство для измерения теплового сопротивления переход-корпус цифровых интегральных микросхем
DE10101234A1 (de) * 2001-01-11 2002-07-18 Giesecke & Devrient Gmbh Verfahren zum Text eines nichtflüchtigen Speichers und Verwendung eines solchen Verfahrens
US7325181B2 (en) 2003-02-24 2008-01-29 Stmicroelectronics S.A. Method and device for selecting the operating mode of an integrated circuit
CN1829127B (zh) * 2006-04-20 2011-06-29 北京星河亮点通信软件有限责任公司 一种基于微内核的通信终端测试仪表控制平台的构建方法
CN102592683B (zh) * 2012-02-23 2014-12-10 苏州华芯微电子股份有限公司 一种芯片测试模式的进入方法及相关装置
CN103021471B (zh) * 2012-12-24 2016-08-03 上海新储集成电路有限公司 一种存储器及其存储方法
US10818374B2 (en) * 2018-10-29 2020-10-27 Texas Instruments Incorporated Testing read-only memory using memory built-in self-test controller

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0758502B2 (ja) * 1988-06-30 1995-06-21 三菱電機株式会社 Ｉｃカード
JP3125070B2 (ja) * 1990-12-14 2001-01-15 三菱電機株式会社 Ｉｃカード
JPH06236447A (ja) * 1993-02-09 1994-08-23 Mitsubishi Electric Corp Ｉｃカード用マイクロコンピュータ

Also Published As

Publication number Publication date
EP0968436A2 (de) 2000-01-05
DE19711478A1 (de) 1998-10-01
WO1998041880A2 (de) 1998-09-24
BR9808381A (pt) 2000-05-23
JP2001527669A (ja) 2001-12-25
WO1998041880A3 (de) 1999-01-14
CN1251183A (zh) 2000-04-19

Similar Documents

Publication Publication Date Title
US5495593A (en) Microcontroller device having remotely programmable EPROM and method for programming
JPH04264643A (ja) 改良されたアクセス安全装置を備える集積回路
US5742616A (en) System and method testing computer memories
US7117352B1 (en) Debug port disable mechanism
KR100600211B1 (ko) 집적 회로의 셀프-테스트를 실행하기 위한 셀프-테스트 장치를 포함하는 집적 회로
KR910007037B1 (ko) 휴대용 카드 및 그 카드에 응용 프로그램을 로딩하는 방법
US7730545B2 (en) Test access control for secure integrated circuits
JPS6270993A (ja) デ−タを記憶し処理するための携帯可能なデ−タ担体
US20030014643A1 (en) Electronic apparatus and debug authorization method
JP2006505022A (ja) 集積回路の機密保護及びその方法
KR19980071365A (ko) 메모리 액세스 제어회로
JP2000122931A (ja) デジタル集積回路
US5159183A (en) Ic card
KR100578459B1 (ko) 예측 불가능 마이크로프로세서 또는 마이크로컴퓨터
KR20000076351A (ko) 집적 회로 및 상기 회로의 테스트 방법
US7447916B2 (en) Blocking of the operation of an integrated circuit
US5841786A (en) Testing of memory content
US5062075A (en) Microcomputer having security memory using test and destruction routines
US7254716B1 (en) Security supervisor governing allowed transactions on a system bus
KR0139494B1 (ko) 스마트카드의 데이타 통신장치 및 방법
US7254720B1 (en) Precise exit logic for removal of security overlay of instruction space
WO2008014195A2 (en) Apparatus and method for protection of memory in a microprocessor
US7340575B2 (en) Method and a circuit for controlling access to the content of a memory integrated with a microprocessor
US8010585B2 (en) Checking the integrity of programs or the sequencing of a state machine
US5657444A (en) Microprocessor with secure programmable read only memory circuit

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 19990917

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid