KR20020003274A - 표시 장치, 화상 제어 반도체 장치, 및 표시 장치의 구동방법 - Google Patents

표시 장치, 화상 제어 반도체 장치, 및 표시 장치의 구동방법 Download PDF

Info

Publication number
KR20020003274A
KR20020003274A KR1020010023063A KR20010023063A KR20020003274A KR 20020003274 A KR20020003274 A KR 20020003274A KR 1020010023063 A KR1020010023063 A KR 1020010023063A KR 20010023063 A KR20010023063 A KR 20010023063A KR 20020003274 A KR20020003274 A KR 20020003274A
Authority
KR
South Korea
Prior art keywords
circuit
data
pixel data
digital pixel
signal line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020010023063A
Other languages
English (en)
Other versions
KR100426913B1 (ko
Inventor
나까무라다까시
하라다노조무
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR20020003274A publication Critical patent/KR20020003274A/ko
Application granted granted Critical
Publication of KR100426913B1 publication Critical patent/KR100426913B1/ko
Assigned to 가부시키가이샤 저팬 디스플레이 센트럴 reassignment 가부시키가이샤 저팬 디스플레이 센트럴 권리의 전부이전등록 Assignors: 가부시끼가이샤 도시바
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/363—Graphics controllers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0408—Integration of the drivers onto the display substrate
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0857—Static memory circuit, e.g. flip-flop
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Graphics (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

본 발명은 소형화가 가능하고, 고해상도에서도 안정 동작하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 표시 장치는 글래스 기판 상에 폴리실리콘 TFT를 이용하여 형성된 화소 어레이부, 신호선 구동 회로, 주사선 구동 회로 및 제어 회로와, 그래픽 컨트롤러 IC를 갖는다. 그래픽 컨트롤러 IC는 디지털 화소 데이터 DATA의 재배열을 내부에서 행하기 때문에, 게이트 어레이를 설치할 필요가 없게 된다. 또한, 클럭 신호 CLK의 주기를 디지털 화소 데이터 DATA의 주기의 2배 이상으로 하기 때문에, 폴리실리콘 TFT가 정상적으로 동작하는 주파수의 클럭 신호 CLK를 신호선 구동 회로에 공급할 수 있다. 또한, 클럭 신호 CLK의 엣지와 디지털 화소 데이터 DATA의 변화 위치를 변이시켜 출력하기 때문에, 신호선 구동 회로에서 디지털 화소 데이터 DATA를 확실하게 받아들일 수 있다.

Description

표시 장치, 화상 제어 반도체 장치, 및 표시 장치의 구동 방법{DISPLAY APPARATUS, SEMICONDUCTOR DEVICE FOR CONTROLLING IMAGE, AND DRIVING METHOD OF DISPLAY APPARATUS}
본 발명은 표시 소자와 구동 회로를 동일한 절연 기판 상에 형성하는 표시 장치, 화상 제어 반도체 장치, 및 표시 장치의 구동 방법에 관한 것이다.
다수의 표시 소자를 절연 기판 등에 종횡으로 줄지어 설치한 표시 장치가 알려져 있고, 그 대표적인 것으로 액정 표시 장치가 있다.
이러한 종류의 종래의 표시 장치에서는, 표시 소자가 줄지어 설치된 화소 어레이 기판과는 별개로, 구동 회로 기판을 설치하는 것이 일반적이다. 예를 들면,액티브 매트릭스형의 표시 소자는 화소 어레이 기판 상에 종횡으로 줄지어 설치된 신호선 및 주사선의 교점 부근에 형성되고, 이것 이외에, 화소 어레이 기판에는 각 신호선을 구동하기 위한 신호선 구동 회로와, 각 주사선을 구동하기 위한 주사선 구동 회로가 형성되어 있다.
한편, 구동 회로 기판에는 CPU로부터의 지시에 따라 비트맵으로의 전개 등의 화상 처리를 행하는 그래픽 컨트롤러 IC와, 그래픽 컨트롤러로부터 출력되는 화소 데이터를 화소 어레이 기판의 구조 및 구동에 맞추어 재배열하는 순서 변경의 역할과, 화소 어레이 기판이나 표시 장치의 주변 회로를 제어하기 위한 신호를 생성하는 역할을 다하는 LCD 컨트롤러 IC가 형성되어 있다. 이 LCD 컨트롤러 IC는 게이트 어레이 등으로 구성된다.
도 36은 종래의 액정 표시 장치의 블록도이고, 글래스 기판 상에 폴리실리콘 TFT를 이용하여 화소 어레이부(1)와 구동 회로의 일부(신호선 구동 회로나 주사선 구동 회로 등)를 형성하고, 별도의 기판에 CPU(100),그래픽 컨트롤러 IC(101), 및 게이트 어레이(G/A)(102)를 형성한 예를 나타내고 있다.
도 36에 있어서, 게이트 어레이(102)는 그래픽 컨트롤러 IC(101)로부터 출력된 디지털 화소 데이터의 재배열과 화소 어레이나 표시 장치의 주변 회로의 제어를 행한다. 게이트 어레이(102a)의 출력은 제어 회로(103), 샘플링 회로(104), 및 래치 회로(105)를 통해 D/A 컨버터(DAC)(106)에 입력된다. D/A 컨버터(106)는 디지털 화소 데이터를 아날로그 전압으로 변환한다. 이 아날로그 전압은 앰프(AMP)(107)로 증폭되어, 선택 회로(108)로 선택된 각 신호선(109)에 공급된다.
부품 비용의 삭감 및 소형화를 도모하기 위해서는 부품 점수, 기판 면적 및 기판의 수를 줄일 필요가 있지만, 종래의 표시 장치에서는 그래픽 컨트롤러 IC(101), 게이트 어레이(102a), 신호선 구동 회로, 및 주사선 구동 회로 등의 복수의 회로를 이용하여 구동 회로를 구성하고 있었기 때문에, 구동 회로의 회로 규모를 작게 할 수 없다고 하는 문제가 있다.
또한, 최근, 액정 표시 장치에서는 고속 동작이 가능한 폴리실리콘 TFT(Thin Film Transistor)를 글래스 기판 상에 형성하여, 화소 어레이부뿐만 아니라, 구동 회로의 일부도 글래스 기판 상에 형성하는 기술이 진행되고 있다.
그러나, 폴리실리콘 TFT는 고속 동작이 가능하다고 하더라도, 이동도가 그만큼 빠르지 않기 때문에, 해상도가 높게 되어 일 화소당의 주기가 짧게 되면, 안정적으로 동작하지 않게 된다. 따라서, 종래는 고속 동작이 필요한 그래픽 컨트롤러 IC(5) 등은 글래스 기판의 외부에 설치하는 것이 일반적이고, 구동 회로 전체를 화소 어레이부와 일체로 형성할 수 없었다.
또한, 종래의 액정 표시 장치에서는 글래스 기판 상에 데이터 버스가 다니게 되기 때문에, 글래스 기판의 면적이 크고 신호선의 갯수가 많을 수록, 데이터 버스의 부하 용량이 커져 버린다. 데이터 버스의 부하 용량이 커지면, 파형이 완만해지는 등의 문제가 생기기 때문에, 종래는 데이터 버스 상에서 전달되는 데이터의 전압 진폭을 크게 하고 있었다. 그런데, 데이터 버스 상에서 전달되는 데이터의 전압 진폭을 크게 하면, 소비 전력이 증가한다고 하는 문제가 있다.
본 발명은 이러한 점을 감안하여 이루어진 것으로, 그 목적은 소형화가 가능하고, 고해상도에서도 안정 동작하며, 또한 소비 전력을 저감할 수 있는 표시 장치, 화상 제어 반도체 장치, 및 표시 장치의 구동 방법을 제공하는 것에 있다.
상기한 목적을 달성하기 위해서, 본 발명에 따른 표시 장치는 절연 기판 상에 종횡으로 줄지어 설치되는 신호선 및 주사선과, 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 절연 기판 상에 형성되어 각 신호선을 구동하는 신호선 구동 회로와, 상기 절연 기판 상에 형성되어 각 주사선을 구동하는 주사선 구동 회로와, 상기 신호선 구동 회로에 의한 신호선의 구동 순서에 맞춰진 순서로 디지털 화소 데이터를 출력하는 그래픽 컨트롤러 IC를 포함하고, 상기 그래픽 컨트롤러 IC는 상기 디지털 화소 데이터 주기의 2배 이상의 주기로 클럭 신호를 출력하고, 상기 신호선 구동 회로 및 상기 주사선 구동 회로는 상기 클럭 신호에 동기시켜, 각각 신호선 및 주사선의 구동을 행한다.
본 발명에 따르면, 그래픽 컨트롤러 IC에서, 디지털 화소 데이터 주기의 2배 이상의 주기로 클럭 신호를 출력하기 때문에, 표시 해상도가 높더라도 클럭 신호의 주파수를 화소 데이터의 최고속 주파수보다 높게 할 필요가 없어진다. 또한, 그래픽 컨트롤러 IC는 신호선의 구동 순서에 맞추어 재배열을 행한 상태에서의 디지털 화소 데이터를 출력하고, 기본적인 스타트 펄스 이외의 표시 제어 신호는 상기 절연 기판 상에서 생성할 수 있도록 하였기 때문에, 재배열이나 표시 제어 신호의 생성을 행하기 위한 게이트 어레이 등의 IC 칩이 불필요하게 되어, 회로 규모 및 반도체 부품 점수를 삭감할 수 있다.
또한, 표시 소자가 형성되는 절연 기판 상에 그래픽 컨트롤러 IC를 실장한 경우에, 표시 소자와 구동 회로 전체를 동일한 절연 기판 상에 통합할 수 있어, 소형화 및 비용 절감을 도모할 수 있다.
또한, 그래픽 컨트롤러 IC에서 출력되는 클럭 신호의 주파수를 너무 빠르지 않도록 하였기 때문에, 폴리실리콘 TFT와 같이 이동도(동작 속도)가 너무 빠르지 않은 표시 소자라도 안정적으로 동작시킬 수 있다.
또한, 그래픽 컨트롤러 IC에서 출력되는 클럭 신호와 디지털 화소 데이터와의 위상 조정을, 그래픽 컨트롤러 IC의 내부에서 행할 수 있도록 했기 때문에, 신호선 구동 회로(2) 내에서 디지털 화소 데이터를 클럭 신호로 확실하게 받아들일 수 있다.
또한, 본 발명에 따르면, 절연 기판의 1변의 대략 중앙에서 양단을 향하여 복수의 데이터 버스를 배치하기 때문에, 데이터 버스의 부하 용량을 작게 할 수 있고, 데이터 버스 상에서 전달되는 데이터의 전압 진폭을 작게 할 수 있기 때문에, 소비 전력의 저감을 도모할 수 있다.
또한, 신호선을 복수 라인 걸러서 구동하기 때문에, D/A 변환 회로를 각 신호선마다 설치하지 않게 되어, 실장 면적의 삭감과 소비 전력의 저감을 도모할 수 있다.
또한, 본 발명에 따른 표시 장치는, 절연 기판 상에 종횡으로 줄지어 설치되는 신호선 및 주사선과, 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와, 상기 절연 기판 상에 형성되어 각 신호선을 구동하는 신호선 구동 회로와, 상기 절연 기판 상에 형성되어 각 주사선을 구동하는 주사선 구동 회로와, 절연 기판의 1변의 대략 중앙에서 상기 1변의 양단을 향하여 각각 배치되는 복수의 데이터 버스와, 상기 신호선 구동 회로에 의해 각 신호선이 복수 라인 걸러서 동시에 구동되도록, 상기 데이터 버스 상에서 전달되는 디지털 화소 데이터의 순서 제어를 행하는 순서 제어 회로를 포함한다.
또한, 본 발명에 따른 표시 장치는, 종횡으로 줄지어 설치된 복수의 1 비트 메모리로 이루어지는 메모리 셀과, 상기 복수의 1 비트 메모리의 값에 따라서 표시를 가변 제어 가능한 표시층과, 상기 메모리 셀로의 기입을 제어하는 기입 제어 회로와, 절연 기판의 1변의 대략 중앙에서 상기 1변의 양단을 향하여 각각 배치되는 복수의 데이터 버스와, 상기 기입 제어 회로에 의해 상기 1 비트 메모리가 복수개마다 동시에 구동되도록, 상기 데이터 버스 상에서 전달되는 디지털 화소 데이터의 순서를 제어하는 순서 제어 회로를 포함한다.
또한, 본 발명에 따른 화상 제어 반도체 장치는, 디지털 화소 데이터를 저장하는 화상 메모리의 판독/기입을 제어하는 VRAM 제어부와,
신호선의 구동 순서에 맞추어 상기 디지털 화소 데이터의 출력 순서를 변경하는 출력 순서 제어 회로와,
절연 기판 상에 줄지어 설치된 복수의 신호선을 n(n은 2 이상의 정수)개의 블록으로 분할하여, 상기 n개의 블록 각각에 대하여 상기 출력 순서 제어 회로에서 재배열한 상기 디지털 화소 데이터를 병렬로 출력하는 화소 데이터 출력부와,
상기 n개의 블록 각각에 대하여, 신호선 구동 회로의 구동 개시를 지시하는제1 스타트 펄스 신호를 출력하는 제1 스타트 펄스 출력부를 포함하고,
상기 화소 데이터 출력부는 상기 디지털 화소 데이터를 복수의 연속 출력 데이터 그룹으로 나눠, 각 연속 출력 데이터 그룹을 소정 기간을 사이에 두고 순서대로 출력한다.
또한, 본 발명에 따른 화상 제어 반도체 장치는,
디지털 화소 데이터를 저장하는 화상 메모리의 판독/기입을 제어하는 VRAM 제어부와,
상기 화상 메모리의 판독 어드레스를 생성하는 판독 어드레스 발생부와,
절연 기판 상에 줄지어 설치된 복수의 신호선을 n(n은 2 이상의 정수)개의 블록으로 분할하여, 상기 n개의 블록 각각에 대하여, 상기 판독 어드레스 발생부에서 생성된 어드레스에 대응하여 상기 화상 메모리로부터 판독된 디지털 화소 데이터를 병렬로 출력하는 화소 데이터 출력부와,
상기 n개의 블록 각각에 대하여, 신호선의 구동 개시를 지시하는 제1 스타트 펄스 신호를 출력하는 제1 스타트 펄스 출력부를 포함하고,
상기 판독 어드레스 발생부는 상기 블록 내의 디지털 화소 데이터를 p개(p는 2 이상의 정수)의 연속적으로 출력되는 소 데이터군으로 나누어, 이들 소 데이터군의 각각이 소정 기간을 사이에 두고 출력되도록, 상기 화상 메모리의 판독 어드레스를 생성한다.
또한, 본 발명에 따른 화상 제어 반도체 장치는,
디지털 화소 데이터를 저장하는 화상 메모리의 판독/기입을 제어하는 VRAM제어부와,
상기 화상 메모리의 판독 어드레스를 생성하는 판독 어드레스 발생부와,
상기 절연 기판 상에 줄지어 설치된 복수의 신호선을 n(n은 2 이상의 정수)개의 블록으로 분할하여, 상기 n개의 블록 각각마다, 상기 판독 어드레스 발생부에서 생성된 어드레스에 대응하는 디지털 화소 데이터를 상기 화상 메모리로부터 판독하는 제1 순서 제어 수단과,
상기 제1 순서 제어 수단에 의해 판독된 상기 n개의 블록 각각 마다의 디지털 화소 데이터를 p개(p는 2 이상의 정수)의 연속적으로 출력되는 소 데이터군으로 다시 순서 변경하여, 이들 소 데이터군 각각을 소정 기간을 사이에 두고 출력하는 제2 순서 제어 수단과,
상기 p개의 소 데이터군의 각각에 선행하여 스타트 펄스를 출력하는 단자를 포함한다.
도 1은 본 발명에 따른 표시 장치의 일 실시 형태의 블록도.
도 2는 도 1의 표시 장치의 사시도.
도 3은 그래픽 컨트롤러 IC의 내부 구성을 나타내는 블록도.
도 4는 그래픽 컨트롤러 IC의 출력 타이밍도.
도 5는 위상 조정 회로의 회로도.
도 6은 동기 신호와 클럭 신호 CLK를 중간 전위로 설정하기 위한 중간 전위 설정 회로의 회로도.
도 7은 프레임 메모리의 제어를 행하는 메모리 제어 회로의 내부 구성을 나타내는 도면.
도 8은 VRAM 공간과 표시 공간과의 관계를 나타내는 도면.
도 9는 신호선 구동 회로의 내부 구성을 나타내는 블록도.
도 10은 레벨 시프터의 회로도.
도 11은 레벨 시프터의 입출력 신호의 파형도.
도 12는 분주 회로의 회로도.
도 13은 분주 회로 내의 각 래치 회로의 출력 타이밍도.
도 14는 본 실시 형태의 표시 장치의 글래스 기판 상의 레이아웃도.
도 15는 범용의 그래픽 컨트롤러 IC를 이용하여 구성한 종래의 표시 장치의 칩 레이아웃도.
도 16은 본 발명에 따른 표시 장치의 제2 실시 형태의 블록도.
도 17은 데이터 버스의 배치를 나타내는 도면.
도 18은 데이터 버스 상의 데이터의 배열 순을 나타내는 도면.
도 19는 도 16의 표시 장치의 타이밍도.
도 20은 부분적으로 표시 갱신을 행하는 예를 나타내는 도면.
도 21은 어드레스 발생 회로가 어드레스를 발생하는 타이밍을 나타내는 도면.
도 22은 어드레스 발생 회로가 어드레스를 발생하는 타이밍을 나타내는 도면.
도 23은 액티브 매트릭스형의 화소 어레이부를 갖는 표시 장치에 있어서, 신호선을 6개 걸러서 구동하는 경우의 EL(electro luminescense) 패널부(201)의 개략 구성을 나타내는 블록도.
도 24는 신호선을 3개 걸러서 구동하는 경우의 EL 패널부의 개략 구성을 나타내는 블록도.
도 25는 도 24의 변형예를 나타내는 블록도.
도 26은 디지털 화소 데이터의 전송 경로를 나타내는 도면.
도 27은 신호선을 4개의 블록으로 분할 구동하는 경우의 신호선 구동 회로의 개략 구성을 나타내는 블록도.
도 28의 (a)-(c)는 신호선의 구동 순서를 나타내는 도면.
도 29는 도 28의 한 블록분의 상세 구성을 나타내는 블록도.
도 30은 도 29의 동작 타이밍도.
도 31은 그래픽 컨트롤러 IC에서 출력되는 각종 제어 신호의 타이밍도.
도 32는 멀티 프레임 주기형의 그래픽 컨트롤러 IC의 블록 구성도.
도 33은 랜덤 액세스형의 그래픽 컨트롤러 IC의 블록 구성도.
도 34는 판독 어드레스 발생부를 이용한 VRAM의 판독을 설명하는 도면.
도 35는 전체 화면 리프레시형의 그래픽 컨트롤러 IC의 내부에 판독 어드레스 발생부를 설치한 예를 나타내는 블록도.
도 36은 종래의 액정 표시 장치의 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1, 203 : 화소 어레이부
2 : 신호선 구동 회로
3 : 주사선 구동 회로
4, 103 : 제어 회로
5, 101 : 그래픽 컨트롤러 IC
10 : 글래스 기판
11 : 레벨 시프터
12 : 제어 신호 출력부
31 : 호스트 인터페이스부
32 : 레지스터
33 : 프레임 메모리(VRAM)
34 : 메모리 제어 회로
35 : 표시 FIFO
36 : 커서 FIFO
37 : 룩업 테이블
38 : 화소 데이터 출력 회로
39 : 위상 조정 회로
40 : 제어 신호 출력 회로
41 : 하드웨어층
42 : I/O 함수층
43 : 드라이버 함수층
44 : 어플리케이션층
51 : 레벨 시프터(L/S)
52, 252 : 분주 회로
53 : 데이터 분배 회로(샘플링 회로)
54, 61, 62, 105 : 래치 회로
54a, 54b, 232, 232a, 232b : 로드 래치
55, 106, 234 : D/A 컨버터(DAC)
56, 107 : 앰프(AMP)
57, 108, 233 : 선택 회로
63 : 시프트 레지스터
64 : 도트 클럭 제어부
65 : 출력 레이트 제어부
66 : 출력 진폭 제어부
68 : 어드레스 발생부
69 : 판독 어드레스 발생부
70 : 워드선 선택 디코더
71 : 비트선
72 : 센스 앰프
100 : CPU
102 : 데이터 분배 회로
102a : 게이트 어레이(G/A)
109 : 신호선
201 : EL 패널부
202 : 컨트롤러 IC
204 : I/F 회로
205a, 205b : 데이터 버스
206 : 버퍼 회로
207 : 비트선 구동 회로
208 : 어드레스 래치 회로
209 : 어드레스 버퍼
210 : 워드선 구동 회로
213 : 표시 메모리(VRAM)
222 : 출력부
231 : 샘플링 래치
235 : 게이트선 구동 회로
253 : 레벨 변환기
254 : 레벨 변환 회로
이하, 본 발명에 따른 표시 장치에 대하여, 도면을 참조하면서 구체적으로 설명한다. 이하에서는, 표시 장치의 일례로서, 화소마다 TFT(Thin Film Transistor)를 갖는 액티브 매트릭스형의 액정 표시 장치에 대하여 주로 설명한다.
<제1 실시형태>
도 1은 본 발명에 따른 표시 장치의 일 실시 형태의 블록도이다. 도 1의 표시 장치는 종래의 표시 장치에 비교하여, 화소 어레이부와의 신호의 송수신을 행하는 LCD 컨트롤러 IC(게이트 어레이)를 생략한 점과, 화소 어레이부가 형성되는 글래스 기판 상에 그래픽 컨트롤러 IC(5)를 실장하는 점에 특징이 있다.
도 1에서는, 신호선의 구동에 관련된 부분만 도시하고 있다. 글래스 기판(10) 상에 폴리실리콘 TFT를 이용하여 형성된 신호선 구동 회로(2)는 그래픽 컨트롤러 IC(5)로부터의 신호를 받아, 화소 어레이부(1)에 줄지어 설치된 각 신호선을 구동한다.
도 2는 도 1의 표시 장치의 사시도이다. 도시한 바와 같이, 글래스 기판(10) 상에는 화소 어레이부(1), 신호선 구동 회로(2), 주사선 구동 회로(3), 및 제어 회로(4)가 각각 폴리실리콘 TFT를 이용하여 형성되고, 글래스 기판(10)의 단부에는 그래픽 컨트롤러 IC(5)가 실장되어 있다. 또, 그래픽 컨트롤러 IC(5) 이외의 IC 칩(예를 들면, CPU나 표시 메모리 등)을 글래스 기판(10) 상에 실장해도 좋다.
제어 회로(4)는, 도 1에 도시한 바와 같이, 그래픽 컨트롤러 IC(5)로부터 출력된 각종 제어 신호(동기 신호, 로드 신호 L, 클럭 신호 CLK 등)의 전압 레벨을 변환하는 레벨 시프터(L/S)(11)와, 신호선 구동 회로(2) 내의 각부를 제어하는 제어 신호 출력부(12)를 갖는다.
도 1에 있어서, 굵은선으로 도시한 그래픽 컨트롤러 IC(5)와 제어 신호 출력부(12)의 내부에, 도 36에 도시한 게이트 어레이(102)의 기능이 포함되어 있다.
이하에서는, 640×3개의 신호선과 480개의 주사선이 화소 어레이부(1)에 줄지어 설치되어 있는 것으로 한다. 또한, 그래픽 컨트롤러 IC(5)는 RGB 각 6 비트의 디지털 데이터를 신호선 구동 회로(2)에 공급하는 것으로 한다.
도 1의 구성을 설명하기 전에, 그래픽 컨트롤러 IC(5)의 구성을 설명한다. 도 3은 그래픽 컨트롤러 IC(5)의 내부 구성을 나타내는 블록도이다. 도시한 바와 같이, 그래픽 컨트롤러 IC(5)는 CPU에서의 영상 데이터를 수취하는 호스트 인터페이스부(31)와, 레지스터(32)와, 수취한 영상 데이터를 저장하는 DRAM이나 SRAM 등의 랜덤 액세스 메모리로 이루어지는 프레임 메모리(VRAM)(33)와, 프레임 메모리(33)에 대한 기입·판독을 제어하는 메모리 제어 회로(34)와, 영상 데이터를 일시적으로 저장하는 표시 FIFO(35)와, 화면 상에 표시되는 커서(cursor) 데이터를 일시적으로 저장하는 커서 FIFO(36)와, 영상 데이터 및 커서 데이터를 RGB 각 6 비트 계조의 디지털 화소 데이터로 변환하는 룩업 테이블(37)과, 디지털 화소 데이터의 출력 제어를 행하는 화소 데이터 출력 회로(38)와, 클럭 신호 CLK의 위상 조정을 행하는 위상 조정 회로(39)와, 클럭 신호 CLK 및 동기 신호의 출력 제어를 행하는 제어 신호 출력 회로(40)를 구비하고 있다.
화소 데이터 출력 회로(38)는 RGB 각 6 비트의 계18 비트의 디지털 화소 데이터를 40 ns(25 MHz)의 주기로 순차 출력한다. 제어 신호 출력 회로(40)는 12.5 MHz의 클럭 신호 CLK와 동기 신호를 출력한다. 클럭 신호 CLK의 위상은 영상 신호에 대하여 거의 반 클럭 신호 CLK(20 ns) 어긋나 있다.
도 4는 그래픽 컨트롤러 IC(5)의 출력 타이밍도이고, 제어 신호인 인에이블 신호 ENAB 및 로드 신호 L과, 클럭 신호 CLK와, 디지털 화소 데이터 DATA와의 타이밍도를 나타내고 있다.
도 4에 도시한 바와 같이, 클럭 신호 CLK의 주기는 디지털 화소 데이터 DATA주기의 2배이고, 클럭 신호 CLK의 위상과 디지털 화소 데이터 DATA의 위상을 상호 변이시키고 있다.
이와 같이, 클럭 신호 CLK의 주기를 디지털 화소 데이터의 주기의 2배 이상으로 함으로써, 신호선 구동 회로(2)에 공급되는 클럭 신호 CLK의 주파수를 낮게 할 수 있어, 신호선 구동 회로(2)의 회로 동작을 안정화시킬 수 있다. 또한, 디지털 화소 데이터 DATA의 위상과 클럭 신호 CLK의 위상을 상호 변이시키는 것에 의해, 신호선 구동 회로(2)의 내부에서 디지털 화소 데이터를 DATA 클럭 신호 CLK에서 확실하게 래치할 수 있게 된다.
또, 디지털 화소 데이터 DATA와 클럭 신호 CLK의 위상 조정은 그래픽 컨트롤러 IC(5) 내의 위상 조정 회로(39)로 행해진다.
도 5는 위상 조정 회로(39)의 회로도이다. 도시한 바와 같이, 위상 조정 회로(39)는 복수의 인버터 IV1∼IV6을 종속 접속하여 구성된다. 우수단째의 인버터 IV2, IV4, IV6의 출력 단자에는 각각 스위치 SW1∼SW4가 접속되어 있고, 이들 스위치 SW1∼SW4중 어느 하나만이 온한다. CMOS-IC의 경우, 인버터 한단 당 지연 시간은 5 ns 정도이기 때문에, 도 5의 회로의 경우, 10 ns 간격으로 지연 시간을 조정할 수 있다.
또, 스위치 SW1∼SW4의 전환은 제조시 등에 수동으로 행하여도 좋지만, 그래픽 컨트롤러 IC(5)로부터 신호선 구동 회로(2)에 신호를 보내어, 그 신호가 되돌아오기까지의 시간에 따라서, 자동적으로 스위치 SW1∼SW4의 전환을 행하여도 좋다.
제어 신호 출력 회로(4O)는, 도 4에 도시한 바와 같이, 1 수평 라인 기간의사이, 혹은 1 프레임 기간의 사이의 블랭킹 기간에, 동기 신호와 클럭 신호 CLK를 중간 전위로 설정한다. 중간 전위로 설정함으로써, 다음의 사이클이 개시한 시점에서, 동기 신호와 클럭 신호 CLK를 신속하게 소정의 전위로 설정할 수 있다.
도 6은 동기 신호와 클럭 신호 CLK를 중간 전위로 설정하기 위한 중간 전위 설정 회로의 회로도이다. 이 중간 전위 설정 회로는 그래픽 컨트롤러 IC(5) 내의 화소 데이터 출력 회로(39)와 제어 신호 출력 회로(40)의 내부에 설치된다.
중간 전위 설정 회로는, 도 6에 도시한 바와 같이, NM0S 트랜지스터 Q1, Q2와 PM0S 트랜지스터 Q3, Q4를 지니고, NM0S 트랜지스터 Q2와 PM0S 트랜지스터 Q4는 전원 단자와 접지 단자 사이에 직렬 접속되어 있고, 저항 소자 R1, NM0S 트랜지스터 Q1, PM0S 트랜지스터 Q3 및 저항 소자 R2는 전원 단자와 접지 단자 사이에 직렬 접속되어 있다.
저항 소자 R1, R2의 저항값을 상호 같게 하여 충분히 높게 함으로써, NMOS 트랜지스터 Q1의 드레인 단자와 NMOS 트랜지스터 Q2의 게이트 단자는 함께 (Vcc/2+Vtn)으로 되고, PM0S 트랜지스터 Q3의 드레인 단자와 PM0S 트랜지스터 Q4의 게이트 단자는 함께 (Vcc/2+｜Vtp｜)로 된다. 이에 따라, 수 μA 정도의 근소한 관통 전류로 수 mA의 전류 구동력을 얻을 수 있다.
중간 전위 설정 회로의 출력 단자에는, 도 6에 도시한 바와 같이, 아날로그 스위치 SW가 접속되어 있다. 이 아날로그 스위치 SW는 블랭킹 기간 중에는 중간 전위 설정 회로의 출력을 선택하고, 블랭킹 기간 이외는 클럭 신호 CLK0을 선택한다.
도 6에서는, 클럭 신호 CLK를 중간 전위로 설정하는 예를 나타내고 있지만, 디지털 화소 데이터 DATA도 도 6과 마찬가지의 회로에 의해, 블랭킹 기간 중에 중간 전위로 설정된다.
본 실시 형태의 그래픽 컨트롤러 IC(5)는 CPU에서 공급된 디지털 화소 데이터 DATA를 재배열하여 출력한다. 종래는, 도 36에 도시한 바와 같이, 그래픽 컨트롤러 IC(5)와는 별개의 게이트 어레이(102)의 내부에 라인 메모리를 설치하여 데이터의 재배열을 행하고 있었다. 이것은 그래픽 컨트롤러 IC(5)의 범용성을 높여, 폴리실리콘 TFT뿐만 아니라, 비정질 실리콘 TFT나 MIM 등을 이용하는 다른 액티브 매트릭스 표시 장치에서도 공통으로 이용할 수 있도록 하기 위해서이다.
이것에 대하여, 본 실시 형태는, 그래픽 컨트롤러 IC(5) 내에는 처음부터 프레임 메모리(33)(VRAM)라는 수백킬로 바이트∼ 수메가 바이트의 거대한 메모리가 존재하고 있고, 이 메모리의 일부를 이용하여 데이터의 재배열을 행하는 것은 게이트 규모의 관점에서 용이하다고 판단하여, 그래픽 컨트롤러 IC(5) 내에서 재배열을 행하는 것으로 하였다.
도 7은 프레임 메모리(33)의 제어를 행하는 메모리 제어 회로(34)의 내부 구성을 나타내는 도면이다. 도시한 바와 같이, 메모리 제어 회로(34)는 최하위층에 하드웨어층(41)이, 그 상위에 I/O 함수층(42)이, 그 상위에 드라이버 함수층(43)이, 최상위층에 어플리케이션층(44)이 있다.
하드웨어층(41)은 프레임 메모리(33)에 대한 액세스를 실제로 행하는 부분이다. I/O 함수층(42)은 하드웨어층(41)의 포트나 내부 레지스터를 재기입하여 프레임 메모리(33)에 대한 액세스 방법을 전환하는 부분이다. 드라이버 함수층(43)은 상층의 어플리케이션층(44)으로부터 직접 호출되고, 화면의 초기화, 화면의 표시 제어, 구형(矩形) 묘화, 및 비트맵 묘화 등의 여러가지의 기능을 실현하는 부분이다. 어플리케이션층(44)은 화상 표시를 위한 여러가지의 커맨드를 발행하는 부분이다.
I/O 함수층(42)과 드라이버 함수층(43)은 C 언어 등의 프로그램 언어로 생성된다. 화면의 특정 영역으로의 묘화는 프레임 메모리(33)의 좌표 (x, Y)= 색정보가 저장된 록업 테이블(37) 상의 어드레스 형식으로 기술된다. 또한, 프레임 메모리(33)로부터의 데이터 판독도, 배열을 이용하여 행한다.
프레임 메모리(VRAM)(33)의 메모리 공간(VRAM 공간)은, 도 8에 도시한 바와 같이, 한 화면분 이상의 영역이 있고, 드라이버 함수층에 의해 VRAM의 포인터를 제어함으로써, VRAM 내의 임의의 영역을 화면에 표시할 수 있다. 이와 같이, VRAM의 메모리 공간을 한 화면분 이상 설치하는 것에 의해, 스크롤이나 화면의 전환을 신속하게 행할 수 있다.
이와 같이, 본 실시 형태의 그래픽 컨트롤러 IC(5)는 디지털 화소 데이터 DATA의 순서 제어를 내부에서 행하기 때문에, 게이트 어레이를 설치할 필요가 없게 된다. 또한, 클럭 신호 CLK의 주기를 디지털 화소 데이터 DATA 주기의 2배 이상으로 하기 때문에, 폴리실리콘 TFT가 정상적으로 동작하는 주파수의 클럭 신호 CLK를 신호선 구동 회로(2)에 공급할 수 있다.
또한, 클럭 신호 CLK의 엣지와 디지털 화소 데이터 DATA의 변화 위치를 변이시켜 출력하기 때문에, 신호선 구동 회로(2)로 디지털 화소 데이터 DATA를 확실하게 받아들일 수 있다.
한편, 본 실시 형태의 신호선 구동 회로(2)는, 도 9에 상세한 블록도를 도시한 바와 같이, 디지털 화소 데이터 DATA의 진폭 레벨을 변환하는 레벨 시프터(L/S)(51)와, 디지털 화소 데이터 DATA의 주기를 2배로 늘리는 분주 회로(52)와, 직렬로 배열된 디지털 화소 데이터 DATA를 병렬 출력하는 데이터 분배 회로(53)와, 분배한 디지털 화소 데이터 DATA를 통합하여 래치하는 래치 회로(Latch)(54)와, 래치한 디지털 화소 데이터 DATA를 아날로그 전압으로 변환하는 D/A 컨버터(DAC)(55)와, 아날로그 전압의 게인 조정을 행하는 앰프(AMP)(56)와, 앰프(56)로부터 출력된 아날로그 화소 전압을 선택하여 개개의 신호선에 공급하는 선택 회로(57)를 갖는다.
도 10은 레벨 시프터(51)의 회로도, 도 11은 레벨 시프터(51)의 입출력 신호의 파형도이다. 도 11의 굵은 곡선 a는 입력 신호, 가는 곡선 b는 출력 신호를 나타내고 있다. 도 10에 도시한 바와 같이, 레벨 시프터(51)는 캐패시터 소자 C1과, 인버터를 구성하는 PM0S 트랜지스터 Q5 및 NMOS 트랜지스터 Q6과, 아날로그 스위치 SW5를 갖는다.
레벨 시프터(51) 내의 아날로그 스위치 SW5는, 블랭킹 기간 중에, 그래픽 컨트롤러 IC(5)로부터의 디지털 화소 데이터 DATA가 중간 전위(1.65 V)로 되어 있을 때에 온한다. 이에 따라, 캐패시터 소자 C1의 다른 단 b는 인버터의 임계치 전압(대략 2.5 V)과 같게 되고, 캐패시터 소자 C1의 양단에는 2.5 V - 1.65 V = o.85 V의 전압이 인가된다.
아날로그 스위치 SW5가 오프하면, 그래픽 컨트롤러 IC(5)로부터 공급된 디지털 화소 데이터 DATA는 캐패시터 소자 C1의 양단 전압 0.85 V만큼 오프셋 조정되어 전달된다. 즉, 인버터를 구성하는 PM0S 트랜지스터 Q5 및 NM0S 트랜지스터 Q6의 게이트 단자에는 인버터의 임계치 전압을 중심으로 하여 상하로 동레벨만큼 움직이는 전압이 인가된다.
이와 같이, 인버터의 임계치 전압에 대하여 입력을 대칭화한 것에 의해, 폴리실리콘 TFT의 임계치가 변동되거나, PM0S 트랜지스터 Q5 및 NM0S 트랜지스터 Q6의 특성이 언밸런스가 되거나, 입력 진폭이 완만해지더라도, 인버터는 고속 동작하고, 더구나 펄스 폭은 변화하기 어렵게 된다.
도 12는 분주 회로(52)의 회로도이다. 도시한 바와 같이, 분주 회로(52)는 클럭 신호 CLK의 2 주기분의 데이터 폭으로써 동위상으로 디지털 화소 데이터 DATA를 출력하는 두개의 래치 회로(61, 62)를 갖는다. 각 래치 회로(54)는 클럭드 인버터와, 인버터를 갖는다.
분주 회로(52) 내의 각 래치 회로(54)의 출력 DATA-E, DATA-O의 타이밍은 도 13과 같이 된다. 도 13에서는, 그래픽 컨트롤러 IC(5)로부터 출력된 디지털 화소 데이터 DATA를 ①②③…으로 나타내고 있다.
도 13에 도시한 바와 같이, 래치 회로(61, 62)는 각각 디지털 화소 데이터 DATA를 하나 걸러서 래치하여, 동 타이밍에서 출력한다. 분주 회로(52)의 출력은 데이터 분배 회로(53)에 입력된다. 래치 회로(61)는 정상 클럭의 다운 엣지에서,래치 회로(62)는 역상 클럭의 다운 엣지에 의해 데이터 래치를 행한다. 정상 클럭뿐만 아니라, 역상 클럭도 그래픽 컨트롤러 IC(5)로 타이밍 조정하는 것이 래치 마진을 확보하는 데에 있어서 바람직하다.
본 실시 형태는, 모든 신호선을 동시 구동하는 것은 아니고, 각 색마다 나눠 구동하는 점에 특징이 있다. 이와 같이 함으로써, 신호선 구동 회로(2) 내의 래치 회로(54)나 D/A 컨버터(55) 등의 개수를 삭감할 수 있다.
데이터 분배 회로(53)는 분주 회로(52)로부터 출력된 디지털 화소 데이터 DATA를 순서대로 래치하여 병렬로 분류한다. 래치 회로(54)는 데이터 분배 회로(53)가 타이밍을 변이시켜 래치한 복수의 데이터를 동 타이밍에서 재래치한다. 재래치된 데이터는 D/A 컨버터(55)에 입력되어 아날로그 전압으로 변환된 후, 증폭기(56)로 전류 증폭되어 신호선 및 소정 화소에 대하여 기입된다.
도 14는 본 실시 형태의 표시 장치의 글래스 기판(1O) 상의 레이아웃도이다. 또, 도 15는 범용의 그래픽 컨트롤러 IC를 이용하여 구성한 종래의 표시 장치의 칩 레이아웃도이다.
범용의 그래픽 컨트롤러 IC는 정(正)의 순서로 출력되는 디지털 화소 데이터와, 화소 데이터 폭을 주기로 하는 클럭을 출력한다. 라인/스페이스= 4 μm/4 μm 정도의 디자인 룰에서는 전체 신호선에 대하여 D/A 컨버터를 형성하는 것은 어렵고, 복수 신호선마다 D/A 컨버터를 설치하지 않을 수 없다. 이 경우, 정의 순서로 입력되는 화소 데이터를 일단 한 수평 기간분 래치하여, 원하는 순서로 재배열할 필요가 있다.
또한, 도 15의 경우, 글래스 기판(10) 상에서 디지털 화소 데이터의 재배열을 행할 필요가 있기 때문에, 1 라인분의 래치(메모리) 회로를 설치할 필요가 있어, 래치 회로는 6배로 증대한다. 이 때문에, 데이터 분배 회로(102), D/A 컨버터(106), 증폭기(107) 및 선택 회로(108)를 2조, 상하 프레임에 각각 나눠 설치하지 않으면 안되게 된다.
이와 같이, 본 실시 형태와 같이 그래픽 컨트롤러 IC(5)의 내부에서 디지털 화소 데이터 DATA의 재배열을 행하도록 하면, 글래스 기판(10) 상의 구성을 간략화할 수 있어, 그래픽 컨트롤러 IC(5)를 글래스 기판(10) 상에 실장하기 위한 스페이스를 용이하게 얻을 수 있다.
도 1에는, 본 실시 형태를 이용하여 VGA 규격(640×480 도트)으로 RGB 각 6 비트의 액정 표시 장치를 구성한 경우의 각부의 게이트 수가 도시되어 있다. 도 1은 신호선을 6개 걸러서 구동하는 예를 나타내고 있다.
도 1의 경우, 레벨 시프터(51)가 각 색마다 6개로 계 18개, 분주 회로(52)가 각 색마다 6개로 계 18개, 샘플링 회로(53)와 래치 회로(54)가 각각 각 색마다 640개로 계 1920개, D/A 컨버터(55)와 증폭기(56)가 각각 320개 필요하게 된다. 이 결과, 제어 회로에 1K 게이트, 분주 회로(52)에 1K 게이트, 샘플링 회로 및 래치 회로(54)에 13K 바이트, D/A 컨버터(55), 증폭기(56) 및 선택 회로(57)에 5K 게이트 필요하게 된다.
이와 같이, 본 실시 형태에서는, 게이트 어레이가 불필요하게 되는 만큼과, 신호선을 N개(N은 2 이상의 임의의 정수) 걸러서 구동함에 따른 샘플링 회로와 래치 회로(54)의 삭감분에 의해, 종래에 비교하여 대폭 회로 규모를 삭감할 수 있다.
또한, 도 14와 도 15에서는, 칩의 개략 사이즈를 도시하고 있다. 본 실시 형태의 경우, 구동 회로의 형성 영역의 세로 방향의 길이가 8.3 mm 정도인 데 대하여, 도 15에 도시하는 종래의 구성에서는 구동 회로의 형성 영역의 세로 방향의 길이는 5.0 mm ×2 = 10 mm 정도가 되어, 본 실시 형태쪽이 구동 회로의 형성 영역이 작아진다.
상술한 실시 형태에서는, 그래픽 컨트롤러 IC(5)로부터 출력되는 디지털 화소 데이터 DATA의 주기를 클럭 신호 CLK의 2배의 주기로 설정하고 있지만, 2배보다 긴 주기로 설정해도 좋다. 또한, 그래픽 컨트롤러 IC(5)로부터 신호선 구동 회로(2)에 전송하는 클럭 신호 CLK의 주파수는 12.5 MHz 이외라도 좋다. 또한, 상술한 그래픽 컨트롤러 IC(5)로부터 출력되는 신호의 종류에도 특별히 제한은 없다.
레벨 시프터(51)는, 도 10에 도시한 것 이외의 구성이라도 좋고, 도 10 이외로 구성한 경우에는, 도 4와 같이 블랭킹 기간에 클럭 신호 CLK나 디지털 화소 데이터 DATA를 중간 레벨로 할 필요는 없다.
상술한 실시 형태에서는, 표시 장치의 일례로서 액정 표시 장치에 대하여 설명하였지만, 신호선 및 주사선이 종횡으로 줄지어 설치된 다른 표시 장치(예를 들면, 플라즈마 디스플레이 장치) 등에도 본 발명은 적용 가능하다.
또한, 상술한 실시 형태에서는, VGA 규격(640 ×480 도트)의 표시 해상도를 일례로서 설명하였지만, 표시 해상도에는 특별히 제한은 없다.
<제2 실시 형태>
제2 실시 형태는 EL 패널부의 좌우 방향 대략 중앙에서 좌우 양단측으로 데이터 버스를 배치하여, 소비 전력의 저감을 도모하는 것이다.
도 16은 본 발명에 따른 표시 장치의 제2 실시 형태의 블록도이다. 도 16의 표시 장치는 글래스 기판 상에 형성되는 EL 패널부(201)와, 글래스 기판상 또는 별도의 기판 상에 실장되는 컨트롤러 IC(202)를 구비하고 있다.
EL 패널부(201)는 화소마다 설치된 복수 비트의 메모리에 기초하여 화소의 표시 계조 휘도를 제어할 수 있는 화소 어레이부(203)와, 컨트롤러 IC(202)와의 신호의 송수신을 행하는 I/F 회로(204)와, 화소 어레이부(203)의 좌우 방향 대략 중앙에서 좌우 양단측으로 각각 배치되는 데이터 버스(205a, 205b)와, 데이터 버스(205a, 205b) 상의 디지털 화소 데이터를 버퍼링하는 버퍼 회로(206)와, 화소 어레이부(203) 내의 각 비트선을 구동하는 비트선 구동 회로(207)와, I/F 회로(204)로부터의 어드레스 신호를 래치하는 어드레스 래치 회로(208)와, 래치한 어드레스 신호를 버퍼링하는 어드레스 버퍼(209)와, 화소 어레이부(203) 내의 각 워드선을 구동하는 워드선 구동 회로(210)와, 각부의 제어를 행하는 컨트롤 회로(211)를 갖는다.
컨트롤러 IC(202)는 CPU와의 통신을 행하는 CPU-I/F부(212)와, 표시 메모리(VRAM)(213)와, 그래픽 컨트롤러(214)와, 화소 어레이부(203) 내의 어드레스를 지정하는 어드레스 발생 회로(215)와, 디지털 화소 데이터의 버퍼링과 일시적인 저장을 행하는 버퍼/FIF0(216)와, 데이터 변환을 행하는 룩업 테이블(LUT)(217)과, 디지털 화소 데이터의 재배열을 행하는 재배열 회로(218)와, 폴리실리콘형 TFT용의I/F부(p-Si-I/F부)(219)와, 비정질 실리콘형 TFT용의 I/F부(a-Si-I/F부)(220)와, MIM용의 I/F부(MIM-I/F부)(221)와, 출력부(222)를 갖는다. 이렇게 함에 따라, a-Si TFT 액티브 매트릭스 LCD, MIM 액티브 매트릭스 LCD 및 poly-Si 표시 장치에 접속이 가능해지고, 그래픽스 컨트롤러의 범용성이 넓어진다.
도 16의 컨트롤러 IC(202)는 화소 어레이부(203)를 전체적으로 표시 갱신할 수 있는 외에, 간헐적인 표시 갱신이나, 부분적인 표시 갱신이나, 불규칙한 표시 갱신을 행할 수도 있다.
도 17은 데이터 버스(205a, 205b)의 배치를 나타내는 도면이다. 도시한 바와 같이, 데이터 버스(205a, 205b)는 글래스 기판의 하변을 따라서 배치되고, 도시한 굵은선 화살표 방향으로부터 디지털 화소 데이터가 입력되고, 점선 화살표를 따라서 디지털 화소 데이터가 전달된다. 또, 이하의 설명에서는 디지털 화소 데이터는 RGB의 각 색 모두 6 비트로 한다.
도 17은 화소 어레이부(203)의 중앙에서 좌측 영역과 우측 영역에 각각 960개의 비트선이 배치되고, 비트선을 3개 걸러서 구동하는 예를 나타내고 있다. 즉, 동시에 구동되는 비트선은 960/3=320이다. 이 경우, 로드 래치는 화면의 절반마다, 320 x 6 비트분 필요하게 된다. 샘플링 래치는 로드 래치의 절반의 160 x 6 비트분 설치하였다.
도 18은 데이터 버스(205a, 205b) 상의 데이터의 배열 순을 나타내는 도면, 도 19는 도 16의 표시 장치의 타이밍도이다. 도시한 바와 같이, 데이터 버스(205a, 205b)에는 적색의 기수(odd) 화소 데이터가 2 화소분씩 좌우로 나누어전송된다(도 19의 시각 t1∼t2). 구체적으로는, 우선, 좌측의 데이터 버스(205a, 205b)에 데이터 R1, R3이, 우측의 데이터 버스(205a, 205b)에 데이터 R637, R639가 동시에 보내진다. 다음에, 좌측의 데이터 버스(205a, 205b)에 데이터 R5, R7이, 우측의 데이터 버스(205a, 205b)에 데이터 R633, R635가 동시에 보내진다. 이와 같이, 샘플링 래치(231)는 4 화소분의 데이터(계 4×6 비트= 24 비트)마다 순서대로 래치를 행한다.
샘플링 래치(231)가 적색의 기수 화소 데이터 전부를 래치한 시점(도 19의 시각 t2)에서, t2와 t3 사이의 작은 데이터 블랭킹 기간에, 로드 래치(232a)는 이들 전체 데이터를 동시에 래치한다.
그 후, 데이터 버스(205a, 205b)에는 적색의 우수(even) 화소 데이터가 2 화소분씩 좌우로 나누어 전송된다(도 19의 시각 t3∼t4). 구체적으로는, 우선, 좌측의 데이터 버스(205a, 205b)에 데이터 R2, R4가, 우측의 데이터 버스(205a, 205b)에 데이터 R638, R640이 동시에 보내진다. 다음에, 좌측의 데이터 버스(205a, 205b)에 데이터 R6, R8이, 우측의 데이터 버스(205a, 205b)에 R634, R636이 동시에 보내진다. 이와 같이, 샘플링 래치(231)는 4 화소분의 데이터(계 4×6 비트= 24 비트)마다 순서대로 래치를 행한다.
R의 기수 데이터와 R의 우수 데이터 사이에 블랭크 기간을 설치한 효과로, 샘플링 래치를 2회 반복하여 사용할 수 있어, 샘플링 래치의 수를 로드 래치의 반으로 줄이는 것이 가능해진다. 본 예에서는, R 데이터를 기수, 우수의 2 그룹으로 나눠, 샘플링 래치 수를 반감하였다. 확장하면, R 데이터를「3으로 나누어 나머지가 1인 그룹, 나머지가 2인 그룹, 나머지가 3인 그룹」으로 나누고, 각각의 데이터 기간의 사이에 작은 블랭크 기간을 설치하여, 샘플링 래치를 3회 반복하여 사용하는 것으로 하면, 샘플링 래치의 수를 로드 래치의 수의 3분의 1로 줄이는 것이 가능하다.
샘플링 래치(231)가 적색의 기수 및 우수 화소 데이터 전부를 래치한 시점(도 19의 시각 t4)에서, 로드 래치(232b)는 이들 전체 데이터를 동시에 래치한다.
비트선 구동 회로(207)는 로드 래치(232a, 232b)가 래치한 데이터를 동시에 받아들여 전압 증폭을 행한 후, 선택 회로(233)에 공급한다. 선택 회로(233)는 좌우 영역의 각각에 대하여, 비트선 구동 회로(207)로부터의 데이터를, 적색에 대응하는 비트선에 공급한다.
그 후, 녹색의 기수 데이터, 우수 데이터가 순서대로 로드 래치(232)로 래치된 후에, 녹색의 전체 데이터가 동시에 비트선 구동 회로(207)에 보내지고 아날로그 화소 전압으로 변환된다(도 19의 시각 t5∼t8).
그 후, 청색의 기수 데이터, 우수 데이터가 순서대로 로드 래치(232)로 래치된 후에, 청색의 전체 데이터가 동시에 비트선 구동 회로(207)에 보내져서 아날로그 화소 전압으로 변환된다(도 19의 시각 t9∼t12).
이와 같이, 본 실시 형태에서는, 데이터 버스(205a, 205b)를 화소 어레이부(203)의 좌우 중앙에서 좌우단측으로 각각 배치하기 때문에, 데이터 버스(205a, 205b)의 배선 길이를 단축할 수 있고, 그 만큼 데이터 버스의 구동 부하를 작게 할 수 있다. 데이터 버스가 화면의 좌단으로부터 우단으로 이르는 경우의 약 절반이다. 버스 구동 소비 전력은 버스의 구동 부하 x 주파수 x 전압 진폭의 2승으로 나타낼 수 있기 때문에, 소비 전력적으로 유리하다.
또한, 각 색의 데이터를 기수번째와 우수번째로 나눠 로드 래치(232)로 래치하여, 각 색마다 비트선의 구동을 행하기 때문에, 비트선 구동 회로(207)의 수를 대폭 삭감할 수 있고, 회로 점유 면적의 삭감과 소비 전력의 저감을 도모할 수 있다.
도 17∼도 19에서는 비트선을 3개 걸러서 구동하는 예를 설명하였지만, 몇개 걸러서 구동할 것인지에 대해서는 특별히 한정되지 않는다.
상술한 실시 형태에서는, 화소 어레이부(203) 내의 전체 영역의 데이터의 표시 갱신을 행하는 예를 설명하였지만, 도 20의 (a)에 도시한 바와 같이 일부의 행 또는 열만의 표시 갱신을 행하여도 좋고, 도 20의 (b)에 도시한 바와 같이 임의의 블록만의 표시 갱신을 행하여도 좋다.
도 20의 (a)의 경우도 도 20의 (b)의 경우도, 표시 갱신을 행하는 영역만을 도 16의 재배열 회로로 데이터의 재배열을 행하여, 표시 갱신을 행하는 영역의 어드레스를 어드레스 발생 회로(215)로 발생하면 좋다.
도 21 및 도 22는 어드레스 발생 회로(215)가 어드레스를 발생하는 타이밍을 나타내는 도면이다. 도 21은 어드레스 발생 회로(215)가 발생한 어드레스를, 디지털 화소 데이터의 선두 데이터를 데이터 버스(205a, 205b)에 공급할 때에, 인에이블 단자 ENAB를 사용하여 직렬로 전송하는 예를 나타내고 있다. 또한, 도 22는 데이터 버스(205a, 205b)에 디지털 화소 데이터를 전송하기 전에, 데이터 버스(205a,205b)를 이용하여 스타트 어드레스와 행 수 등의 어드레스 정보를 전송해도 좋다. 도 21과 도 22의 어느 쪽을 이용하여 어드레스를 전송해도 좋다.
상술한 실시 형태에서는, DRAM 구조의 화소 어레이부(203)를 갖는 예를 설명하였지만, 줄지어 설치된 신호선과 주사선의 교점 부근에 TFT가 형성된 액티브 매트릭스형의 화소 어레이부(203)를 갖는 EL 패널부(201)를 구동할 때에도, 마찬가지로 적용 가능하다.
도 23은 액티브 매트릭스형의 화소 어레이부(203)를 갖는 표시 장치에 있어서, 신호선을 6개 걸러서 구동하는 경우의 EL 패널부(201)의 개략 구성을 나타내는 블록도이다. 이 경우, 샘플링 래치(231)와 로드 래치(232)는 화소 어레이부(203)의 중앙에서 좌측 영역과 우측 영역의 각각에 대하여, 160×6 비트= 960 비트분 설치된다. 또한, DAC(234)는 좌측 영역과 우측 영역 모두, 160개 설치된다. 선택 회로는 좌측 영역과 우측 영역 모두, 160개의 DAC(234)의 출력을 적녹청중 어느 색의 신호선에 공급한다. 도 23의 타이밍도는 도 19와 같이 된다.
한편, 도 24는 신호선을 3개 걸러서 구동하는 경우의 EL 패널부(201)의 개략 구성을 나타내는 블록도이다. 이 경우, 샘플링 래치(231)와 로드 래치(232)는 화소 어레이부(203)의 중앙에서 좌측 영역과 우측 영역의 각각에 대하여, 320 ×6 비트= 1920 비트분 설치된다. 또한, DAC(234)는 좌측 영역과 우측 영역 모두, 320개 설치된다. 선택 회로는 좌측 영역과 우측 영역 모두, 320개의 DAC(234)의 출력을 적녹청중 어느 색의 신호선에 공급한다.
한편, 도 25는 도 24의 변형예이고, 신호선을 3개 걸러서 구동하는 점에서는도 24와 동일하지만, 샘플링 래치(231)의 개수를 도 24보다도 줄인 것을 특징으로 한다. 도 25의 경우, 데이터 버스(205a, 205b)에는, 도 24와 같이, 적색의 기수 화소 데이터가 전송된 후, 작은 블랭크 기간 후, 적색의 우수 화소 데이터가 전송되고, 그 후 마찬가지로, 녹색·청색 순으로 기수 화소 데이터와 우수 화소 데이터가 전송된다.
샘플링 래치(231)는 160 ×6 비트= 960 비트분 설치되고, 어느 한 색의 기수 또는 우수 화소 데이터만을 래치한다. 샘플링 래치(231)된 데이터 중 기수 화소 데이터는 로드 래치(232a)에 로드 저장되고, 우수 화소 데이터는 로드 래치(232b)에 로드 저장된다.
DAC(234)는 로드 래치(232)로 래치된 데이터를 동 타이밍에서 D/A 변환한다. 즉, DAC(234)는 적녹청중 어느 색의 화소 데이터를 전부 통합하여 D/A 변환한다. 선택 회로는 DAC(234)로 D/A 변환된 아날로그 화소 전압을 적녹청중 어느 색의 신호선에 공급한다.
또, 본 예에서는, R 기수, R 우수, G 기수, G 우수, B 기수, B 우수의 순서로 데이터를 보내는 예를 나타내고 있지만, 1 행분의 데이터를 D/A 변환하여 신호선에 기입한 후, 다음 행에서는 B 기수, B 우수, G 기수, G 우수, R 기수, R 우수 등 순서를 바꾸더라도 좋다(DAC 후의 선택 회로의 신호선 선택순을 대응시켜 변경한다). 어떤 신호선에 주목하면, 아날로그 전위 기입 후, 부유 상태가 된다. 옆의 신호선 기입이 행해질 때 부유 화소가 전위 변동하는 경우가 있다. 상술한 것과 같은 1 행마다 기입 순서 변경을 하면, 오차 확산할 수 있는 효과가 있다.
본 실시 형태와 같이, 수 cm 오더의 큰 치수의 기판 상에 형성되는 TFT 소자는 특성이 장소에 따라 변동하는 것을 피하기 어렵다. 좌측 반면과 우측 반면의 샘플링 회로에서 단일 클럭을 공유하면 타이밍 마진이 매우 좁게 된다. 대화면 표시 장치일 수록 심각하게 된다. 이 대책으로서, 각 데이터 버스(205a, 205b)의 전송 클럭의 위상 및 듀티(duty)의 조정을 각각 별개로 행하여, 다른 클럭에 의한 샘플링 제어를 행하는 것이 유효하다. 클럭 선택 시퀀스는, 1) 전원 투입시, 2) 수직 블랭킹 기간에 실행한다. 또한, 메모리 화소 디바이스에서는, 3) 재기입 데이터가 보내져 오지 않은 기간을 가늠하여 실행할 수 있다.
본 실시 형태에서는, 도 16의 컨트롤러 IC(202)로부터 EL 패널부(201)에 디지털 화소 데이터를 전송할 때, LSI 레벨(1에서 3 V)을 폴리실리콘 레벨(5 V)로 변환하는 레벨 변환을 행한다. 도 26은 디지털 화소 데이터의 전송 경로를 나타내는 도면이다. 도시한 바와 같이, 컨트롤러 IC(202)로부터의 디지털 화소 데이터는 3 V 진폭의 데이터이다. 이 데이터는 EL 패널부(201) 내의 인버터(251)로 5 V 진폭의 데이터로 레벨 변환된 후, 분주 회로(252)로써 주파수의 조정이 행하여진다.
다음에, 레벨 변환기(253)로써 2 V 진폭의 데이터로 변환된 후, 데이터 버스(205a, 205b)에 공급된다. 데이터 버스(205a, 205b) 상의 데이터는 레벨 변환 회로(254)로써 3 V 진폭의 데이터로 변환된 후, 샘플링 래치(231)에 입력된다.
이와 같이, 본 실시 형태에서는, 디지털 화소 데이터를 전송할 때에, 배선 길이가 긴 데이터 버스(205a, 205b) 상에서는 디지털 화소 데이터의 전압 진폭을 작게 하도록 하였기 때문에, 소비 전력의 저감을 도모할 수 있다.
상술한 제2 실시 형태에서는, 그래픽스 컨트롤러에게 데이터 재배열 회로를 설치하는 예를 설명하였지만, 요는 출력 순서를 변경하는 수단을 구비하고 있으면 좋다. 예를 들면, 본 실시예의 표시 장치와, CPU와 메인 메모리를 갖는 시스템에 의한 구성이 가능하다. 즉, VRAM은 CPU가 메인 메모리의 일부에 필요에 따라서 설치한다. 그 크기는, 2 화면분이거나, 1 화면분이거나, 0.5 화면분 등 동적으로 변경된다. 표시 장치로의 데이터 전송은 소프트웨어적으로 출력 순서의 변경 뒤에 표시 장치에 송신된다. 제2 실시예의 처음에 진술한 메모리가 각 화소에 설치되어 있는 것 같은 표시 장치에서는 이 구성이 가능하다.
상술한 제2 실시 형태에서는, EL 패널부의 좌우 중앙에서 좌우 양단으로 데이터 버스를 배치하는 예를 설명하였지만, EL 패널부의 좌우 방향으로 3 종류 이상의 데이터 버스를 배치해도 좋다. 이에 따라, 더욱 데이터 버스의 부하 용량을 삭감할 수 있고, 그 만큼 데이터 버스 상의 데이터의 전압 진폭을 더욱 작게 할 수 있어, 소비 전력의 저감을 도모할 수 있다.
<제3 실시 형태>
제3 실시 형태는 신호선을 4개의 블록으로 분할하여, 각 블록마다 데이터 버스를 설치하는 것이다.
도 27은 신호선을 4개의 블록 B1∼B4로 분할 구동하는 경우의 신호선 구동 회로의 개략 구성을 나타내는 블록도이다. 도시한 바와 같이, 각 블록에는 RGB 각각 160개의 신호선이 설치되고, 각 블록마다 전용 데이터 버스 DB1∼DB4가 설치되어 있다.
데이터 버스 DB1∼DB4에는 우선 1수평 라인분의 적색의 기수 화소 데이터가 공급된 후, 적색의 우수 화소 데이터가 공급되고, 그 다음에 녹색의 기수 화소 데이터가, 그 다음에 녹색의 우수 화소 데이터가, 그 다음에 청색의 기수 화소 데이터가, 그 다음에 청색의 우수 화소 데이터가 순서대로 공급된다.
데이터 버스 DB1∼DB4 상의 디지털 화소 데이터는 레벨 시프터(51)로 레벨 변환된 후, 샘플링 래치(53)로 래치된다. 샘플링 래치(53)는, 각 블록마다, 80 화소분×6 비트= 480개 설치되어 있다. 각 블록으로 동시에 구동하여야 할 신호선이 160개 있음에도 불구하고, 샘플링 래치(53)가 그 절반밖에 설치되어 있지 않은 이유는 인접하는 기수 화소와 우수 화소를, 타이밍을 변이시켜 동일 샘플링 래치(53)로 구동하기 때문이다.
샘플링 래치(53)를 로드 래치(54a, 54b)와 동일 수만큼 설치하는 것은 가능하다. 그러나, 본 실시 형태 쪽이 샘플링 래치(53)의 점유 면적을 줄일 수 있다. 데이터 버스의 부하는 샘플링 래치(53)의 수에 비례하여 작아져서, 신호 지연을 작게 할 수 있음과 동시에, 소비 전력의 저감을 도모할 수 있다.
로드 래치(54a, 54b)는 모든 샘플링 래치(53)가 대강 래치를 끝낸 시점에서, 샘플링 래치(53)의 래치 출력 전부를 동 타이밍에서 통합하여 래치한다. 로드 래치(54a, 54b)는 두 계통으로 분리되어 있고, 한쪽의 로드 래치(54a)는 1수평 라인분의 동일색(적, 초록 또는 청)의 기수 화소 전부를 동 타이밍에서 래치하고, 다른쪽의 로드 래치(54b)는 블록 내의 동일색의 우수 화소 전부를 동 타이밍에서 래치한다.
로드 래치(54a, 54b)에서 래치된 데이터는 D/A 변환기(DAC)(55)에 입력되어 아날로그 화소 전압으로 변환된 후, 선택 회로(57)에서 선택된 신호선에 공급된다.
즉, DAC(55)는 블록 내의 모든 적색 디지털 화소 데이터를 동시에 D/A 변환한 후, 블록 내의 모든 녹색 디지털 화소 데이터를 D/A 변환하고, 그 후 블록 내의모든 청색 디지털 화소 데이터를 D/A 변환한다.
본 실시 형태에서는, 1수평 라인 기간이 개시하면, 각 블록마다, 샘플링 래치(53)로써, 적색의 기수 화소, 적색의 우수 화소, 녹색의 기수 화소, 녹색의 우수 화소, 청색의 기수 화소 및 청색의 우수 화소의 순으로, 디지털 화소 데이터의 래치를 행한다.
우선 최초는, 도 28(a)에 도시한 바와 같이, 적색의 기수 화소 Rl, R161, R479, R639의 디지털 화소 데이터를 샘플링 래치(53)로 래치한다. 다음에, 도 28 (b)에 도시한 바와 같이, 그 옆의 기수 화소인 R3, R163, R477, R637의 디지털 화소 데이터를 샘플링 래치(53)로 래치한다. 이하 마찬가지로 각 블록마다 순차 적색 기수 화소의 디지털 화소 데이터를 샘플링 래치(53)로 래치하고, 1수평 라인 기간의 최후는 도 28(c)에 도시한 바와 같이, 적색의 기수 화소 R159, R319, R321, R481의 디지털 화소 데이터를 샘플링 래치(53)로 래치한다.
샘플링 래치(53)가 1수평 라인분의 모든 적색 기수 화소의 디지털 화소 데이터를 래치한 시점에서, 로드 래치(54a)는 샘플링 래치(53)가 래치한 적색 기수 화소의 디지털 화소 데이터 전부를 동시에 래치한다.
다음에, 샘플링 래치(53)는, 각 블록마다, 적색 우수 화소의 디지털 화소 데이터를 순서대로 래치하여 가고, 모든 적색 우수 화소의 래치가 끝나면, 로드 래치(54b)는 샘플링 래치(53)가 래치한 적색 우수 화소의 디지털 화소 데이터 전부를 동시에 래치한다.
로드 래치(54a, 54b)에서 래치된 1수평 라인분의 모든 적색 화소 데이터는 동시에 DAC(55)에 공급되어 D/A 변환된 후, 선택 회로(57)를 통해, 대응하는 신호선에 동시에 기입된다.
적색 화소의 구동이 종료하면, 다음에 마찬가지의 수순으로 녹색 화소의 구동이 행하여지고, 그 후 청색 화소의 구동이 행하여진다.
도 29는 도 28의 한 블록분의 상세 구성을 나타내는 블록도, 도 30은 도 29의 동작 타이밍도이다. 도 29에 도시한 바와 같이, 시프트 레지스터(63)의 각 출력 단자는 스타트 펄스 XST를 순차 시프트시킨 시프트 펄스를 출력한다. 이들 시프트 펄스는 샘플링 래치(53)의 래치용으로 이용된다.
샘플링 래치(53)는 우선 적색 기수 화소의 디지털 화소 데이터를 순서대로 래치한다(도 30의 시각 t2∼t3). 모든 샘플링 래치(53)에서의 래치가 종료하면, 시각 t4의 타이밍에서, 로드 래치(54a)는 모든 샘플링 래치(53)의 래치 출력을 동시에 래치한다.
그 후, 시각 t5에서 스타트 펄스 XST가 출력되면, 시프트 레지스터(63)는 스타트 펄스 XST를 순서대로 시프트시킨 시프트 펄스를 출력한다. 이들 시프트 펄스에 기초하여, 샘플링 래치(53)는 적색 우수 화소의 디지털 화소 데이터를 순서대로 래치한다(도 30의 시각 t6∼t7). 모든 샘플링 래치(53)의 래치가 종료하면, 시각t8의 타이밍에서, 로드 래치(54b)는 모든 샘플링 래치(53)의 래치 출력을 동시에 래치한다.
그 후, 시각 t9가 되면, DAC(55)는 로드 래치(54a, 54b)의 래치 출력을 아날로그 화소 전압으로 변환한다. 변환된 아날로그 화소 전압은 선택 회로(57)로 선택된 신호선에 각각 공급된다(시각 t9∼t16).
마찬가지로, 시각 tl0∼t11의 사이에 녹색 기수 화소의 디지털 화소 데이터가 샘플링 래치(53)에 래치되고, 이들 래치 출력은 시각 t13에서 로드 래치(54a)에 래치된다. 그 후, 시각 t14∼t15의 사이에 녹색 우수 화소의 디지털 화소 데이터가 샘플링 래치(53)에 래치되고, 이들 래치 출력은 시각 t16에서 로드 래치(54b)에 래치된다. 로드 래치(54a, 54b)에 래치된 녹색 화소 데이터는 시각 t17∼t23의 사이에 DAC(55)로 아날로그 변환되어, 대응하는 신호선에 공급된다.
마찬가지로, 시각 t18∼t19의 사이에 청색 기수 화소의 디지털 화소 데이터가 샘플링 래치(53)에 래치되고, 이들 래치 출력은 시각 t20에서 로드 래치(54a)에 래치된다. 그 후, 시각 t22∼t23의 사이에 청색 우수 화소의 디지털 화소 데이터가 샘플링 래치(53)에 래치되고, 이들 래치 출력은 시각 t24에서 로드 래치(54b)에 래치된다.
본 실시 형태에서는, 도 30에 도시한 바와 같이, 적색 기수 화소의 신호선의 구동 종료 후로부터 적색 우수 화소의 구동 개시전까지의 사이(t3∼t6)에, 블랭크 기간을 설치하고 있다. 마찬가지로, 적색 우수 화소의 구동 종료 후로부터 녹색 기수 화소의 구동 개시까지의 사이(t7∼t10)와, 녹색 기수 화소의 구동 종료 후로부터 녹색 우수 화소의 구동 개시까지의 사이(tl1∼t14)와, 녹색 우수 화소의 구동 종료 후로부터 청색 기수 화소의 구동 개시까지의 사이(t15∼t18)와, 청색 기수 화소의 구동 종료 후로부터 청색 우수 화소의 구동 개시전까지의 사이(t19∼t22)에도, 각각 블랭크 기간을 설치하고 있다.
이들 블랭크 기간은, 직전의 화소 데이터를 로드 래치(54a, 54b)에 래치하기 위한 시간적인 여유를 얻기 위한 것이다.
도 31은 그래픽 컨트롤러 IC에서 출력되는 각종 제어 신호의 타이밍도이다. 도시한 XCLK는 주기가 화소 데이터의 2배이고, ZCLK는 주기가 XCLK의 3배이다. 샘플링 래치(53)는 클럭 XCLK에서 시프트된 디지털 화소 데이터를 순서대로 래치한다. 또한, 본 실시 형태의 신호선 구동 회로는 도 1에 도시한 바와 같은 제어 신호 출력부를 지니고, DAC(55)의 제어에 필요한 신호를 생성한다. 글래스 기판 상에 형성되는 DAC(55)는 스위치드 캐패시터나 아날로그 스위치 등으로 구성되어, 복잡한 제어 신호를 필요로 하기 때문이다.
제어 신호 출력부는 클럭 구동되는 다수의 카운터군으로 이루어지는 카운터부와, 조합 회로부와, 버퍼부로 이루어진다. 카운터부와 조합 회로로 원하는 타이밍을 생성하여, 디지털 버퍼를 통해 각 제어 신호를 출력한다. 클럭 ZCLK와 같은 저속 클럭으로 구동되는 저속 카운터부와, 클럭 XCLK와 같은 비교적 고속인 클럭으로 구동되는 고속 카운터부를 적절하게 조합하여 카운터부를 형성함으로써, 이 카운터부의 카운터 수를 삭감할 수 있다.
클럭 XCLK 및 ZCLK는 그래픽 컨트롤러 IC에서 출력된다. 글래스 기판 상에분주 회로를 형성하여 클럭 XCLK에서 클럭 ZCLK를 생성해도 좋지만, 이 경우 글래스 기판 상의 소정 부분이 점유되어, 많은 면적을 필요로 한다.
스타트 펄스 XST는 디지털 화소 데이터의 샘플링 제어와 DAC(55)용의 제어 신호 생성에 이용된다. 스타트 펄스 ZST는 1수평 라인 기간에 1회 행하는 공통 전극 반전이나, 신호선 프리차지 등의 제어 타이밍의 생성에 이용된다. 스타트 펄스 YST는 화면의 수직 타이밍 제어에 이용된다. 이들 3 종류의 스타트 펄스 XST, ZST, YST는 표시 장치의 제어 신호로서 중요하고, 이들에 기초하여 제어 신호가(바람직하게는, 글래스 기판 상에서) 생성되어, 신호선 구동 회로의 제어를 완전히 행할 수 있다.
본 실시 형태의 그래픽 컨트롤러 IC는 전체 화면의 리프레시를 행하는 전체 화면 리프레시형, 프레임 주파수를 가변 제어 가능한 멀티 프레임 주기형, 및 표시 화면 내의 임의 영역의 화상 갱신이 가능한 랜덤 액세스형 중 어느 것으로 구성된다. 또, 이들 복수의 형을 전환하여 실현할 수 있도록 하더라도 좋다.
전체 화면 리프레시형의 그래픽 컨트롤러 IC는 도 16에 도시한 것과 마찬가지의 구성이 된다.
한편, 멀티 프레임 주기형의 그래픽 컨트롤러 IC는 도 32와 같은 블록 구성이 된다. 도 32의 컨트롤러(214)는 화소 클럭의 주파수 제어를 행하는 도트 클럭 제어부(64)와, 글래스 기판에 공급하는 디지털 화소 데이터의 출력 주파수를 제어하는 출력 레이트 제어부(65)와, 동 디지털 화소 데이터의 출력 진폭을 제어하는 출력 진폭 제어부(66)를 갖는다.
예를 들면, 휴대 전화의 대기 상태 등에서는 표시 장치의 소비 전력을 될 수 있는 한 저감할 필요가 있다. 소비 전력을 저감하기 위해서는 프레임 주파수를 낮게 하는 것이 바람직하다. 그런데, 프레임 주파수를 낮게 하면, 플리커(flicker)가 눈에 띄게 생기기 때문에, RGB 각각의 계조 수를 적게 하여 깜박임을 눈에 띄지 않게 하는 처리가 필요하여 진다. 또한, 프레임 주파수를 낮게 하면, 디지털 화소 데이터의 진폭을 작게 해도, 글래스 기판측에서 충분히 신호선을 구동할 수 있다.
일반적으로, 레벨 시프터는 입력 진폭이 작을 수록, 출력 신호의 상승 ·하강 시간이 길게 되고, 도 10에 도시하는 레벨 시프터(51)도 그와 같은 특징을 갖는다.
그래서, 도 32의 그래픽 컨트롤러 IC는 표시 장치를 저소비 전력 모드로 사용하는 경우에는, 화소 클럭의 주파수를 낮게 하여, 디지털 화소 데이터의 출력 주파수를 낮게 함과 동시에, 디지털 화소 데이터의 출력 진폭도 작게 한다.
통상, 그래픽 컨트롤러 IC는 내부 전압 1.5∼2 V에서 동작하고 있지만, 외부와의 인터페이스 제약으로부터 일부러 3 V 전원이나 3.3 V 전원을 준비하여, 출력부만 신호 진폭을 크게 하고 있다. 저속 구동 시에, 출력부의 신호 진폭을 내부 전압과 마찬가지의 1.5 V나 2 V 정도로 하면, 출력부에서의 저소비 전력의 저감을 도모할 수 있다. 구체적으로는, 5∼10 mw의 전력을 저감할 수 있다.
도 32의 그래픽 컨트롤러 IC에는, 디지털 화소 데이터의 출력 주파수와 화소 계조 수를 지정하는 동작 모드 지정 신호가 입력된다. 이 동작 모드 지정 신호에 기초하여, 도트 클럭 제어부(64), 출력 레이트 제어부(65) 및 출력 진폭제어부(66)는 화소 클럭의 주파수와, 디지털 화소 데이터의 출력 주파수 및 출력 진폭을 제어한다.
또, 동작 모드 지정 신호는 화소 클럭의 주파수와, 디지털 화소 데이터의 출력 주파수와, 디지털 화소 데이터의 출력 진폭을 각각 별개로 지정 가능하다.
또한, 표시 화면에 대응시켜 그래픽 컨트롤러 IC의 출력 단자를 구분해 두는 것은 다음과 같은 이점을 갖는다. 즉, 표시 화면의 어느 부분(예를 들면, 우측반면)이 각 6 비트의 풀 컬러 표시이고, 다른 부분(좌측반면)이 각 색 1 비트의 2값표시인 경우를 생각하면, 좌측반면의 화상 데이터를 출력하는 단자는 거의 구동하지 않게 되어, 소비 전력의 저감을 도모할 수 있다. 또한, 그래픽 컨트롤러 IC의 내부에서, 좌측반면을 위한 단자는 MSB만을 구동하고, 하위 비트용의 단자는 L 전원으로 풀다운해 버리는 것도 용이해진다.
한편, 상술한 랜덤 액세스형의 그래픽 컨트롤러 IC는 도 33과 같은 블록 구성이 된다. 도 33의 그래픽 컨트롤러 IC는, 도 32와 같이, 도트 클럭 제어부(64), 출력 레이트 제어부(65) 및 출력 진폭 제어부(66)를 갖는다. 그 외, 도 33의 그래픽 컨트롤러 IC는 표시 화면 중의 갱신을 행해야 되는 범위를 제어하여 갱신 장소를 나타내는 어드레스 신호를 출력하는 갱신 어드레스 발생부(68)를 갖는다.
도 33의 그래픽 컨트롤러 IC에는 도 32와 같이 동작 모드 지정 신호가 입력된다. 이 동작 모드 지정 신호에는 표시 화면의 갱신을 행할 것인 지의 여부를 나타내는 정보와, 표시 화면 중의 갱신을 행해야 되는 범위를 지정하는 정보가 포함되어 있다. 이 동작 모드 지정 신호에 기초하여, 도 33의 그래픽 컨트롤러 IC는표시 화면 중의 갱신을 행해야 되는 범위를 나타내는 어드레스 신호를 출력한다.
도 33의 그래픽 컨트롤러 IC가 출력한 어드레스 신호는 글래스 기판에 공급된다. 글래스 기판은 그래픽 컨트롤러 IC에서 공급된 어드레스 신호에 대응하는 영역만 화상의 갱신을 행한다.
이와 같이, 지정된 영역만 화상의 갱신을 행하는 것으로, 소비 전력의 저감을 도모할 수 있다.
그런데, 도 32 및 도 33에서는 그래픽 컨트롤러 IC의 내부에 재배열 회로부(218)를 설치하는 예를 설명하였지만, 재배열 회로부(218)를 설치하는 대신에, 도 34와 같이, 재배열 후의 데이터에 대응하는 어드레스를 순차 생성하는 판독 어드레스 발생부(69)를 그래픽 컨트롤러 IC의 내부에 설치하더라도 좋다.
도 34의 판독 어드레스 발생부(69)는 디지털 화소 데이터를 글래스 기판에 공급하는 순서로, VRAM(213)의 어드레스를 출력한다. 판독 어드레스 발생부(69)로부터 출력된 어드레스는 워드선 선택 디코더(70) 및 비트선 선택 디코더(71)를 통해 VRAM(213)에 공급되어, 특정한 어드레스의 데이터를 판독한다. 판독된 데이터는 센스 앰프(72)로 감지된 후, 판독 버퍼(73)를 통해 LUT(217)에 공급된다.
도 34와 같은 판독 어드레스 발생부(69)를 그래픽 컨트롤러 IC에 내장함으로써, 이미 재배열된 데이터를 VRAM(213)으로부터 판독할 수 있어, 도 32 및 도 33과 같은 재배열 회로부(218)가 불필요해진다. 따라서, 그래픽 컨트롤러 IC의 내부 구성을 간략화할 수 있다.
도 35는 전체 화면 리프레시형의 그래픽 컨트롤러 IC의 내부에, 재배열 회로(218)를 대신해서 판독 어드레스 발생부(69)를 설치한 예를 나타내는 블록도이다. 판독 어드레스 발생부(69)로부터 출력된 어드레스는 컨트롤러(214)를 통해 VRAM(213)에 공급된다. VRAM(213)으로부터 판독된 데이터는 판독된 순서로 글래스 기판에 공급된다.
또한, 도 32와 도 35를 조합한 데이터 출력 순서 변경 수단도 고려된다. 특히, 프레임 메모리로의 화상 데이터가 R, G, B로 분해되기 전의, Yuv 형식으로 저장되어 있는 경우에는 다음과 같이 한다. 출력 순서 변경은, (A) 표시 장치의 블록 분할에 따르는 순서 변경과, (B) 색별·우수/기수별에 의한 순서 변경의 2 단계로 나눈다. 도 35에 도시하는 어드레스 발생부의 제어에 의해, Yuv 데이터대로 (A) 순서 제어를 행하여, LUT에서 R, G, B로 변환한 뒤에, 라인 버퍼 등을 이용하여 (B)의 순서 제어를 행하는 방법이 고려된다.
상술한 제3 실시 형태에서는 신호선을 4개의 블록으로 분할하여 구동하는 예를 설명하였지만, 분할하는 블록의 수는 특별히 상관없다. 분할 블록의 데이터를, 그 블록의 좌단의 신호선에 상당하는 것으로부터 순서대로 제공할 것인지, 우단의 신호선에 상당하는 것으로부터 순서대로 제공할 것인지는 특별히 상관없다. 해당하는 블록의 샘플링 래치(53)의 구동을 제어하는 시프트 레지스터의 스타트 위치를 바꾸는 것으로, 어느 것이나 대응 가능하다.
또한, 상술한 실시 형태에서는, VGA 타입(640×480 화소)의 표시 해상도의 표시 장치에 대하여 설명하였지만, 표시 해상도는 VGA 타입에 한정되지 않는다.
본 발명에 따르면, 그래픽 컨트롤러 IC에서, 디지털 화소 데이터 주기의 2배 이상의 주기로 클럭 신호를 출력하기 때문에, 표시 해상도가 높더라도 클럭 신호의 주파수를 화소 데이터의 최고속 주파수보다 높게 할 필요가 없어진다. 또한, 그래픽 컨트롤러 IC는 신호선의 구동 순서에 맞추어 재배열을 행한 상태에서의 디지털 화소 데이터를 출력하고, 기본적인 스타트 펄스 이외의 표시 제어 신호는 상기 절연 기판 상에서 생성할 수 있도록 하였기 때문에, 재배열이나 표시 제어 신호의 생성을 행하기 위한 게이트 어레이 등의 IC 칩이 불필요하게 되어, 회로 규모 및 반도체 부품 점수를 삭감할 수 있다.

Claims (37)

  1. 표시 장치에 있어서,
    절연 기판 상에 종횡으로 줄지어 설치되는 신호선 및 주사선과;
    신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와;
    상기 절연 기판상에 형성되어 각 신호선을 구동하는 신호선 구동 회로와;
    상기 절연 기판 상에 형성되어 각 주사선을 구동하는 주사선 구동 회로와;
    상기 신호선 구동 회로에 의한 신호선의 구동 순서에 맞춰진 순서로 디지털 화소 데이터를 출력하는 그래픽 컨트롤러 IC
    를 포함하고,
    상기 그래픽 컨트롤러 IC는 상기 디지털 화소 데이터 주기의 2배 이상의 주기로 클럭 신호를 출력하고,
    상기 신호선 구동 회로 및 상기 주사선 구동 회로는 상기 클럭 신호에 동기시켜, 각각 신호선 및 주사선의 구동을 행하는 표시 장치.
  2. 제1항에 있어서, 상기 그래픽 컨트롤러 IC는 상기 절연 기판 상에 실장되는 표시 장치.
  3. 제1항에 있어서, 상기 그래픽 컨트롤러 IC는 상기 디지털 화소 데이터 및 상기 클럭 신호의 위상 조정을 행하는 위상 조정 회로를 갖는 표시 장치.
  4. 제1항에 있어서, 상기 그래픽 컨트롤러 IC는 상기 클럭 신호, 동기 신호 및 상기 디지털 화소 데이터 외에, 상기 신호선 구동 회로 및 상기 주사선 구동 회로의 구동 개시를 지시하는 제어 신호를 출력하는 표시 장치.
  5. 제1항에 있어서, 상기 그래픽 컨트롤러 IC는 상기 디지털 화소 데이터를 출력하는 화소 데이터 출력 회로를 지니고,
    상기 화소 데이터 출력 회로는 유효한 상기 디지털 화소 데이터를 출력하지않는 기간 내에, 상기 디지털 화소 데이터의 하이 레벨 전압과 로우 레벨 전압의 중간 레벨 전압을 출력하는 표시 장치.
  6. 제1항에 있어서, 상기 표시 소자, 상기 신호선 구동 회로 및 상기 주사선 구동 회로는 폴리실리콘 TFT(Thin Film Transistor)를 이용하여 형성되고,
    상기 그래픽 컨트롤러 IC는 상기 폴리실리콘 TFT가 안정 동작하는 주파수의 상기 클럭 신호를 출력하는 표시 장치.
  7. 제1항에 있어서, 상기 신호선 구동 회로는 상기 그래픽 컨트롤러 IC에서 출력된 각 신호의 레벨 변환을 행하는 단상(單相) 입력의 레벨 변환 회로를 지니고,
    상기 레벨 변환 회로는 상기 그래픽 컨트롤러 IC에서 출력된 각 신호를 상기 신호선 구동 회로 내의 인버터의 임계치 전압을 중심으로 하여 상하로 대략 같은전압씩 변화하는 전압으로 변환하는 표시 장치.
  8. 제7항에 있어서, 상기 레벨 변환 회로는,
    한 단이 입력 단자에 접속된 캐패시터 소자와,
    상기 캐패시터 소자의 다른 단에 접속된 인버터와,
    상기 인버터의 입출력 단자 사이에 접속된 아날로그 스위치
    를 포함하고,
    상기 아날로그 스위치를 온·오프시키는 것에 의해, 상기 인버터의 입력 전압을 상기 인버터의 임계치 전압을 중심으로 하여 상하로 대략 같은 전압씩 변화시키는 표시 장치.
  9. 제7항에 있어서, 상기 신호선 구동 회로는,
    상기 레벨 변환 회로에서 레벨 변환된 후의 상기 디지털 화소 데이터를 상기 클럭 신호로써 순서대로 래치하여 병렬로 분류해서 출력하는 분주 회로를 지니고,
    상기 분주 회로는 기수번째의 상기 디지털 화소 데이터와, 그 데이터에 인접하는 우수번째의 상기 디지털 화소 데이터를, 각각 동 타이밍에서, 상기 클럭 신호의 2배의 주기로 출력하는 표시 장치.
  10. 제1항에 있어서, 상기 신호선 구동 회로는,
    신호선을 N개(N은 2 이상의 정수) 걸러서 구동하기 위해서 설치되는 신호선의 총수의 1/N개의 래치 회로와,
    상기 래치 회로에서 래치된 디지털 화소 데이터를 아날로그 전압으로 변환하는 D/A 컨버터를 포함하고,
    상기 그래픽 컨트롤러 IC는 상기 신호선 구동 회로에 의한 신호선의 구동 순서에 맞추어 상기 디지털 화소 데이터를 출력하는 표시 장치.
  11. 제1항에 있어서, 상기 그래픽 컨트롤러 IC는 상기 디지털 화소 데이터 및 상기 클럭 신호 외에, 상기 클럭 신호와 위상이 반주기 시프트한 다른 클럭 신호를 출력하는 표시 장치.
  12. 표시 장치에 있어서,
    절연 기판 상에 종횡으로 줄지어 설치되는 신호선 및 주사선과;
    신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와;
    상기 절연 기판 상에 형성되어 각 신호선을 구동하는 신호선 구동 회로와;
    상기 절연 기판 상에 형성되어 각 주사선을 구동하는 주사선 구동 회로와;
    절연 기판의 1변의 대략 중앙에서 상기 1변의 양단을 향하여 각각 배치되는 복수의 데이터 버스와;
    상기 신호선 구동 회로에 의해 각 신호선이 복수 라인 걸러서 동시에 구동되도록, 상기 데이터 버스 상에서 전달되는 디지털 화소 데이터의 순서 제어를 행하는 순서 제어 회로
    를 포함하는 표시 장치.
  13. 제12항에 있어서, 복수 라인 걸러서 배치되는 신호선의 각각에 공급되는 디지털 화소 데이터를 순차 래치하는 제1 래치 회로와,
    상기 제1 래치 회로에서의 래치 동작이 대강 종료한 시점에서, 모든 래치 데이터를 동시에 재래치하는 제2 래치 회로와,
    상기 제2 래치 회로에서 래치된 각 디지털 화소 데이터를 아날로그 화소 전압으로 동시에 변환하는 D/A 변환 회로와,
    상기 아날로그 화소 전압을 공급하는 신호선을 선택하는 선택 회로
    를 포함하는 표시 장치.
  14. 제13항에 있어서, 상기 제2 래치 회로는 복수의 그룹으로 나누어 디지털 화소 데이터의 래치를 행하고,
    상기 D/A 변환 회로는 상기 제2 래치 회로에서 래치된 디지털 화소 데이터를 각 그룹마다 각각 동시에 아날로그 화소 전압으로 변환하는 표시 장치.
  15. 제13항에 있어서, 상기 제2 래치 회로는 제1∼제N(N은 2 이상의 정수)의 래치부를 포함하고,
    상기 D/A 변환 회로는 상기 제2 래치 회로의 상기 제1∼제N의 래치부에서 래치된 각 디지털 화소 데이터를 동시에 아날로그 화소 전압으로 변환하는 표시 장치.
  16. 제12항에 있어서, 표시 갱신을 행하는 상기 표시 소자의 범위를 지정하는 어드레스를 발생하는 어드레스 발생 회로와,
    상기 신호선, 상기 주사선, 상기 표시 소자, 상기 신호선 구동 회로, 상기 주사선 구동 회로, 상기 기입 제어 회로 및 상기 데이터 버스가 형성되는 제1 기판과,
    상기 재배열 회로와 상기 어드레스 발생 회로가 형성되는 제2 기판
    을 포함하고,
    상기 재배열 회로로부터 디지털 화소 데이터를 상기 데이터 버스에 공급할 때, 디지털 화소 데이터의 선두 데이터에 앞서서 상기 어드레스 발생 회로로부터의 어드레스를 화소 데이터 출력 단자로부터 출력하는 표시 장치.
  17. 제12항에 있어서, 표시 갱신을 행하는 상기 표시 소자의 범위를 지정하는 어드레스를 발생하는 어드레스 발생 회로와,
    상기 신호선, 상기 주사선, 상기 표시 소자, 상기 신호선 구동 회로, 상기 주사선 구동 회로, 상기 기입 제어 회로 및 상기 데이터 버스가 형성되는 제1 기판과,
    상기 재배열 회로와 상기 어드레스 발생 회로가 형성되는 제2 기판
    을 포함하고,
    상기 제2 기판으로부터 상기 제1 기판으로 전송되는 인에이블 신호선을 이용하여, 상기 어드레스 발생 회로에서 발생된 어드레스를 화소 데이터 출력 단자로부터 출력하는 표시 장치.
  18. 표시 장치에 있어서,
    종횡으로 줄지어 설치된 복수의 1 비트 메모리로 이루어지는 메모리 셀과;
    상기 복수의 1 비트 메모리의 값에 따라서 표시를 가변 제어 가능한 표시층과;
    상기 메모리 셀로의 기입을 제어하는 기입 제어 회로와;
    절연 기판의 1변의 대략 중앙에서 상기 1변의 양단을 향하여 각각 배치되는 복수의 데이터 버스와;
    상기 기입 제어 회로에 의해 상기 1 비트 메모리가 복수개마다 동시에 구동되도록, 상기 데이터 버스 상에서 전달되는 디지털 화소 데이터의 순서를 제어하는 순서 제어 회로
    를 포함하는 표시 장치.
  19. 제18항에 있어서, 상기 1 비트 메모리의 인접하는 복수개로 1 화소가 구성되고,
    1 화소 내에는 적색용의 복수의 상기 1 비트 메모리와, 녹색용의 복수의 상기 1 비트 메모리와, 청색용의 복수의 상기 1 비트 메모리가 설치되는 표시 장치.
  20. 제18항에 있어서, 복수개마다 배치되는 상기 1 비트 메모리의 각각에 공급되는 디지털 화소 데이터를 순차 래치하는 제1 래치 회로와,
    상기 제1 래치 회로에서의 래치 동작이 대강 종료한 시점에서, 모든 래치 데이터를 동시에 재래치하는 제2 래치 회로와,
    상기 제2 래치 회로에서 래치된 각 디지털 화소 데이터를 전압 증폭하는 비트선 구동 회로와,
    상기 비트선 구동 회로의 출력을 공급하는 비트선을 선택하는 선택 회로
    를 포함하는 표시 장치.
  21. 제18항에 있어서, 상기 메모리 셀 내의 데이터 재기입을 행하는 범위를 지정하는 어드레스를 발생하는 어드레스 발생 회로와,
    상기 메모리 셀, 상기 기입 제어 회로 및 상기 데이터 버스가 형성되는 제1 기판과,
    상기 재배열 회로와 상기 어드레스 발생 회로가 형성되는 제2 기판
    을 포함하고,
    상기 재배열 회로로부터 디지털 화소 데이터를 상기 데이터 버스에 공급할 때, 디지털 화소 데이터의 선두 데이터에 앞서서 상기 어드레스 발생 회로로부터의 어드레스를 화소 데이터 출력 단자로부터 출력하는 표시 장치.
  22. 제18항에 있어서, 상기 메모리 셀 내의 데이터 재기입을 행하는 범위를 지정하는 어드레스를 발생하는 어드레스 발생 회로와,
    상기 메모리 셀, 상기 기입 제어 회로 및 상기 데이터 버스가 형성되는 제1 기판과,
    상기 재배열 회로와 상기 어드레스 발생 회로가 형성되는 제2 기판
    을 포함하고,
    상기 제2 기판으로부터 상기 제1 기판으로 전송되는 인에이블 신호선을 이용하여, 상기 어드레스 발생 회로에서 발생된 어드레스를 상기 제1 기판에 공급하는 표시 장치.
  23. 제13항에 있어서, 외부에서 공급된 디지털 화소 데이터를 제1 전압 진폭의 데이터로 레벨 변환하는 제1 레벨 변환 회로와,
    상기 제1 레벨 변환 회로에서 레벨 변환된 데이터를 분주하는 분주 회로와,
    상기 분주 회로에서 분주된 데이터를 상기 제1 전압 진폭보다도 전압 진폭이 작은 제2 전압 진폭의 데이터로 레벨 변환하여 상기 데이터 버스에 공급하는 제2 레벨 변환 회로와,
    상기 데이터 버스 상의 데이터를 상기 제2 전압 진폭보다도 전압 진폭이 큰 제3 전압 진폭의 데이터로 레벨 변환하여 상기 제1 래치 회로에 공급하는 제3 레벨 변환 회로
    를 포함하는 표시 장치.
  24. 제12항에 있어서, 절연 기판의 1변의 대략 중앙에서 상기 1변의 한 단측에 배치되는 데이터 버스 상에서 전달되는 디지털 화소 데이터의 샘플링 클럭의 위상 및 듀티(duty)를 독립적으로 조정하는 위상 듀티 조정 회로를 포함하는 표시 장치.
  25. 표시 장치에 있어서,
    절연 기판 상에 종횡으로 줄지어 설치되는 신호선 및 주사선과;
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와;
    상기 절연 기판 상에 형성되어 각 신호선을 구동하는 신호선 구동 회로와;
    상기 절연 기판 상에 형성되어 각 주사선을 구동하는 주사선 구동 회로
    를 포함하고,
    상기 신호선 구동 회로는,
    1수평 라인분의 제1 색의 디지털 화소 데이터를 기수 화소 및 우수 화소로 나누어 래치하고, 그 소정 기간 후에 제2 색의 디지털 화소 데이터를 기수 화소 및 우수 화소로 나누어 래치함과 동시에 상기 제1 색의 래치 데이터를 D/A 변환하여 대응하는 신호선에 공급하고, 그 소정 기간 후에 제3 색의 디지털 화소 데이터를 기수 화소 및 우수 화소로 나누어 래치함과 동시에 상기 제2 색의 래치 데이터를 D/A 변환하여 대응하는 신호선에 공급하며, 그 소정 기간 후에 상기 제3 색의 래치 데이터를 D/A 변환하여 대응하는 신호선에 공급하는 표시 장치.
  26. 제25항에 있어서, 상기 절연 기판 상의 신호선은 n(n은 2 이상의 정수)개의 블록으로 분할되고,
    상기 절연 기판 상의 신호선은 n(n은 2 이상의 정수)개의 블록으로 분할되며,
    상기 블록의 각각마다, 1수평 라인분의 상기 제1 색에 대응하는 디지털 화소 데이터를 기수 화소 및 우수 화소로 나누어 순서대로 래치하고, 그 소정 기간 후에 상기 제2 색에 대응하는 디지털 화소 데이터를 기수 화소 및 우수 화소로 나누어 순서대로 래치하며, 그 소정 기간 후에 상기 제3 색에 대응하는 디지털 화소 데이터를 기수 화소 및 우수 화소로 나누어 순서대로 래치하는 제1 래치 회로와,
    상기 블록의 각각마다, 상기 제1 래치 회로의 래치 출력 중, 상기 제1, 제2또는 제3 색의 기수 화소 전부의 래치 출력을 동시에 래치하는 제2 래치 회로와,
    상기 블록의 각각마다, 상기 제1 래치 회로의 래치 출력 중, 상기 제1, 제2또는 제3 색의 우수 화소 전부의 래치 출력을 동시에 래치하는 제3 래치 회로와,
    상기 블록의 각각마다, 상기 제2 및 제3 래치 회로의 래치 출력을 동시에 아날로그 화소 전압으로 변환하는 D/A 변환기와,
    상기 블록의 각각마다, 상기 D/A 변환기로 변환된 아날로그 화소 전압을 대응하는 신호선에 공급하는 선택 회로
    를 포함하는 표시 장치.
  27. 화상 제어 반도체 장치에 있어서,
    디지털 화소 데이터를 저장하는 화상 메모리의 판독/기입을 제어하는 VRAM 제어부와;
    신호선의 구동 순서에 맞추어 상기 디지털 화소 데이터의 출력 순서를 변경하는 출력 순서 제어 회로와;
    절연 기판 상에 줄지어 설치된 복수의 신호선을 n(n은 2 이상의 정수)개의 블록으로 분할하여, 상기 n개의 블록 각각에 대하여 상기 출력 순서 제어 회로에서 재배열한 상기 디지털 화소 데이터를 병렬로 출력하는 화소 데이터 출력부와;
    상기 n개의 블록 각각에 대하여, 신호선 구동 회로의 구동 개시를 지시하는 제1 스타트 펄스 신호를 출력하는 제1 스타트 펄스 출력부
    를 포함하고,
    상기 화소 데이터 출력부는 상기 디지털 화소 데이터를 복수의 연속 출력 데이터 그룹으로 나누어, 각 연속 출력 데이터 그룹을 소정 기간을 사이에 두고 순서대로 출력하는 화상 제어 반도체 장치.
  28. 제27항에 있어서, 상기 출력 순서 제어 회로는,
    1수평 라인분의 제1 색의 디지털 화소 데이터를 기수 화소 및 우수 화소로 나누어 래치하고, 그 소정 기간 후에 제2 색의 화소 전압을 기수 화소 및 우수 화소로 나누어 래치함과 동시에 상기 제1 색의 래치 데이터를 D/A 변환하여 대응하는 신호선에 공급하고, 그 소정 기간 후에 제3 색의 화소 전압을 기수 화소 및 우수 화소로 나누어 래치함과 동시에 상기 제2 색의 래치 데이터를 D/A 변환하여 대응하는 신호선에 공급하고, 그 소정 기간 후에 상기 제3 색의 래치 데이터를 D/A 변환하여 대응하는 신호선에 공급하도록 순서 제어를 행하고,
    상기 제1 스타트 펄스 출력부는 상기 소정 기간 내에 상기 제1 스타트 펄스 신호를 출력하는 화상 제어 반도체 장치.
  29. 제27항에 있어서, 1 화소의 표시 주파수의 2배의 주파수의 화소 클럭을 출력하는 배(倍) 주파수 클럭 출력부와,
    상기 디지털 화소 데이터와 상기 화소 클럭과의 위상 조정을 행하는 위상 조정부를 포함하는 화상 제어 반도체 장치.
  30. 제29항에 있어서, 상기 화소 클럭을 분주화한 클럭을 출력하는 분주 클럭 출력부와, 1수평 라인의 표시 기간을 주기로 하는 제2 스타트 펄스 신호를 출력하는 제2 스타트 펄스 출력부를 포함하는 화상 제어 반도체 장치.
  31. 제27항에 있어서, 상기 디지털 화소 데이터는 각각 k(k는 2 이상의 정수) 비트로 구성되고,
    입력된 동작 모드 지시 신호에 기초하여, 상기 화소 데이터 출력부로부터 출력되는 디지털 화소 데이터의 출력 주파수와 상기 디지털 화소 데이터의 유효한 비트 수를 제어하는 출력 주파수 제어부를 포함하는 화상 제어 반도체 장치.
  32. 제31항에 있어서, 상기 동작 모드 지시 신호는 상기 디지털 화소 데이터의 유효 비트에 관한 정보를 포함하고 있고, 상기 디지털 화소 데이터의 지정된 비트 이외의 비트는 소정의 논리로 고정되는 화상 제어 반도체 장치.
  33. 제27항에 있어서, 입력된 동작 모드 지시 신호에 기초하여, 상기 화소 데이터 출력부로부터 출력되는 디지털 화소 데이터의 출력 주파수 및 출력 진폭을 변경하는 출력 주파수 제어부를 포함하는 화상 제어 반도체 장치.
  34. 제31항에 있어서, 상기 동작 모드 지시 신호는 표시 화면 중의 화소 데이터의 갱신을 행하는 영역을 지정하는 정보를 포함하고 있고,
    상기 재배열 회로는 상기 동작 모드 지시 신호로 지정된 영역만, 새로운 상기 디지털 화소 데이터를 출력하는 화상 제어 반도체 장치.
  35. 화상 제어 반도체 장치에 있어서,
    디지털 화소 데이터를 저장하는 화상 메모리의 판독/기입을 제어하는 VRAM 제어부와;
    상기 화상 메모리의 판독 어드레스를 생성하는 판독 어드레스 발생부와;
    절연 기판 상에 줄지어 설치된 복수의 신호선을 n(n은 2 이상의 정수)개의 블록으로 분할하여, 상기 n개의 블록 각각에 대하여, 상기 판독 어드레스 발생부에서 생성된 어드레스에 대응하여 상기 화상 메모리로부터 판독된 디지털 화소 데이터를 병렬로 출력하는 화소 데이터 출력부와;
    상기 n개의 블록 각각에 대하여, 신호선의 구동 개시를 지시하는 제1 스타트 펄스 신호를 출력하는 제1 스타트 펄스 출력부
    를 포함하고,
    상기 판독 어드레스 발생부는 상기 블록 내의 디지털 화소 데이터를 p개(p는 2 이상의 정수)의 연속적으로 출력되는 소(小) 데이터군으로 나누고, 이들 소 데이터군의 각각이 소정 기간을 사이에 두고 출력되도록, 상기 화상 메모리의 판독 어드레스를 생성하는 화상 제어 반도체 장치.
  36. 화상 제어 반도체 장치에 있어서,
    디지털 화소 데이터를 저장하는 화상 메모리의 판독/기입을 제어하는 VRAM 제어부와;
    상기 화상 메모리의 판독 어드레스를 생성하는 판독 어드레스 발생부와;
    상기 절연 기판 상에 줄지어 설치된 복수의 신호선을 n(n은 2 이상의 정수)개의 블록으로 분할하여, 상기 n개의 블록 각각마다, 상기 판독 어드레스 발생부에서 생성된 어드레스에 대응하는 디지털 화소 데이터를 상기 화상 메모리로부터 판독하는 제1 순서 제어 수단과;
    상기 제1 순서 제어 수단에 의해 판독된 상기 n개의 블록 각각마다의 디지털 화소 데이터를 p개(p는 2 이상의 정수)의 연속적으로 출력되는 소 데이터군으로 다시 순서 변경하여, 이들 소 데이터군의 각각을 소정 기간을 사이에 두고 출력하는제2 순서 제어 수단과;
    상기 p개의 소 데이터군의 각각에 선행하여 스타트 펄스를 출력하는 단자
    를 포함하는 화상 제어 반도체 장치.
  37. 절연 기판 상에 종횡으로 줄지어 설치되는 신호선 및 주사선과,
    상기 신호선 및 주사선의 각 교점 부근에 형성되는 표시 소자와,
    상기 절연 기판 상에 형성되어 각 신호선을 구동하는 신호선 구동 회로와,
    상기 절연 기판 상에 형성되어 각 주사선을 구동하는 주사선 구동 회로
    를 포함한 표시 장치의 구동 방법에 있어서,
    1수평 라인분의 제1 색의 디지털 화소 데이터를 기수 화소 및 우수 화소로 나누어 래치하고, 그 소정 기간 후에 제2 색의 화소 전압을 기수 화소 및 우수 화소로 나누어 래치함과 동시에 상기 제1 색의 래치 데이터를 D/A 변환하여 대응하는 신호선에 공급하고, 그 소정 기간 후에 제3 색의 화소 전압을 기수 화소 및 우수 화소로 나누어 래치함과 동시에 상기 제2 색의 래치 데이터를 D/A 변환하여 대응하는 신호선에 공급하며, 그 소정 기간 후에 상기 제3 색의 래치 데이터를 D/A 변환하여 대응하는 신호선에 공급하는 표시 장치의 구동 방법.
KR10-2001-0023063A 2000-04-27 2001-04-27 표시 장치, 화상 제어 반도체 장치, 및 표시 장치의 구동방법 Expired - Fee Related KR100426913B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2000-127093 2000-04-27
JP2000127093 2000-04-27
JP2000-321530 2000-10-20
JP2000321530 2000-10-20
JP2001-123191 2001-04-20
JP2001123191A JP2002196732A (ja) 2000-04-27 2001-04-20 表示装置、画像制御半導体装置、および表示装置の駆動方法

Publications (2)

Publication Number Publication Date
KR20020003274A true KR20020003274A (ko) 2002-01-12
KR100426913B1 KR100426913B1 (ko) 2004-04-13

Family

ID=27343217

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0023063A Expired - Fee Related KR100426913B1 (ko) 2000-04-27 2001-04-27 표시 장치, 화상 제어 반도체 장치, 및 표시 장치의 구동방법

Country Status (5)

Country Link
US (1) US6980191B2 (ko)
EP (1) EP1150274A3 (ko)
JP (1) JP2002196732A (ko)
KR (1) KR100426913B1 (ko)
TW (1) TW544648B (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707617B1 (ko) * 2006-05-09 2007-04-13 삼성에스디아이 주식회사 데이터 구동부 및 이를 이용한 유기 전계 발광 표시장치
KR100749876B1 (ko) * 2004-07-30 2007-08-21 샤프 가부시키가이샤 표시 장치 및 그 구동 방법
US7821484B2 (en) 2005-10-31 2010-10-26 Samsung Mobile Display Co., Ltd. Data driving circuit, light emitting display device using the same, and driving method thereof
KR101312656B1 (ko) * 2006-01-20 2013-09-27 재팬 디스프레이 웨스트 인코포레이트 표시장치 및 전자기기

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6889304B2 (en) 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
JP4854129B2 (ja) * 2001-04-27 2012-01-18 東芝モバイルディスプレイ株式会社 表示装置
US7136058B2 (en) * 2001-04-27 2006-11-14 Kabushiki Kaisha Toshiba Display apparatus, digital-to-analog conversion circuit and digital-to-analog conversion method
JP3744818B2 (ja) * 2001-05-24 2006-02-15 セイコーエプソン株式会社 信号駆動回路、表示装置、及び電気光学装置
JP3744819B2 (ja) * 2001-05-24 2006-02-15 セイコーエプソン株式会社 信号駆動回路、表示装置、電気光学装置及び信号駆動方法
US7259740B2 (en) 2001-10-03 2007-08-21 Nec Corporation Display device and semiconductor device
JP3982249B2 (ja) * 2001-12-11 2007-09-26 株式会社日立製作所 表示装置
JP4031971B2 (ja) * 2001-12-27 2008-01-09 富士通日立プラズマディスプレイ株式会社 パワーモジュール
EP1331628A3 (en) * 2002-01-22 2005-01-19 Seiko Epson Corporation Method of and circuit for driving a pixel
KR100438785B1 (ko) * 2002-02-23 2004-07-05 삼성전자주식회사 슬루 레이트 (ｓｌｅｗ ｒａｔｅ)를 감소시키는 박막트랜지스터형 액정 표시 장치의 소스 드라이버 회로 및 방법
JP3923341B2 (ja) * 2002-03-06 2007-05-30 株式会社半導体エネルギー研究所 半導体集積回路およびその駆動方法
US7142030B2 (en) 2002-12-03 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Data latch circuit and electronic device
US6870895B2 (en) 2002-12-19 2005-03-22 Semiconductor Energy Laboratory Co., Ltd. Shift register and driving method thereof
JP4100178B2 (ja) * 2003-01-24 2008-06-11 ソニー株式会社 表示装置
TWI224300B (en) * 2003-03-07 2004-11-21 Au Optronics Corp Data driver and related method used in a display device for saving space
JP4560275B2 (ja) * 2003-04-04 2010-10-13 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置とその駆動方法
JP2004341251A (ja) * 2003-05-15 2004-12-02 Renesas Technology Corp 表示制御回路及び表示駆動回路
US7423622B2 (en) 2003-06-20 2008-09-09 Toshiba Matsushita Display Technology Co., Ltd. Display device
KR100933448B1 (ko) * 2003-06-24 2009-12-23 엘지디스플레이 주식회사 액정표시장치의 구동장치 및 구동방법
US20060181498A1 (en) * 2003-12-24 2006-08-17 Sony Corporation Display device
JP4168339B2 (ja) * 2003-12-26 2008-10-22 カシオ計算機株式会社 表示駆動装置及びその駆動制御方法並びに表示装置
JP2005221566A (ja) * 2004-02-03 2005-08-18 Seiko Epson Corp 表示コントローラ、表示システム及び表示制御方法
US20050253793A1 (en) * 2004-05-11 2005-11-17 Liang-Chen Chien Driving method for a liquid crystal display
US7254075B2 (en) * 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
KR20060054811A (ko) * 2004-11-16 2006-05-23 삼성전자주식회사 표시장치용 구동칩과, 이를 갖는 표시장치
US7489320B2 (en) * 2005-05-13 2009-02-10 Seiko Epson Corporation System and method for conserving memory bandwidth while supporting multiple sprites
WO2006132069A1 (ja) * 2005-06-09 2006-12-14 Sharp Kabushiki Kaisha 映像信号処理方法、映像信号処理装置、および表示装置
US20090244102A1 (en) * 2005-08-31 2009-10-01 Kiyoshi Nakagawa Lcd, liquid crystal display device, and their drive method
US7948497B2 (en) * 2005-11-29 2011-05-24 Via Technologies, Inc. Chipset and related method of processing graphic signals
US7773096B2 (en) * 2005-12-12 2010-08-10 Microsoft Corporation Alternative graphics pipe
DE202006009543U1 (de) * 2006-06-19 2007-10-31 Liebherr-Hausgeräte Ochsenhausen GmbH Kühl- und/oder Gefriergerät sowie Bedieneinrichtung hierfür
WO2008018215A1 (en) * 2006-08-11 2008-02-14 Panasonic Corporation Data access system and information processor
US20080088353A1 (en) * 2006-10-13 2008-04-17 Chun-Hung Kuo Level shifter circuit with capacitive coupling
JP5589256B2 (ja) * 2008-02-29 2014-09-17 セイコーエプソン株式会社 駆動回路及び駆動方法、並びに電気光学装置及び電子機器
JP4905484B2 (ja) * 2009-03-06 2012-03-28 セイコーエプソン株式会社 集積回路装置、電気光学装置及び電子機器
WO2012157530A1 (ja) * 2011-05-13 2012-11-22 シャープ株式会社 表示装置
KR102135684B1 (ko) 2013-07-24 2020-07-20 삼성전자주식회사 카운터 회로, 이를 포함하는 아날로그-디지털 컨버터, 이미지 센서 및 이를 이용하는 상관 이중 샘플링 방법
KR102186960B1 (ko) 2014-03-11 2020-12-04 삼성전자주식회사 디스플레이 구동 회로 및 디스플레이 장치
CN104505017A (zh) * 2015-01-26 2015-04-08 京东方科技集团股份有限公司 一种驱动电路及其驱动方法、显示装置
CN109308881A (zh) 2018-10-29 2019-02-05 惠科股份有限公司 一种显示面板的驱动方法、其驱动装置和显示装置
TWI744581B (zh) * 2018-12-18 2021-11-01 新唐科技股份有限公司 電子裝置以及供電方法
JP6795714B1 (ja) * 2020-01-27 2020-12-02 ラピスセミコンダクタ株式会社 出力回路、表示ドライバ及び表示装置
KR102773211B1 (ko) * 2020-04-27 2025-02-28 삼성디스플레이 주식회사 데이터 드라이버 및 데이터 드라이버를 포함하는 표시 장치

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5170158A (en) * 1989-06-30 1992-12-08 Kabushiki Kaisha Toshiba Display apparatus
JPH05199481A (ja) * 1992-01-23 1993-08-06 Fanuc Ltd ビデオ信号の位相制御回路
JPH06130417A (ja) * 1992-10-21 1994-05-13 Nippon Sheet Glass Co Ltd 液晶ディスプレイ
JP2752555B2 (ja) * 1992-11-24 1998-05-18 シャープ株式会社 表示装置の駆動回路
US5589406A (en) * 1993-07-30 1996-12-31 Ag Technology Co., Ltd. Method of making TFT display
TW344043B (en) * 1994-10-21 1998-11-01 Hitachi Ltd Liquid crystal display device with reduced frame portion surrounding display area
JPH08263016A (ja) * 1995-03-17 1996-10-11 Semiconductor Energy Lab Co Ltd アクティブマトリクス型液晶表示装置
JPH08286643A (ja) * 1995-04-18 1996-11-01 Casio Comput Co Ltd 液晶駆動装置
KR0161918B1 (ko) * 1995-07-04 1999-03-20 구자홍 액정표시장치의 데이타 드라이버
WO1997005740A1 (en) * 1995-07-28 1997-02-13 Litton Systems Canada Limited Method and apparatus for digitizing video signals especially for flat panel lcd displays
JP3432972B2 (ja) * 1995-10-11 2003-08-04 株式会社日立製作所 液晶表示装置
US6388651B1 (en) * 1995-10-18 2002-05-14 Kabushiki Kaisha Toshiba Picture control device and flat-panel display device having the picture control device
US5945972A (en) * 1995-11-30 1999-08-31 Kabushiki Kaisha Toshiba Display device
US5856818A (en) * 1995-12-13 1999-01-05 Samsung Electronics Co., Ltd. Timing control device for liquid crystal display
JP3403027B2 (ja) * 1996-10-18 2003-05-06 キヤノン株式会社 映像水平回路
KR100234717B1 (ko) * 1997-02-03 1999-12-15 김영환 엘씨디 패널의 구동전압 공급회로
JPH10222133A (ja) * 1997-02-10 1998-08-21 Sony Corp 液晶表示装置の駆動回路
TW440742B (en) * 1997-03-03 2001-06-16 Toshiba Corp Flat panel display device
KR100430092B1 (ko) * 1997-08-16 2004-07-23 엘지.필립스 엘시디 주식회사 싱글뱅크형액정표시장치
JPH11194750A (ja) * 1998-01-05 1999-07-21 Toshiba Electronic Engineering Corp 映像制御装置およびこの映像制御装置を備える平面ディスプレイ装置
JPH11220380A (ja) * 1998-02-03 1999-08-10 Sony Corp レベルシフト回路
FR2778044B1 (fr) * 1998-04-23 2000-06-16 Thomson Multimedia Sa Procede de recuperation d'horloge lors de l'echantillonnage des signaux de type informatique
US6339417B1 (en) * 1998-05-15 2002-01-15 Inviso, Inc. Display system having multiple memory elements per pixel
JP3455677B2 (ja) * 1998-06-30 2003-10-14 株式会社東芝 画像データ処理装置
TW461180B (en) * 1998-12-21 2001-10-21 Sony Corp Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same
JP2000298447A (ja) * 1999-04-12 2000-10-24 Nec Shizuoka Ltd 画素同期回路
KR100326200B1 (ko) * 1999-04-12 2002-02-27 구본준, 론 위라하디락사 데이터 중계장치와 이를 이용한 액정패널 구동장치, 모니터 장치 및 표시장치의 구동방법
JP3526244B2 (ja) * 1999-07-14 2004-05-10 シャープ株式会社 液晶表示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100749876B1 (ko) * 2004-07-30 2007-08-21 샤프 가부시키가이샤 표시 장치 및 그 구동 방법
US7821484B2 (en) 2005-10-31 2010-10-26 Samsung Mobile Display Co., Ltd. Data driving circuit, light emitting display device using the same, and driving method thereof
KR101312656B1 (ko) * 2006-01-20 2013-09-27 재팬 디스프레이 웨스트 인코포레이트 표시장치 및 전자기기
KR100707617B1 (ko) * 2006-05-09 2007-04-13 삼성에스디아이 주식회사 데이터 구동부 및 이를 이용한 유기 전계 발광 표시장치

Also Published As

Publication number Publication date
EP1150274A3 (en) 2008-07-02
US20010035862A1 (en) 2001-11-01
KR100426913B1 (ko) 2004-04-13
TW544648B (en) 2003-08-01
JP2002196732A (ja) 2002-07-12
US6980191B2 (en) 2005-12-27
EP1150274A2 (en) 2001-10-31

Similar Documents

Publication Publication Date Title
KR100426913B1 (ko) 표시 장치, 화상 제어 반도체 장치, 및 표시 장치의 구동방법
JP4786996B2 (ja) 表示装置
US7724269B2 (en) Device for driving a display apparatus
US5748175A (en) LCD driving apparatus allowing for multiple aspect resolution
KR100621506B1 (ko) 표시 장치
US6329980B1 (en) Driving circuit for display device
US20040041754A1 (en) Device and driving method thereof
JP3710728B2 (ja) 液晶駆動装置
JPH05100635A (ja) アクテイブマトリクス型液晶デイスプレイの駆動用集積回路と駆動方法
CN100444218C (zh) 显示驱动器及电光学装置
US6795051B2 (en) Driving circuit of liquid crystal display and liquid crystal display driven by the same circuit
CN100476932C (zh) 显示设备的驱动方法
KR102769213B1 (ko) 게이트 구동 회로 및 이를 이용한 표시 장치
JPH05313129A (ja) 液晶表示装置
US20100001985A1 (en) Dot-matrix display charging control method and system
CN101026011A (zh) 移位寄存器电路及设有该电路的图像显示装置
KR100760935B1 (ko) 액정표시장치의 데이터 구동회로
US7358952B2 (en) Display device for displaying a plurality of images on one screen
US8723878B2 (en) Display device integrated circuit (DDI) with adaptive memory control and adaptive memory control method for DDI
US7466299B2 (en) Display device
KR102722456B1 (ko) 게이트 구동 회로 및 이를 이용한 표시 장치
JP4290444B2 (ja) 表示装置
US7471278B2 (en) Display driver, electro-optical device, and drive method
US20060092149A1 (en) Data driver, electro-optic device, electronic instrument and driving method
KR101212157B1 (ko) 데이터 구동회로와 이를 이용한 평판 표시장치의 구동장치및 구동방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PA0201 Request for examination

St.27 status event code: A-1-2-D10-D11-exm-PA0201

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

D13-X000 Search requested

St.27 status event code: A-1-2-D10-D13-srh-X000

D14-X000 Search report completed

St.27 status event code: A-1-2-D10-D14-srh-X000

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

St.27 status event code: A-1-2-D10-D21-exm-PE0902

T11-X000 Administrative time limit extension requested

St.27 status event code: U-3-3-T10-T11-oth-X000

E13-X000 Pre-grant limitation requested

St.27 status event code: A-2-3-E10-E13-lim-X000

P11-X000 Amendment of application requested

St.27 status event code: A-2-2-P10-P11-nap-X000

P13-X000 Application amended

St.27 status event code: A-2-2-P10-P13-nap-X000

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

St.27 status event code: A-1-2-D10-D22-exm-PE0701

GRNT Written decision to grant
PR0701 Registration of establishment

St.27 status event code: A-2-4-F10-F11-exm-PR0701

PR1002 Payment of registration fee

St.27 status event code: A-2-2-U10-U11-oth-PR1002

Fee payment year number: 1

PG1601 Publication of registration

St.27 status event code: A-4-4-Q10-Q13-nap-PG1601

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 4

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 5

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 6

R17-X000 Change to representative recorded

St.27 status event code: A-5-5-R10-R17-oth-X000

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 7

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 8

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R14-asn-PN2301

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 9

PN2301 Change of applicant

St.27 status event code: A-5-5-R10-R13-asn-PN2301

St.27 status event code: A-5-5-R10-R11-asn-PN2301

FPAY Annual fee payment

Payment date: 20130305

Year of fee payment: 10

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 10

FPAY Annual fee payment

Payment date: 20140324

Year of fee payment: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 11

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 12

FPAY Annual fee payment

Payment date: 20160322

Year of fee payment: 13

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 13

FPAY Annual fee payment

Payment date: 20170324

Year of fee payment: 14

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 14

FPAY Annual fee payment

Payment date: 20180323

Year of fee payment: 15

PR1001 Payment of annual fee

St.27 status event code: A-4-4-U10-U11-oth-PR1001

Fee payment year number: 15

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

St.27 status event code: A-4-4-U10-U13-oth-PC1903

Not in force date: 20190401

Payment event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

PC1903 Unpaid annual fee

St.27 status event code: N-4-6-H10-H13-oth-PC1903

Ip right cessation event data comment text: Termination Category : DEFAULT_OF_REGISTRATION_FEE

Not in force date: 20190401

R18 Changes to party contact information recorded

Free format text: ST27 STATUS EVENT CODE: A-5-5-R10-R18-OTH-X000 (AS PROVIDED BY THE NATIONAL OFFICE)

R18-X000 Changes to party contact information recorded

St.27 status event code: A-5-5-R10-R18-oth-X000