KR20040111065A - 칩형 고체 전해질 커패시터 및 그 제조 방법 - Google Patents

칩형 고체 전해질 커패시터 및 그 제조 방법 Download PDF

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Abstract

칩형 고체 전해질 커패시터는 커패시터 소자들(1a, 1c)을 포함한다. 판상 전도체를 포함하는 캐소드 단자(3a)는 커패시터 소자들의 캐소드층들 사이에 배치된다. 커패시터 소자들은 솔더 또는 전도성 접착제와 같은 접합제(5)에 의하여 서로 접합된다. 캐소드 단자에는 각각의 커패시터 소자들과 접촉되어질 부분에 형성된 쓰루 홀(4a)이 제공된다. 커패시터 소자들의 접합면들은 쓰루 홀에서 직접 접속된다.

Description

칩형 고체 전해질 커패시터 및 그 제조 방법{CHIP-TYPE SOLID ELECTROLYTIC CAPACITOR AND METHOD OF PRODUCING THE SAME}
본 발명은 밸브 금속의 소결체를 애노드 부재로서 사용하는 칩형 고체 전해질 커패시터 및 그 제조방법, 특히, 큰 용량을 가지며 낮은 등가 직렬 저항(이하 ESR로 약칭한다)을 갖는 칩형 고체 전해질 커패시터 및 그 제조방법에 관련된 것이다.
고체 전해질 커패시터에서, 애노드 부재의 전해 산화에 의하여 얻어지는 산화층이 유전체 소자로 사용된다. 애노드 부재는 알루미늄, 탄탈, 니오븀, 티타늄, 지르코늄 및 하프늄과 같은 이른바 밸브 금속(valve metal)의 소결체를 포함하여,밀도가 높고 매우 절연적인 산화층의 형성을 가능하게 한다.
통상적으로, 위에서 언급된 고체 전해질 커패시터는, 애노드 부재로 제공하기 위하여 밸브 금속의 소결체의 전기화학적 양극 산화에 의하여 산화층을 형성하는 단계, 캐소드층을 형성하고 그에 캐소드 단자를 부착하는 단계, 그리고 애노드 단자를 애노드 리드에 부착함으로써, 커패시터를 획득하는 단계를 포함하는 방법에 의하여 제조된다. 예를 들어, 2산화 망간(manganese dioxide)이 캐소드층으로 사용된다. 주파수특성을 보다 향상시키기 위하여, ESR을 감소시키기 위하여 전도성 폴리머를 캐소드층으로 사용하는 고체 전해질 커패시터가 개발된다.
도 1A와 1B를 참조하여, 통상적인 칩형 고체 전해질 커패시터가 설명될 것이다. 도 1A 및 1B에서 도시된 바와 같이, 고체 전해질 커패시터는 커패시터 소자(1), 애노드 리드(2), 캐소드 단자(3), 그리고 애노드 단자(6)를 포함한다. 커패시터 소자(1)는 애노드 부재(7), 산화층(8), 그리고 캐소드층(9)을 포함한다. 애노드 리드(2)는 애노드 부재(7)로부터 유출된다. 상기 언급된 컴포넌트들은 수지성형(resin molding)에 의하여 형성된 외장수지(encapsulating resin)(10)내에 넣어진다.
도 1A에서 도시된 바와 같이, 애노드 리드(2)는 산화층(8)에 의하여 캐소드층(9)으로부터 절연된다. 도 1B에서 도시된 바와 같이, 캐소드 단자(3)와 애노드 단자(6)는 통상적으로 외장수지(10)를 따라 그 형태가 형성되어 표면 형태에 적응되어진다.
표면 형태에 적절한 상기 구조를 갖는 칩형 고체 전해질 커패시터는 크기가작고, 정전용량은 크며, 주파수특성이 우수하고 CPU 등의 전원회로(power supply circuit)에 널리 사용된다. 그러나, CPU의 작동주파수가 고주파수화되기 때문에, 전원회로의 잡음(noise) 특성의 향상 및 허용되는 리플전류(ripple current)의 증가에 대한 요구가 커진다. 그 결과 ESR이 보다 낮은 커패시터가 요구된다.
또한, CPU가 탑재된 장치는 소형화, 고성능화의 방향으로 개발되고 있다. 따라서, ESR의 저하에 대한 요구뿐만 아니라 소형, 대용량화, 박형(thin profile)에 대한 요구까지 동시에 충족시키는 것이 필요하다.
통상적으로, 다수의 커패시터가 병렬로 접속되면, 전체 정전용량(Ctotal)과 전체 ESR(ESRtotal)은
Ctotal= C1+ C2+ ... + Cn(1)
1/ESRtotal= 1/ESP1+ 1/ESP2+ ... + 1/ESPN(2)
와 같이 주어지며, 여기서 Ci와 ESPi는 각각 i번째(i는 1과 n 사이의 자연수) 커패시터의 정전용량과 ESR을 나타낸다.
따라서, 도 1A에서 도시된 형태를 갖는 다수의 커패시터 소자들을 병렬접속함으로써, 정전용량은 증가하고 ESR은 감소할 것이다. 이는 또한 고체 전해질 커패시터가 전송선로 잡음 필터로 작동하는 경우에도 적용된다.
일본 특허출원 공개공보 제 2001-284192호(참조문헌 1)는 다수의 커패시터 소자들을 병렬접속시키는 제 1 통상적 기술을 개시한다. 구체적으로, 도 1A에서도시된 구조를 갖는 다수의 커패시터 소자들의 애노드 리드들이 리드 프레임을 포함하는 애노드 단자에 접속된다. 적어도 하나의 커패시터 소자의 캐소드층은 리드 프레임을 포함하는 캐소드 단자에 접속된다.
도 2를 참조하여, 참조문헌 1에서 개시된 다수의 커패시터 소자들의 접속이 설명될 것이다. 이 도면에서, 2개의 커패시터 소자들(1d)은 실버 패이스트(silver paste)를 사용하여 리드 프레임을 포함하는 캐소드 단자(3c)를 통해 서로 접속된다. 애노드 리드들(2d)은 리드 프레임을 포함하는 애노드 단자(6)의 대향면에 접속된다.
본 발명은 참조문헌 1에서 개시된 제 1 통상 기술의 개선으로서의 제 2 통상 기술을 발전시킨다. 제 2 통상 기술과 관련된 본 발명은 일본 특허출원 제 2003-106565호(미공개)의 주제이다. 제 2 통상기술에서, 다수의 커패시터 소자들이 다음과 같은 방법으로 접속된다. 판상(plate-like) 애노드 단자에 적어도 하나의 슬릿이 제공되고 그 슬릿에 의하여 여러 부분들로 분할되는데, 상기 부분들은 애노드 단자 평면에 수직한 방향으로 굽혀져서 분기부(branched portion)들을 형성한다. 커패시터 소자들의 애노드 리드들은 각각 애노드 단자의 분기부들에 접속된다.
도 3을 참조하여, 제 2 통상기술에서 개시된 다수의 커패시터 소자들의 접속이 설명될 것이다. 도 3에서, 2개의 커패시터 소자들(1a 및 1c)이 서로 접속된다. 애노드 리드들(2a 및 2c)은 각각 커패시터 소자들(1a 및 1c)로부터 유출된다. 캐소드 단자(3d)는 커패시터 소자들(1a 및 1c) 사이에 배치된다. 애노드 리드들(2a 및 2c)은 애노드 단자(6a)에 접속된다.
도 3에서 도시된 바와 같이, 애노드 단자(6a)는 판형(plate-like shape)이며 슬릿에 의하여 2개의 부분들로 분할된 단부를 가지는데, 상기 2개의 부분들은 도 3에서 수직으로 굽혀져서 분기부들을 형성한다. 각각의 애노드 리드들(2a 및 2c)은 각각의 커패시터 소자들(1a 및 1c)의 측면으로부터 유출되며 상기 측면의 단부에 근접하여 배치된다. 커패시터 소자들(1a 및 1c)은 적층되어 애노드 리드들(2a 및 2c)이 서로 이격된다.
커패시터 소자들(1a 및 1c)은 캐소드 단자(3d)를 통해 접속된다. 따라서, 각 커패시터 소자 표면상에 형성된 캐소드층(미도시)이 캐소드 단자(3d)에 접속된다. 참조문헌 2에서, 애노드 리드들(2a 및 2c)은 위에서 언급된 방법으로 애노드 단자(6a)에 접속되어 용접에 의해 형성된 너깃(nugget)들 사이 또는 브레이징(brazing)에 의해 형성된 필렛(fillet)들 사이의 간섭이 회피되며 접합강도의 변화가 억제된다.
그러나, 위에서 언급된 참조문헌에서 개시된 기술에서, 커패시터 소자들은 캐소드 단자에 개별적으로 분리되어 접합된다. 커패시터 소자들의 표면상태는 균일하지 못하다. 또한, 커패시터 소자들과 캐소드 단자를 접합하기 위하여 인가되는 전도성 접합제의 도포량도 일정하지 않다. 2개의 커패시터 소자들은 전도성 접착제의 의하여 개별적으로 캐소드 단자의 대향면에 접속된다. 따라서, 커패시터 소자들과 캐소드 단자 사이의 접합강도에 있어 불균일성 또는 편차가 발생한다. 예를 들어, 하나의 커패시터 소자와 캐소드 단자 사이의 접합강도가 표준 내에 있는 반면 다른 커패시터 소자와 캐소드 단자 사이의 접합강도는 표준을 충족하지 못할 수도 있다. 따라서, 접합강도에 있어서의 편차는 억제되기 어렵다. 이는 완성품으로서의 고체 전해질 커패시터의 특성에 있어서의 편차를 야기할 수 있다.
본 발명의 목적은 정전용량의 증가 및 ESR의 감소에 대한 요구를 충족시키기 위하여 병렬접속되는 다수의 커패시터 소자들을 포함하며, 커패시터 소자들의 접합강도의 편차를 억제할 수 있는 칩형 고체 전해질 커패시터를 제공하는 것이다.
본 발명의 또하나의 목적은 상기 언급된 칩형 고체 전해질 커패시터의 제조 방법을 제공하는 것이다.
상기 언급된 목적들을 달성하기 위하여, 커패시터 소자들의 접합면들 사이에 배치되는 캐소드 단자의 형태에 대한 검토가 이루어진다. 그 결과 본 발명이 형성된다.
도 1A는 통상적인 고체 전해질 커패시터에 사용되는 커패시터 소자의 단면도이다;
도 1B는 도 1A에서 도시된 커패시터 소자를 포함하는 고체 전해질 커패시터의 사시도이다;
도 2는 제 1 통상 기술에 따라 서로 접합된 다수의 커패시터 소자들을 도시하는 사시도이다;
도 3은 제 2 통상 기술에 따라 서로 접합된 다수의 커패시터 소자들을 도시하는 사시도이다;
도 4A는 2개의 커패시터 소자들이 서로 접합된 본 발명의 실시예에 따른 칩형 고체 전해질 커패시터의 일부를 도시하는 사시도이다;
도 4B는 도 4A에서 도시된 칩형 고체 전해질 커패시터의 측면도이다;
도 5A는 본 발명의 또하나의 실시예에 따른 3개의 커패시터 소자들을 포함하는 칩형 고체 전해질 커패시터의 일부에 대한 사시도이다;
도 5B는 도 5A에서 도시된 칩형 고체 전해질 커패시터의 캐소드 단자에 대한 사시도이다;
도 5C는 상기 캐소드 단자의 변형예에 대한 사시도이다;
도 6은 캐소드층들이 어떠한 분기부(branch)도 가지지 않고 캐소드 단자에 의하여 접속되는 예를 도시한다;
도 7A는 사각형 쓰루 홀을 도시한다;
도 7B는 긴 측면에 형성된 사각형 컷아웃을 도시한다;
도 7C는 짧은 측면에 형성된 사각형 컷아웃을 도시한다;
도 7D는 짧은 측면에서 형성된 삼각형 컷아웃을 도시한다;
도 7E는 긴 측면에서 형성된 삼각형 컷아웃을 도시한다;
도 7F는 짧은 측면에 형성된 아크형 컷아웃을 도시한다; 그리고
도 7G는 긴 측면에 형성된 아크형 컷아웃을 도시한다
본 발명에 따라, 밸브 금속의 소결체를 포함하는 애노드 부재, 유전체 산화층, 상기 유전체 산화층의 표면상에 형성된 캐소드층, 그리고 상기 애노드 부재에 접속된 애노드 리드(lead)를 포함하며, 서로 전기적으로 병렬로 접속된 다수의 커패시터 소자를 포함하는 칩형(chip-type) 고체 전해질 커패시터로서, 상기 캐소드층들은 판상(plate-like) 캐소드 단자를 통해 서로 대향하여 접하며, 상기 캐소드층들은 서로에 대해 접합되는 대향면(confronting surfaces)들을 가지며, 상기 애노드 리드들은 애노드 단자에 접속되며, 상기 캐소드 단자에는 상기 캐소드층들과 접촉되어질 부분에 형성된 쓰루 홀(through hole) 또는 컷아웃(cutout)이 제공되는칩형 고체 전해질 커패시터를 제공된다.
본 발명에 따라, 상기 커패시터 소자들은 각각의 상기 캐소드층들과 상기 캐소드 단자 사이의 계면 및 상기 쓰루 홀 또는 컷아웃에 접합제(bonding agent)를 충진함으로써 서로 접합된다.
본 발명에 따라, 상기 커패시터 소자들에 대응되는 상기 애노드 리드들은 상기 커패시터 소자들의 접합면들에 수직인 방향으로 서로 이격된다.
본 발명에 따라, 상기 애노드 단자는 적어도 상기 커패시터 소자들의 개수와 동일한 개수의 다수의 분기부들을 가진다. 상기 애노드 리드들은 상기 커패시터 소자들의 접합면에 수직인 방향으로 서로 이격되며 개별적으로 상기 분기부들에 접속된다.
본 발명에 따라, 밸브 금속을 소결함으로써 얻어지는 애노드 부재 위에 유전체 산화층과 캐소드층을 형성시키는 단계, 애노드 리드를 상기 애노드 부재에 접속함으로써 커패시터 소자를 형성하는 단계, 적어도 하나의 쓰루 홀과 컷아웃을 갖는 캐소드 단자를 통해 서로 대향하는 상기 캐소드층들 갖는 다수의 상기 커패시터 소자들을 적층하는 단계, 각각의 상기 캐소드층과 상기 캐소드단자 사이의 계면과 상기 쓰루 홀 및/또는 상기 컷아웃에 접합제를 충진하는 단계, 그리고 상기 커패시터 소자들을 접합시키고 상기 커패시터 소자들을 전기적으로 병렬로 접속시키는 단계를 포함하는 칩형 고체 전해질 커패시터 제조 방법이 제공된다.
본 발명에 따라, 상기 방법은, 상기 애노드 리드들이 서로 상기 커패시터 소자들의 접합면들에 수직인 방향으로 이격되도록 상기 커패시터 소자들에 대응되는상기 애노드를 배치하는 단계, 그리고 상기 애노드 리드들의 중심선들을 포함하며 접합면들에 수직인 평면들이 서로 겹치지 않도록 상기 애노드 리드들을 상기 커패시터 소자들 상에 그에 대응하여 배치하는 단계를 추가적으로 포함한다.
본 발명에 따른 칩형 고체 전해질 커패시터에서, 커패시터 소자들의 접합면들 사이에 배치되는 캐소드 단자에는 상기 커패시터 소자들과 접촉되어질 부분에 형성되는 쓰루 홀(through hole) 또는 컷아웃(cutout)이 제공된다. 이 구조에 대해, 상기 커패시터 소자들의 접합면들은 접합제에 의하여 직접 접속되고 넓혀진다. 그 결과, 캐소드 단자의 삽입에 기인한 접합 강도의 편차가 억제된다.
캐소드 단자 내에 형성된 쓰루 홀 또는 컷아웃은 접합의 앤커 효과(anchor effect)를 향상시켜 접합강도의 편차를 감소시킬 뿐만 아니라 접합강도 자체를 강화시키는 기능을 나타낸다. 따라서, 본 발명은 칩형 고체 전해질 커패시터의 특성에 있어서의 편차를 감소시키고 그 신뢰성을 향상시키는데 효과적이다.
바람직한 실시예에 대한 설명
이제, 본 발명의 실시예들이 도면을 참조하여 설명될 것이다.
도 4를 참조하여, 본 발명의 하나의 실시예에 따른 칩형 고체 전해질 커패시터는 2개의 커패시터 소자들(1a 및 1c)을 포함한다. 애노드 리드들(2a 및 2c)은 상기 커패시터 소자들(1a 및 1c)로부터 유출되어 애노드 단자(6a)에 접속된다. 캐소드 단자(3a)에는 쓰루 홀(4a)이 제공된다. 커패시터 소자들(1a 및 1c)은 접합제(5)를 사용하여 서로 접합된다.
커패시터 소자들(1a 및 1c) 각각은 기본적으로 도 1A에서 도시된 구조와 유사하다. 여기서, 고체 전해질 커패시터를 제조하는 통상적인 방법은 탄탈이 밸브 금속으로서 사용되는 경우에 대하여 설명될 것이다. 우선, 탄탈 와이어가 금형(die)의 캐비티(cavity)에 배치되고 탄탈 분말이 성형체(molded body)로 성형된다. 성형체는 소정의 온도에서 소결된다. 상기 언급된 방법으로, 각각 애노드 리드들(2a 및 2c)을 갖는 애노드 부재들(7)이 얻어진다. 각각의 애노드 리드들(2a 및 2c)이 애노드 부재(7)의 측면으로부터 유출되어 그 한쪽 단부에 배치된다. 소결은 진공상태에서 수행된다.
다음으로, 도 1A에서의 탄탈 산화층(8)을 형성하는 탄탈 와이어 이외의 부분에서 애노드 산화가 이루어진다. 탄탈 산화층(8)을 갖는 애노드 부재(7)가 질산 망간 용액에 침전되어 질산 망간을 산화층(8)에 부착시킨다. 이어서, 2산화 망간이 열분해에 의하여 형성된다. 따라서, 각각의 커패시터 소자들(1a 및 1c)이 얻어진다.
폴리티오핀(polythiophene) 또는 폴리피롤(polypyrrole)과 같은 전도성 폴리머가 2산화 망간 대신에 캐소드층(9)으로 사용된다면, ESR은 용이하게 감소된다. 여기서, 탄탈이 밸브 금속으로 사용된다. 또한, 니오븀, 알루미늄, 티타늄 등이 사용될 수 있다.
얻어진 2개의 커패시터 소자들(1a 및 1c)이 캐소드 단자(3a)를 통해 적층되어 편심 위치(eccentric position)들에서 애노드 리드들(2a 및 2c)이 서로 이격된다. 2개의 커패시터 소자들(1a 및 1c)은 솔더(solder) 또는 전도성 접착제와 같은접합제(5)를 사용하여 서로 접합된다. 캐소드 단자(3a)에는 각 커패시터 소자들(1a 및 1c)이 접촉하는 위치에 형성되는 쓰루 홀(4a)이 제공된다.
위에서 언급된 구조를 갖는 캐소드 단자(3a)를 사용함으로써, 커패시터 소자들(1a 및 1c)의 접합면들이 도 4B에서 도시된 바와 같이 쓰루 홀(4a)에서 직접 접속된다. 따라서, 접합강도를 향상시키고 접합강도의 편차를 감소시키는 것이 가능하다. 도 4A에서 도시된 바와 같은 분기부들을 갖는 애노드 단자(6a)를 사용하고 도 4A에서 도시된 바와 같이 상기 애노드 리드들(2a 및 2c)을 배치함으로써 얻어지는 효과는 위에서 설명한 효과와 완전히 동일하다.
여기서, 캐소드 단자(3a)에는 원형의 쓰루 홀(4a)이 제공된다. 그러나, 쓰루 홀(4a)의 형태는 원형에 제한되지 않는다. 쓰루 홀 대신, 컷아웃이 형성될 수 있다. 또한, 쓰루 홀과 컷아웃이 모두 형성될 수 있다. 도 7A 내지 7C를 참조하여, 다양한 형태의 쓰루 홀과 컷아웃이 설명될 것이다. 도 7A에서, 쓰루 홀은 사각형이다. 도 7B에서, 사각형의 컷아웃은 긴 측면에서 형성된다. 도 7C에서, 사각형의 컷아웃은 짧은 측면에서 형성된다. 도 7D에서, 삼각형 컷아웃이 짧은 측면에서 형성된다. 도 7E에서, 삼각형 컷아웃이 긴 측면에서 형성된다. 도 7F에서, 아크형 컷아웃이 짧은 측면에서 형성된다. 도 7G에서, 아크형 컷아웃이 긴 측면에서 형성된다. 쓰루 홀 또는 컷아웃은 커패시터 소자들의 형태에 따라 적절하게 설계될 수 있다.
도 5A 및 5B를 참조하여, 본 발명의 다른 또하나의 실시예에 따른 칩형 고체 전해질 커패시터는 3개의 커패시터 소자들(1a, 1b 및 1c)을 포함한다. 도 5A 및5B에서 도시된 바와 같이, 애노드 리드들(2a, 2b 및 2c)은 각각 좌단부(左端部), 중앙부, 우단부(右端部)에 부착된다. 3개의 커패시터 소자들(1a, 1b 및 1c)이 적층되는 경우, 애노드 리드들(2a, 2b 및 2c)은 커패시터 소자들(1a, 1b 및 1c)의 접합면에 수직인 방향으로 서로 이격되며, 애노드 리드들(2a, 2b 및 2c)의 중심선들을 포함하며 접합면들에 수직인 평면들이 겹치지 않도록 배치된다. 애노드 리드들(2a, 2b 및 2c)의 중심선을 포함하며 접합면들에 수직인 3개의 평면들은 서로 평행하며 실질적으로 동일하게 이격된다.
애노드 단자(6b)는 2개의 슬릿으로 3개의 부분들로 분할된다. 이들 3개의 부분들 중, 양 단부의 2개의 부분들이 도면에 수직방향으로 위와 아래로 구부려진다. 따라서, 3개의 분기부들이 형성된다. 애노드 리드들(2a, 2b 및 2c)은 각각 애노드 단자(6b)의 3개의 분기부들에 접속되어, 용접과 브레이징에 의한 상호 간섭이 억제된다.
다른 한편으로, 도 5B에서 도시된 바와 같이, 캐소드 단자(3b)가 도면에 수직방향으로 분기부된다. 분기부들에는 각각 사각형의 쓰루 홀(4b 및 4c)이 제공된다. 커패시터 소자들(1a, 1b)의 접합면들은 쓰루 홀(4b)에서 직접 접속되는 반면, 커패시터 소자들(1b, 1c)의 접합면들은 쓰루 홀(4c)에서 직접 접속된다. 이러한 구조에 있어서, 접합강도를 향상시키고 접합강도의 편차를 감소시키는 것이 가능하다. 도 5C를 참조하여, 형태가 변형된 캐소드 단자(3b')가 도시된다. 구체적으로, 캐소드 단자(3b')는 폭이 작아진 분기부들을 가지며 한장의 판상 재료로부터 형성될 수 있다.
3이상의 커패시터 소자들이 접합되는 경우, 캐소드 단자는 도 5B에서 도시된 바와 같이 분기부들을 가질 필요가 없다. 커패시터 소자들에는 외부층으로서 캐소드층들이 제공된다. 따라서, 만일 접합되어질 커패시터 소자들의 캐소드층들 사이의 전기적 접속이 전도성 접합제의 사용으로 확보된다면, 캐소드층들을 일체로 결합하는 것이 비교적 용이하다. 캐소드 단자는 일체로 결합된 캐소드층들에 부착될 수 있다.
도 6을 참조하여, 커패시터 소자들의 캐소드층들(9)이 전도성 접합제(5)에 의하여 접합되며 캐소드 단자(3c)가 어떠한 분기부 없이 접속된다. 캐소드 단자(3c)는 쓰루 홀(4d)을 갖는다.
도 6에서 도시된 바와 같이, 커패시터 소자들의 캐소드층들(9)은 접합제(5)에 의하여 전기적으로 접속된다. 따라서, 캐소드 단자(3c)는 분기부될 필요가 없으며 도 6에서 최하층 커패시터 소자의 저면에 간단히 접속된다. 대안적으로, 캐소드 단지(3c)가 중간층 커패시터 소자와 최하층 커패시터 소자 사이에 배치될 수 있다. 이 경우 역시, 캐소드 단자(3c)에 형성된 쓰루 홀(4d)은 캐소드층(9)과 캐소드 단자(3c) 사이의 접합에 있어 앤커 효과를 제공한다. 따라서, 접속의 신뢰성이 향상될 수 있다.
접합강도의 향상시키는 효과를 검증하기 위하여, 실험적인 테스트가 이하와 같이 실시되었다. 도 4A에 도시된 바와 같이 서로 접합된 2개의 커패시터 소자들을 포함하는 고체 전해질 커패시터에 대한 100개의 샘플과, 캐소드 단자가 쓰루 홀 또는 컷아웃을 갖지 않는 것을 제외하고는 도 4A에서 도시된 것과 구조적으로 유사한 100개의 비교 샘플이 준비되었다. 이러한 샘플들에 대하여, 접합강도의 평균치와 표준편차가 측정되었다. 그 결과, 캐소드 단자가 쓰루 홀을 갖는 샘플들, 즉 2개의 커패시터 소자들이 본 발명의 방법으로 접합되는 샘플의 경우, 쓰루 홀이 없는 샘플들과 비교할 때 접합 강도의 평균치가 41% 증가하였으며 그 표준편차는 41% 감소하였다.
위에서 언급한 바와 같이, 본 발명에 따라, 병렬접속된 다수의 커패시터 소자들을 포함하는 칩형 고체 전해질 커패시터에 있어서, 커패시터 소자들의 접합강도의 편차를 억제하고 접합강도의 평균치를 증가시키며, 특성의 편차를 감소시키고, 그리고 높은 신뢰성을 보장하는 것이 가능하다.
몇몇 바람직한 실시예들과 관련하여 본 발명이 도시되고 설명되었지만, 본 발명은 이상의 상세한 설명에 제한되지 않으며, 첨부된 특허청구범위에서 제시된 본 발명의 보호범위와 발명사상을 벗어나지 않으면서 다양한 방법으로 변형되고 수정될 수 있음이 당업자에게 이해될 것이다.

Claims (7)

  1. 다수의 커패시터 소자를 포함하는 칩형(chip-type) 고체 전해질 커패시터로서, 각각의 상기 커패시터 소자는 밸브 금속의 소결체(sintered body)를 포함하는 애노드 부재, 유전체 산화층, 상기 유전체 산화층의 표면상에 형성된 캐소드층, 그리고 상기 애노드 부재에 접속된 애노드 리드(lead)를 포함하며 서로 전기적으로 병렬로 접속되며,
    상기 캐소드층들은 판상(plate-like) 캐소드 단자를 통해 서로 대향하여 접하며;
    상기 캐소드층들은 서로에 대해 접합되는 대향면(confronting surface)들을 가지며;
    상기 애노드 리드들은 애노드 단자에 접속되며;
    상기 캐소드 단자에는 상기 캐소드층들과 접촉되어질 부분에 형성된 쓰루 홀(through hole) 또는 컷아웃(cutout)이 제공되는, 칩형 고체 전해질 커패시터.
  2. 제 1 항에 있어서,
    상기 커패시터 소자들은 각각의 상기 캐소드층들과 상기 캐소드 단자 사이의 계면과 상기 쓰루 홀 또는 컷아웃에 접합제(bonding agent)를 충진함으로써 서로 접합되는, 칩형 고체 전해질 커패시터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 커패시터 소자들에 대응되는 상기 애노드 리드들은 상기 커패시터 소자들의 접합면들에 수직인 방향으로 서로 이격되는, 칩형 고체 전해질 커패시터.
  4. 제 3 항에 있어서,
    상기 애노드 단자는 적어도 상기 커패시터 소자들의 개수와 동일한 개수의 다수의 분기부들을 가지며;
    상기 애노드 리드들은 상기 커패시터 소자들의 접합면에 수직인 방향으로 서로 이격되며 각각 상기 분기부들에 접속되는, 칩형 고체 전해질 커패시터.
  5. 칩형 고체 전해질 커패시터를 제조하는 방법으로서,
    밸브 금속을 소결함으로써 얻어지는 애노드 부재 위에 유전체 산화층과 캐소드층을 형성시키는 단계;
    애노드 리드를 상기 애노드 부재에 접속함으로써 커패시터 소자를 형성하는 단계;
    적어도 하나의 쓰루 홀과 컷아웃을 갖는 캐소드 단자를 통하여 서로 대향하는 상기 캐소드층들을 갖는 다수의 상기 커패시터 소자들을 적층하는 단계;
    각각의 상기 캐소드층과 상기 캐소드단자 사이의 계면과 상기 쓰루 홀 및/또는 상기 컷아웃에 접합제를 충진하는 단계; 및
    상기 커패시터 소자들을 접합시키고 상기 커패시터 소자들을 전기적으로 병렬로 접속시키는 단계를 포함하는, 칩형 고체 전해질 커패시터 제조 방법.
  6. 제 5 항에 있어서,
    상기 애노드 리드들이 서로 상기 커패시터 소자들의 접합면들에 수직인 방향으로 이격되도록 상기 커패시터 소자들에 대응되는 상기 애노드 리드들을 배치하는 단계를 추가적으로 포함하는, 칩형 고체 전해질 커패시터 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 쓰루 홀은 원형, 사각형, 또는 다각형인, 칩형 고체 전해질 커패시터 제조 방법.
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