KR20080105977A

KR20080105977A - 디지털-아날로그 변환기 및 디지털-아날로그 변환 방법

Info

Publication number: KR20080105977A
Application number: KR1020080016598A
Authority: KR
Inventors: 고주현; 정지운; 김종선
Original assignee: 삼성전자주식회사
Priority date: 2007-05-30
Filing date: 2008-02-25
Publication date: 2008-12-04
Also published as: CN101316103B; TW200904013A; CN101316103A

Abstract

디지털-아날로그 변환기 및 디지털-아날로그 변환방법이 개시된다. 본 발명에 따른 디지털-아날로그 변환기는 연산 증폭기, 상기 연산 증폭기의 제1 입력단자에 접속되는 제1커패시터, 상기 연산 증폭기의 제2 입력단자에 접속되는 복수의 제2 커패시터들 및 각각이 복수의 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 복수의 스위치들을 포함하는 스위칭 회로를 구비하여, 제1 구간 동안 연산 증폭기의 제1 입력단자에 접속된 제1커패시터 및 상기 연산증폭기의 제2 입력단자에 접속된 복수의 제2 커패시터들로 기준 전압을 제공하며, 상기 연산 증폭기의 제1 입력 단자를 상기 연산증폭기의 출력단자와 접속시키고, 제2 구간동안 상기 제1 커패시터를 상기 기준전압으로부터 분리하고 상기 복수의 제2 커패시터들 각각으로는 둘 이상의 선택 전압들 중에서 선택된 전압을 전송하며, 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력 단자와 접속시켜, 선택전압들 간을 인터폴레이션함으로써, 적은 소요 면적으로 LCD 패널의 감마 커브(Gamma curve)에 근사한 비선형 출력 특성을 얻을 수 있다.

Description

디지털-아날로그 변환기 및 디지털-아날로그 변환 방법{Digital-to-analog converter, and Method thereof}

본 발명은 디지털-아날로그 변환기(DAC, Digital to Analog Converter)에 관한 것으로, 보다 상세하게는 LCD 장치를 구동하는 소오스 드라이버 회로의 DAC 회로에 관한 것이다.

DAC 회로는 LCD 장치를 구동하는 소오스 드라이버 회로의 코아 블록이다.

통상의 소오스 드라이버 회로에서는, 저항 기반(resistor-based)의 DAC(이하, R-DAC라 함) 회로가 주로 사용되었다.

도 1은 관련 기술에 따른 R-DAC 회로(100)의 구성을 나타내는 도면이다.

종래기술에 따른 DAC 회로(100)는 저항열(110), 디코더(120) 및 증폭기(130, OP-AMP)로 구성된다. 저항열(110)은 복수의 전압들을 발생하기 위하여, 제1기준전압(Vref1)을 수신하기 위한 제1 노드와 제2 기준전압(Vref2, Vref2<Vref1)을 수신하기 위한 제2노드 사이에 직렬로 접속된 다수의 저항들(1^st R ~ 2ⁿth R)로 구성된다. 디코더(120)는 입력되는 다계조를 표시하기 위한 디지털 신호에 응답하여 복 수의 전압들 중에서 어느 하나를 선택하여 선택전압(DECO)으로서 출력한다.

8비트의 디지털 데이터를 아날로그 신호로 변환하는 DAC, 즉, 8비트 DAC의 경우, 2⁸(256)개의 저항들 및 메탈들이 필요하다. 그리고, 디코더(120)는 256개의 전압들 중 하나를 선택하기 위한 256대 1 디코더로 구현된다.

디지털 데이터(DATA)의 비트수가 증가할수록 저항 및 메탈의 수가 기하급수적으로 증가한다. 예컨대, 디지털 데이터(DATA)가 10비트이면 1024(=2¹⁰)개나 되는 저항, 메탈 그리고 1024 대 1 디코더가 필요하게 된다. 이로 인하여 DAC의 크기가 증가한다.

이를 위하여 DAC 회로를 크기를 줄일 수 있는 스위치드 커패시터(switched capacitor)를 이용한 샘플앤홀드 방식의 DAC 회로가 제안되고 있다.

스위치드 커패시터 DAC 회로는 크게 선형 DAC와 비선형 DAC로 구분될 수 있다. 선형 DAC는 DAC 출력 특성이 항상 선형적으로 나타나므로, LCD 패널의 광학 특성에 따른 감마 커브(Gamma curve)를 제대로 나타내기 어렵다. 따라서, LCD 패널의 감마 커브(Gamma curve)를 나타내는 데는 비선형 DAC이 더 적합하다.

한편 스위치드 커패시터 DAC를 구현하는 방법으로, 두 개의 기준 전압을 입력받아 다수의 계조 전압으로 분할하는 방식 및 커패시터들에 인가되는 전압을 기준전압으로부터 변경시킴으로써 변경된 전압이 출력에 나타나도록 하는 방식이 있다. 그런데, 종래의 스위치드 커패시터 DAC 회로는 커패시터들 및 스위치들이 복잡하여 회로의 면적이 증가하는 경향이 있거나, 기준전압의 옵셋(offset)으로 인하여 채널간 출력편차가 생겨 화질이 떨어질 우려가 있다.

따라서, 본 발명의 기술적 과제는 적은 소요 면적(사이즈)를 차지하면서, 채널간 옵셋을 줄이고 LCD 패널의 감마 커브(Gamma curve)에 근사한 비선형 출력 특성을 얻을 수 있는 디지털-아날로그 변환기(DAC)와 상기 디지털-아날로그 변환기를 포함하는 소스 드라이버 및 디스플레이 장치를 제공하는 것이다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 DAC는 제1입력단자(-), 제2입력단자(+), 및 출력단자를 포함하는 연산 증폭기; 제1 및 제2 단자를 가지며 상기 제2 단자는 상기 연산 증폭기의 제1 입력단자에 접속되는 제1커패시터; 각각이 제1 및 제2 단자를 가지며 각 제2 단자는 상기 연산 증폭기의 제2 입력단자에 접속되는 복수의 제2 커패시터들; 및 각각이 복수의 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 복수의 스위치들을 포함하는 스위칭 회로를 포함한다. 상기 스위칭 회로는, 제1 구간 동안 상기 제1커패시터의 제1단자 및 상기 복수의 제2 커패시터들의 각각의 제1 단자로 기준 전압을 전송하고 상기 연산 증폭기의 제1 입력 단자를 상기 연산증폭기의 상기 출력단자와 접속시키고, 제2 구간동안 상기 제1 커패시터의 제1 단자를 상기 기준전압으로부터 분리하고 상기 복수의 제2 커패시터들의 각 제1 단자로는 둘 이상의 선택 전압들 중에서 선택된 전압을 전송하며, 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력 단자와 접속시킨다.

상기 DAC는 제1기준전압을 수신하기 위한 제1노드와 제2기준전압을 수신하기 위한 제2노드 사이에 접속된 저항 열을 구비하며 상기 제2 기준 전압과 제1 기준 전압간을 분할하여 복수의 분배 전압들을 발생하는 전압 분배기; 및 제1 디지털 신호에 응답하여 상기 복수의 분배 전압들 중에서 둘 이상의 전압들을 선택하여, 상기 둘 이상의 선택 전압들로 제공하는 선택회로를 더 구비할 수 있으며, 상기 제1 디지털 신호는 n비트의 디지털 신호의 일부일 수 있다.

상기 기준 전압은 상기 제1 기준 전압, 상기 제2 기준 전압, 및 상기 제1 기준 전압과 상기 제2 기준 전압의 중간 전압의 어느 하나일 수 있으며, 또는 상기 둘 이상의 선택 전압 중에서 어느 하나일 수 있다.

상기 둘 이상의 선택 전압들은 제1 선택 전압 및 상기 제1 선택 전압 보다 낮은 제2 선택 전압을 포함할 수 있다.

상기 스위칭 회로는 상기 연산 증폭기의 상기 제1입력단자와 상기 출력단자 사이에 접속되는 제1 스위치; 상기 기준전압을 상기 제1 커패시터의 제1단자로 선택적으로 전송하기 위한 제2 스위치; 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력단자와 선택적으로 접속하기 위한 제3 스위치; 및 상기 복수의 제2 커패시터들 각각의 제1 단자로 상기 기준 전압, 상기 제1 선택 전압 및 상기 제2 선택 전압을 선택적으로 전송하기 위한 복수의 제2 그룹 스위치들을 구비할 수 있다.

상기 선택회로는 각각이 상기 분배 전압들 중 일부의 분배 전압들을 수신하고, 상기 제1 디지털 신호 중 제1 신호에 응답하여 상기 수신한 분배 전압들 중 어 느 하나를 선택하여 출력하는 적어도 두 개의 디코더를 구비하며, 상기 제1 및 제2 선택 신호는 상기 적어도 두 개의 디코더의 출력 신호에서 선택될 수 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 DAC 방법은 제1 구간 동안 연산 증폭기의 제1 입력단자에 접속된 제1커패시터 및 상기 연산증폭기의 제2 입력단자에 접속된 복수의 제2 커패시터들로 기준 전압을 제공하며, 상기 연산 증폭기의 제1 입력 단자를 상기 연산증폭기의 출력단자와 접속시키는 단계; 및 제2 구간동안 상기 제1 커패시터를 상기 기준전압으로부터 분리하고 상기 복수의 제2 커패시터들 각각으로는 둘 이상의 선택 전압들 중에서 선택된 전압을 전송하며, 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력 단자와 접속시키는 단계를 구비한다.

상기 둘 이상의 선택 전압들은 제1 디지털 신호에 기초하여 결정되고, 상기 제2 구간동안 상기 복수의 제2 커패시터들 각각으로 전송되는 전압은 제2 디지털 신호에 기초하여 결정된다.

상기 제1 디지털 신호는 디지털 신호의 상위 비트(들)로 구성되는 신호이며, 상기 제2 디지털 신호는 디지털 신호의 하위 비트(들)로 구성되는 신호일 수 있다.

상술한 바와 같이, 본 발명에 의하면, 적은 소요 면적(사이즈)를 차지하면서 LCD 패널의 감마 커브(Gamma curve)에 근사한 비선형 출력 특성을 얻을 수 있다.

또한 본 발명이 디스플레이 장치에 적용되는 경우, 채널 드라이버간 옵셋(즉, 채널별 출력 신호의 옵셋)이 줄어들 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 실시예에 따른 디지털-아날로그 변환(DAC) 회로를 나타내는 도면이다. 도 4는 본 발명의 실시 예에 따른 디지털 신호 및 복수의 스위칭 신호들의 타이밍도를 개략적으로 나타낸다.

도 2 및 도 4를 참조하면, 집적회로에 구현될 수 있는 DAC 회로(200)는 증폭기(스위치드 커패시터 증폭기(switched capacitor amplifier)라고도 함, 250)를 구비한다. 증폭기(250)는 제1커패시터(Csa), 제2 커패시터 그룹(270), 연산 증폭기(251, OP AMP), 및 스위칭 회로(280)를 포함한다. DAC 회로(200)는 저항-커패시터 디지털 아날로그 변환기(resistor-capacitor digital-to-analog converter(RC-DAC))라고도 한다.

연산 증폭기(251)는 제1입력단자(예컨대, (-)입력단자), 제2입력단자(예컨대, (+)입력단자), 및 출력신호(DACO)를 출력하기 위한 출력 단자를 포함한다.

제1 커패시터(Csa)는 제1 단자 및 연산 증폭기(251)의 제1입력단자(예컨대, (-)입력단자)에 접속되는 제2 단자를 가진다. 제2 커패시터 그룹(270)은 복수(예컨 대, 4개)의 제2 커패시터들(Cs1, Cs2, Cs3 및 Cs4)을 포함한다. 복수의 제2 커패시터들(Cs1, Cs2, Cs3 및 Cs4) 각각은 연산 증폭기(251)의 제2입력단자(예컨대, (+)입력단자)에 접속될 수 있다. 예컨대, 제2 커패시터들(Cs1, Cs2, Cs3 및 Cs4) 각각은 제1 및 제2 단자를 가지며 각 제2 단자는 연산 증폭기(251)의 제2 입력단자에 접속된다. 바람직한 실시예에서, 제1 커패시터(Csa)는 제2 커패시터들(Cs1, Cs2, Cs3 및 Cs4)의 커패시턴스의 합과 같다.

스위칭 회로(280)는 각각이 제1 그룹 스위칭 신호들(S11, S12, S13) 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 제1 그룹 스위치들과, 각각이 제2 그룹 스위칭 신호들(S21, S22, S23, S24) 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 제2 그룹 스위치들을 구비한다. 스위칭 회로(280)는 또한, 연산 증폭기(251)의 제2입력단자(예컨대, (+)입력단자)를 초기화하기 위한 초기화 스위치(스위칭 신호(S10)에 응답하여 동작하는 스위치)를 더 구비할 수 있다.

스위칭 회로(280)를 구성하는 제1 및 제2 그룹 스위치들 각각은 트랜지스터로 구현될 수 있다.

구체적으로는, 제1 스위치(스위칭 신호(S11)에 응답하여 동작하는 스위치)는 연산 증폭기(251)의 제1 입력 단자(예컨대, (-)입력단자)와 출력단자 사이에 접속된다.

제2 스위치(스위칭 신호(S12)에 응답하여 동작하는 스위치)는 기준 전압(VREF, 예컨대, 제1 기준 전압(VMIN))을 제1 커패시터(Csa)의 제1 단자로 선택적으로 전송하는 스위치로서, 제1 커패시터(Csa)의 제1 단자와 기준 전압(VREF, 예컨 대, 제1 기준전압(VMIN))을 수신하는 노드 사이에 접속된다.

제3 스위치는 스위칭 신호(S13)에 응답하여 제1 커패시터(Csa)의 제1 단자를 연산 증폭기(251)의 출력단자와 선택적으로 접속하기 위한 스위치이다.

복수의 제2 그룹 스위치들 각각은 복수의 제2 커패시터들(Cs1, Cs2, Cs3, Cs4) 각각의 제1 단자로 기준 전압(VREF, 예컨대, 제1 기준 전압(VMIN)), 제1 선택 전압(V1) 및 제2 선택 전압(V2) 중 하나를 선택적으로 전송하기 위한 스위치이다.

구체적으로, 제4 스위치는 스위칭 신호(S21)에 응답하여, 제1 구간 동안에는 복수의 제2 커패시터들(Cs1, Cs2, Cs3, Cs4) 중 대응하는 커패시터(Cs1)로 기준 전압(VREF)을 전송하고, 제2 구간동안에는 대응하는 커패시터(Cs1)로 제1 선택 전압(V1) 또는 제2 선택 전압(V2)을 전송한다.

제4 스위치와 마찬가지로, 제5, 제6 및 제7 스위치 각각은 대응하는 스위칭 신호(S22, S23, S24)에 응답하여, 제1 구간 동안에는 복수의 제2 커패시터들(Cs1, Cs2, Cs3, Cs4) 중 대응하는 커패시터(Cs2, Cs3, Cs4)로 기준 전압(VREF)을 전송하고, 제2 구간동안에는 대응하는 커패시터(Cs2, Cs3, Cs4)로 제1 선택 전압(V1) 또는 제2 선택 전압(V2)을 전송한다.

기준 전압(VREF)은 제1 기준전압(VMIN)일 수 있으나, 이에 한정되지 않는다. 예컨대, 기준 전압(VREF)은 제2 기준 전압(VMAX)일 수도 있고, 제1 기준 전압(VMIN)과 제2 기준 전압(VMAX)의 중간 전압일 수도 있으며, 또 다른 값으로 설정될 수도 있다.

본 발명의 실시예에 따른 DAC 회로가 디스플레이 장치에 사용되는 경우, 기 준 전압(VREF)은 각 채널(데이터 라인)별로 달라질 수도 있다.

초기화 스위치는 스위칭 신호(S10)에 응답하여, 제1 구간 동안 또는/및 제1 구간 이전의 초기화 동작시 연산 증폭기(251)의 제2입력단자(예컨대, (+) 단자)로 기준 전압(VREF)을 전송하기 위한 스위치이다.

기생 커패시터(Cp)는 연산 증폭기(251)의 제1입력단자(예컨대, (-)입력단자)와 접지 사이에 기생하는 커패시터를 나타내는 것이지만, 연산 증폭기(251)의 입력 단자들간의 기생 커패시턴스의 대칭을 위하여, 연산 증폭기(251)의 제1입력단자(-) 및/또는 제2 입력단자(+)에 추가적으로 커패시터가 접속될 수도 있다.

디지털-아날로그 변환기(200)는 복수의 스위칭 신호들(S10, S11, S12, S13, S21, S22, S23, S24)을 발생하기 위한 컨트롤러(260)를 더 포함할 수 있다.

복수의 스위칭 신호들(S10, S11, S12, S13, S21, S22, S23, S24)의 타이밍에 대해서는 도 4를 참조하여 후술한다.

DAC 회로(200)는 신호 변환 블락(210)을 더 포함할 수 있다. 상기 신호 변환 블락(210)은 전압 분배기(220)와 선택 회로(230)를 구비한다.

전압 분배기(220)는 직렬로 접속된 다수의 저항들(1^st R ~ 2^mth R)을 포함하는 저항열로 구성될 수 있다. 구체적으로는, 전압 분배기(220)는 복수(예컨대, K=2^m 또는 K=2^m+1) 레벨의 분배 전압들(VD1~VDK)을 발생하기 위하여 제1기준전압(VMIN)을 수신하기 위한 제1노드와 제2기준전압(VMAX, 예컨대 VMAX > VMIN)을 수신하기 위한 제2노드 사이에 접속되는 저항열로 구현될 수 있다. 전압 분배기(220)를 구성하는 다수의 저항들(1^st R ~ 2^mth R) 각각의 저항값은 원하는 감마 곡선에 의해 결정될 수 있다. 여기서, m은 디지털 신호의 비트수(n)보다 작은 정수이다.

선택회로(230)는 제1 디지털 신호(DAT1)에 응답하여 복수의 분배 전압들(VD1~VDK) 중에서 둘 이상의 전압들을 선택하여, 둘 이상의 선택 전압들(V1, V2)로 제공한다. 본 실시예에서는, 선택 전압들(V1, V2)은 2 레벨의 전압들로서, 설명의 편의상 상술한 바와 같이, 제1 선택 전압(V1) 및 제2 선택 전압(V2<V1)이라 한다.

제1 디지털 신호(DAT1)는 복수의 비트로 구성되는 디지털 신호(DATA)의 복수의 상위 비트들(예컨대, 상위 m(<n) 비트들)로 구성되는 신호이다. 디지털 신호(DATA)는 n(n은 자연수, 예컨대 n은 10, 12, 혹은 12 이상)비트 병렬 영상 신호일 수 있으며, m 비트의 제1 디지털 신호(DAT1)와 (n-m) 비트의 제2 디지털 신호(DAT2)로 구성될 수 있다.

컨트롤러(260)는 디지털 신호(DATA)의 하위 비트들로 이루어지는 (n-m) 비트의 제2 디지털 신호(DAT2)에 기초하여 제2 그룹 스위칭 신호(S21, S22, S23, S24)를 발생할 수 있다. 이에 대해서는 후술한다.

도 3a 및 도 3b는 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 제1 구간 동안의 구성 및 제2 구간 동안의 구성을 각각 나타내는 도면이다. 도 2 내지 도 4를 참조하여, 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 제1 구간 및 제2 구간 동안의 동작을 설명하면 아래와 같다.

제1 구간(Phase1) 동안에, 스위칭 회로(280)는, 제1커패시터(Csa)의 제1단자 및 복수의 제2 커패시터들(Cs1, Cs2, Cs3, Cs4)의 각 제1 단자로 기준전압(VREF)을 전송하고 연산 증폭기(251)의 제2 입력 단자(예컨대, (+)입력단자)로 기준전압(VREF)을 전송하며 연산 증폭기(251)의 제1 입력 단자(예컨대, (-)입력단자)를 연산증폭기(251)의 출력단자와 접속시킨다.

이를 위하여, 제1 구간동안에는, 스위칭 신호들(S10, S11, S12)이 활성화(예컨대 "하이레벨")되고, 이에 응답하는 초기화 스위치, 제1 및 제2 스위치들은 닫혀지고(close), 스위칭 신호(S13)는 비활성화(예컨대 "로우레벨")되어 제3 스위치는 오픈(open)된다. 또한, 제2 그룹 스위칭 신호들(S21, S22, S23, S24)은 각각 제1 상태(예컨대, "1")가 되어 이에 응답하는 제2 그룹 스위치들은 각각 기준전압(VREF)을 대응하는 제2 커패시터(Cs1, Cs2, Cs3, Cs4)로 전송한다.

따라서, 제1 구간(Phase1) 동안에는, 연산증폭기(251)의 제2 입력단자(+)의 전압은 기준 전압(VREF)과 동일해지고, 연산 증폭기(251)의 제1 입력단자(-)와 제2 입력단자(+) 간의 오프셋 전압(Voff)을 무시한다면(혹은 '0'이라고 가정한다면) 연산증폭기(251)의 제2 입력단자(+)의 전압 및 출력 신호(DACO) 역시 기준 전압(VREF)이 된다.

반면 제2 구간(Phase 2) 동안에는, 스위칭 회로(280)는 제1 커패시터(Cs1)의 제1 단자를 기준전압(VREF)으로부터 분리하고 복수의 제2 커패시터들(Cs1, Cs2, Cs3, CS4)의 각 제1 단자로는 제1 및 제2 선택 전압들(V1, V2) 중에서 선택된 전압을 전송하며, 제1 커패시터(Cs1)의 제1 단자를 연산 증폭기(251)의 출력 단자와 접 속시킨다.

이를 위하여, 스위칭 신호들(S10, S11, S12)은 비활성화(예컨대, "로우레벨")되고, 이에 응답하는 초기화 스위치, 제1 및 제2 스위치들은 오픈되고(close), 스위칭 신호(S13)는 활성화(예컨대, "하이레벨") 되어 제3 스위치는 닫힌다(close). 또한, 제2 그룹 스위칭 신호들(S21, S22, S23, S24)은 각각 제2 상태 혹은 제3 상태(예컨대, "2" 또는 "3")가 됨으로써, 이에 응답하는 제2 그룹 스위치들은 각각 제1 선택 전압(V1) 또는 제2 선택 전압(V2)을 대응하는 제2 커패시터(Cs1, Cs2, Cs3, Cs4)로 전송한다. 제2 그룹 스위치들 각각은 대응하는 제2 그룹 스위칭 신호가 제2 상태(예컨대, "2")일 때는 제1 선택 전압(V1)을 선택하여 전송하고, 제2 그룹 스위칭 신호가 제3 상태(예컨대, "3")일 때는 제2 선택 전압(V2)을 선택하여 전송할 수 있다.

도 4에서는 제1 및 제2 구간만이 도시되어 있으나, 다른 동작 구간(예컨대, 전 초기화(pre-initialization) 구간)이 더 있을 수 있다. 예컨대, 전 초기화 구간은 제1 구간 이전의 동작 구간으로서, 초기화 스위치('S10'에 응답하는 스위치) 및 제1 스위치('S11'에 응답하는 스위치)가 닫혀져(close) 초기화가 이루어질 수 있다. 또한, 각 스위칭 신호(S10~S13, S21~S24)는 스위칭 노이즈의 경감 등을 위하여 동기화되지 않을 수도 있다.

설명의 편의상 본 실시예에서 4개로 구성된 제2 커패시터들을 각각 제1, 제2, 제3 및 제4 인터폴레이션 커패시터(Cs1, Cs2, Cs3, Cs4)라 칭하고, 제2 구간동안 제1, 제2, 제3 및 제4 인터폴레이션 커패시터(Cs1, Cs2, Cs3, Cs4)에 각각 인가 되는 전압을 제1, 제2, 제3 및 제4 입력 전압(VI1, VI2, VI3, VI4)이라 한다.

제1, 제2, 제3 및 제4 입력 전압(VI1, VI2, VI3, VI4)은 각각 제2 그룹 스위칭 신호들(S21, S22, S23, S24)에 따라 제1 선택 전압(V1)과 제2 선택 전압(V2)중 어느 하나로 결정된다.

따라서, 제2 구간(Phase2) 동안에는, 다음과 같은 수학식이 성립한다.

0= Cs1(Vx-VI1)+ Cs2(Vx-VI2)+ Cs3(Vx-VI3)+ Cs4(Vx-VI4)

여기서, Vx는 연산증폭기(251)의 제2 입력단자(+)의 전압이다. 연산 증폭기(251)의 제1 입력단자(-)의 커패시턴스와 제2 입력단자(+)의 커패시턴스가 거의 동일하다면, 연산증폭기(251)의 제2 입력단자(+)의 전압, Vx는 연산증폭기(251)의 제2 입력단자(+)의 전압 및 제2 구간동안의 연산증폭기(251)의 출력 신호(DACO)가 된다.

상기 수학식1에 기초하여 Vx는 다음의 수학식 2와 같다.

제1 내지 제4 인터폴레이션 커패시터(Cs1, Cs2, Cs3, Cs4)의 커패시턴스가 모두 같은 경우, 제1 내지 제4 입력 전압(VI1~VI4)에 따른 연산증폭기(251)의 출력 신호(DACO)는 아래의 표 1과 같다.

Case	입력전압(VI1, VI2, VI3, VI4)	출력 신호(DACO)
1	V1, V1, V1, V1	V1
2	V1, V1, V1, V2	(3V1+V2)/4
3	V1, V1, V2, V2	(2V1+2V2)/4
4	V1, V2, V2, V2	(V1+3V2)/4
5	V2, V2, V2, V2	V2

상기 수학식 및 표에서 알 수 있듯이 연산증폭기(251)의 출력 신호(DACO)는 제1 선택 전압(V1)과 제2 선택 전압(V2) 사이를 인터폴레이션한 값이 된다.

이와 같이, 연산증폭기(251)의 출력 신호(DACO)는 기준전압(예컨대, 제1 기준전압(VMIN))과는 무관하며, 선택전압(V1, V2)에 의해 결정된다. 따라서, 기준전압(예컨대, 제1 기준전압(VMIN))의 변동(예컨대, 채널간 옵셋)은 연산증폭기(251)의 출력 신호(DACO)에 영향을 주지 않는다.

또한, 선택전압(V1, V2)의 인터폴레이션 값이 반전없이 그대로 연산증폭기(251)의 출력 신호(DACO)에 반영되므로, 선택회로(230)의 구현이 용이하다.

도 5는 도 2에 도시된 신호 변환 회로의 일 예를 나타내는 구성 블록도이다.

도 5에 도시된 신호 변환 블록(210)은 디지털 신호의 비트수(n)이 10인 경우의 신호 변환 블록의 일 예이다.

도 5를 참조하면, 전압 분배기(220)는 직렬로 연결된 2^m (여기서, m은 6임. 2^m=64)개의 저항들(1st R ~ 64^th R)을 포함하는 저항열을 구비하여 65 레벨의 분배 전압들(VD1~VD65)을 발생한다.

선택회로(230)는 제1 내지 제3 디코더(231~233) 및 선택기(234)를 구비한다.

제1 디코더(231)는 분배 전압들(VD1~VD65) 중 제1 그룹 분배 전압들(VD1, VD3, VD5, ..., VD61, VD63)을 수신하고, 제1 디지털 신호(DAT1) 중 제1 신호(B[9:5])에 응답하여 수신한 제1 그룹 분배 전압들 중 어느 하나를 선택하여 제1 디코더 출력 신호(OUT1)로서 출력한다. 본 실시예에서 디지털 신호(DATA)는 10비트 신호로서, B[9:0]으로 표현된다.

제2 디코더(232)는 분배 전압들(VD1~VD65) 중 제2 그룹 분배 전압들(VD2, VD4, VD6, ..., VD62, VD64)을 수신하고, 제1 신호(B[9:5])에 응답하여 수신한 제2 그룹 분배 전압들 중 어느 하나를 선택하여 제2 디코더 출력 신호(OUT2)로서 출력한다.

제3 디코더(233)는 분배 전압들(VD1~VD65) 중 제3 그룹 분배 전압들(VD3, VD5, ..., VD63, VD65)을 수신하고, 제1 신호(B[9:5])에 응답하여 수신한 제3 그룹 분배 전압들 중 어느 하나를 선택하여 제3 디코더 출력 신호(OUT3)를 출력한다.

선택기(234)는 상기 제1 디지털 신호(DAT1) 중 제2 신호(B[4])에 응답하여 제1, 2 및 제3 디코더 출력 신호들(OUT1, OUT2, OUT3) 중 두 개를 선택하여 상기 제1 및 제2 선택 전압(V1, V2)으로서 출력한다.

제2 신호(B[4])는 상기 제1 디지털 신호(DAT1) 중 최상위 비트 신호(B[4])이고, 제1 신호(B[9:5])는 상기 제1 디지털 신호(DAT1) 중 제2 신호 (B[4])를 제외한 나머지 신호(B[9:5])이다.

도 6은 도 2에 도시된 증폭기의 일 예를 나타내는 구성 블록도이다.

도 6을 참조하면, 증폭기(250')는 5개의 제2 그룹 커패시터들(Cs1~Cs5)을 포함하여 구현된 경우로서, 도 2에 도시된 증폭기(250)와 거의 동일하므로, 중복되는 설명은 생략한다.

설명의 편의상 본 실시예에서 5개로 구성된 제2 그룹 커패시터를 제1, 제2, 제3, 제4 및 제5 인터폴레이션 커패시터(Cs1, Cs2, Cs3, Cs4, Cs5)라 칭하면, 도 6에 도시된 증폭기(250')는 도 2에 도시된 증폭기(250)에 제5 인터폴레이션 커패시터(Cs5)와 이 커패시터(Cs5)로 기준 전압(VREF) 또는 제2 선택 전압(V2)을 선택적으로 전송하기 위한 제8 스위치('S25'에 응답하여 동작하는 스위치)가 추가된 경우이다.

이 경우, 제2 그룹 스위칭 신호들(S21, S22, S23, S24)은 제2 디지털 신호(예컨대, 디지털 신호(DATA)의 하위 4비트(B[3:0]))에 기초하여 발생될 수 있다. 예컨대, 제2 그룹 스위칭 신호(S24)는 디지털 신호(DATA)의 최하위 비트(B[0])에 기초하여 발생될 수 있으며, 이에 따라, 최하위 비트(B[0])가 제1 레벨(예컨대, "하이레벨")인 경우 제1 선택 전압(V1)이, 제2 레벨(예컨대, "로우레벨")인 경우 제2 선택 전압(V2)이 제4 인터폴레이션 커패시터(Cs4)로 전송될 수 있다.

마찬가지로, 제2 그룹 스위칭 신호(S23)는 디지털 신호(DATA)의 최하위 비트를 기준으로 두 번째 비트(B[1])에 기초하여 발생될 수 있으며, 이에 따라, 제1 선택 전압(V1)또는 제2 선택 전압(V2)이 선택적으로 제3 인터폴레이션 커패시터(Cs3)로 전송될 수 있다.

마찬가지로, 제2 그룹 스위칭 신호(S22, S21)는 디지털 신호(DATA)의 최하위 비트를 기준으로 각각 세 번째 및 네번째 비트(B[2], B[3])에 기초하여 발생될 수 있으며, 이에 따라, 제1 선택 전압(V1)또는 제2 선택 전압(V2)이 선택적으로 제2 및 제1 인터폴레이션 커패시터(Cs2, Cs1)로 전송될 수 있다.

제8 스위치(S25에 응답하여 동작하는 스위치)는 제1 구간에서는 기준 전압(VREF)을 제2 구간에서는 제2 선택 전압(V2)을 제5 인터폴레이션 커패시터(Cs5)로 전송한다.

제1 인터폴레이션 커패시터(Cs1) 내지 제5 인터폴레이션 커패시터(Cs5)는 각각 제1 커패시터(Csa)의 커패시턴스(C)의 8/16, 4/16, 2/16, 1/16 및 1/16에 해당하는 커패시턴스를 가진다고 가정한다.

이 경우, 출력 신호(DACO)는 제1 선택 전압(V1)과 제2 선택 전압(V2) 사이를 16등분한 값 중의 하나가 될 수 있다. 출력 신호(DACO)는 다음의 수학식 3과 같이 얻어질 수 있다.

여기서, dV=V1-V2이고, B[k]는 제2 디지털 신호(DAT2)의 각 비트를 의미하며, N은 제2 디지털 신호의 비트수, 즉, n-m(여기서는, 4)이다.

따라서, B[4]가 "1"이고, B[3] 내지 B[1]이 모두 "0"인 경우, 출력 신호(DACO)는 Vx= V1 + 1/2 Vd가 된다. 즉, 출력 신호(DCAO)는 제1 선택 전압(V1)과 제2 선택 전압(V2) 사이의 1/2에 해당하는 전압이 된다.

도 5 및 도 6에 도시된 본 발명의 실시예에 따르면, n(예컨대, 10)비트의 디 지털 신호를 아날로그 신호로 변환하는 데 있어서, 2ⁿ개의 저항들로 구성되는 저항열이 아닌 2^m개(m<n, 예컨대, m은 6)의 저항들로 구성되는 저항열을 이용하여 다수의 분배 전압들을 생성하고, 상기 다수의 분배 전압들 중 선택된 전압들 간을 2^n-m레벨로 분할, 즉 인터폴레이션함으로써, 결국, n비트의 디지털 신호를 2ⁿ 레벨의 아날로그 전압들 중 하나로 변환할 수 있다. 따라서, 본 발명의 실시예에 따른 DAC 회로는 종래의 n비트 디지털 신호에 대하여 2ⁿ개의 저항들을 이용하는 DAC에 비하여 훨씬 적은 저항들을 사용하고 또한 적은 수의 커패시터들 및 스위치 소자들로 복잡하지 않게 구현될 수 있으므로 적은 소요 면적(사이즈)를 차지한다.

본 발명의 실시예에 따르면, 전압 분배기(220)를 구성하는 다수의 저항들(1^st R ~ 2^mth R) 각각의 저항값은 원하는 감마 곡선에 의해 결정될 수 있다. 그리고, 또한, 분배 전압들로부터 선택된 두 선택 전압들 간의 인터폴레이션은 제2 커패시터들의 수 및 각각의 용량(커패시턴스)의 설정에 따라 선형적으로 이루어질 수도 있고, 비선형적으로 이루어질 수도 있다. 따라서, 다수의 저항들(1^st R ~ 2^mth R) 각각의 저항값, 제2 커패시터들의 수 및 각각의 용량(커패시턴스)이 설정을 통하여, LCD 패널의 감마 커브(Gamma curve)에 근사한 비선형 출력 특성을 얻을 수 있다.

도 7은 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로를 나타내 는 도면이다.

도 7에 도시된 디지털-아날로그 변환 회로(200')는 도 2에 도시된 디지털-아날로그 변환 회로(200)와 비교하여, 버퍼부(240)를 더 구비한다. 버퍼부(240)를 제외한 다른 구성 요소들의 기능과 동작은 도 2를 참조하여 상술한 바와 같으므로, 이에 대한 설명은 생략한다.

버퍼부(240)는 선택 전압들(V1, V2) 중에서 어느 하나를 수신하고, 이를 버퍼링하여 기준 전압(VREF)으로 출력한다. 도 2에 도시된 실시예에서는 기준 전압(VREF)은 출력 신호(DACO)의 전압과 무관하게 미리 정해진 일정한 값(예컨대, 제1 기준 전압(VMIN))로 설정된다.

그러나, 도 7에 도시된 실시예에서는 기준 전압(VREF)은 이전 출력 신호(DACO)에 의해 가변된다. 좀 더 구체적으로는, 기준 전압(VREF)은 이전 출력 신호(DACO)를 만들어내는 선택 전압들(V1, V2) 중의 어느 하나로 설정된다.

도 7에 도시된 실시예에서는 버퍼부(240)는 제2 선택 전압(V2)을 버퍼링하여 기준 전압(VREF)으로 출력하나, 다른 실시예에서는, 버퍼부(240)는 제1 선택 전압(V1)을 버퍼링하여 기준 전압(VREF)으로 출력할 수 있다.

버퍼부(240)는 그 출력 단자가 (-) 입력 단자와 연결되며 유닛 게인(게인=1)을 가지는 아날로그 증폭기로 구현될 수 있다.

도 8은 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로(200, 200')의 증폭기(250)의 동작 타이밍도이다.

도 8에 도시된 바와 같이, 증폭기(250)의 라인당 동작 시간(1 line time)은 상술한 제1 구간(Phase1)과 제2 구간(Phase2)을 포함한다. 제1 구간은 커패시터들(Csa, Cs1, Cs2, CS3, Cs4)을 기준 전압(VREF)으로 초기화함으로써 출력 신호(DACO)를 기준 전압(VREF)으로 설정하는 구간이고, 제2 구간은 출력 신호(DACO)를 디지털 코드(DAT)에 상응하는 계조 전압으로 구동하는 구간이다.

증폭기(250)가 출력 신호들을 라인 바이 라인으로 연속하여 출력하기 위해서, 이전 디지털 코드에 상응하는 출력 신호(이하, DACO(T-1)라 함)를 내보낸 후에 다음 디지털 코드에 상응하는 출력 신호(이하, DACO(T)라 함)를 내보내기 전에 커패시터들(Csa, Cs1, Cs2, CS3, Cs4)을 기준 전압(VREF)으로 초기화해야 한다.

도 8에 도시된 바와 같이, 한 라인 시간(1 line time)동안 출력 신호(DACO)를 충분히 구동하기 위해서는, 증폭기(250)의 출력을 이전 출력 신호(DACO(T-1))로부터 기준 전압(VREF)으로 만드는 초기화 동작 시간을 최대한 짧게 하는 것이 바람직하다.

도 9는 도 2에 도시된 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로(200)의 증폭기(250)의 초기화 동작을 설명하기 위한 타이밍도이다.

증폭기(250)의 이전 출력 신호(DACO(T-1))의 전압과 기준 전압(VREF)의 차가 가장 많이 나는 경우가 초기화 동작에서의 워스트 케이스이다.

본 실시예에서는, 증폭기(250)가 제1 하이 계조 전압(VH(0)) 내지 제 (N-1) 하이 계조 전압(VH(N-1), N은 2ⁿ임) 범위를 가지는 하이 계조 전압들(High gamma)을 출력하기 위한 증폭기인 경우에는 기준 전압(VREF)은 제1 하이 계조 전압(VH(0)) 및 제 (N-1) 하이 계조 전압(VH(N-1))의 중간 전압(VREFp)으로, 증폭기(250)가 제1 로우 계조 전압(VL(0)) 내지 제 (N-1) 로우 계조 전압(VL(N-1)) 범위를 가지는 로우 계조 전압들(Low gamma)을 출력하기 위한 증폭기인 경우에는 기준 전압(VREF)은 제1 로우 계조 전압(VL(0)) 및 제 (N-1) 로우 계조 전압(VL(N-1))의 중간 전압(VREFn)으로 설정되는 것으로 가정한다. 증폭기(250)가 하이 계조 전압들(High gamma)을 출력하기 위한 증폭기인 경우에, 제1 하이 계조 전압(VH(0)) 및 제 (N-1) 하이 계조 전압(VH(N-1))은 각각 상술한 제1 기준 전압(VMIN) 및 제2 기준 전압(VMAX)에 해당될 수 있고, 증폭기(250)가 로우 계조 전압들(Low gamma)을 출력하기 위한 증폭기인 경우에, 제1 로우 계조 전압(VL(0)) 및 제 (N-1) 로우 계조 전압(VL(N-1))은 각각 상술한 제1 기준 전압(VMIN) 및 제2 기준 전압(VMAX)에 해당될 수 있다.

이러한 워스트 케이스에서는, 기준전압(VREF)을 감마 커브의 가운데(VREFp, VREFn)로 설정하여도, 초기화를 위해서는 출력 신호의 전압을 감마 커브의 1/2에 상응하는 전압만큼 변화시켜야 한다. 즉, 이전 출력 신호(DACO(T-1))가 제1 하이 계조 전압(VH(0)) 혹은 제 (N-1) 하이 계조 전압(VH(N-1))인 경우 기준전압(VREFp)으로 초기화하기 위해서는, 제 (N-1) 하이 계조 전압(VH(N-1))과 제1 하이 계조 전압(VH(0)) 간의 차의 1/2에 상응하는 전압만큼 출력 신호를 변경하여야 하며, 이전 출력 신호(DACO(T-1))가 제1 로우 계조 전압(VL(0)) 혹은 제 (N-1) 로우 계조 전압(VL(N-1))인 경우 기준전압(VREFn)으로 초기화하기 위해서도, 역시 제 (N-1) 로우 계조 전압(VL(N-1))과 제1 로우 계조 전압(VL(0)) 간의 차의 1/2에 상응하는 전 압만큼 출력 신호를 변경하여야 한다.

따라서, 증폭기(250)가 감마 전압 범위의 1/2 전압의 슬루(slew)와 세틀링(settling)을 하므로 초기화 동작 시간이 길어질 수 있다.

이에 반해, 도 7에 도시된 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로(200')의 증폭기(250)의 초기화 동작을 설명하면, 증폭기(250)는 이전 출력 신호(DACO(T-1))의 전압을 이용하여 다음 출력 신호(DACO(T))를 위한 초기화 전압을 설정한다.

즉, 이전 출력 신호(DACO(T-1))를 산출하기 위해 사용된 선택 전압들(V1, V2) 중 어느 하나를 다음 출력 신호(DACO(T))를 위한 초기화 전압, 즉 기준 전압(VREF)으로 설정한다. 따라서, 디지털-아날로그 변환 회로(200')의 증폭기(250)는 슬루(slew)를 하지 않고, 세틀링(settling)만 함으로써, 디지털-아날로그 변환 회로(200)의 증폭기(250)에 비하여 초기화 동작 시간과 전력 소모를 줄일 수 있다.

도 10은 도 2에 도시된 디지털-아날로그 변환회로를 포함하는 소스 드라이버를 포함하는 디스플레이 장치의 구성 블락도이다.

도 10을 참조하면, TFT-CLD, PDP, 또는 OLED와 같은 평판 디스플레이 장치(500)는 디스플레이 패널(510), 제어회로(520), 게이트 드라이버(530), 및 소스 드라이버(540)를 포함한다.

상기 디스플레이 패널(510)은 복수의 데이터 라인들(S1~Ss, s는 자연수), 복수의 게이트 라인들(G1~Gg, g는 자연수, g=s 또는 g≠s), 및 단위 화소(cell1)를 포함하는 다수의 화소들을 포함한다.

상기 다수의 화소들 각각은 상기 복수의 데이터 라인들(S1~Ss) 중에서 대응되는 데이터 라인과 상기 복수의 게이트 라인들(G1~Gg) 중에서 대응되는 게이트 라인 사이에 접속된다.

상기 제어회로(520)는 제1제어신호(CON1)와 제2제어신호(CON2)를 포함하는 다수의 제어신호들을 발생한다. 예컨대, 상기 제어회로(520)는 수평동기 신호와 수직 동기 신호에 기초하여 상기 제1제어신호(CON1), 상기 제2제어신호(CON2), 및 데이터(DATA)를 발생할 수 있다.

상기 게이트 드라이버(530)는 상기 제1제어신호(CON1)에 응답하여, 게이트 라인들(G1 내지 Gg)을 순차적으로 구동한다. 예컨대, 상기 제1제어신호(CON1)는 게이트 라인의 주사를 시작하도록 지시하는 지시신호일 수 있다.

상기 소스 드라이버(540)는 본 발명의 실시 예에 따른 복수의 디지털-아날로그 변환기들(200)을 포함한다. 물론, 상기 소스 드라이버(540)는 본 발명의 다른 실시 예에 따른 복수의 디지털-아날로그 변환기들(200')을 포함할 수 있다. 상기 복수의 디지털-아날로그 변환기들(200) 각각은 상기 복수의 데이터 라인들(S1~Ss) 중에서 대응되는 데이터 라인에 접속된다. 예컨대, 디지털-아날로그 변환기(200)의 출력신호(DACO)는 데이터 라인(S1)으로 공급될 수도 있다. 상기 디지털-아날로그 변환기(200)를 포함하며 하나의 데이터 라인을 구동하기 위한 드라이버를 채널 드라이버라고 하며, 상기 하나의 데이터 라인을 채널이라고도 한다.

본 발명의 실시예에 따르면, 채널 드라이버별 DAC 회로에 사용되는 기준전압(예컨대, 제1 기준전압(VMIN))에 차이가 있더라도, DAC 회로의 출력 신호(DACO) 에는 영향이 없으므로, 채널 드라이버간 옵셋(즉, 채널별 출력 신호의 옵셋)이 줄어들 수 있다.

상기 소스 드라이버(540)는 상기 제어회로(520)로부터 출력된 제2제어신호(CON2) 및 디지털 영상 데이터(DATA)에 응답하여 상기 소스 라인들(S1 내지 Ss)을 구동한다.

또한, 본 발명의 실시 예에 따른 소스 드라이버 모듈(미도시)은 도 10에 도시된 소스 드라이버(540)와 동일한 구조를 갖는 다수의 소스 드라이버들을 포함할 수 있다.

본 발명의 실시예에 따른 디지털-아날로그 변환방법은 상술한 본 발명의 실시예에 따른 디지털-아날로그 변환회로에 의해 실행될 수 있다. 본 발명의 실시예에 따른 디지털-아날로그 변환방법은 제1 구간 동안 연산 증폭기의 제1 입력단자에 접속된 제1커패시터 및 연산증폭기의 제2 입력단자에 접속된 복수의 제2 커패시터들로 기준 전압을 제공하며, 연산 증폭기의 제1 입력 단자를 연산증폭기의 출력단자와 접속시키는 단계와 제2 구간동안 상기 제1 커패시터를 기준전압으로부터 분리하고 복수의 제2 커패시터들 각각으로는 둘 이상의 선택 전압들 중에서 선택된 전압을 전송하며, 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력 단자와 접속시키는 단계를 구비한다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 디지털-아날로그 변환 회로를 나타내는 도면이다.

도 2는 본 발명의 실시 예에 따른 디지털-아날로그변환 회로를 나타내는 도면이다.

도 3a는 본 발명의 실시 예에 따른 디지털-아날로그 변환기 회로의 제1 구간 동안의 구성을 나타내는 도면이다.

도 3b는 본 발명의 실시 예에 따른 디지털-아날로그 변환기 회로의 제2 구간 동안의 구성을 나타내는 도면이다.

도 4는 본 발명의 실시 예에 따른 디지털 신호 및 복수의 스위칭 신호들의 타이밍 도를 개략적으로 나타낸다.

도 7은 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로를 나타내는 도면이다.

도 8은 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 증폭기의 동작 타이밍도이다.

도 9는 도 2에 도시된 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 증폭기의 초기화 동작을 설명하기 위한 타이밍도이다.

도 10은 도 2에 도시된 디지털-아날로그 변환회로를 포함하는 소스드라이버를 포함하는 디스플레이 장치의 구성 블락도이다.

Claims

제1입력단자, 제2입력단자, 및 출력단자를 포함하는 연산 증폭기;

제1 및 제2 단자를 가지며 상기 제2 단자는 상기 연산 증폭기의 제1 입력단자에 접속되는 제1커패시터;

각각이 제1 및 제2 단자를 가지며 각 제2 단자는 상기 연산 증폭기의 제2 입력단자에 접속되는 복수의 제2 커패시터들; 및

각각이 복수의 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 복수의 스위치들을 포함하는 스위칭 회로를 포함하며,

상기 스위칭 회로는,

제1 구간 동안 상기 제1커패시터의 제1단자 및 상기 복수의 제2 커패시터들의 각각의 제1 단자로 기준 전압을 전송하고 상기 연산 증폭기의 제1 입력 단자를 상기 연산증폭기의 상기 출력단자와 접속시키고,

제2 구간동안 상기 제1 커패시터의 제1 단자를 상기 기준전압으로부터 분리하고 상기 복수의 제2 커패시터들의 각 제1 단자로는 둘 이상의 선택 전압들 중에서 선택된 전압을 전송하며, 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력 단자와 접속시키는 집적회로.
제 1 항에 있어서, 상기 집적회로는,

제1기준전압을 수신하기 위한 제1노드와 제2기준전압을 수신하기 위한 제2노 드 사이에 접속된 저항 열을 구비하며 상기 제2 기준 전압과 제1 기준 전압간을 분할하여 복수의 분배 전압들을 발생하는 전압 분배기; 및

제1 디지털 신호에 응답하여 상기 복수의 분배 전압들 중에서 둘 이상의 전압들을 선택하여, 상기 둘 이상의 선택 전압들로 제공하는 선택회로를 구비하며,

상기 제1입력단자는 반전(-) 입력단자이고, 상기 제2입력단자는 비반전(+) 입력 단자이며,

상기 제1 디지털 신호는 n비트의 디지털 신호의 일부인 집적회로.
제 2 항에 있어서,

상기 둘 이상의 선택 전압들은, 제1 선택 전압 및 상기 제1 선택 전압 보다 낮은 제2 선택 전압을 포함하며,

상기 스위칭 회로는

상기 연산 증폭기의 상기 제1입력단자와 상기 출력단자 사이에 접속되는 제1 스위치;

상기 기준전압을 상기 제1 커패시터의 제1단자로 선택적으로 전송하기 위한 제2 스위치;

상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력단자와 선택적으로 접속하기 위한 제3 스위치; 및

상기 복수의 제2 커패시터들 각각의 제1 단자로 상기 기준 전압, 상기 제1 선택 전압 및 상기 제2 선택 전압을 선택적으로 전송하기 위한 복수의 제2 그룹 스 위치들을 구비하는 집적회로.
제3항에 있어서,

상기 제1 구간 동안 상기 제1 스위치 및 제2 스위치는 닫히고(close), 상기 제3 스위치는 열리며(open), 상기 복수의 제2 그룹 스위치들은 각각 상기 복수의 제2 커패시터들중 대응하는 제2 커패시터로 상기 기준 전압을 전송하고,

상기 제2 구간동안, 제1 스위치 및 제2 스위치는 열리고(open), 상기 제3 스위치는 닫히며(close), 상기 복수의 제2 그룹 스위치들은 각각 제2 디지털 신호에 기초하여 상기 복수의 제2 커패시터들 중 대응하는 제2 커패시터로 상기 제1 선택 전압 또는 상기 제2 선택 전압을 전송하며,

상기 제2 디지털 신호는 상기 디지털 신호 중 상기 제1 디지털 신호를 제외한 나머지 신호인 집적회로.
제 4 항에 있어서, 상기 상기 복수의 제2 그룹 스위치들 각각은

상기 제2 구간동안, 상기 제2 디지털 신호 중 대응하는 비트에 응답하여 상기 제1 선택 전압 또는 상기 제2 선택 전압을 대응하는 제2 커패시터로 전송하며,

상기 제1 디지털 신호는 상기 디지털 신호의 상위 m(<n, 정수) 비트들로 구성되는 신호이며,

상기 제2 디지털 신호는 상기 디지털 신호의 하위 (n-m) 비트들로 구성되는 신호인 집적회로.
제3항에 있어서, 상기 선택회로는

각각이 상기 분배 전압들 중 일부의 분배 전압들을 수신하고, 상기 제1 디지털 신호 중 제1 신호에 응답하여 상기 수신한 분배 전압들 중 어느 하나를 선택하여 출력하는 적어도 두 개의 디코더를 구비하며,

상기 제1 및 제2 선택 신호는 상기 적어도 두 개의 디코더의 출력 신호에서 선택되는 집적회로.
제3항에 있어서, 상기 선택회로는

상기 분배 전압들 중 제1 그룹 분배 전압들을 수신하고, 상기 제1 디지털 신호 중 제1 신호에 응답하여 상기 수신한 제1 그룹 분배 전압들 중 어느 하나를 선택하여 제1 디코더 출력 신호를 출력하는 제1 디코더;

상기 분배 전압들 중 제2 그룹 분배 전압들을 수신하고, 상기 제1 신호에 응답하여 상기 수신한 제2 그룹 분배 전압들 중 어느 하나를 선택하여 제2 디코더 출력 신호를 출력하는 제2 디코더;

상기 분배 전압들 중 제3 그룹 분배 전압들을 수신하고, 상기 제1 신호에 응답하여 상기 수신한 제3 그룹 분배 전압들 중 어느 하나를 선택하여 제3 디코더 출력 신호를 출력하는 제3 디코더; 및

상기 제2 디지털 신호 중 제2 신호에 응답하여 상기 제1, 2 및 제3 디코더 출력 신호들 중 두 개를 선택하여 상기 제1 및 제2 선택 전압으로서 출력하는 선택 기를 구비하며,

상기 제2 신호는 상기 제1 디지털 신호 중 최하위 비트 신호이고,

상기 제1 신호는 상기 제1 디지털 신호 중 상기 제2 신호를 제외한 나머지 신호인 집적회로.
제7항에 있어서,

상기 저항열은

직렬로 연결된 2^m개의 저항들을 포함하고,

상기 분배 전압들은 (2^m +1) 레벨 전압들을 포함하며,

상기 제1 그룹 분배 전압들은 상기 (2^m +1) 레벨 전압들 중 가장 높은 전압을 제외한 매 홀수번째 전압들을 포함하고,

상기 제2 그룹 분배 전압들은 상기 (2^m +1) 레벨 전압들 중 매 짝수번째 전압들을 포함하고,

상기 제3 그룹 분배 전압들은 상기 (2^m +1) 레벨 전압들 중 가장 낮은 전압을 제외한 매 홀수번째 전압들을 포함하며,

상기 선택기는 상기 제2 신호에 응답하여 상기 제1 및 제2 디코더 출력 신호들을 상기 제1 및 제2 선택 전압으로서 출력하거나, 상기 제2 및 제3 디코더 출력 신호들을 상기 제1 및 제2 선택 전압으로서 출력하는 집적회로.
제8항에 있어서,

상기 복수의 제2 커패시터들은

상기 제1 커패시터의 커패시턴스의 8/16에 해당하며, 상기 제2 구간동안 상기 디지털 신호의 최하위 비트(첫번째 비트)를 기준으로 4번째 비트에 기초하여 상기 제1 선택 전압 또는 상기 제2 선택 전압을 선택적으로 수신하는 제1 인터폴레이션 커패시터;

상기 제1 커패시터의 커패시턴스의 4/16에 해당하며, 상기 제2 구간동안 상기 디지털 신호의 최하위 비트를 기준으로 3번째 비트에 기초하여 상기 제1 선택 전압 또는 상기 제2 선택 전압을 선택적으로 수신하는 제2 인터폴레이션 커패시터;

상기 제1 커패시터의 커패시턴스의 2/16에 해당하며, 상기 제2 구간동안 상기 디지털 신호의 최하위 비트를 기준으로 2번째 비트에 기초하여 상기 제1 선택 전압 또는 상기 제2 선택 전압을 선택적으로 수신하는 제3 인터폴레이션 커패시터;

상기 제1 커패시터의 커패시턴스의 1/16에 해당하며, 상기 제2 구간동안 상기 디지털 신호의 최하위 비트에 기초하여 상기 제1 선택 전압 또는 상기 제2 선택 전압을 선택적으로 수신하는 제4 인터폴레이션 커패시터; 및

상기 제1 커패시터의 커패시턴스의 1/16에 해당하며, 상기 제2 구간동안 상기 제1 선택 전압을 수신하는 제5 인터폴레이션 커패시터를 구비하는 집적회로.
제2항에 있어서, 상기 스위칭 회로는

상기 제1 구간 동안 상기 연산 증폭기의 상기 제2입력단자로 상기 기준 전압을 전송하기 위한 초기화 스위치를 더 구비하는 집적회로.
제 2 항에 있어서, 상기 기준 전압은

상기 제1 기준 전압, 상기 제2 기준 전압, 및 상기 제1 기준 전압과 상기 제2 기준 전압의 중간 전압의 어느 하나인 집적회로.
제 2 항에 있어서, 상기 기준 전압은

상기 둘 이상의 선택 전압 중에서 어느 하나인 집적회로.
제 12 항에 있어서, 상기 집적 회로는

상기 둘 이상의 선택 전압 중에서의 어느 하나를 버퍼링하여 상기 기준 전압으로 출력하는 버퍼를 더 구비하는 집적회로.
제1항에 있어서, 상기 집적회로는 상기 복수의 스위칭 신호들을 출력하기 위한 컨트롤러를 더 포함하는 집적회로.
제1항에 있어서, 상기 집적회로는 아날로그-디지털 변환기인 집적회로.
제1항 내지 제15항 중에서 어느 하나의 항에 기재된 상기 집적회로를 포함하 는 디스플레이 장치를 위한 소스 드라이버.
복수의 데이터 라인들과 복수의 게이트 라인들을 포함하며, 각각이 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인과 상기 복수의 게이트 라인들 중에서 대응되는 게이트 라인 사이에 접속된 복수의 화소들; 및

제16항에 기재된 집적 회로를 포함하는 소스드라이버를 포함하며,

상기 집적회로의 상기 연산 증폭기의 상기 출력단자의 전압은 상기 복수의 데이터 라인들 중에서 대응되는 데이터 라인으로 공급되는 디스플레이 장치.
제1 구간 동안 연산 증폭기의 제1 입력단자에 접속된 제1커패시터 및 상기 연산증폭기의 제2 입력단자에 접속된 복수의 제2 커패시터들로 기준 전압을 제공하며, 상기 연산 증폭기의 제1 입력 단자를 상기 연산증폭기의 출력단자와 접속시키는 단계; 및

제2 구간동안 상기 제1 커패시터를 상기 기준전압으로부터 분리하고 상기 복수의 제2 커패시터들 각각으로는 둘 이상의 선택 전압들 중에서 선택된 전압을 전송하며, 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력 단자와 접속시키는 단계를 구비하며,

상기 둘 이상의 선택 전압들은 제1 디지털 신호에 기초하여 결정되고, 상기 제2 구간동안 상기 복수의 제2 커패시터들 각각으로 전송되는 전압은 제2 디지털 신호에 기초하여 결정되는 디지털-아날로그 변환 방법.
제 18 항에 있어서,

상기 제1 디지털 신호는 디지털 신호의 상위 비트(들)로 구성되는 신호이며,

상기 제2 디지털 신호는 디지털 신호의 하위 비트(들)로 구성되는 신호인 것을 특징으로 하는 디지털-아날로그 변환 방법.
제 19 항에 있어서, 상기 디지털-아날로그 변환 방법은

제1기준전압을 수신하기 위한 제1노드와 제2기준전압을 수신하기 위한 제2노드 사이에 접속된 저항 열을 이용하여 상기 제2 기준 전압과 제1 기준 전압간을 분할하여 복수의 분배 전압들을 발생하는 단계; 및

상기 제1 디지털 신호에 응답하여 상기 복수의 분배 전압들 중에서 둘 이상의 전압들을 선택하여, 상기 둘 이상의 선택 전압들로 제공하는 단계를 더 구비하는 디지털-아날로그 변환 방법.
제 18 항에 있어서, 상기 디지털-아날로그 변환 방법은

상기 둘 이상의 선택 전압 중에서의 어느 하나를 버퍼링하여 상기 기준 전압으로 제공하는 단계를 더 구비하는 디지털-아날로그 변환 방법.