KR20110136498A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 제 1 금속 배선 및 제 2 금속 배선과 접속되는 금속 콘택에 생긴 보이드(Void)에 배리어(Barrier)막을 증착하여 제 1 및 제 2 금속 배선에서의 구리 물질 또는 이온의 분리나 이동하여 제 2 금속 배선들이 통전되는 불량을 방지하는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어서 금속 콘택의 보이드(Void)를 매립하는 방법을 개선하는 반도체 소자의 제조 방법에 관련된 기술이다.
일반적으로, 반도체 소자에는 소자와 소자 간 또는 배선과 배선 간을 전기적으로 연결하기 위해 금속 배선이 형성되며, 상부 금속 배선과 하부 금속 배선 간의 연결을 위해 콘택 플러그가 형성된다.
상기 금속 배선의 재료로는 전기 전도도가 우수한 알루미늄(Al) 및 텅스텐(W)을 주로 이용하여 왔으며, 최근에는 상기 알루미늄 및 텅스텐보다 전기 전도도가 월등히 우수하고 저항이 낮아 고집적 고속 동작 소자에서 RC 신호지연 문제를 해결할 수 있는 구리(Cu)를 차세대 금속 배선 물질로 사용하고자 하는 연구가 진행되고 있다.
그러나, 구리(Cu)의 경우 배선 형태를 만들기 위하여 건식 식각 방법이 용이하지 않기 때문에 구리(Cu)로 금속 배선을 형성하기 위해서는 다마신(Damascene)이라는 새로운 공정 기술이 이용된다. 다마신 금속 배선 공정은 층간 절연막을 식각해서 다마신 패턴을 형성하고, 상기 다마신 패턴을 구리막으로 매립하여 금속 배선을 형성하는 기술이며, 싱글-다마신(Single-Damascene) 공정과 듀얼-다마신(Dual-Damascene) 공정으로 나눌 수 있다.
이러한 다마신 공정을 적용하는 경우에는 다층 금속 배선에서 상층 금속 배선, 그리고 상층 금속 배선과 하층 금속 배선을 콘택시키기 위한 콘택 플러그를 동시에 형성할 수 있을 뿐 아니라, 금속 배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
또한, 금속 배선 물질로 구리(Cu)를 적용하는 경우에는 알루미늄(Al)을 적용하는 경우와 달리 층간 절연막을 통해 기판으로의 구리(Cu) 성분이 확산된다. 확산된 구리(Cu) 성분은 실리콘으로 이루어진 반도체 기판 내에서 딥 레벨(Deep Level) 불순물로서 작용하여 누설 전류를 유발하므로, 구리(Cu)를 이용한 금속 배선막과 층간절연막의 접촉 계면에 확산방지막(Diffusion Barrier)을 형성해주어야 한다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(100) 상에 제 1 금속 배선(110)을 형성한 후, 제 1 금속 배선(210)을 포함한 전면에 절연막(120)을 형성한다. 이때, 절연막(120)은 산화막(Oxide)으로 형성한다.
다음에는, 절연막(120)을 포함한 전면에 감광막(미도시)을 형성한 후, 콘택 플러그 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 1 금속 배선(110)이 노출될 때까지 절연막(120)을 식각하여 콘택홀(125)을 형성한다.
다음에는, 콘택홀(125)에 도전물질을 증착한 후, 절연막(120)을 노출할 때까지 화학적 기계적 폴리싱(Chemical Mechanical Polishing)과 같은 평탄화 식각공정을 이용하여 콘택 플러그(130)을 형성한다.
이후, 콘택 플러그(130)와 접속되는 제 2 금속 배선(140)을 형성한다.
여기서, 콘택홀(125)에 도전물질을 매립할 때 반도체 소자의 고집적화에 따른 마진(Margin) 감소로 인하여 콘택홀(125)의 너비가 작기 때문에 갭필(gap fill) 불량이 발생한다. 이러한 갭필 불량은 콘택홀(125)에 생기는 보이드(Void)와 같은 불량이며, 이러한 보이드를 통해서 제 1 금속 배선(110)의 구리(Cu) 물질 또는 이온이 산화되어 콘택홀(125) 상부로 솟아오르거나 이탈하여 제 2 금속 배선(140)을 서로 연결된 쇼트(short) 불량이 발생한다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 제 1 금속 배선 및 제 2 금속 배선과 접속되는 금속 콘택 플러그에 생긴 보이드(Void)에 배리어(Barrier)막을 증착하여 제 1 및 제 2 금속 배선에서의 구리 물질 또는 이온의 분리나 이동하여 제 2 금속 배선들 간에 통전되는 불량을 방지하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 반도체 기판에 제 1 금속 배선을 형성하는 단계, 상기 제 1 금속 배선을 포함한 전면에 절연막을 형성하는 단계, 콘택 플러그 마스크를 식각 마스크로 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀에 도전물질을 증착하여 콘택 플러그를 형성하는 단계, 상기 도전물질 상에 배리어막을 증착하는 단계 및 상기 콘택 플러그와 접속되는 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 금속 배선은 배리어막 및 구리(Cu)막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 도전물질은 텅스텐(W)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 배리어막은 티타늄(Ti)과 티타늄질화막(TiN)이 적층된 구조로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 배리어막은 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 배리어막을 증착하는 단계 후, 상기 절연막이 노출될 때까지 상기 배리어막을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 금속 배선은 배리어막 및 구리(Cu)막을 포함하는 것을 특징으로 한다.
본 발명은 제 1 금속 배선 및 제 2 금속 배선과 접속되는 금속 콘택 플러그에 생긴 보이드(Void)에 배리어(Barrier)막을 증착하여 제 1 및 제 2 금속 배선에서의 구리 물질 또는 이온의 분리나 이동하여 제 2 금속 배선들 간에 서로 통전되는 불량을 방지하는 장점이 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(200) 상에 제 1 금속 배선(210)을 형성한다. 이때, 제 1 금속 배선(210)은 배리어막 및 구리(Cu)막으로 형성하는 것이 바람직하다.
다음에는, 제 1 금속 배선(210)을 포함한 전면에 절연막(220)을 형성한다. 이때, 절연막(220)은 산화막(Oxide)인 것이 바람직하다.
다음에는, 절연막(220)을 포함한 전면에 감광막(미도시)을 형성한 후, 콘택 플러그 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 제 1 금속 배선(210)이 노출될 때까지 절연막(220)을 식각하여 콘택홀(225)을 형성한다.
다음에는, 콘택홀(225)에 도전물질을 증착한 후, 절연막(220)이 노출될 때까지 평탄화 식각(Chemical Mechanical Polishing)하여 콘택 플러그(230)를 형성한다. 이때, 도전물질은 텅스텐(W)으로 형성하는 것이 바람직하다. 여기서, 콘택홀(225)에 도전물질을 매립할 때 반도체 소자의 고집적화에 따른 콘택홀(225)의 너비가 작기 때문에 보이드(240, Void)가 발생할 수 있다.
도 2b를 참조하면, 보이드(240)를 포함한 전면에 배리어막(250, barrier layer)을 증착한다. 이때, 배리어막(250)은 티타늄(Ti)과 티타늄질화막(TiN)이 적층도니 구조로 형성하고, CVD(Chemical Vapor Deposition) 방법을 이용하여 형성하는 것이 바람직하다.
도 2c 및 도 2d를 참조하면, 절연막(220)이 노출될 때까지 배리어막(250)을 화학적 기계적 폴리싱(Chemical Mechanical Polishing)과 같은 평탄화 식각공정을 실시하여 평탄화한다.
다음에는, 콘택 플러그(230)와 접속되는 제 2 금속 배선(260)을 형성한다. 이때, 제 2 금속 배선(260)을 형성하는 방법은 제 1 금속 배선(210)을 형성하는 방법과 동일하며, 제 2 금속 배선(260)은 배리어막 및 구리(Cu)막으로 형성하는 것이 바람직하다.
전술한 바와 같이, 본 발명은 제 1 금속 배선 및 제 2 금속 배선과 접속되는 금속 콘택 플러그에 생긴 보이드(Void)에 배리어(Barrier)막을 증착하여 제 1 및 제 2 금속 배선에서의 구리 물질 또는 이온의 분리나 이동하여 제 2 금속 배선들 간에 서로 통전되는 불량을 방지하는 장점이 있다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판에 제 1 금속 배선을 형성하는 단계, 상기 제 1 금속 배선을 포함한 전면에 절연막을 형성하는 단계, 콘택 플러그 마스크를 식각 마스크로 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀에 도전물질을 증착하여 콘택 플러그를 형성하되, 상기 도전물질을 매립할 때 발생한 보이드(Void)에 배리어막을 추가 증착하는 단계 및 상기 콘택 플러그와 접속되는 제 2 금속 배선을 형성하는 단계를 포함한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 반도체 기판에 제 1 금속 배선을 형성하는 단계;
    상기 제 1 금속 배선을 포함한 전면에 절연막을 형성하는 단계;
    콘택 플러그 마스크를 식각 마스크로 이용하여 상기 절연막을 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀에 도전물질을 증착하여 콘택 플러그를 형성하는 단계;
    상기 도전물질 상에 배리어막을 증착하는 단계; 및
    상기 콘택 플러그와 접속되는 제 2 금속 배선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 금속 배선은 배리어막 및 구리(Cu)막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 도전물질은 텅스텐(W)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 배리어막은 티타늄(Ti)과 티타늄질화막(TiN)이 적층된 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 배리어막은 CVD(Chemical Vapor Deposition) 방법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 배리어막을 증착하는 단계 후, 상기 절연막이 노출될 때까지 상기 배리어막을 평탄화 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 2 금속 배선은 배리어막 및 구리(Cu)막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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