KR20130107201A - 반도체 메모리 소자 리프레싱 기술 - Google Patents

반도체 메모리 소자 리프레싱 기술 Download PDF

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Abstract

반도체 메모리 소자를 리프레싱하기 위한 기술이 개시된다. 예시적인 일 특정 실시예에서, 이러한 기술은 메모리 셀의 어레이 내 메모리 셀에 복수의 전위를 인가하는 단계를 포함할 수 있는, 반도체 메모리 소자의 리프레싱 방법으로 실현될 수 있다. 상기 메모리 셀에 복수의 전위를 인가하는 단계는, 상기 어레이의 각자의 소스 라인을 통해 메모리 셀의 제 1 영역에 제 1 전위를 인가하는 단계를 포함할 수 있다. 상기 메모리 셀에 복수의 전위를 인가하는 단계는, 상기 어레이의 각자의 로컬 비트 라인 및 각자의 선택 트랜지스터를 통해 메모리 셀의 제 2 영역에 제 2 전위를 인가하는 단계를 포함할 수 있다. 상기 메모리 셀에 복수의 전위를 인가하는 단계는, 상기 어레이의 각자의 워드 라인에 제 3 전위를 인가하는 단계를 더 포함할 수 있고, 상기 워드 라인은, 상기 제 1 영역과 상기 제 2 영역 사이에 배치되고 전기적으로 부동(electrically floating)인 메모리 셀의 바디 영역으로부터 이격되고 상기 바디 영역에 용량성으로 결합될 수 있다. 상기 메모리 셀에 복수의 전위를 인가하는 단계는, 상기 어레이의 각자의 캐리어 주입 라인을 통해 메모리 셀의 제 3 영역에 제 4 전위를 인가하는 단계를 더 포함할 수 있다.

Description

반도체 메모리 소자 리프레싱 기술 {TECHNIQUES FOR REFRESHING A SEMICONDUCTOR MEMORY DEVICE}
관련 출원의 상호 참조
본 특허 출원은 2010년 5월 6일자 미국특허가출원 제61/332,037호에 기초하여 우선권을 주장하며, 그 내용 전체는 본 발명에 참고자료로 포함된다.
기술 분야
본 개시내용은 일반적으로 반도체 메모리 소자에 관한 것이고, 특히, 반도체 메모리 소자의 리프레싱 기술에 관한 것이다.
반도체 산업은 반도체 메모리 소자의 밀도 및/또는 복잡도의 증가를 불러온 기술적 진보를 경험하고 있다. 또한, 이러한 기술적 진보는 다양한 타입의 반도체 메모리 소자의 패키지 크기 및 전력 소모를 감소시키고 있다. 성능을 개선시키고, 누설 전류를 감소시키며, 전체 스케일링을 향상시키는 기술, 물질, 및 소자들을 이용하여 진보된 반도체 메모리 소자를 이용 및/또는 제조하려는 경향이 계속되고 있다. SOI(Silicon-on-insulator) 및 벌크 기판은 이러한 반도체 메모리 소자의 제조에 사용될 수 있는 물질의 예다. 이러한 반도체 메모리 소자는, 예를 들어, 부분 공핍형(PD) 소자, 완전 공핍형(FD) 소자, 멀티플 게이트 소자(예를 들어, 이중, 삼중 게이트, 또는 주변 게이트), 및 Fin_FFT 소자를 포함할 수 있다.
반도체 메모리 소자는 전하가 저장될 수 있는 전기적 부동 바디 영역을 갖는 메모리 트랜지스터를 가진 메모리 셀을 포함할 수 있다. 과량의 다수 캐리어가 전기적 부동 바디 영역에 저장될 때, 메모리 셀은 로직 하이(logic high)(예를 들어, 이진 "1" 데이터 상태)를 저장할 수 있다. 전기적 부동 바디 영역에 다수 캐리어가 공핍될 때, 메모리 셀은 로직 로우(logic low)(예를 들어, 이진 "0" 데이터 상태)를 저장할 수 있다. 또한, 반도체 메모리 소자는 SOI 기판 또는 벌크 기판(예를 들어, 바디 분리 구현) 상에 제조될 수 있다. 예를 들어, 반도체 메모리 소자는 3차원(3-D) 소자(예를 들어, 멀티플 게이트 소자, Fin-FET 소자, 및 수직 필라 소자)로 제조될 수 있다.
하나의 기존 기술에서, 반도체 메모리 소자의 메모리 셀은 메모리 트랜지스터의 게이트와 소스/드레인 영역에 바이어스 신호를 인가함으로써 판독될 수 있다. 이와 같이, 기존의 판독 기술은, 메모리 셀의 데이터 상태를 결정하기 위해 게이트 바이어스 신호와 소스/드레인 영역의 공급에 따른 메모리 셀의 전기적 부동 바디 영역에 의해/에서 제공되는/발생되는 전류의 양을 감지하는 구성을 포함할 수 있다. 예를 들어, 메모리 셀은 서로 다른 2개 이상의 로직 상태에 대응하는 서로 다른 2개 이상의 전류 상태를 가질 수 있다(예를 들어, 서로 다른 2개의 로직 상태에 대응하는 서로 다른 2개의 전류 조건/상태: 이진 "0" 데이터 상태 및 이진 "1" 데이터 상태).
다른 기존 기술에서, 반도체 메모리 소자의 메모리 셀은 메모리 트랜지스터의 게이트와 소스/드레인 영역에 바이어스 신호를 인가함으로써 데이터가 기록될 수 있다. 이와 같이, 기존의 기록 기술은 메모리 셀의 전기적 부동 바디 영역에서 다수 캐리어의 증가/감소를 야기할 수 있고, 이는 마찬가지로, 메모리 셀의 데이터 상태를 결정한다. 이러한 과량의 다수 캐리어는 채널 임팩트 이온화, 대역간 터널링(게이트-유도 드레인 누설(Gate-Induced Drain Leakage) "GIDL"), 또는 직접 주입으로부터 나타날 수 있다. 다수 캐리어는 예를 들어, 백 게이트 펄싱을 이용하여, 드레인 및 소스 영역 정공 제거, 소스 영역 정공 제거, 또는 드레인 영역 정공 제거를 통해 제거될 수 있다.
종종, 기존의 판독 및/또는 기록 작동은 비교적 큰 전력 소모 및 큰 전압의 잠재적 스윙을 일으켜서, 반도체 메모리 소자 내 선택되지 않은 메모리 셀에 외란을 야기할 수 있다. 또한, 읽기 및 쓰기 작동 중 양의, 그리고 음의, 게이트 바이어스 사이의 펄싱은, 메모리 셀의 전기적 부동 바디 영역에서 다수 캐리어의 알짜 양을 감소시킬 수 있고, 이는 메모리 셀의 데이터 상태의 정확하지못한 결정으로 나타날 수 있다. 더욱이, 메모리 트랜지스터의 임계 전위보다 낮은 전위를 갖는 바이어스 신호가 메모리 트랜지스터의 게이트에 인가되는 경우에, 게이트 아래의 소수 캐리어의 채널이 제거될 수 있다. 그러나, 소수 캐리어 중 일부는 계면 결함에서 "트래핑된" 상태로 머무를 수 있다. 트래핑된 소수 캐리어 중 일부는 다수 캐리어와 결합할 수 있고, 인가되는 바이어스 신호의 결과로 게이트로 당겨질 수 있다. 그 결과, 전기적 부동 바디 영역 내 다수 캐리어의 알짜 양이 감소할 수 있다. 일반적으로 "전하 펌핑"을 특징으로 하는 이러한 현상은, 다수 캐리어의 알짜 양이 메모리 셀의 전기적 부동 바디 영역에서 감소할 수 있고, 따라서, 메모리 셀의 데이터 상태를 부정확하게 결정할 수 있기 때문에, 문제의 소지가 있다.
앞서 살펴본 바와 같이, 반도체 메모리 소자를 작동시키기 위한 기존의 기술과 연계하여 심각한 문제점 및 단점들이 존재할 수 있다는 것을 이해할 수 있을 것이다.
반도체 메모리 소자를 리프레싱하기 위한 기술이 개시된다. 예시적인 일 특정 실시예에서, 이러한 기술은 메모리 셀의 어레이 내 메모리 셀에 복수의 전위를 인가하는 단계를 포함할 수 있는, 반도체 메모리 소자의 리프레싱 방법으로 실현될 수 있다. 상기 메모리 셀에 복수의 전위를 인가하는 단계는, 상기 어레이의 각자의 소스 라인을 통해 메모리 셀의 제 1 영역에 제 1 전위를 인가하는 단계를 포함할 수 있다. 상기 메모리 셀에 복수의 전위를 인가하는 단계는, 상기 어레이의 각자의 로컬 비트 라인 및 각자의 선택 트랜지스터를 통해 메모리 셀의 제 2 영역에 제 2 전위를 인가하는 단계를 포함할 수 있다. 상기 메모리 셀에 복수의 전위를 인가하는 단계는, 상기 어레이의 각자의 워드 라인에 제 3 전위를 인가하는 단계를 더 포함할 수 있고, 상기 워드 라인은, 상기 제 1 영역과 상기 제 2 영역 사이에 배치되고 전기적으로 부동(electrically floating)인 메모리 셀의 바디 영역으로부터 이격되고 상기 바디 영역에 용량성으로 결합될 수 있다. 상기 메모리 셀에 복수의 전위를 인가하는 단계는, 상기 어레이의 각자의 캐리어 주입 라인을 통해 메모리 셀의 제 3 영역에 제 4 전위를 인가하는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 다른 형태에 따르면, 각자의 로컬 비트 라인이 멀티플렉서에 연결될 수 있다.
예시적인 본 특정 실시예의 추가의 형태에 따르면, 상기 멀티플렉서가 전역 비트 라인에 연결될 수 있다.
예시적인 본 특정 실시예의 추가적인 형태에 따르면, 상기 멀티플렉서는 각자의 로컬 비트 라인에 연결되는 적어도 하나의 마스킹 트랜지스터를 포함할 수 있다.
예시적인 본 특정 실시예의 또 다른 형태에 따르면, 상기 멀티플렉서는 각자의 로컬 비트 라인에 연결되는 적어도 하나의 홀드 트랜지스터를 더 포함할 수 있다.
예시적인 본 특정 실시예의 다른 형태에 따르면, 각자의 선택 트랜지스터는 상기 적어도 하나의 마스크 트랜지스터 및 상기 적어도 하나의 홀드 트랜지스터에 연결될 수 있다.
예시적인 본 특정 실시예의 추가의 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 상기 반도체 메모리 소자의 리프레싱 중 각자의 소스 라인을 통해 일정 레벨에서 제 1 영역에 인가되는 제 1 전위를 유지하는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 추가적인 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 각자의 선택 트랜지스터를 작동시키도록 각자의 선택 트랜지스터에 선택 제어 신호를 인가하는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 또 다른 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 작동하는 각자의 선택 트랜지스터를 통해 홀드 작동 중 각자의 소스 라인에 인가되는 제 2 전위로부터 각자의 소스 라인에 인가되는 제 2 전위를 증가시키는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 다른 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 4 전위로부터 각자의 캐리어 주입 라인에 인가되는 제 4 전위를 증가시키는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 추가의 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 각자의 선택 트랜지스터를 작동중지시키기 위해 각자의 선택 트랜지스터에 디커플링 제어 신호를 인가하는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 추가적인 형태에 따르면, 각자의 로컬 비트 라인은, 각자의 선택 트랜지스터가 작동중지된 후 전기적으로 부동일 수 있다.
예시적인 본 특정 실시예의 또 다른 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 판독 작동을 실행하기 위해 홀드 작동 중 각자의 워드 라인에 인가되는 제 3 전위로부터 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 다른 형태에 따르면, 상기 제 3 전위의 증가는 각자의 로컬 비트 라인에 인가되는 제 2 전위를 감소시키기 위해 상기 메모리 셀을 작동시킬 수 있다.
예시적인 본 특정 실시예의 추가의 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 기록 로직 하이 작동을 실행하기 위해 기록 로직 로우 작동 중 각자의 워드 라인에 인가되는 제 3 전위로부터 각자의 워드 라인에 인가되는 제 3 전위를 감소시키는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 추가적인 형태에 따르면, 기록 로직 하이 작동 중 각자의 워드 라인에 인가되는 제 3 전위는, 홀드 작동 중 각자의 워드 라인에 인가되는 제 3 전위보다 높을 수 있다.
예시적인 본 특정 실시예의 또 다른 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 기록 로직 하이 작동을 종료하기 위해 각자의 선택 트랜지스터를 작동시키도록 각자의 선택 트랜지스터에 커플링 제어 신호를 인가하는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 다른 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 제 2 영역과 제 3 영역 사이의 정션을 순방향 바이어스시키도록 각자의 로컬 비트 라인에 인가되는 제 2 전위를 방전하는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 추가의 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 홀드 작동을 실행하기 위해 기록 로직 하이 작동 중 각자의 캐리어 주입 라인에 인가되는 제 4 전위로부터 각자의 캐리어 주입 라인에 인가되는 제 4 전위를 감소시키는 단계를 더 포함할 수 있다.
예시적인 본 특정 실시예의 추가적인 형태에 따르면, 메모리 셀에 복수의 전위를 인가하는 단계는, 홀드 작동을 실행하기 위해 기록 로직 하이 작동 중 각자의 로컬 비트 라인에 인가되는 제 2 전위로부터 각자의 로컬 비트 라인에 인가되는 제 2 전위를 감소시키는 단계를 더 포함할 수 있다.
본 발명은 이제 첨부 도면에 도시되는 바와 같이 예시적인 실시예를 참조하여 더욱 상세하게 설명될 것이다. 본 발명이 예시적인 실시예를 참조하여 아래에서 설명되지만, 본 발명이 이에 제한되는 것은 아니다. 여기서의 설명을 살펴 본 당 업자는 여기서 설명되는 본 발명의 범위 내에 있는, 그리고, 상당한 활용도를 갖는, 추가적인 구현예, 변형예, 및 실시예와, 그외 다른 이용 분야를 인지할 것이다.
본 발명의 더 완전한 이해를 돕기 위해, 이제 첨부 도면을 참조하며, 첨부 도면에서는 유사 요소들이 유사 도면 부호로 표시된다. 이러한 도면은 본 개시내용을 제한하는 것으로 간주되어서는 안되며, 예시적인 사항에 지나지 않는다.
도 1은 본 발명의 일 실시예에 따른, 메모리 셀 어레이, 데이터 기록 및 감지 회로, 및 메모리 셀 선택 및 제어 회로를 포함하는 반도체 메모리 소자의 블록도를 도시한다.
도 2는 본 발명의 일 실시예에 따른, 복수의 메모리 셀을 갖는 메모리 셀 어레이의 적어도 일부분의 개략도를 도시한다.
도 3은 본 발명의 일 실시예에 따른, 도 2에 도시되는 메모리 셀 어레이의 단면도를 도시한다.
도 4는 본 발명의 다른 실시예에 따른 계층형 비트 라인 구조를 통해 복수의 감지 증폭기에 연결되는 복수의 메모리 셀을 가진 메모리 셀 어레이의 적어도 일부분의 개략도를 도시한다.
도 5는 본 발명의 일 실시예에 따른 계층형 비트 라인 구조에 대한 멀티플렉서의 개략도를 도시한다.
도 6은 본 발명의 일 실시예에 따른 게층형 비트 라인 구조에 대한 소스 라인 드라이버의 개략도를 도시한다.
도 7은 본 발명의 일 실시예에 따른 리프레시 작동을 실행하기 위한 제어 신호 전압 파형을 도시한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른, 메모리 셀 어레이(20), 데이터 기록 및 감지 회로(36), 및 메모리 셀 선택 및 제어 회로(38)를 포함하는 반도체 메모리 소자(10)의 블록도가 도시된다. 메모리 셀 어레이(20)는 복수의 메모리 셀(12)을 포함할 수 있고, 각각의 메모리 셀(12)은 워드 라인(WL)(28) 및캐리어 주입 라인(EP)(34)을 통해 메모리 셀 선택 및 제어 회로(38)에, 그리고, 비트 라인(CN)(30) 및 소스 라인(EN)(32)을 통해 데이터 기록 및 감지 회로(36)에 연결된다. 비트 라인(CN)(30) 및 소스 라인(EN)(32)은 두 신호 라인 사이를 구별하는데 사용되는 표식이고, 상호혼용가능하게 사용될 수 있다.
데이터 기록 및 감지 회로(36)는 선택된 메모리 셀(12)로부터/에 데이터를 판독/기록할 수 있다. 예시적인 실시예에서, 데이터 기록 및 감지 회로(36)는 복수의 데이터 감지 증폭기 회로를 포함할 수 있다. 각각의 데이터 감지 증폭기 회로는 적어도 하나의 비트 라인(CN)(30)과 전류 또는 전압 기준 신호를 수신할 수 있다. 예를 들어, 각각의 데이터 감지 증폭기 회로는 메모리 셀(12)에 저장된 데이터 상태를 감지하기 위한 교차-연결 타입의 감지 증폭기일 수 있다. 데이터 기록 및 감지 회로(36)는 적어도 하나의 비트 라인(CN)(30)에 대한 데이터 감지 증폭기 회로에 연결될 수 있는 적어도 하나의 멀티플렉서를 포함할 수 있다. 예시적인 실시예에서, 멀티플렉서는 데이터 감지 증폭기 회로에 복수의 비트 라인(CN)(30)을 연결할 수 있다.
각각의 데이터 감지 증폭기 회로는 전압 및/또는 전류 감지 회로 및/또는 기술을 이용할 수 있다. 예시적인 실시예에서, 각각의 데이터 감지 증폭기 회로는 전류 감지 회로 및/또는 기술을 이용할 수 있다. 예를 들어, 전류 감지 증폭기는 선텍된 메모리 셀(12)로부터의 전류를 기준 전류(예를 들어, 하나 이상의 기준 셀의 전류)에 비교할 수 있다. 이 비교로부터, 선택된 메모리 셀(12)이 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 저장하는 지 또는 로직 로우(예를 들어, 이진 "0-0" 데이터 상태)를 저장하는 지 여부가 결정될 수 있다. 당 업자라면 다양한 타입 또는 형태의 데이터 기록 및 감지 회로(36)(메모리 셀(12)에 저장된 데이터 상태를 감지하기 위해 전압 또는 전류 감지 기술을 이용한, 하나 이상의 감지 증폭기를 포함)를 이용하여, 메모리 셀(12)에 저장된 데이터를 판독할 수 있다.
메모리 셀 선택 및 제어 회로(38)는 하나 이상의 워드 라인(WL)(28) 및/또는 캐리어 주입 라인(EP)(34) 상에 제어 신호를 인가함으로써 데이터 판독을 촉진시키도록 하나 이상의 지정 메모리 셀(12)을 선택하고, 및/또는, 작동시킬 수 있다. 메모리 셀 선택 및 제어 회로(38)는 어드레스 신호, 예를 들어, 로우 어드레스 신호(row address signals)로부터 이러한 제어 신호를 발생시킬 수 있다. 더욱이, 메모리 셀 선택 및 제어 회로(38)는 워드 라인 디코더 및/또는 드라이버를 포함할 수 있다. 예를 들어, 메모리 셀 선택 및 제어 회로(38)는 하나 이상의 지정 메모리 셀(12)을 선택 및/또는 작동시키기 위해 서로 다른 하나 이상의 제어/선택 기술(및 그 회로)을 포함할 수 있다. 이러한 모든 제어/선택 기술과, 그 회로는, 현재 알려져 있거나 나중에 개발되는지 여부에 관계없이, 본 발명의 범위 내에 있다고 간주된다.
예시적인 실시예에서, 반도체 메모리 소자(10)는 2-단계 기록 작동을 구현할 수 있고, 따라서, 일 로우의 메모리 셀(12) 내 모든 메모리 셀(12)이 우선적으로 "클리어" 또는 로직 로우(예를 들어, 이진 "0" 데이터 상태) 기록 작동을 실행함으로써 지정 데이터 상태로 기록될 수 있고, 따라서, 상기 로우의 메모리 셀 내 모든 메모리 셀(12)은 로직 로우(예를 들어, 이진 "0" 데이터 상태)로 기록된다. 그 후, 상기 로우의 메모리 셀(12) 내 선택된 메모리 셀(12)은 선택적으로, 지정 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태))로 기록될 수 있다. 반도체 메모리 소자(10)는 1-단계 기록 작동을 또한 구현할 수 있고, 따라서, 일 로우의 메모리 셀(12) 내 선택된 메모리 셀(12)들은, "클리어" 작동을 먼저 구현하지 않으면서, 선택적으로, 로직 하이(예를 들어, 이진 "1" 데이터 상태) 또는 로직 로우(예를 들어, 이진 "0" 데이터 상태)로 기록될 수 있다. 반도체 메모리 소자(10)는 앞서 설명한, 예시적인 기록, 준비, 홀딩, 리프레시, 및/또는 판독 기술 중 어떤 것도 이용할 수 있다.
메모리 셀(12)은 N-형, P-형, 및/또는 두 종류의 트랜지스터 모두를 포함할 수 있다. 메모리 셀 어레이(20)의 주변에 위치한 회로(예를 들어, 감지 증폭기 또는 비교기, 로우 및 칼럼 어드레스 디코더, 및 라인 드라이버(여기서 도시되지 않음))는 P-형 및/또는 N-형 트랜지스터를 또한 포함할 수 있다. P-형 또는 N-형 트랜지스터가 메모리 셀 어레이(20) 내 메모리 셀(12)에 이용되는 지 여부에 관계없이, 메모리 셀(12)로부터 판독하기 위한 적절한 전위(예를 들어, 양전위 또는 음전위)가 여기서 추가로 설명될 것이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 복수의 메모리 셀(12)을 갖는 메모리 셀 어레이(20)가 도시된다. 각각의 메모리 셀(12)은 서로 연결되는 제 1 쌍극성 트랜지스터(14a) 및 제 2 쌍극성 트랜지스터(14b)를 포함할 수 있다. 예를 들어, 제 1 쌍극성 트랜지스터(14a) 및/또는 제 2 쌍극성 트랜지스터(14b)는 NPN 쌍극성 트랜지스터 또는 PNP 쌍극성 트랜지스터일 수 있다. 도 2에 도시되는 바와 같이, 제 1 쌍극성 트랜지스터(14a)는 NPN 쌍극성 트랜지스터이고 제 2 쌍극성 트랜지스터(14b)는 PNP 쌍극성 트랜지스터일 수 있다. 다른 예시적인 실시예에서, 제 1 메모리 트랜지스터(14a)는 PNP 쌍극성 트랜지스터이고 제 2 메모리 트랜지스터(14b)는 NPN 쌍극성 트랜지스터일 수 있다. 다른 예시적인 실시예에서, 각각의 메모리 셀(12)은 제 1 전계 효과 트랜지스터(FET)(14a) 및 제 2 쌍극성 트랜지스터(14b)를 포함할 수 있다. 예를 들어, 제 1 전계 효과 트랜지스터(FET)(14a)는 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET) 또는 정션 전계 효과 트랜지스터(JFET)일 수 있다. 메모리 셀(12)은 각자의 워드 라인(EN)(28), 각자의 비트 라인(NC)(30), 각자의 소스 라인(EN)(32), 및/또는 각자의 캐리어 주입 라인(EP)(34)에 연결될 수 있다. 선택된 워드 라인(WL)(28), 선택된 비트 라인(CN)(30), 선택된 소스 라인(EN)(32), 및/또는 선택된 캐리어 주입 라인(EP)(34)에 적절한 제어 신호를 인가함으로써 선택된 메모리 셀(12)에/로부터 데이터가 기록/판독될 수 있다. 예시적인 실시예에서, 워드 라인(WL)(28)은 캐리어 주입 라인(EP)(34)에 평행하게 수평 방향으로 연장될 수 있다. 다른 예시적인 실시예에서, 비트 라인(CN)(30)은 소스 라인(EN)(32)에 평행하게 수직으로 연장될 수 있다.
예시적인 실시예에서, 하나 이상의 각자의 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 연결될 수 있다. 예를 들어, 하나 이상의 제어 신호가 선택된 워드 라인(WL)(28), 선택된 비트 라인(CN)(30), 선택된 소스 라인(EN)(32), 및/또는 선택된 캐리어 주입 라인(EP)(34)을 통해 하나 이상의 선택된 메모리 셀(12)에 인가될 수 있다. 전위 및/또는 전류는 하나 이상의 선택된 메모리 셀(12)에 의해 발생될 수 있고, 대응 비트 라인(CN)(30)을 통해 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 출력될 수 있다.
또한, 하나 이상의 대응하는 비트 라인(CN)(30)을 통해 하나 이상의 제어 신호를 인가함으로써, 하나 이상의 선택된 메모리 셀(12)에 데이터 상태가 기록될 수 있다. 대응 비트 라인(CN)(30)을 통해 인가되는 하나 이상의 제어 신호는, 메모리 셀(12)에 요망 데이터 상태를 기록하기 위해, 메모리 셀(12)의 제 2 쌍극성 트랜지스터(14b)를 제어할 수 있다. 데이터 상태가 비트 라인(CN)(30)을 통해 메모리 셀로부터/에 판독/기록되는 경우에, 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 연결될 수 있고, 소스 라인(EN)(32)은 데이터 기록 및 감지 회로(36)의 전압/전류 소스(예를 들어, 전압/전류 드라이버)를 통해 별도로 제어될 수 있다. 예시적인 실시예에서, 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로와, 데이터 기록 및 감지 회로(36)의 전압/전류 소스는, 메모리 셀 어레이(20)의 대향 측부 상에 구성될 수 있다. 다른 예시적인 실시예에서, 데이터 기록 및 감지 회로(36)는 메모리 셀 어레이(20)의 대향 측부 상에 구성된 복수의 데이터 감지 증폭기 회로를 포함할 수 있다.
소스 라인(EN)(32)이 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로에 연결되는 경우에, 하나 이상의 선택된 메모리 셀(12)에 의해 발생되는 전위 및/또는 전류가, 대응 소스 라인(EN)(32)을 통해 데이터 기록 및 감지 회로(36)의 데이터 감지 증폭기 회로로 출력될 수 있다. 또한, 하나 이상의 대응 비트 라인(CN)(30)을 통해 하나 이상의 제어 신호를 인가함으로써 하나 이상의 선택된 메모리 셀(12)에 데이터 상태가 기록될 수 있다. 대응 비트 라인(CN)(30)을 통해 인가되는 하나 이상의 제어 신호는, 메모리 셀(12)에 요망 데이터 상태를 기록하기 위해, 메모리 셀(12)의 제 2 쌍극성 트랜지스터(14b)를 제어할 수 있다. 예를 들어, 비트 라인(CN)(30) 및 소스 라인(EN)(32)은 메모리 셀 어레이(20)의 대향 측부 상에 구성된 데이터 기록 및 감지 회로(36)의 이질적 서브회로들(예를 들어, 드라이버 및/또는 감지 증폭기)에 연결될 수 있다. 예시적인 실시예에서, 비트 라인(CN)(30)은 데이터 기록 및 감지 회로(36)의 드라이버 및/또는 감지 증폭기 회로에 연결될 수 있고, 소스 라인(EN)(32)은 데이터 기록 및 감지 회로(36)의 드라이버 및/또는 감지 증폭기 회로에 연결될 수 있다. 또한, 비트 라인(CN)(30)에 연결된 드라이버 및/또는 데이터 감지 증폭기 회로와, 소스 라인(EN)(32)에 연결된 드라이버 및/또는 데이터 감지 증폭기 회로는 메모리 셀 어레이(20)의 대향 측부 상에 구성될 수 있다. 소스 라인(EN)(32)을 통해 데이터 상태를 판독하고 비트 라인(NC)(30)을 통해 데이터 상태를 기록함으로써, 메모리 셀(12)에 대한 저항은, 소스 라인(EN)(32) 및 비트 라인(CN)(30)이 메모리 셀 어레이(20)의 대향 측부들로부터 구동되기 때문에, 감소할 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른, 도 1에 도시되는 메모리 셀(12)의 단면도가 도시된다. 상술한 바와 같이, 메모리 셀(12)은 2개의 쌍극성 트랜지스터를 포함할 수 있다. 예시적인 실시예에서, 제 1 쌍극성 트랜지스터(14a)는 NPN 쌍극성 트랜지스터이고 제 2 쌍극성 트랜지스터(14b)는 PNP 쌍극성 트랜지스터일 수 있다. 예시적인 실시예에서, 제 1 쌍극성 트랜지스터(14a) 및 제 2 쌍극성 트랜지스터(14b)는 하나 이상의 공통 영역을 공유할 수 있다. 제 1 NPN 쌍극성 트랜지스터(14a)는 N+ 에미터 영역(120), P- 베이스 영역(122), 및 N+ 컬렉터 영역(124)을 포함할 수 있다. 제 2 PNP 쌍극성 트랜지스터(14b)는 P- 컬렉터 영역(122), N+ 베이스 영역(124), 및 P+ 에미터 영역(126)을 포함할 수 있다. N+ 영역(120), P- 영역(122), N+ 영역(124), 및/또는 P+ 영역(126)은 N-웰 영역(128) 및/또는 P- 기판(130)에 의해 형성되는 평면에 직교하여 또는 수직으로 연장될 수 있는 필라(pillar) 또는 핀(fin) 구조 내에 순차적 연속 관계로 배치될 수 있다. 예시적인 실시예에서, P- 영역(122)은, 워드 라인(WL)(28)으로부터 이격되어 워드 라인(28)에 용량성 결합될 수 있는, 전하를 축적/저장하도록 구성된 메모리 셀(12)의 전기적 부동 바디 영역일 수 있다.
제 1 쌍극성 트랜지스터(14a)의 N+ 에미터 영역(120)은 금속층으로 형성된 소스 라인(EN)(32)에 연결될 수 있다. 또한, 제 1 쌍극성 트랜지스터(14a)의 P- 베이스 영역(122), 및/또는 제 2 쌍극성 트랜지스터(14b)의 P- 컬렉터 영역(122)은 금속층으로 형성된 워드 라인(WL)(28)에 용량성 결합될 수 있다. 다른 예시적인 실시예에서, 메모리 셀(12)의 N+ 영역(124)은 금속층으로 형성된 비트 라인(CN)(30)에 연결될 수 있다. 비트 라인(CN)(30)은 메모리 셀(12)의 N+ 영역(124)을 원주적으로 둘러쌀 수 있다. 다른 예시적인 실시예에서, 비트 라인(CN)(30)은 N+ 영역(124)의 하나 이상의 측부 영역(예를 들어, 하나의 측부 영역 또는 2개의 측부 영역) 상에서 N+ 영역(124)에 연결될 수 있다. 비트 라인(CN)(30)은 메모리 셀(12)에 대한 외란을 감소시킬 수 있다. 특히, 비트 라인(CN)(30)은 금속으로 형성되어 메모리 셀(12)에 대한 정공 외란을 감소시킬 수 있다. 비트 라인(CN)(30)은 복수의 메모리 셀(12)에 연결되는 소스 라인(EN)(32)에 평행하게 수평으로 연장될 수 있다(예를 들어, 일 칼럼의 메모리 셀(12)). 예를 들어, 비트 라인(CN)(30) 및 소스 라인(EN)(32)은 서로 다른 평면에 배열되고 서로 평행하게 구성될 수 있다. 소스 라인(EN)(32)은 메모리 셀(12)에 어드레싱 또는 어드레스하기 위한 대안의 수단을 제공할 수 있다. 메모리 셀(12)은 비트 라인(CN)(30) 또는 소스 라인(EN)(32)을 통해, 또는, 비트 라인(CN)(30) 및 소스 라인(EN)(32)의 조합을 통해 어드레싱 또는 액세스될 수 있다.
도 4를 참조하면, 본 발명의 다른 실시예에 따라, 계층형 비트 라인 구조를 통해 복수의 감지 증폭기 회로(402)에 연결되는 복수의 메모리 셀(12)을 갖는 메모리 셀 어레이(20)의 적어도 일부분의 개략도가 도시된다. 메모리 셀 어레이(20)의 각각의 메모리 셀(12)은 계층형 비트 라인 구조를 통해 데이터 감지 증폭기 회로(402)에 연결될 수 있다. 계층형 비트 라인 구조는 각자의 메모리 셀(12)에 직접 연결된 로컬 비트 라인(LCN)(404)(예를 들어, 비트 라인(CN)(30))을 포함할 수 있다. 각각의 로컬 비트 라인(LCN)(404)은 멀티플렉서(MUX)(408)를 통해 전역 비트 라인(GCN)(406)에 연결될 수 있다. 계층형 비트 라인 구조는 비트 라인 커패시턴스 및 저항을 감소시킬 수 있고, 메모리 셀(12) 상에서 다양한 작동 중 신호의 감쇠를 줄일 수 있다. 또한, 비트 라인 커패시턴스의 감소는 메모리 셀(12)의 선택된 칼럼에서의 전력 소모를 감소시킬 수 있다. 더욱이, 계층형 비트 라인 구조는, 선택된 로컬 비트 라인(LCN)(404)에 인접한, 선택되지 않은 로컬 비트 라인(LCN)(404)만이 외란을 경험할 수 있기 때문에, 선택되지 않은 메모리 셀(12)에 대한 외란의 양을 감소시킬 수 있다. 추가적으로, 선택된 로컬 비트 라인(LCN)(404)에 인접하여 위치한, 선택되지 않은 로컬 비트 라인(LCN)(404)에만 마스킹 제어 신호를 인가함으로써 전력 소모가 감소할 수 있다.
계층형 비트 라인 구조는 각자의 멀티플렉서(MUX)(408)에 연결되는 복수의 로컬 비트 라인(LCN)(404)을 포함할 수 있다. 예시적인 실시예에서, 4개의 로컬 비트 라인(LCN)(404)이 각자의 멀티플렉서(MUX)(408)에 연결될 수 있다. 각자의 멀티플렉서(MUX)(408)에 연결되는 로컬 비트 라인(LCN)(404)의 수는 변할 수 있다. 예를 들어, 8개의 로컬 비트 라인(LCN)(404), 16개의 로컬 비트 라인(LCN)(404), 32개의 로컬 비트 라인(LCN)(404), 64개의 로컬 비트 라인(LCN)(404), 등이 각자의 멀티플렉서(MUX)(408)에 연결될 수 있다.
계층형 비트 라인 구조는 복수의 멀티플렉서(MUX)(408)에 연결되는 전역 비트 라인(GCN)(406)을 포함할 수 있다. 예시적인 실시예에서, 전역 비트 라인(GCN)(406)은 4개의 멀티플렉서(MUX)에 연결될 수 있다. 전역 비트 라인(GCN)(406)에 연결되는 멀티플렉서(MUX)(408)의 수는 변할 수 있다. 예를 들어, 8개의 멀티플렉서(MUX)(408), 16개의 멀티플렉서(MUX)(408), 32개의 멀티플렉서(MUX)(408), 64개의 멀티플렉서(MUX)(408), 등이 전역 비트 라인(GCN)(406)에 연결될 수 있다. 각각의 전역 비트 라인(GCN)(406)은 복수의 멀티플렉서(MUX)(408)를 통해 복수의 로컬 비트 라인(LCN)(404)에 연결될 수 있다. 예시적인 실시예에서, 각각의 전역 비트 라인(GCN)(406)은 4개의 멀티플렉서(MUX)(408)를 통해 16개의 로컬 비트 라인(404)에 연결될 수 있다.
각각의 메모리 셀(12)은 각자의 소스 라인 드라이버(412)에 의해 바이어스될 수 있다. 각각의 소스 라인 드라이버(412)는 복수의 로컬 소스 라인(LEN)(410)을 통해 복수의 메모리 셀(12)에 연결될 수 있다. 예시적인 실시예에서, 각각의 소스 라인 드라이버(412)는 4개의 메모리 셀(12)에 연결될 수 있다. 소스 라인 드라이버(412)에 연결되는 메모리 셀(12)의 수는 변할 수 있다. 예를 들어, 8개의 로컬 소스 라인(LEN)(410), 16개의 로컬 소스 라인(LEN)(410), 32개의 로컬 소스 라인(LEN)(410), 64개의 로컬 소스 라인(LEN)(410), 등이 소스 라인 드라이버(412)에 연결될 수 있다. 예시적인 실시예에서, 소스 라인 드라이버(412)에 연결되는 메모리 셀(12)의 수는 멀티플렉서(MUX)(408)에 연결된 메모리 셀(12)의 수와 동일할 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른, 계층형 비트 라인 구조에 대한 멀티플렉서(508)의 개략도가 도시된다. 도 5에 도시되는 바와 같이, 전역 비트 라인(GCN)(506)은 멀티플렉서(508)를 통해 복수의 로컬 비트 라인(GCN)(506)에 연결될 수 있다. 예시적인 실시예에서, 멀티플렉서(508)는 복수의 로컬 비트 라인(LCN)(504) 및 전역 비트 라인(GCN)(506)에 연결된 복수의 선택 트랜지스터(SEL)(514)를 포함할 수 있다. 각각의 선택 트랜지스터(514)는 예를 들어, N-형 또는 P-형 쌍극성 정션 트랜지스터, 또는, N-채널 또는 P-채널 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)일 수 있다. 복수의 선택 트랜지스터(SEL)(514) 각각은 전역 비트 라인(GCN)(506)에 로컬 비트 라인(LCN)(504)을 선택적으로 연결하도록 바이어스될 수 있다. 예시적인 실시예에서, 선택 트랜지스터(SEL<0>)(504)은 전역 비트 라인(GCN)(506)에 로컬 비트 라인(LCN<0>)(504)을 연결하도록 바이어스될 수 있고, 선택 트랜지스터(SEL<1>, SEL<2>, SEL<3>)은 전역 비트 라인(GCN)(506)으로부터 로컬 비트 라인(LCN<1>, LCN<2>, LCN<3>)(504)을 분리시키도록 바이어스될 수 있다.
멀티플렉서(508)는 복수의 바이어싱 트랜지스터 쌍(516)을 또한 포함할 수 있다. 각각의 바이어싱 트랜지스터 쌍(516)은 예를 들어, N-형 또는 P-형 쌍극성 정션 트랜지스터, 및/또는, N-채널 또는 P-채널 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)일 수 있다. 각각의 바이어싱 트랜지스터 쌍(516)은 전역 홀드 라인(GHL)(510) 및/또는 전역 마스크 라인(GML)(512)에 연결될 수 있다. 각각의 바이어싱 트랜지스터 쌍(516)은 홀드 트랜지스터(HD)(518) 및 마스크 트랜지스터(MSK)(520)를 포함할 수 있다. 예시적인 실시예에서, 각각의 홀드 트랜지스터(HD)(518)는 전역 홀드 라인(GHL)(510)에 연결될 수 있고, 각각의 마스크 트랜지스터(MSK)(520)는 전역 마스크 라인(GML)(512)에 연결될 수 있다. 로컬 비트 라인(LCN)(504)을 통해 홀드 작동 중 메모리 셀(12)에 홀딩 전위를 인가하기 위해, 홀드 트랜지스터(HD)(518)를 바이어스시키도록 홀드 트랜지스터(HYD)(518)의 게이트에 제어 신호가 인가될 수 있다. 예를 들어, 제어 신호가 홀드 트랜지스터(HD)(518)의 게이트에 인가될 때, 제어 신호는 복수의 홀드 트랜지스터(HD<0>, HD<1>, HD<2>, HD<3>)(518)에게 "ON" 상태를 갖게 할 수 있다. 이어서, 복수의 홀드 트랜지스터(HD<0>, HD<1>, HD<2>, HD<3>)(518)가 로컬 비트 라인(LCN<0>, LCN<1>, LCN<2>, LCN<3>)(504)을 통해 대응하는 복수의 메모리 셀(12)에 홀딩 전위를 출력할 수 있다.
또한, 로컬 비트 라인(LCN)(504)을 통해 판독 및/또는 기록 작동 중 메모리 셀(12)에 마스킹 전위를 인가하기 위해, 마스크 트랜지스터(MSK)(520)를 바이어스시키도록 마스크 트랜지스터(MSK)(520)의 게이트에 제어 신호가 인가될 수 있다. 예를 들어, 제어 신호가 마스크 트랜지스터(MSK)(520)의 게이트에 인가될 때, 제어 신호는 선택되지 않은 메모리 셀(12)과 연계된 복수의 마스크 트랜지스터(MSK<0>, MSK<1>, MSK<2>, MSK<3>)(520)가 "온" 상태를 갖게 할 수 있다. 이어서, 복수의 마스크 트랜지스터(MSK<0>, MSK<1>, MSK<2>, MSK<3>)(518)가, 선택되지 않은 메모리 셀(12)과 연계된 로컬 비트 라인(LCN<0>, LCN<1>, LCN<2>, LCN<3>)(504)을 통해 대응하는 복수의 선택되지 않은 메모리 셀(12)에 마스킹 전위를 출력할 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 계층형 비트 라인 구조에 대한 소스 라인 드라이버(608)의 개략도가 도시된다. 소스 라인 드라이버(608)는 복수의 바이어싱 트랜지스터 쌍(616)을 포함할 수 있다. 각각의 바이어싱 트랜지스터 쌍(616)은 예를 들어, N-형 또는 P-형 쌍극성 정션 트랜지스터, 및/또는, N-채널 또는 P-채널 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)를 포함할 수 있다. 각각의 바이어싱 트랜지스터 쌍(616)은 홀드 트랜지스터(HD)(618) 및 마스크 트랜지스터(MSK)(620)를 포함할 수 있다. 예시적인 실시예에서, 각각의 홀드 트랜지스터(HD)(618)는 전역 홀드 라인(GHL)(610)에 연결될 수 있고, 각각의 마스크 트랜지스터(MSK)(620)는 전역 마스크 라인(GML)(612)에 연결될 수 있다. 로컬 소스 라인(LEN)(604)을 통해 홀드 작동 중 메모리 셀(12)에 홀딩 전위를 인가하기 위해, 홀드 트랜지스터(HD)(618)를 바이어스시키도록 홀드 트랜지스터(HYD)(618)의 게이트에 제어 신호가 인가될 수 있다. 예를 들어, 제어 신호가 홀드 트랜지스터(HD)(618)의 게이트에 인가될 때, 제어 신호는 복수의 홀드 트랜지스터(HD<0>, HD<1>, HD<2>, HD<3>)(618)에게 "ON" 상태를 갖게 할 수 있다. 이어서, 복수의 홀드 트랜지스터(HD<0>, HD<1>, HD<2>, HD<3>)(618)가 로컬 비트 라인(LEN<0>, LEN<1>, LEN<2>, LEN<3>)(604)을 통해 대응하는 복수의 메모리 셀(12)에 홀딩 전위를 출력할 수 있다.
또한, 로컬 소스 라인(LEN)(604)을 통해 판독 및/또는 기록 작동 중 메모리 셀(12)에 마스킹 전위를 인가하기 위해, 마스크 트랜지스터(MSK)(620)를 바이어스시키도록 마스크 트랜지스터(MSK)(620)의 게이트에 제어 신호가 인가될 수 있다. 예를 들어, 제어 신호가 마스크 트랜지스터(MSK)(620)의 게이트에 인가될 때, 제어 신호는 선택되지 않은 메모리 셀(12)과 연계된 복수의 마스크 트랜지스터(MSK<0>, MSK<1>, MSK<2>, MSK<3>)(620)가 ON 상태를 갖게 할 수 있다. 이어서, 복수의 마스크 트랜지스터(MSK<0>, MSK<1>, MSK<2>, MSK<3>)(618)는, 선택되지 않은 메모리 셀(12)과 연계된 로컬 소스 라인(LEN<0>, LEN<1>, LEN<2>, LEN<3>)(604)을 통해 대응하는 복수의 메모리 셀(12)에 마스킹 전위를 출력할 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 리프레시 작동을 실행하기 위한 제어 신호 전압 파형이 도시된다. 예를 들어, 리프레시 작동은, 하나 이상의 단계를 포함할 수 있다. 리프레시 작동은 (예를 들어, 데이터 감지 증촉기 회로를 작동시키지 않아서) 판독 작동이 실행될 수 없기 때문에 전력 소모량을 감소시킬 수 있다. 또한, 리프레시 작동은 선택된 로컬 비트 라인(LCN)(30)에 연결된, 그리고, 선택된 워드 라인(WL)(28)에 연결된, 모든 메모리 셀(12)을 동시에 리프레시시킴으로써 전력 소모량을 감소시킬 수 있다. 더욱이, 리프레시 작동은, 소스 라인(EN)(32)에 인가된 전위가 전체 리프레시 작동 중 일정하게 유지될 수 있기 때문에 전력 소모량을 감소시킬 수 있다. 더욱이, 전체 리프레시 작동 중 소스 라인(EN)(32)에 인가되는 전위를 일정하게 유지시킴으로써, 메모리 셀(12)에 대한 외란의 양이 감소될 수 있다.
리프레시 작동은 하나 이상의 단계를 실행하도록 구성된 제어 신호를 포함할 수 있다. 리프레시 작동을 실행하기 전에, 제어 신호는, 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 유지하기 위해 홀드 작동을 실행하도록 구성될 수 있다. 특히, 제어 신호는 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 및/또는 로직 하이(이진 "1" 데이터 상태))의 보유 시간을 최대화시키기 위해, 홀드 작동을 실행하도록 구성될 수 있다. 또한, 홀드 작동을 위한 제어 신호는 메모리 셀(12) 내의 활동 또는 전계(예를 들어, 전하 누설을 일으킬 수 있는 정션 간의 전계)를 제거하거나 감소시키도록 구성될 수 있다. 예시적인 실시예에서, 홀드 작동 중, 메모리 셀(12)의 P- 영역(122)에 용량성 결합될 수 있는 워드 라인(WL)(28)에 음전위가 인가될 수 있고, 다른 영역(예를 들어, N+ 영역(120), N+ 영역(124), 및/또는 P+ 영역(126))에 인가되는 전위는 0V로 유지될 수 있다. 예를 들어, (가령, 메모리 셀(12)의 P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 인가되는 음전위는 -1.8V일 수 있다. 홀드 작동 중, N+ 영역(124)과 P- 영역(122) 사이의 정션과, N+ 영역(120)과 P- 영역(122) 사이의 정션은, 메모리 셀(12)에 저장되는 데이터 상태(예를 들어, 로직 하이(이진 "1" 데이터 상태) 또는 로직 로우(이진 "0" 데이터 상태))를 보유하기 위해 역방향 바이어스될 수 있다.
예시적인 실시예에서, 리프레시 작동의 제 1 단계는 하나 이상의 후속 단계를 위해 메모리 셀(12)을 준비하기 위해, 메모리 셀(12)에 제어 신호가 인가될 수 있는 작동 시작 준비를 실행하기 위한 제어 신호를 포함할 수 있다. 예를 들어, 프리차지 제어 신호(precharge control signal)는 지정 전위까지 하나 이상의 선택된 로컬 비트 라인(LCN)(30)에 인가될 수 있다. 프리차지 제어 신호는 멀티플렉서(MUX)(408)를 통해 하나 이상의 선택된 로컬 비트 라인(LCN)(30)에 인가될 수 있다. 선택 제어 신호는 하나 이상의 선택 트랜지스터(SEL)(514)를 작동시키기 위해 하나 이상의 선택 트랜지스터(SEL)(514)에 인가될 수 있다. 선택 제어 신호는, 하나 이상의 대응 로컬 비트 라인(LCN)(30)에 프리차지 제어 신호를 연결하기 위해, 하나 이상의 선택 트랜지스터(SEL)(514)를 "온" 상태로 만들 수 있다. 예시적인 실시예에서, 프리차지 제어 신호는 하나 이상의 로컬 비트 라인(LCN)(30)을 0.7V로 프리차징할 수 있다.
리프레시 작동의 제 2 단계는 메모리 셀(12)에 제어 신호가 인가될 수 있는 작동 시작 준비를 실행하기 위해 하나 이상의 메모리 셀(12)에 인가할 제어 신호를 포함할 수 있다. 제어 신호는 캐리어 주입 라인(EP)(34)을 통해 메모리 셀(12)의 P+ 영역(126)에 인가될 수 있다. 제어 신호는 캐리어 주입 라인(EP)(34)을 통해 메모리 셀(12)의 P+ 영역(126)에 지정 전위를 인가할 수 있다. 예시적인 실시예에서, 제어 신호는 캐리어 주입 라인(EP)(34)을 통해 메모리 셀(12)의 P+ 영역(126)에 대략 1.0V 내지 1.2V를 인가할 수 있다. 메모리 셀(12)의 P+ 영역(126)에 인가되는 제어 신호는 제 2 쌍극성 트랜지스터(14b)를 "온" 상태로 만들지 않을 것이다. 예시적인 실시예에서, 리프레시 작동의 제 2 단계는 리프레시 작동의 제 1 단계와 동시에 실행될 수 있다. 다른 예시적인 실시예에서, 리프레시 작동의 제 2 단계는 리프레시 작동의 제 1 단계 이후에 실행될 수 있다.
리프레시 작동의 제 3 단계는 메모리 셀(12)에 제어 신호가 인가될 수 있는 작동 시작 준비를 실행하기 위한 제어 신호를 포함할 수 있다. 예를 들어, 지정 전위로 하나 이상의 로컬 비트 라인(LCN)(30)을 프리차징한 후, 디커플링 제어 신호가 하나 이상의 선택 트랜지스터(SEL)(514)에 인가될 수 있고, 하나 이상의 선택 트랜지스터(SEL)(514)을 "오프" 상태로 만들 수 있다. 다른 예시적인 실시예에서, 하나 이상의 로컬 비트 라인(LCN)(30)을 지정 전위로 프리차징한 후, 하나 이상의 선택 트랜지스터(SEL)(514)을 "오프" 상태로 만들기 위해, 선택 제어 신호가 하나 이상의 선택 트랜지스터(SEL)(514)로부터 철수될 수 있다. 하나 이상의 "오프"된 선택 트랜지스터(SEL)(514)는 프리차지 제어 신호로부터 하나 이상의 로컬 비트 라인(LCN)(30)을 분리시킬 수 있다. 예시적인 실시예에서, 하나 이상의 로컬 비트 라인(LCN)(30)은 전기적으로 부동(floating)일 수 있다.
리프레시 작동의 제 4 단계는 판독 작동을 실행하도록 구성된 제어 신호를 포함할 수 있다. 판독 작동은 메모리 셀 어레이(20)의 하나 이상의 선택된 로우(row)의 하나 이상의 선택된 메모리 셀(12)에 대해 하나 이상의 기록 작동을 실행하도록 구성되는 제어 신호를 포함할 수 있다. 예를 들어, 판독 작동은 메모리 셀 어레이(20)의 하나 이상의 선택된 로우와 하나 이상의 선택된 메모리 셀(12) 상에서 실행될 수 있다. 예를 들어, (P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 인가되는 전위의 증가는 로컬 비트 라인(LCN)(30) 및/또는 소스 라인(EN)(32)에 인가되는 전위보다 지정 전위만큼 높을 수 있다. 지정 전위는 제 1 쌍극성 트랜지스터(14a) 및/또는 제 2 쌍극성 트랜지스터(14b)의 순방향 바이어스 전위 또는 임계 전위일 수 있다. 예를 들어, 지정 전위는 대략 0.7V 일 수 있다.
예시적인 실시예에서, (P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 인가되는 전위는 -1.8V로부터 0V로 상승할 수 있다. 메모리 셀(12)에 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 저장되는 경우에, 제 1 쌍극성 트랜지스터(14a)는 "온" 상태가 될 수 있다. 예를 들어, N+ 영역(120)과 P- 영역(122) 사이의 정션은 순방향 바이어스될 수 있고, P- 영역(122)과 N+ 영역(124) 사이의 정션은 역방향 바이어스될 수 있으며, 제 1 쌍극성 트랜지스터(14a)는 "온" 상태가 될 수 있다. 제 1 쌍극성 트랜지스터(14a)가 "온" 상태가 될 때, (예를 들어, 전기적으로 부동하는) N+ 영역(124)은, 제 2 쌍극성 트랜지스터(14b)를 "온" 상태로 만들기 위해, 대략 0.2V로 방전될 수 있다. 제 2 쌍극성 트랜지스터(14b)를 "온" 상태로 만듦으로써, 메모리 셀(12)에 저장된 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 리프레싱하기 위해, P- 영역(122) 내로 다수 캐리어가 주입될 수 있다.
메모리 셀(12)에 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 저장되는 경우에, 제 1 쌍극성 트랜지스터(14a)는 "오프" 상태에 머무를 수 있다. 예를 들어, N+ 영역(120)과 P- 영역(122) 사이의 정션은 순방향 바이어스되지 않을 수 있거나 약하게 순방향 바이어스될 수 있고, P- 영역(122)과 N+ 영역(124) 사이의 정션은 순방향 바이어스되거나 되지 않을 수 있고 또는 약하게 순방향 바이어스되어, 제 1 쌍극성 트랜지스터(14a)가 "오프" 상태에 머무를 수 있다. 제 1 쌍극성 트랜지스터(14a)가 "오프" 상태에 머무를 때, (예를 들어, 전기적으로 부동하는) N+ 영역(124)은 방전되지 않을 수 있고 지정 전위에 머무를 수 있다(예를 들어, 프리차지 전위). 제 2 쌍극성 트랜지스터(14b)는, N+ 영역이 방전되지 않을 때, "오프" 상태에 머무를 수 있다. 제 2 쌍극성 트랜지스터(14b)가 "오프" 상태에 머무를 때, 메모리 셀(12)에 저장된 로직 로우(예를 들어, 이진 "0" 데이터 상태)를 리프레싱하기 위해, 다수 캐리어가 P- 영역(122)내로 주입되지 않을 수 있다.
예시적인 실시예에서, 로직 로우(예를 들어, 이진 "0" 데이터 상태)를 표시하기 위해 P- 영역(122)에 소량의 전하가 축적되거나 전혀 축적되지 않을 때, P- 영역(122)과 N+ 영역(124) 사이의 정션은 순방향 바이어스되지 않고 N+ 영역(124)은 방전되지 않을 수 있다(예를 들어, 프리차징된 전위를 유지할 수 있다). 제 2 쌍극성 트랜지스터(14b)는, N+ 영역(124)이 방전되지 않고 메모리 셀(12)에서 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 유지될 수 있을 때, "오프" 상태로 유지될 수 있다. 그러나, 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 메모리 셀(12)에 저장되어 있음을 표시하기 위해 P- 영역(122)에 다량의 전하가 축적될 때, P- 영역(122)과 N+ 영역(124) 사이의 정션은 메모리 셀(12)에서 로직 로우(예를 들어, 이진 "0" 데이터 상태)를 유지하기 위해 P- 영역(122)에 저장되는 과량의 전하를 공핍 또는 방전시키도록 약하게 순방향 바이어스될 수 있다.
리프레시 작동의 제 5 단계는 (예를 들어, 대략 0.2V로) 방전되는 N+ 영역(124)의 전위를 가질 수 있는 메모리 셀(12)에 기록 로직 하이(write logic high)(예를 들어, 이진 "1" 데이터 상태) 작동을 실행하도록 구성된 제어 신호들을 포함할 수 있다. 기록 로직 하이 작동은 하나 이상의 선택된 메모리 셀(12)에 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 기록하도록 구성되는 제어 신호를 포함할 수 있다. 예를 들어, (가령, P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 지정 전위가 인가될 수 있다. 예시적인 실시예에서, (예를 들어, P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 인가되는 전위는 0V로부터 -1.0V로 하강할 수 있다.
이러한 바이어스 하에서, 제 2 쌍극성 트랜지스터가 제 4 단계에서 "온" 상태가 될 수 있기 때문에, 다수 캐리어가 P- 영역(122) 내로 계속 주입될 수 있다. 다수 캐리어는 (예를 들어, P-영역에 용량성 결합되는) 워드 라인(WL)(28)에 의해 인가되는 전위가 0V로부터 -1.0V로 전환됨에 따라 P- 영역(122) 내로 계속 주입될 수 있다. 예를 들어, N+ 영역(124)과 P+ 영역(126) 사이의 정션은 순방향 바이어스될 수 있고, 다수 캐리어(예를 들어, 정공)은 P- 영역(122) 내로 주입될 수 있다. P- 영역(122)은 N+ 영역(120)의 전위보다 높은 지정 전위를 나타낼 수 있는 전하 캐리어의 양을 축적/저장할 수 있다. 예시적인 실시예에서, 지정 전위는 N+ 영역(120)의 전위보다 0.7V 높을 수 있다. 메모리 셀(12)에 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 저장되는 경우에, 제 2 쌍극성 트랜지스터(14b)는 "오프" 상태에 머무를 수 있고, 다수 캐리어는 P- 영역(122) 내로 주입되지 않을 수 있다. (예를 들어, P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 의해 인가되는 전위가 -1.0V로부터 0V로 전환될 때, 제 2 쌍극성 트랜지스터(14b)는 "오프" 상태에 머무를 수 있고, 다수 캐리어는 P- 영역(122) 내로 주입되지 않을 수 있다. 다수 캐리어가 P- 영역(122) 내로 주입되지 않을 때, 메모리 셀(12)에 로직 로우(예를 들어, 이진 "0" 데이터 상태)가 유지될 수 있다.
리프레시 작동의 제 6 단계는, 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동을 종료하기 위한 제어 신호를 포함할 수 있다. 예를 들어, 커플링 제어 신호가 하나 이상의 선택 트랜지스터(SEL)(514)에 인가될 수 있고, 하나 이상의 선택 트랜지스터(SEL)(514)를 "온" 상태로 만들 수 있다. 하나 이상의 "온" 상태가 된 선택 트랜지스터(SEL)(514)는, 제 2 쌍극성 트랜지스터(14b)를 "오프" 상태로 만들고 선택된 메모리 셀(12) 내 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태)를 종료하기 위해, 하나 이상의 로컬 비트 라인(LCN)(30)에 지정 전위를 연결할 수 있다. 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동을 마차기 위해 하나 이상의 로컬 비트 라인(LCN)(30)에 인가되는 지정 전위는, 적어도 부분적으로 임계 전위에 기초하여 결정될 수 있고, 이러한 임계 전위 아래에서는 N+ 영역(124)과 P+ 영역(126) 사이의 정션을 통해 주입되는 다수 캐리어가 무시할만한 수준일 수 있다. 예를 들어, 하나 이상의 로컬 비트 라인(LCN)(30)에 인가되는 지정 전위는 대략 0.7V일 수 있다.
상술한 바와 같이, (예를 들어, P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 인가되는 전위는 0V로부터 -1.0V로 하강할 수 있고, 로컬 비트 라인(LCN)(30)에 인가되는 전위는 대략 0.2V로 방전될 수 있으며, 캐리어 주입 라인(EP)(34)을 통해 P+ 영역(126)에 인가되는 전위는 1.0V로 유지될 수 있다. 이러한 바이어스 하에서, P- 영역(122)과 N+ 영역(124) 사이의 정션은 순방향 바이어스되어, 로직 하이(예를 들어, 이진 "1" 데이터 상태)가 P- 영역(122)에 기록될 수 있다(예를 들어, P+ 영역(126)으로부터 P- 영역(122) 내로 전하 주입).
리프레시 작동의 제 7 단계는 작동 종료 준비를 실행하도록 구성된 제어 신호를 또한 포함할 수 있다. 리프레시 작동의 제 7 단계 중, 메모리 셀(12)에 인가되는 전위는 메모리 셀(12)에 저장되는 전하의 양(예를 들어, 데이터 상태의 표시사항)을 조정할 수 있다. 예시적인 실시예에서, 캐리어 주입 라인(EP)(34)을 통해 P+ 영역(126)에 인가되는 전위는 0V까지 하강할 수 있다. 기록 로직 하이(예를 들어, 이진 "1" 데이터 상태) 작동 중 N+ 영역(124)의 전위보다 대략 0.7V 높게 충전될 수 있는 P- 영역(122)은 (예를 들어, P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 인가되는 전위에 의해 대략 0V까지에 연결될 수 있다. (예를 들어, P- 영역(122)에 용량성 결합되는) 워드 라인(WL)(28)에 인가되는 전위는 -1.8V까지 하강할 수 있고, 메모리 셀(12)의 P- 영역(122)에 저장되는 전하의 양(예를 들어, 데이터 상태의 표시사항)을 결정할 수 있다. 또한, 비트 라인(CN)(30)을 통해 N+ 영역(124)에 인가되는 전위는, 데이터 상태(예를 들어, 로직 로우(이진 "0" 데이터 상태) 또는 로직 하이(이진 "1" 데이터 상태))를 보유하기 위해 홀드 작동으로 되돌아가고자 0V로 하강할 수 있다.
이 시점에서, 상술한 바와 같은 본 발명에 따른 반도체 메모리 소자를 리프레싱하기 위한 기술이 제공은, 입력 데이터 처리 및 출력 데이터의 발생을 어느 정도 포함할 수 있음을 상기하여야 한다. 입력 데이터 처리 및 출력 데이터 발생은 하드웨어적으로 또는 소프트웨어적으로 구현될 수 있다. 예를 들어, 구체적인 전자적 구성요소들이 상술한 바와 같은 본 발명에 따른 반도체 메모리 소자의 리프레싱과 관련된, 반도체 메모리 소자 또는 유사 또는 관련 회로에 이용될 수 있다. 대안으로서, 명령에 따라 작동하는 하나 이상의 프로세서가 상술한 바와 같은 본 발명에 따른 반도체 메모리 소자의 리프레싱과 관련된 기능을 구현할 수 있다. 이러한 경우에 해당할 경우, 하나 이상의 프로세서에 의해 판독가능한 매체 상에 이러한 명령이 저장될 수 있고, 또는, 하나 이상의 반송파에 실린 하나 이상의 신호를 통해 하나 이상의 프로세서에 이러한 명령이 송신될 수 있다는 점은 본 발명의 범위 내에 있다.
본 발명은 여기서 설명되는 구체적인 실시예에 의해 범위가 제한되지 않는다. 게다가, 여기서 설명한 사항에 추가하여 본 발명의 다른 다양한 실시예 및 본 발명에 대한 다른 변형예들이, 전술한 설명 및 첨부 도면으로부터 당 업자에게 명백할 것이다. 따라서, 이러한 다른 실시예 및 변형예들은 본 발명의 범위 내에 있는 것으로 간주된다. 더욱이, 본 발명이 특정 용도로 특정 환경에서 특정 구현의 범주로 여기서 설명되었으나, 당 업자라면 그 용도가 이에 제한되지 않으며 본 발명이 임의의 개수의 용도에 대해 임의의 개수의 환경에서 유익하게 구현될 수 있음을 이해할 수 있을 것이다. 따라서, 아래 제시되는 청구범위는 여기서 설명되는 본 발명의 전체 폭 및 사상의 관점에서 구성되어야 한다.

Claims (20)

  1. 반도체 메모리 소자의 리프레싱 방법에 있어서,
    상기 방법은 메모리 셀의 어레이 내 메모리 셀에 복수의 전위를 인가하는 단계를 포함하며, 상기 메모리 셀에 복수의 전위를 인가하는 단계는,
    상기 어레이의 각자의 소스 라인을 통해 메모리 셀의 제 1 영역에 제 1 전위를 인가하는 단계와,
    상기 어레이의 각자의 로컬 비트 라인 및 각자의 선택 트랜지스터를 통해 메모리 셀의 제 2 영역에 제 2 전위를 인가하는 단계와,
    상기 어레이의 각자의 워드 라인에 제 3 전위를 인가하는 단계로서, 상기 워드 라인은, 상기 제 1 영역과 상기 제 2 영역 사이에 배치되고 전기적으로 부동(electrically floating)인 메모리 셀의 바디 영역으로부터 이격되고 상기 바디 영역에 용량성으로 결합되는, 상기 제 3 전위를 인가하는 단계와,
    상기 어레이의 각자의 캐리어 주입 라인을 통해 메모리 셀의 제 3 영역에 제 4 전위를 인가하는 단계
    를 포함하는 반도체 메모리 소자의 리프레싱 방법.
  2. 제 1 항에 있어서, 각자의 로컬 비트 라인이 멀티플렉서에 연결되는
    반도체 메모리 소자의 리프레싱 방법.
  3. 제 2 항에 있어서, 상기 멀티플렉서가 전역 비트 라인에 연결되는
    반도체 메모리 소자의 리프레싱 방법.
  4. 제 2 항에 있어서, 상기 멀티플렉서는 각자의 로컬 비트 라인에 연결되는 적어도 하나의 마스킹 트랜지스터를 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  5. 제 4 항에 있어서, 상기 멀티플렉서는 각자의 로컬 비트 라인에 연결되는 적어도 하나의 홀드 트랜지스터를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  6. 제 5 항에 있어서, 각자의 선택 트랜지스터는 상기 적어도 하나의 마스크 트랜지스터 및 상기 적어도 하나의 홀드 트랜지스터에 연결되는
    반도체 메모리 소자의 리프레싱 방법.
  7. 제 1 항에 있어서, 상기 반도체 메모리 소자의 리프레싱 중 각자의 소스 라인을 통해 일정 레벨에서 제 1 영역에 인가되는 제 1 전위를 유지하는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  8. 제 1 항에 있어서, 각자의 선택 트랜지스터를 작동시키도록 각자의 선택 트랜지스터에 선택 제어 신호를 인가하는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  9. 제 8 항에 있어서, 작동하는 각자의 선택 트랜지스터를 통해 홀드 작동 중 각자의 소스 라인에 인가되는 제 2 전위로부터 각자의 소스 라인에 인가되는 제 2 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  10. 제 1 항에 있어서, 홀드 작동 중 각자의 캐리어 주입 라인에 인가되는 제 4 전위로부터 각자의 캐리어 주입 라인에 인가되는 제 4 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  11. 제 1 항에 있어서, 각자의 선택 트랜지스터를 작동중지시키기 위해 각자의 선택 트랜지스터에 디커플링 제어 신호를 인가하는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  12. 제 11 항에 있어서, 각자의 로컬 비트 라인은, 각자의 선택 트랜지스터가 작동중지된 후 전기적으로 부동인
    반도체 메모리 소자의 리프레싱 방법.
  13. 제 1 항에 있어서, 판독 작동을 실행하기 위해 홀드 작동 중 각자의 워드 라인에 인가되는 제 3 전위로부터 각자의 워드 라인에 인가되는 제 3 전위를 증가시키는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  14. 제 13 항에 있어서, 상기 제 3 전위의 증가는 각자의 로컬 비트 라인에 인가되는 제 2 전위를 감소시키기 위해 상기 메모리 셀을 작동시키는
    반도체 메모리 소자의 리프레싱 방법.
  15. 제 1 항에 있어서, 기록 로직 하이 작동을 실행하기 위해 기록 로직 로우 작동 중 각자의 워드 라인에 인가되는 제 3 전위로부터 각자의 워드 라인에 인가되는 제 3 전위를 감소시키는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  16. 제 15 항에 있어서, 기록 로직 하이 작동 중 각자의 워드 라인에 인가되는 제 3 전위는, 홀드 작동 중 각자의 워드 라인에 인가되는 제 3 전위보다 높은
    반도체 메모리 소자의 리프레싱 방법.
  17. 제 1 항에 있어서, 기록 로직 하이 작동을 종료하기 위해 각자의 선택 트랜지스터를 작동시키도록 각자의 선택 트랜지스터에 커플링 제어 신호를 인가하는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  18. 제 17 항에 있어서, 제 2 영역과 제 3 영역 사이의 정션을 순방향 바이어스시키도록 각자의 로컬 비트 라인에 인가되는 제 2 전위를 방전하는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  19. 제 1 항에 있어서, 홀드 작동을 실행하기 위해 기록 로직 하이 작동 중 각자의 캐리어 주입 라인에 인가되는 제 4 전위로부터 각자의 캐리어 주입 라인에 인가되는 제 4 전위를 감소시키는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
  20. 제 1 항에 있어서, 홀드 작동을 실행하기 위해 기록 로직 하이 작동 중 각자의 로컬 비트 라인에 인가되는 제 2 전위로부터 각자의 로컬 비트 라인에 인가되는 제 2 전위를 감소시키는 단계를 더 포함하는
    반도체 메모리 소자의 리프레싱 방법.
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