KR20140092537A

KR20140092537A - 메모리 셀 및 이를 포함하는 메모리 장치

Info

Publication number: KR20140092537A
Application number: KR20130004661A
Authority: KR
Inventors: 이중재; 손경목; 고상기; 김시우
Original assignee: 삼성전자주식회사
Priority date: 2013-01-16
Filing date: 2013-01-16
Publication date: 2014-07-24
Also published as: TWI611417B; CN103928050A; US20140198560A1; TW201432712A; CN103928050B; US9496016B2

Abstract

메모리 셀은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되고 동기 제어 라인을 통해 동기 펄스 신호가 인가되는 하부 전극을 포함한다. 메모리 셀은 데이터 보존 시간(retention time)을 향상시킬 수 있다.

Description

메모리 셀 및 이를 포함하는 메모리 장치{MEMORY CELL AND MEMORY DEVICE HAVING THE SAME}

본 발명은 메모리 셀에 관한 것으로, 보다 상세하게는 데이터 보존 시간(retention time)을 증가시킬 수 있는 메모리 셀 및 이를 포함하는 메모리 장치에 관한 것이다.

일반적으로 SRAM(Static Random Access Memory) 셀은 여섯 개의 트랜지스터로 구성되므로 셀 사이즈가 커져서 메모리 집적도(density)가 떨어진다는 문제점이 있다.

이에 반해, 로직 프로세스 호환 가능한 임베디드 DRAM(Dynamic Random Access Memory) 셀은 데이터 보존 시간(retention time)이 낮으므로 리프레시(refresh) 주기가 짧고, 독출 동작시에 셀에 저장된 데이터가 소멸되는 파괴 독출 동작(destructive readout)을 수행하므로 독출 동작시미다 리프레시 동작이 필요하다는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 데이터 보존 시간(retention time)을 증가시킬 수 있는 메모리 셀을 제공하는 것이다.

본 발명의 다른 목적은 상기 메모리 셀을 포함하는 메모리 장치를 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 셀은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 상기 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 상기 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되고 상기 동기 제어 라인을 통해 동기 펄스 신호가 인가되는 하부 전극을 포함한다.

일 실시예에 있어서, 상기 동기 펄스 신호는 기입 동작시 인가될 수 있다.

상기 동기 펄스 신호는 상기 기입 워드 라인을 통해 제공되는 기입 워드 라인 신호와 동기되어 인가될 수 있다.

일 실시예에 있어서, 상기 동기 펄스 신호는 독출 동작시 인가될 수 있다.

상기 동기 펄스 신호는 상기 독출 워드 라인을 통해 제공되는 독출 워드 라인 신호와 동기되어 인가될 수 있다.

일 실시예에 있어서, 상기 기입 트랜지스터 및 상기 독출 트랜지스터는 P타입 모스 트랜지스터(PMOS)일 수 있다.

기입 동작시 상기 기입 워드 라인을 통해 논리 로우 레벨로 활성화되는 기입 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 상기 기입 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화될 수 있다.

독출 동작시 상기 독출 워드 라인을 통해 논리 하이 레벨로 활성화되는 독출 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 상기 독출 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화될 수 있다.

일 실시예에 있어서, 상기 기입 트랜지스터는 P타입 모스 트랜지스터(PMOS)이고 상기 독출 트랜지스터는 N타입 모스 트랜지스터(NMOS)일 수 있다.

기입 동작시 상기 기입 워드 라인을 통해 논리 로우 레벨로 활성화되는 기입 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 논리 로우 레벨과 논리 하이 레벨 사이의 제1 레벨을 유지하다가 상기 기입 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화될 수 있다.

기입 동작시 상기 기입 워드 라인을 통해 논리 로우 레벨로 활성화되는 기입 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 논리 로우 레벨과 논리 하이 레벨 사이의 제1 레벨을 유지하다가 상기 기입 워드 라인 신호가 활성화되기 직전에 논리 하이 레벨로 상승하고 상기 기입 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화될 수 있다.

독출 동작시 상기 독출 워드 라인을 통해 논리 로우 레벨로 활성화되는 독출 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 논리 로우 레벨과 논리 하이 레벨 사이의 제1 레벨을 유지하다가 상기 독출 워드 라인 신호와 동기되어 논리 하이 레벨로 활성화될 수 있다.

일 실시예에 있어서, 상기 모스 커패시터는 상기 메모리 셀의 일 측면을 따라 제1 방향으로 길게 형성되는 하나의 불순물 영역을 포함하고, 상기 하나의 불순물 영역은 상기 하부 전극으로 사용될 수 있다.

상기 모스 커패시터의 게이트 전극과 상기 독출 트랜지스터의 게이트 전극은 일체로 형성되고, 상기 일체로 형성되는 게이트 전극은 상기 제1 방향을 따라 상기 모스 커패시터의 불순물 영역과 오버랩되는 긴 오버랩 영역을 포함할 수 있다.

상기 일체로 형성되는 게이트 전극과 상기 기입 트랜지스터의 상기 제2 전극은 쉐어드 콘택(shared contact)을 통해 전기적으로 연결될 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 셀은 기입 트랜지스터, 독출 트랜지스터, 독출 스위치 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 상기 독출 트랜지스터는 제2 전극, 상기 스토리지 노드에 연결되는 게이트 전극 및 독출 워드 라인에 연결되는 제1 전극을 포함한다. 상기 독출 스위치 트랜지스터는 독출 워드 라인에 연결되는 게이트 전극, 상기 독출 트랜지스터의 제2 전극에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 상기 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되고 상기 동기 제어 라인을 통해 동기 펄스 신호가 인가되는 하부 전극을 포함한다.

일 실시예에 있어서, 상기 기입 트랜지스터, 상기 독출 트랜지스터 및 상기 독출 스위치 트랜지스터는 P타입 모스 트랜지스터(PMOS)일 수 있다.

독출 동작시 상기 독출 워드 라인을 통해 논리 로우 레벨로 활성화되는 독출 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 상기 독출 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화될 수 있다.

일 실시예에 있어서, 상기 기입 트랜지스터는 P타입 모스 트랜지스터(PMOS)이고 상기 독출 트랜지스터 및 상기 독출 스위치 트랜지스터는 N타입 모스 트랜지스터(NMOS)일 수 있다.

독출 동작시 상기 독출 워드 라인을 통해 논리 하이 레벨로 활성화되는 독출 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 논리 로우 레벨과 논리 하이 레벨 사이의 제1 레벨을 유지하다가 상기 독출 워드 라인 신호와 동기되어 논리 하이 레벨로 활성화될 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는 메모리 셀 어레이 및 제어부를 포함한다. 상기 메모리 셀 어레이는 복수의 기입 워드 라인들, 복수의 기입 비트 라인들, 복수의 독출 워드 라인들, 복수의 독출 비트 라인들 및 복수의 동기 제어 라인들에 연결되는 복수의 메모리 셀들을 포함한다. 상기 제어부는 상기 복수의 기입 워드 라인들, 상기 복수의 기입 비트 라인들, 상기 복수의 독출 워드 라인들, 상기 복수의 독출 비트 라인들 및 상기 복수의 동기 제어 라인들을 통해 상기 메모리 셀 어레이의 동작을 제어한다. 상기 메모리 셀 어레이에 포함되는 상기 복수의 메모리 셀들 각각은, 상응하는 기입 워드 라인에 연결되는 게이트 전극, 상응하는 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함하는 기입 트랜지스터, 상기 스토리지 노드에 연결되는 게이트 전극, 상응하는 독출 워드 라인에 연결되는 제1 전극 및 상응하는 독출 비트 라인에 연결되는 제2 전극을 포함하는 독출 트랜지스터, 및 상기 스토리지 노드에 연결되는 게이트 전극 및 상응하는 동기 제어 라인에 연결되고 상기 상응하는 동기 제어 라인을 통해 동기 펄스 신호가 인가되는 하부 전극을 포함하는 모스 커패시터를 포함한다.

일 실시예에 있어서, 상기 복수의 메모리 셀들 각각은 인접하는 적어도 하나의 메모리 셀과 상기 모스 커패시터를 공유할 수 있다.

본 발명의 실시예들에 따른 메모리 셀은 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 장치에 포함되는 메모리 셀의 일 예를 나타내는 블록도이다.
도 3은 도 2의 메모리 셀의 레이아웃(layout)의 일 예를 나타내는 도면이다.
도 4는 도 2의 메모리 셀의 레이아웃(layout)의 다른 예를 나타내는 도면이다.
도 5는 도 2의 메모리 셀의 레이아웃(layout)의 또 다른 예를 나타내는 도면이다.
도 6은 도 2의 메모리 셀의 레이아웃(layout)의 또 다른 예를 나타내는 도면이다.
도 7은 도 2의 메모리 셀의 기입 동작을 설명하기 위한 타이밍도이다.
도 8은 도 2의 메모리 셀의 독출 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1의 메모리 장치에 포함되는 메모리 셀의 다른 예를 나타내는 블록도이다.
도 10은 도 9의 메모리 셀의 기입 동작을 설명하기 위한 타이밍도이다.
도 11은 도 9의 메모리 셀의 기입 동작을 설명하기 위한 다른 타이밍도이다.
도 12는 도 9의 메모리 셀의 독출 동작을 설명하기 위한 타이밍도이다.
도 13은 도 1의 메모리 장치에 포함되는 메모리 셀의 또 다른 예를 나타내는 블록도이다.
도 14는 도 13의 메모리 셀의 독출 동작을 설명하기 위한 타이밍도이다.
도 15는 도 1의 메모리 장치에 포함되는 메모리 셀의 또 다른 예를 나타내는 블록도이다.
도 16은 도 15의 메모리 셀의 독출 동작을 설명하기 위한 타이밍도이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 집적 회로를 나타내는 블록도이다.
도 18은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 디스플레이 드라이버 집적 회로를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 카드를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 21은 본 발명의 실시예들에 따른 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 메모리 장치를 나타내는 블록도이다.

도 1을 참조하면, 메모리 장치(10)는 메모리 셀 어레이(100) 및 제어부(200)를 포함한다.

메모리 셀 어레이(100)는 복수의 기입 워드 라인들(WWL1, ..., WWLn), 복수의 기입 비트 라인들(WBL1, ..., WBLm), 복수의 독출 워드 라인들(RWL1, ..., RWLn), 복수의 독출 비트 라인들(RBL1, ..., RBLm) 및 복수의 동기 제어 라인들(SCL1, ..., SCLn)에 연결되어 매트릭스(matrix) 형상으로 배열되는 복수의 메모리 셀(300)들을 포함한다.

복수의 기입 워드 라인들(WWL1, ..., WWLn), 복수의 독출 워드 라인들(RWL1, ..., RWLn) 및 복수의 동기 제어 라인들(SCL1, ..., SCLn) 각각은 로우(row) 방향으로 형성되어 동일한 로우에 배열된 메모리 셀(300)들에 공통으로 연결될 수 있다. 복수의 기입 비트 라인들(WBL1, ..., WBLm) 및 복수의 독출 비트 라인들(RBL1, ..., RBLm) 각각은 컬럼(column) 방향으로 형성되어 동일한 컬럼에 배열된 메모리 셀(300)들에 공통으로 연결될 수 있다.

제어부(200)는 복수의 기입 워드 라인들(WWL1, ..., WWLn), 복수의 기입 비트 라인들(WBL1, ..., WBLm), 복수의 독출 워드 라인들(RWL1, ..., RWLn), 복수의 독출 비트 라인들(RBL1, ..., RBLm) 및 복수의 동기 제어 라인들(SCL1, ..., SCLn)을 통해 메모리 셀 어레이(100)의 동작을 제어한다.

예를 들어, 제어부(200)는 복수의 기입 워드 라인들(WWL1, ..., WWLn)에 기입 워드 라인 신호를 제공하고, 복수의 동기 제어 라인들(SCL1, ..., SCLn)에 동기 펄스 신호를 제공하고, 복수의 기입 비트 라인들(WBL1, ..., WBLm)에 기입 데이터를 제공함으로써 복수의 메모리 셀(300)들에 대해 기입 동작을 수행하고, 복수의 독출 워드 라인들(RWL1, ..., RWLn)에 독출 워드 라인 신호를 제공하고, 복수의 동기 제어 라인들(SCL1, ..., SCLn)에 상기 동기 펄스 신호를 제공함으로써 복수의 메모리 셀(300)들에 대해 독출 동작을 수행하여 복수의 독출 비트 라인들(RBL1, ..., RBLm)을 통해 독출 데이터를 수신할 수 있다.

제어부(200)의 상세 구성 및 동작에 대해서는 후술한다.

도 2는 도 1의 메모리 장치에 포함되는 메모리 셀의 일 예를 나타내는 회로도이다.

도 2를 참조하면, 메모리 셀(300a)은 기입 트랜지스터(310), 독출 트랜지스터(320) 및 모스 커패시터(Metal Oxide Semiconductor capacitor)(330)를 포함할 수 있다.

도 2에서 기입 트랜지스터(310) 및 독출 트랜지스터(320)는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터로 구현된다.

기입 트랜지스터(310)는 기입 워드 라인(WWL)에 연결되는 게이트 전극, 기입 비트 라인(WBL)에 연결되는 제1 전극 및 스토리지 노드(SN)에 연결되는 제2 전극을 포함할 수 있다.

독출 트랜지스터(320)는 스토리지 노드(SN)에 연결되는 게이트 전극, 독출 워드 라인(RWL)에 연결되는 제1 전극 및 독출 비트 라인(RBL)에 연결되는 제2 전극을 포함할 수 있다.

모스 커패시터(330)는 스토리지 노드(SN)에 연결되는 게이트 전극 및 동기 제어 라인(SCL)에 연결되는 하부 전극을 포함할 수 있다. 제어부(200)로부터 제공되는 상기 동기 펄스 신호는 동기 제어 라인(SCL)을 통해 모스 커패시터(330)의 상기 하부 전극에 인가될 수 있다.

도 3은 도 2의 메모리 셀의 레이아웃(layout)의 일 예를 나타내는 도면이다.

도 3에는 메모리 셀 어레이(100)에 포함되는 서로 인접한 네 개의 메모리 셀(300a)들의 레이아웃이 도시된다.

도 3에 도시된 네 개의 메모리 셀(300a)들은 서로 대칭되는 레이아웃을 가질 수 있다.

도 3을 참조하면, 메모리 셀(300a)에는 기입 트랜지스터(310)를 형성하기 위한 제1 액티브 영역(311)이 형성되고, 제1 액티브 영역(311) 상부에는 제1 액티브 영역(311)을 가로지르는 제1 게이트 전극층(312)이 형성될 수 있다.

제1 게이트 전극층(312)은 제1 콘택(313)을 통해 기입 워드 라인(WWL)과 연결되어 기입 트랜지스터(310)의 상기 게이트 전극으로 사용될 수 있다. 제1 게이트 전극층(312)은 로우 방향으로 연장되어 로우 방향으로 인접한 메모리 셀(300a)과 공유될 수 있고, 제1 콘택(313)은 메모리 셀(300a)의 모서리 상에 형성되어 상기 로우 방향으로 인접한 메모리 셀(300a)과 공유될 수 있다. 기입 워드 라인(WWL)은 로우 방향으로 형성되어 로우 방향으로 배치되는 메모리 셀(300a)들의 제1 콘택(313)에 공통으로 연결될 수 있다.

제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 제1 측면에 위치하는 영역 및 제2 측면에 위치하는 영역 각각에는 불순물 영역이 형성될 수 있다.

제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제1 측면에 위치하는 영역은 제2 콘택(314)을 통해 기입 비트 라인(WBL)과 연결되어 기입 트랜지스터(310)의 상기 제1 전극(즉, 드레인 전극 또는 소스 전극)으로 사용될 수 있다. 제1 액티브 영역(311)은 컬럼 방향으로 연장되어 컬럼 방향으로 인접한 메모리 셀(300a)과 공유될 수 있고, 제2 콘택(314)은 메모리 셀(300a)의 모서리 상에 형성되어 상기 컬럼 방향으로 인접한 메모리 셀(300a)과 공유될 수 있다. 기입 비트 라인(WBL)은 컬럼 방향으로 형성되어 컬럼 방향으로 배치되는 메모리 셀(300a)들의 제2 콘택(314)에 공통으로 연결될 수 있다.

제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제2 측면에 위치하는 영역은 기입 트랜지스터(310)의 상기 제2 전극(즉, 소스 전극 또는 드레인 전극)으로 사용될 수 있다.

제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 하부 영역에는 기입 트랜지스터(310)의 채널 영역이 형성될 수 있다. 상기 채널 영역에는 기입 트랜지스터(310)의 소스-게이트 사이에 문턱 전압 이상의 전압이 인가될 때 반전층(inversion layer)이 형성될 수 있다.

또한, 메모리 셀(300a)에는 독출 트랜지스터(320)를 형성하기 위한 제2 액티브 영역(321) 및 모스 커패시터(330)를 형성하기 위한 제3 액티브 영역(331)이 형성되고, 제2 액티브 영역(321) 및 제3 액티브 영역(331) 상부에는 독출 트랜지스터(320)의 상기 게이트 전극 및 모스 커패시터(330)의 상기 게이트 전극으로 공통으로 사용되는 제2 게이트 전극층(322)이 형성될 수 있다. 제2 게이트 전극층(322)은 메모리 셀(300a)에 기입되는 데이터에 상응하는 전하를 저장하는 스토리지 노드(SN)로서 사용될 수 있다.

제2 게이트 전극층(322)은 제2 액티브 영역(321)을 가로지르도록 형성될 수 있다. 제2 액티브 영역(321) 중에서 제2 게이트 전극층(322)의 제1 측면에 위치하는 영역 및 제2 측면에 위치하는 영역 각각에는 불순물 영역이 형성될 수 있다.

제2 액티브 영역(321) 중에서 제2 게이트 전극층(322)의 상기 제1 측면에 위치하는 영역은 제3 콘택(323)을 통해 독출 워드 라인(RWL)과 연결되어 독출 트랜지스터(320)의 상기 제1 전극(즉, 드레인 전극 또는 소스 전극)으로 사용될 수 있다. 독출 워드 라인(RWL)은 로우 방향으로 형성되어 로우 방향으로 배치되는 메모리 셀(300a)들의 제3 콘택(323)에 공통으로 연결될 수 있다.

제2 액티브 영역(321) 중에서 제2 게이트 전극층(322)의 상기 제2 측면에 위치하는 영역은 제4 콘택(324)을 통해 독출 비트 라인(RBL)과 연결되어 독출 트랜지스터(320)의 상기 제2 전극(즉, 소스 전극 또는 드레인 전극)으로 사용될 수 있다. 제2 액티브 영역(321)은 컬럼 방향으로 연장되어 컬럼 방향으로 인접한 메모리 셀(300a)과 공유될 수 있고, 제4 콘택(324)은 메모리 셀(300a)의 모서리 상에 형성되어 상기 컬럼 방향으로 인접한 메모리 셀(300a)과 공유될 수 있다. 독출 비트 라인(RBL)은 컬럼 방향으로 형성되어 컬럼 방향으로 배치되는 메모리 셀(300a)들의 제4 콘택(324)에 공통으로 연결될 수 있다.

제2 액티브 영역(321) 중에서 제2 게이트 전극층(322)의 하부 영역에는 독출 트랜지스터(320)의 채널 영역이 형성될 수 있다. 상기 채널 영역에는 독출 트랜지스터(320)의 소스-게이트 사이에 문턱 전압 이상의 전압이 인가될 때 반전층(inversion layer)이 형성될 수 있다.

제3 액티브 영역(331)에는 하나의 불순물 영역만이 형성될 수 있다. 제3 액티브 영역(331)은 제5 콘택(332)을 통해 동기 제어 라인(SCL)과 연결되어 모스 커패시터(330)의 상기 하부 전극으로 사용될 수 있다. 즉, 모스 커패시터(330)는 소스 전극 및 드레인 전극을 별도로 구비하지 않고 상기 게이트 전극에 대응되는 하나의 하부 전극만을 갖도록 형성될 수 있다.

상술한 바와 같이, 모스 커패시터(330)의 상기 하부 전극에는 동기 제어 라인(SCL)을 통해 상기 동기 펄스 신호가 인가되므로, 상기 동기 펄스 신호에 의해 스토리지 노드(SN)에는 커플링 효과가 발생할 수 있다.

도 3에 도시된 바와 같이, 제3 액티브 영역(331)은 메모리 셀(300a)의 일 측면을 따라 컬럼 방향으로 길게 형성되고, 제2 게이트 전극층(322)은 컬럼 방향을 따라 제3 액티브 영역(331)과 오버랩되는 긴 오버랩 영역을 포함하도록 형성될 수 있다. 이와 같이, 제3 액티브 영역(331)과 오버랩되는 제2 게이트 전극층(322)의 에지의 길이를 길게 설계함으로써 스토리지 노드(SN)의 커패시턴스는 증가되어 상기 동기 펄스 신호의 인가로 인해 모스 커패시터(330)를 통해 스토리지 노드(SN)에 발생하는 커플링 효과를 극대화시킬 수 있다.

또한, 제3 액티브 영역(331)은 로우 방향으로 연장되어 로우 방향으로 인접한 메모리 셀(300a)과 공유될 수 있고, 제5 콘택(332)은 메모리 셀(300a)의 모서리 상에 형성되어 상기 로우 방향으로 인접한 메모리 셀(300a)과 공유될 수 있다. 따라서 메모리 셀 어레이(100)에서 로우 방향으로 인접하는 두 개의 메모리 셀(300a)들은 하나의 모스 커패시터(330)를 공유할 수 있다. 동기 제어 라인(SCL)은 로우 방향으로 형성되어 로우 방향으로 배치되는 메모리 셀(300a)들의 제5 콘택(332)에 공통으로 연결될 수 있다.

한편, 제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제2 측면에 위치하는 영역(즉, 기입 트랜지스터(310)의 상기 제2 전극)에는 제6 콘택(315)이 형성되고, 제2 게이트 전극층(322)에는 제7 콘택(325)이 형성되며, 제6 콘택(315) 및 제7 콘택(325)은 와이어(wire)를 통해 서로 전기적으로 연결될 수 있다. 이로써 기입 트랜지스터(310)의 상기 제2 전극은 스토리지 노드(SN)에 연결될 수 있다.

도 4는 도 2의 메모리 셀의 레이아웃(layout)의 다른 예를 나타내는 도면이다.

도 4에는 메모리 셀 어레이(100)에 포함되는 서로 인접한 네 개의 메모리 셀(300a)들의 레이아웃이 도시된다.

도 4에 도시된 네 개의 메모리 셀(300a)들은 서로 대칭되는 레이아웃을 가질 수 있다.

도 4에 도시된 메모리 셀(300a)의 레이아웃은 제3 액티브 영역(331) 및 제5 콘택(332)의 위치를 제외하고는 도 3에 도시된 메모리 셀(300a)의 레이아웃과 동일하다. 따라서 제3 액티브 영역(331) 및 제5 콘택(332)의 위치에 대해서만 상세히 설명하고 나머지 구성요소의 레이아웃에 대한 설명은 생략한다.

도 4에 도시된 바와 같이, 제3 액티브 영역(331)은 메모리 셀(300a)의 일 측면을 따라 컬럼 방향으로 길게 형성되고, 로우 방향 및 컬럼 방향으로 연장되어 로우 방향 및 컬럼 방향으로 인접한 메모리 셀(300a)들과 공유될 수 있다. 또한, 제5 콘택(332)은 메모리 셀(300a)의 꼭지점 상에 형성되어 상기 꼭지점을 공유하는 인접한 네 개의 메모리 셀(300a)들과 공유될 수 있다. 따라서 메모리 셀 어레이(100)에서 로우 방향 및 컬럼 방향으로 인접하는 네 개의 메모리 셀(300a)들은 하나의 모스 커패시터(330)를 공유할 수 있다. 동기 제어 라인(SCL)은 로우 방향으로 형성되어 로우 방향으로 배치되는 메모리 셀(300a)들의 제5 콘택(332)에 공통으로 연결될 수 있다. 이로 인해, 두 개의 로우 당 하나의 동기 제어 라인(SCL)만 형성되면 되므로 메모리 셀 어레이(100)에 형성되는 동기 제어 라인(SCL)의 개수는 메모리 셀 어레이(100)의 로우들의 개수의 절반으로 감소될 수 있다.

이와 같이, 도 4의 레이아웃에 따르면, 인접하는 네 개의 메모리 셀(300a)들이 하나의 모스 커패시터(330)를 공유하도록 배치되어 메모리 셀(300a)의 크기는 더욱 감소될 수 있다.

도 5는 도 2의 메모리 셀의 레이아웃(layout)의 또 다른 예를 나타내는 도면이다.

도 5에는 메모리 셀 어레이(100)에 포함되는 서로 인접한 네 개의 메모리 셀(300a)들의 레이아웃이 도시된다.

도 5에 도시된 네 개의 메모리 셀(300a)들은 서로 대칭되는 레이아웃을 가질 수 있다.

도 5에 도시된 메모리 셀(300a)의 레이아웃은 제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제2 측면에 위치하는 영역(즉, 기입 트랜지스터(310)의 상기 제2 전극)과 제2 게이트 전극층(322)이 연결되는 방법을 제외하고는 도 3에 도시된 메모리 셀(300a)의 레이아웃과 동일하다. 따라서 제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제2 측면에 위치하는 영역(즉, 기입 트랜지스터(310)의 상기 제2 전극)과 제2 게이트 전극층(322)이 연결되는 방법에 대해서만 상세히 설명하고 나머지 구성요소의 레이아웃에 대한 설명은 생략한다.

도 5에 도시된 바와 같이, 제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제2 측면에 위치하는 영역(즉, 기입 트랜지스터(310)의 상기 제2 전극)과 제2 게이트 전극층(322)은 쉐어드 콘택(shared contact)(333)을 통해 서로 전기적으로 연결될 수 있다. 이로써 기입 트랜지스터(310)의 상기 제2 전극은 스토리지 노드(SN)에 연결될 수 있다.

이와 같이, 도 5의 레이아웃에 따르면, 제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제2 측면에 위치하는 영역(즉, 기입 트랜지스터(310)의 상기 제2 전극) 및 제2 게이트 전극층(322) 각각에 별도의 콘택을 형성할 필요가 없으므로 메모리 셀(300a)의 크기는 더욱 감소될 수 있다.

도 6은 도 2의 메모리 셀의 레이아웃(layout)의 또 다른 예를 나타내는 도면이다.

도 6에는 메모리 셀 어레이(100)에 포함되는 서로 인접한 네 개의 메모리 셀(300a)들의 레이아웃이 도시된다.

도 6에 도시된 네 개의 메모리 셀(300a)들은 서로 대칭되는 레이아웃을 가질 수 있다.

도 6에 도시된 메모리 셀(300a)의 레이아웃은 제3 액티브 영역(331)과 제5 콘택(332)의 위치 및 제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제2 측면에 위치하는 영역(즉, 기입 트랜지스터(310)의 상기 제2 전극)과 제2 게이트 전극층(322)이 연결되는 방법을 제외하고는 도 3에 도시된 메모리 셀(300a)의 레이아웃과 동일하다.

도 6의 레이아웃에서 제3 액티브 영역(331)과 제5 콘택(332)의 위치는 도 4의 레이아웃과 동일하고, 도 6의 레이아웃에서 제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제2 측면에 위치하는 영역(즉, 기입 트랜지스터(310)의 상기 제2 전극)과 제2 게이트 전극층(322)이 연결되는 방법은 도 5의 레이아웃과 동일하다.

따라서 도 6의 레이아웃에 따르면, 인접하는 네 개의 메모리 셀(300a)들이 하나의 모스 커패시터(330)를 공유하도록 배치되고, 제1 액티브 영역(311) 중에서 제1 게이트 전극층(312)의 상기 제2 측면에 위치하는 영역(즉, 기입 트랜지스터(310)의 상기 제2 전극) 및 제2 게이트 전극층(322) 각각에 별도의 콘택을 형성할 필요가 없으므로 메모리 셀(300a)의 크기는 더욱 감소될 수 있다.

도 7은 도 2의 메모리 셀의 기입 동작을 설명하기 위한 타이밍도이다.

이하 도 2 및 7을 참조하여 메모리 셀(300a)의 기입 동작에 대해 상세히 설명한다.

도 7에서 전원 전압(VDD)은 논리 하이 레벨을 나타내고, 접지 전압(VSS)은 논리 로우 레벨을 나타낸다.

도 7에서, 시각 t1에서 데이터 "1"을 기입하는 기입 동작이 수행되고, 시각 t3에서 데이터 "0"을 기입하는 기입 동작이 수행된다.

도 7을 참조하면, 시각 t1 이전 및 시각 t3 이전의 대기 모드에서 기입 워드 라인(WWL)을 통해 제공되는 기입 워드 라인 신호(WWLS)는 논리 하이 레벨로 유지된다. 따라서 기입 트랜지스터(310)의 상기 게이트 전극에는 논리 하이 레벨의 신호가 인가되어 기입 트랜지스터(310)는 턴오프 상태를 유지한다. 이로 인해 스토리지 노드(SN)는 기입 비트 라인(WBL)으로부터 차단되어 스토리지 노드(SN)에 저장된 데이터, 즉, 스토리지 노드(SN)에 저장된 전하는 유지될 수 있다.

그러나 스토리지 노드(SN)와 기입 트랜지스터(310)의 바디(body) 사이 및/또는 스토리지 노드(SN)와 독출 트랜지스터(320)의 바디(body) 사이에 리키지(leakage) 전류가 발생하는 경우 스토리지 노드(SN)에 저장된 전하는 일정하게 유지되지 않는다. 상기 리키지 전류는 스토리지 노드(SN)의 전압(VSN)과 기입 트랜지스터(310)의 바디(body) 및 독출 트랜지스터(320)의 바디(body)의 전압과의 차이가 클수록 증가한다. 상기 리키지 전류가 증가할수록 메모리 셀(300a)의 데이터 보존 시간(retention time)은 감소된다.

상술한 바와 같이, 기입 트랜지스터(310) 및 독출 트랜지스터(320)는 모두 PMOS 트랜지스터로 구현되므로, 기입 트랜지스터(310)의 바디(body) 및 독출 트랜지스터(320)의 바디(body)는 전원 전압(VDD)으로 설정된다. 따라서 상기 리키지 전류를 감소시키기 위해서는 스토리지 노드(SN)의 전압(VSN)을 최대한 높게 유지해야 하므로, 커플링 효과를 통해 스토리지 노드(SN)의 전압(VSN)을 상승시키기 위해 상기 대기 모드에서 동기 제어 라인(SCL)을 통해 모스 커패시터(330)의 상기 하부 전극에 제공되는 동기 펄스 신호(SPS)는 논리 하이 레벨로 유지된다. 따라서 스토리지 노드(SN)에서 발생하는 상기 리키지 전류가 최소화되므로 메모리 셀(300a)의 데이터 보존 시간(retention time)은 증가될 수 있다.

데이터 "1"을 기입하는 경우, 기입 비트 라인(WBL)에는 논리 하이 레벨을 갖는 기입 비트 라인 신호(WBLS)가 제공된다. 시각 t1에서 선택된 로우에 상응하는 기입 워드 라인(WWL)에 인가되는 기입 워드 라인 신호(WWLS)는 논리 로우 레벨로 활성화되고, 동기 펄스 신호(SPS)는 기입 워드 라인 신호(WWLS)와 동기되어 논리 로우 레벨로 활성화된다. 따라서 기입 트랜지스터(310)의 소스-게이트 사이에는 기입 트랜지스터(310)의 문턱 전압(WVth) 이상의 전압이 인가되어 기입 트랜지스터(310)는 턴온되고, 기입 비트 라인(WBL)으로부터 기입 트랜지스터(310)를 통해 스토리지 노드(SN)로 전하가 제공되어 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD)으로 상승한다.

시각 t2에서 기입 워드 라인 신호(WWLS)는 논리 하이 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 기입 워드 라인 신호(WWLS)와 동기되어 논리 하이 레벨로 비활성화된다. 동기 펄스 신호(SPS)가 논리 로우 레벨에서 논리 하이 레벨로 천이되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD) 이상으로 상승한다. 도 7에 도시된 바와 같이, 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD) 레벨에서 상기 커플링 효과에 의한 제1 커플링 전압(Vc1)만큼 더 상승할 수 있다.

시각 t2 이후의 대기 모드에서 동기 펄스 신호(SPS)는 논리 하이 레벨로 유지되므로, 상술한 바와 같이, 상기 리키지 전류는 최소화된다. 따라서, 도 7에 도시된 바와 같이, 상기 리키지 전류에 의해 스토리지 노드(SN)의 전압(VSN)이 감소하는 속도는 상대적으로 낮다.

한편, 데이터 "0"을 기입하는 경우, 기입 비트 라인(WBL)에는 논리 로우 레벨을 갖는 기입 비트 라인 신호(WBLS)가 제공된다. 시각 t3에서 선택된 로우에 상응하는 기입 워드 라인(WWL)에 인가되는 기입 워드 라인 신호(WWLS)는 논리 로우 레벨로 활성화되고, 동기 펄스 신호(SPS)는 기입 워드 라인 신호(WWLS)와 동기되어 논리 로우 레벨로 활성화된다. 따라서 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 하강한다.

이 때, 모스 커패시터(330)의 상기 하부 전극에 논리 로우 레벨로 활성화되는 동기 펄스 신호(SPS)가 인가되지 않는다면, 스토리지 노드(SN)의 전압(VSN)은 접지 전압(VSS)에 기입 트랜지스터(310)의 문턱 전압(WVth)을 합한 전압까지만 하강할 수 있다. 따라서 데이터 "1"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)과 데이터 "0"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)의 차이는 전원 전압(VDD)과 접지 전압(VSS)의 차이보다 기입 트랜지스터(310)의 문턱 전압(WVth) 만큼 감소되므로 제어부(200)의 데이터 센싱 마진 및 메모리 셀의 데이터 보존 시간(retention time)은 감소된다.

그러나, 본 발명에 따른 메모리 셀(300a)의 경우, 기입 동작시 동기 펄스 신호(SPS)는 기입 워드 라인 신호(WWLS)와 동기되어 논리 로우 레벨로 활성화되므로, 스토리지 노드(SN)의 전압(VSN)은 모스 커패시터(330)를 통한 커플링 효과로 인해 기입 트랜지스터(310)의 문턱 전압(WVth)에 제한되지 않고 접지 전압(VSS)에 기입 트랜지스터(310)의 문턱 전압(WVth)을 합한 전압으로부터 제1 커플링 전압(Vc1)만큼 더 하강할 수 있다.

시각 t4에서 기입 워드 라인 신호(WWLS)는 논리 하이 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 기입 워드 라인 신호(WWLS)와 동기되어 논리 하이 레벨로 비활성화된다. 동기 펄스 신호(SPS)가 논리 로우 레벨에서 논리 하이 레벨로 천이되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 제1 커플링 전압(Vc1)만큼 상승하여 접지 전압(VSS)에 기입 트랜지스터(310)의 문턱 전압(WVth)을 합한 전압이 될 수 있다.

시각 t4 이후의 대기 모드에서 동기 펄스 신호(SPS)는 논리 하이 레벨로 유지되므로, 상술한 바와 같이, 상기 리키지 전류는 최소화된다. 따라서, 도 7에 도시된 바와 같이, 상기 리키지 전류에 의해 스토리지 노드(SN)의 전압(VSN)이 증가하는 속도는 상대적으로 낮다.

결론적으로, 도 7을 참조하면, 데이터 "1"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD)과 상기 커플링 효과로 인한 제1 커플링 전압(Vc1)의 합이 되고, 데이터 "0"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)은 접지 전압(VSS)과 기입 트랜지스터(310)의 문턱 전압(WVth)의 합이 되어 데이터 "1"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)과 데이터 "0"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)의 차이는 전원 전압(VDD)과 접지 전압(VSS)의 차이에서 기입 트랜지스터(310)의 문턱 전압(WVth)을 뺀 전압보다 제1 커플링 전압(Vc1)만큼 증가하게 된다. 따라서 제어부(200)가 메모리 셀(300a)에 저장된 데이터의 값을 판별하기 위한 센싱 마진이 증가되고 메모리 셀(300a)의 데이터 보존 시간(retention time)은 증가될 수 있다.

도 8은 도 2의 메모리 셀의 독출 동작을 설명하기 위한 타이밍도이다.

이하 도 2 및 8을 참조하여 메모리 셀(300a)의 독출 동작에 대해 상세히 설명한다.

도 8에서 전원 전압(VDD)은 논리 하이 레벨을 나타내고, 접지 전압(VSS)은 논리 로우 레벨을 나타낸다.

도 8에서, 시각 t1에서 데이터 "1"을 독출하는 독출 동작이 수행되고, 시각 t3에서 데이터 "0"을 독출하는 독출 동작이 수행된다.

도 8을 참조하면, 시각 t1 이전 및 시각 t3 이전의 대기 모드에서 동기 펄스 신호(SPS)는 논리 하이 레벨로 유지되므로 상술한 바와 같이 상기 리키지 전류는 최소화된다.

도 8에 도시된 바와 같이, 독출 동작시 독출 비트 라인(RBL)은 논리 로우 레벨로 프리차지된다.

도 2를 참조하면, 선택되지 않은 로우에 포함되는 메모리 셀에 데이터 "0"이 저장되어 있고 상기 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 논리 하이 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되는 경우, 독출 트랜지스터(320)가 턴온되어 독출 워드 라인(RWL)으로부터 독출 비트 라인(RBL)으로 전하가 제공되어 독출 비트 라인(RBL)의 전압(VRBL)이 프리차지 레벨로부터 상승하게 된다. 즉, 선택되지 않은 메모리 셀에 의해 독출 비트 라인(RBL)의 전압(VRBL)이 변하게 되는 문제점이 있다.

그러나 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 논리 로우 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되는 경우, 상기 선택되지 않은 로우에 포함되는 메모리 셀에 저장된 데이터가 "0"인지 "1"인지 여부에 무관하게 독출 트랜지스터(320)의 소스-게이트 사이에는 독출 트랜지스터(320)의 문턱 전압(RVth) 이상의 전압이 인가되지 않으므로 독출 트랜지스터(320)는 턴오프 상태로 유지된다. 따라서 독출 비트 라인(RBL)의 전압(VRBL)은 선택되지 않은 메모리 셀에 의해 영향을 받지 않게 된다.

따라서 본 발명에 따른 메모리 셀(300a)에 있어서, 독출 동작시 선택된 로우에 상응하는 독출 워드 라인(RWL)에는 논리 하이 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되고 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 제공되는 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 유지된다.

도 7을 참조하여 상술한 바와 같이, 스토리지 노드(SN)에 데이터 "1"이 저장되어 있는 경우, 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD)과 커플링 효과에 의한 제1 커플링 전압(Vc1)의 합이 된다. 시각 t1에서 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 로우 레벨로 활성화된다. 동기 펄스 신호(SPS)가 논리 로우 레벨로 활성화되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 일부 하강한다. 그러나 시각 t1 이전에 스토리지 노드(SN)의 전압(VSN)은 고전압을 유지하고 있으므로, 스토리지 노드(SN)의 전압(VSN)은 상기 커플링 효과를 통해 전원 전압(VDD)에서 독출 트랜지스터(320)의 문턱 전압(RVth)을 뺀 전압 이하로 하강하지는 않는다. 따라서 독출 트랜지스터(320)는 턴오프 상태를 유지하므로 독출 비트 라인(RBL)의 전압(VRBL)은 프리차지된 상태, 즉, 논리 로우 레벨을 유지한다.

제어부(200)는 논리 로우 레벨로 유지되는 독출 비트 라인(RBL)의 전압(VRBL)을 센싱하여 메모리 셀(300a)에 저장된 데이터의 값을 판별할 수 있다.

시각 t2에서 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 하이 레벨로 비활성화된다. 따라서 스토리지 노드(SN)의 전압(VSN)은 시각 t1 이전의 상태로 복귀한다.

한편, 도 7을 참조하여 상술한 바와 같이, 스토리지 노드(SN)에 데이터 "0"이 저장되어 있는 경우, 스토리지 노드(SN)의 전압(VSN)은 접지 전압(VSS)과 기입 트랜지스터(310)의 문턱 전압(WVth)의 합이 된다. 시각 t3에서 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 로우 레벨로 활성화된다. 동기 펄스 신호(SPS)가 논리 로우 레벨로 활성화되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 일부 하강한다. 따라서 독출 트랜지스터(320)는 턴온되고, 독출 워드 라인(RWL)으로부터 독출 트랜지스터(320)를 통해 독출 비트 라인(RBL)으로 전하가 제공되어 독출 비트 라인(RBL)의 전압(VRBL)은 프리차지된 상태, 즉, 논리 로우 레벨로부터 상승한다.

이 때, 모스 커패시터(330)의 상기 하부 전극에 논리 로우 레벨로 활성화되는 동기 펄스 신호(SPS)가 인가됨으로 인해 스토리지 노드(SN)의 전압(VSN)은 시각 t3 이전의 상태보다 낮게 부스팅되므로, 독출 워드 라인(RWL)으로부터 독출 트랜지스터(320)를 통해 독출 비트 라인(RBL)으로 흐르는 전류도 부스팅되어 제어부(200)가 메모리 셀(300a)에 저장된 데이터의 값을 판별하기 위한 센싱 마진이 증가될 수 있다.

한편, 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에는 논리 로우 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되므로, 상기 선택되지 않은 로우에 포함되는 메모리 셀(300a)에 데이터 "0"이 저장되어 있다면, 독출 비트 라인(RBL)의 전압(VRBL)이 스토리지 노드(SN)의 전압(VSN)에 독출 트랜지스터(320)의 문턱 전압(RVth)을 합한 전압 레벨까지 상승하는 경우 상기 선택되지 않은 로우에 포함되는 메모리 셀(300a)의 독출 트랜지스터(320)는 턴온되어 독출 비트 라인(RBL)으로부터 독출 워드 라인(RWL)으로 전류가 흐르게 된다. 따라서, 도 8에 도시된 바와 같이, 독출 비트 라인(RBL)의 전압(VRBL)은 상기 선택되지 않은 로우에 포함되는 메모리 셀(300a)의 스토리지 노드(SN)의 전압(VSN)에 독출 트랜지스터(320)의 문턱 전압(RVth)을 합한 전압 레벨까지만 상승할 수 있다.

제어부(200)는 독출 비트 라인(RBL)의 전압(VRBL)을 센싱하여 메모리 셀(300a)에 저장된 데이터의 값을 판별할 수 있다.

시각 t4에서 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 하이 레벨로 비활성화된다. 따라서 스토리지 노드(SN)의 전압(VSN)은 시각 t3 이전의 상태로 복귀한다.

도 2, 7 및 8을 참조하여 상술한 바와 같이, 메모리 셀(300a)은 스토리지 노드(SN)에 연결되는 모스 커패시터(330)를 포함하고, 모스 커패시터(330)의 상기 하부 전극에 기입 동작시 기입 워드 라인 신호(WWLS)와 동기되어 동기 펄스 신호(SPS)를 인가하고 독출 동작시 독출 워드 라인 신호(RWLS)와 동기되어 동기 펄스 신호(SPS)를 인가하여 스토리지 노드(SN)에 커플링 효과를 일으킴으로써 메모리 셀(300a)의 데이터 보존 시간(retention time)을 증가시킬 수 있다. 메모리 셀(300a)의 데이터 보존 시간(retention time)이 증가됨으로써 메모리 셀(300a)의 리프레시(refresh) 주기 역시 증가될 수 있다. 메모리 셀(300a)의 리프레시 동작은 상술한 독출 동작 및 기입 동작을 순차적으로 수행함으로써 수행될 수 있다.

도 9는 도 1의 메모리 장치에 포함되는 메모리 셀의 다른 예를 나타내는 블록도이다.

도 9를 참조하면, 메모리 셀(300b)은 기입 트랜지스터(310), 독출 트랜지스터(325) 및 모스 커패시터(Metal Oxide Semiconductor capacitor)(330)를 포함할 수 있다.

도 9에서 기입 트랜지스터(310)는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터로 구현되고, 독출 트랜지스터(325)는 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터로 구현된다.

독출 트랜지스터(325)는 스토리지 노드(SN)에 연결되는 게이트 전극, 독출 워드 라인(RWL)에 연결되는 제1 전극 및 독출 비트 라인(RBL)에 연결되는 제2 전극을 포함할 수 있다.

도 9의 메모리 셀(300b)은 독출 트랜지스터(325)로 NMOS 트랜지스터가 사용된다는 것을 제외하고는 도 3 내지 6에 도시된 메모리 셀(300a)의 레이아웃과 동일한 레이아웃을 가질 수 있다.

도 10은 도 9의 메모리 셀의 기입 동작을 설명하기 위한 타이밍도이다.

이하 도 9 및 10을 참조하여 메모리 셀(300b)의 기입 동작에 대해 상세히 설명한다.

도 10에서 전원 전압(VDD)은 논리 하이 레벨을 나타내고, 접지 전압(VSS)은 논리 로우 레벨을 나타낸다.

도 10에서, 시각 t1에서 데이터 "1"을 기입하는 기입 동작이 수행되고, 시각 t3에서 데이터 "0"을 기입하는 기입 동작이 수행된다.

도 10을 참조하면, 시각 t1 이전 및 시각 t3 이전의 대기 모드에서 기입 워드 라인(WWL)을 통해 제공되는 기입 워드 라인 신호(WWLS)는 논리 하이 레벨로 유지된다. 따라서 기입 트랜지스터(310)의 상기 게이트 전극에는 논리 하이 레벨의 신호가 인가되어 기입 트랜지스터(310)는 턴오프 상태를 유지한다. 이로 인해 스토리지 노드(SN)는 기입 비트 라인(WBL)으로부터 차단되어 스토리지 노드(SN)에 저장된 데이터, 즉, 스토리지 노드(SN)에 저장된 전하는 유지될 수 있다.

그러나 스토리지 노드(SN)와 기입 트랜지스터(310)의 바디(body) 사이 및/또는 스토리지 노드(SN)와 독출 트랜지스터(325)의 바디(body) 사이에 리키지(leakage) 전류가 발생하는 경우 스토리지 노드(SN)에 저장된 전하는 일정하게 유지되지 않는다. 상기 리키지 전류는 스토리지 노드(SN)의 전압(VSN)과 기입 트랜지스터(310)의 바디(body) 및 독출 트랜지스터(325)의 바디(body)의 전압과의 차이가 클수록 증가한다. 상기 리키지 전류가 증가할수록 메모리 셀(300a)의 데이터 보존 시간(retention time)은 감소된다.

상술한 바와 같이, 기입 트랜지스터(310)는 PMOS 트랜지스터로 구현되므로 기입 트랜지스터(310)의 바디(body)는 전원 전압(VDD)으로 설정되고, 독출 트랜지스터(325)는 NMOS 트랜지스터로 구현되므로 독출 트랜지스터(325)의 바디(body)는 접지 전압(VSS)으로 설정된다. 따라서 상기 대기 모드에서 동기 제어 라인(SCL)을 통해 모스 커패시터(330)의 상기 하부 전극에 제공되는 동기 펄스 신호(SPS)는 전원 전압(VDD) 및 접지 전압(VSS) 사이의 최적 전압(Vopt)으로 설정됨으로써 스토리지 노드(SN)와 기입 트랜지스터(310)의 바디(body) 사이에 발생하는 상기 리키지 전류 및 스토리지 노드(SN)와 독출 트랜지스터(325)의 바디(body) 사이에 발생하는 상기 리키지 전류의 합을 최소화시킬 수 있다. 이로써 메모리 셀(300b)의 데이터 보존 시간(retention time)은 증가될 수 있다.

시각 t2에서 기입 워드 라인 신호(WWLS)는 논리 하이 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 기입 워드 라인 신호(WWLS)와 동기되어 최적 전압(Vopt) 레벨로 비활성화된다. 동기 펄스 신호(SPS)가 논리 로우 레벨에서 최적 전압(Vopt) 레벨로 천이되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD) 이상으로 상승한다. 도 7에 도시된 메모리 셀(300a)의 타이밍도의 경우 시각 t2에서 동기 펄스 신호(SPS)가 논리 로우 레벨에서 논리 하이 레벨로 천이됨에 반해, 도 10에 도시된 메모리 셀(300b)의 타이밍도의 경우 시각 t2에서 동기 펄스 신호(SPS)가 논리 로우 레벨에서 논리 하이 레벨보다 낮은 최적 전압(Vopt) 레벨로 천이된다. 따라서 메모리 셀(300b)에서 시각 t2에 스토리지 노드(SN)에 발생하는 커플링 효과는 메모리 셀(300a)에서 시각 t2에 스토리지 노드(SN)에 발생하는 커플링 효과보다 낮다. 따라서 시각 t2에서 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD) 레벨에서 제1 커플링 전압(Vc1)보다 작은 제2 커플링 전압(Vc2)만큼 더 상승할 수 있다.

시각 t2 이후의 대기 모드에서 동기 펄스 신호(SPS)는 최적 전압(Vopt) 레벨로 유지되므로, 상술한 바와 같이, 상기 리키지 전류는 최소화된다. 따라서, 도 10에 도시된 바와 같이, 상기 리키지 전류에 의해 스토리지 노드(SN)의 전압(VSN)이 감소하는 속도는 상대적으로 낮다.

그러나, 본 발명에 따른 메모리 셀(300b)의 경우, 기입 동작시 동기 펄스 신호(SPS)는 기입 워드 라인 신호(WWLS)와 동기되어 논리 로우 레벨로 활성화되므로, 스토리지 노드(SN)의 전압(VSN)은 모스 커패시터(330)를 통한 커플링 효과로 인해 기입 트랜지스터(310)의 문턱 전압(WVth)에 제한되지 않고 더욱 하강할 수 있다. 예를 들어, 시각 t2에 스토리지 노드(SN)에 발생하는 커플링 효과와 유사한 크기의 커플링 효과가 시각 t3에서 발생하므로, 시각 t3에서 스토리지 노드(SN)의 전압(VSN)은 접지 전압(VSS)에 기입 트랜지스터(310)의 문턱 전압(WVth)을 합한 전압으로부터 제2 커플링 전압(Vc2)만큼 더 하강할 수 있다.

시각 t4에서 기입 워드 라인 신호(WWLS)는 논리 하이 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 기입 워드 라인 신호(WWLS)와 동기되어 최적 전압(Vopt) 레벨로 비활성화된다. 동기 펄스 신호(SPS)가 논리 로우 레벨에서 최적 전압(Vopt) 레벨로 천이되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 제2 커플링 전압(Vc2)만큼 상승하여 접지 전압(VSS)에 기입 트랜지스터(310)의 문턱 전압(WVth)을 합한 전압이 될 수 있다.

시각 t4 이후의 대기 모드에서 동기 펄스 신호(SPS)는 최적 전압(Vopt) 레벨로 유지되므로, 상술한 바와 같이, 상기 리키지 전류는 최소화된다. 따라서, 도 10에 도시된 바와 같이, 상기 리키지 전류에 의해 스토리지 노드(SN)의 전압(VSN)이 증가하는 속도는 상대적으로 낮다.

결론적으로, 도 10을 참조하면, 데이터 "1"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD)과 커플링 효과로 인한 제2 커플링 전압(Vc2)의 합이 되고, 데이터 "0"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)은 접지 전압(VSS)과 기입 트랜지스터(310)의 문턱 전압(WVth)의 합이 되어 데이터 "1"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)과 데이터 "0"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)의 차이는 전원 전압(VDD)과 접지 전압(VSS)의 차이에서 기입 트랜지스터(310)의 문턱 전압(WVth)을 뺀 전압보다 제2 커플링 전압(Vc2)만큼 증가하게 된다. 따라서 제어부(200)가 메모리 셀(300b)에 저장된 데이터의 값을 판별하기 위한 센싱 마진이 증가되고 메모리 셀(300b)의 데이터 보존 시간(retention time)은 증가될 수 있다.

도 11은 도 9의 메모리 셀의 기입 동작을 설명하기 위한 다른 타이밍도이다.

도 11의 타이밍도는 도 10의 타이밍도와 비교할 때, 모스 커패시터(330)의 상기 하부 전극에 인가되는 동기 펄스 신호(SPS)를 제외한 나머지는 동일하다.

도 11을 참조하면, 동기 펄스 신호(SPS)는 최적 전압(Vopt) 레벨을 유지하다가 시각 t1에서 기입 워드 라인 신호(WWLS)와 동기되어 논리 로우 레벨로 활성화되기 직전인 시각 t5에 논리 하이 레벨로 상승한다. 또한, 동기 펄스 신호(SPS)는 최적 전압(Vopt) 레벨을 유지하다가 시각 t3에서 기입 워드 라인 신호(WWLS)와 동기되어 논리 로우 레벨로 활성화되기 직전인 시각 t6에 논리 하이 레벨로 상승한다. 즉, 동기 펄스 신호(SPS)는 기입 동작 수행 직전에 최적 전압(Vopt) 레벨에서 논리 하이 레벨로 상승한 이후에 기입 동작시 논리 하이 레벨에서 논리 로우 레벨로 크게 천이됨으로써 모스 커패시터(330)를 통해 스토리지 노드(SN)에 발생하는 커플링 효과를 극대화시킬 수 있다.

따라서, 도 7의 타이밍도에서와 마찬가지로, 데이터 "1"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD)과 제1 커플링 전압(Vc1)의 합이 되고, 데이터 "0"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)은 접지 전압(VSS)과 기입 트랜지스터(310)의 문턱 전압(WVth)의 합이 되어 데이터 "1"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)과 데이터 "0"을 기입하는 경우의 스토리지 노드(SN)의 전압(VSN)의 차이는 전원 전압(VDD)과 접지 전압(VSS)의 차이에서 기입 트랜지스터(310)의 문턱 전압(WVth)을 뺀 전압보다 제1 커플링 전압(Vc1)만큼 증가하게 된다. 따라서 메모리 셀(300b)이 도 10의 타이밍도에 따라 구동되는 경우에 비해 도 11의 타이밍도에 따라 구동되는 경우 제어부(200)가 메모리 셀(300b)에 저장된 데이터의 값을 판별하기 위한 센싱 마진은 더욱 증가되고 메모리 셀(300b)의 데이터 보존 시간(retention time)은 더욱 증가될 수 있다.

도 12는 도 9의 메모리 셀의 독출 동작을 설명하기 위한 타이밍도이다.

이하 도 9 및 12를 참조하여 메모리 셀(300b)의 독출 동작에 대해 상세히 설명한다.

도 12에서 전원 전압(VDD)은 논리 하이 레벨을 나타내고, 접지 전압(VSS)은 논리 로우 레벨을 나타낸다.

도 12에서, 시각 t1에서 데이터 "1"을 독출하는 독출 동작이 수행되고, 시각 t3에서 데이터 "0"을 독출하는 독출 동작이 수행된다.

도 12를 참조하면, 시각 t1 이전 및 시각 t3 이전의 대기 모드에서 동기 펄스 신호(SPS)는 최적 전압(Vopt) 레벨로 유지되므로 상술한 바와 같이 상기 리키지 전류는 최소화된다.

도 12에 도시된 바와 같이, 독출 동작시 독출 비트 라인(RBL)은 논리 하이 레벨로 프리차지된다.

도 9를 참조하면, 선택되지 않은 로우에 포함되는 메모리 셀에 데이터 "1"이 저장되어 있고 상기 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 논리 로우 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되는 경우, 독출 트랜지스터(325)가 턴온되어 독출 비트 라인(RBL)으로부터 독출 워드 라인(RWL)으로 전하가 방전되어 독출 비트 라인(RBL)의 전압(VRBL)이 프리차지 레벨로부터 하강하게 된다. 즉, 선택되지 않은 메모리 셀에 의해 독출 비트 라인(RBL)의 전압(VRBL)이 변하게 되는 문제점이 있다.

그러나 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 논리 하이 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되는 경우, 상기 선택되지 않은 로우에 포함되는 메모리 셀에 저장된 데이터가 "0"인지 "1"인지 여부에 무관하게 독출 트랜지스터(325)의 게이트-소스 사이에는 독출 트랜지스터(325)의 문턱 전압(RVth) 이상의 전압이 인가되지 않으므로 독출 트랜지스터(325)는 턴오프 상태로 유지된다. 따라서 독출 비트 라인(RBL)의 전압(VRBL)은 선택되지 않은 메모리 셀에 의해 영향을 받지 않게 된다.

따라서 본 발명에 따른 메모리 셀(300b)에 있어서, 독출 동작시 선택된 로우에 상응하는 독출 워드 라인(RWL)에는 논리 로우 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되고 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 제공되는 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 유지된다.

도 11을 참조하여 상술한 바와 같이, 스토리지 노드(SN)에 데이터 "1"이 저장되어 있는 경우, 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD)과 커플링 효과에 의한 제1 커플링 전압(Vc1)의 합이 된다. 시각 t1에서 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 하이 레벨로 활성화된다. 동기 펄스 신호(SPS)가 논리 하이 레벨로 활성화되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 일부 상승한다. 따라서 독출 트랜지스터(325)는 턴온되고, 독출 비트 라인(RBL)으로부터 독출 트랜지스터(325)를 통해 독출 워드 라인(RWL)으로 전하가 흐르므로 독출 비트 라인(RBL)의 전압(VRBL)은 프리차지된 상태, 즉, 논리 하이 레벨로부터 하강한다.

이 때, 모스 커패시터(330)의 상기 하부 전극에 논리 하이 레벨로 활성화되는 동기 펄스 신호(SPS)가 인가됨으로 인해 스토리지 노드(SN)의 전압(VSN)은 시각 t1 이전의 상태보다 높게 부스팅되므로, 독출 비트 라인(RBL)으로부터 독출 트랜지스터(325)를 통해 독출 워드 라인(RWL)으로 흐르는 전류도 부스팅되어 제어부(200)가 메모리 셀(300b)에 저장된 데이터의 값을 판별하기 위한 센싱 마진이 증가될 수 있다.

한편, 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에는 논리 하이 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되므로, 상기 선택되지 않은 로우에 포함되는 메모리 셀(300b)에 데이터 "1"이 저장되어 있다면, 독출 비트 라인(RBL)의 전압(VRBL)이 스토리지 노드(SN)의 전압(VSN)에서 독출 트랜지스터(325)의 문턱 전압(RVth)을 뺀 전압 레벨까지 하강하는 경우 독출 트랜지스터(325)는 턴온되어 독출 워드 라인(RWL)으로부터 독출 비트 라인(RBL)으로 전류가 흐르게 된다. 따라서, 도 12에 도시된 바와 같이, 독출 비트 라인(RBL)의 전압(VRBL)은 상기 선택되지 않은 로우에 포함되는 메모리 셀(300b)의 스토리지 노드(SN)의 전압(VSN)에서 독출 트랜지스터(325)의 문턱 전압(RVth)을 뺀 전압 레벨까지만 하강할 수 있다.

제어부(200)는 독출 비트 라인(RBL)의 전압(VRBL)을 센싱하여 메모리 셀(300b)에 저장된 데이터의 값을 판별할 수 있다.

시각 t2에서 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 최적 전압(Vopt) 레벨로 비활성화된다. 따라서 스토리지 노드(SN)의 전압(VSN)은 시각 t1 이전의 상태로 복귀한다.

한편, 스토리지 노드(SN)에 저장된 데이터 "0"을 독출하는 경우, 시각 t3에서 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 하이 레벨로 활성화된다. 동기 펄스 신호(SPS)가 논리 하이 레벨로 활성화되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 일부 상승하나, 스토리지 노드(SN)에는 데이터 "0"이 저장되어 있으므로 독출 트랜지스터(325)는 턴오프 상태를 유지한다. 따라서 독출 비트 라인(RBL)의 전압(VRBL)은 프리차지된 상태, 즉, 논리 하이 레벨을 유지한다.

제어부(200)는 논리 하이 레벨로 유지되는 독출 비트 라인(RBL)의 전압(VRBL)을 센싱하여 메모리 셀(300b)에 저장된 데이터의 값을 판별할 수 있다.

시각 t4에서 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 최적 전압(Vopt) 레벨로 비활성화된다. 따라서 스토리지 노드(SN)의 전압(VSN)은 시각 t3 이전의 상태로 복귀한다.

도 9, 10, 11 및 12를 참조하여 상술한 바와 같이, 메모리 셀(300b)은 스토리지 노드(SN)에 연결되는 모스 커패시터(330)를 포함하고, 모스 커패시터(330)의 상기 하부 전극에 기입 동작시 기입 워드 라인 신호(WWLS)와 동기되어 동기 펄스 신호(SPS)를 인가하고 독출 동작시 독출 워드 라인 신호(RWLS)와 동기되어 동기 펄스 신호(SPS)를 인가하여 스토리지 노드(SN)에 커플링 효과를 일으킴으로써 메모리 셀(300b)의 데이터 보존 시간(retention time)을 증가시킬 수 있다. 메모리 셀(300b)의 데이터 보존 시간(retention time)이 증가됨으로써 메모리 셀(300b)의 리프레시(refresh) 주기 역시 증가될 수 있다. 메모리 셀(300b)의 리프레시 동작은 상술한 독출 동작 및 기입 동작을 순차적으로 수행함으로써 수행될 수 있다.

도 13은 도 1의 메모리 장치에 포함되는 메모리 셀의 또 다른 예를 나타내는 블록도이다.

도 13을 참조하면, 메모리 셀(300c)은 기입 트랜지스터(310), 독출 트랜지스터(340), 독출 스위치 트랜지스터(350) 및 모스 커패시터(Metal Oxide Semiconductor capacitor)(330)를 포함할 수 있다.

도 13에서 기입 트랜지스터(310), 독출 트랜지스터(340) 및 독출 스위치 트랜지스터(350)는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터로 구현된다.

독출 트랜지스터(340)는 스토리지 노드(SN)에 연결되는 게이트 전극, 독출 워드 라인(RWL)에 연결되는 제1 전극 및 독출 스위치 트랜지스터(350)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

독출 스위치 트랜지스터(350)는 독출 워드 라인(RWL)에 연결되는 게이트 전극, 독출 트랜지스터(340)의 상기 제2 전극에 연결되는 제1 전극 및 독출 비트 라인(RBL)에 연결되는 제2 전극을 포함할 수 있다.

도 13의 메모리 셀(300c)에서 기입 트랜지스터(310)와 모스 커패시터(330)가 독출 트랜지스터(340)의 상기 게이트 전극에 연결되는 구성은 도 2의 메모리 셀(300a)의 경우와 동일하다. 또한 메모리 셀(300a)에 포함되는 기입 트랜지스터(310) 및 독출 트랜지스터(320)와 동일하게 메모리 셀(300c)에 포함되는 기입 트랜지스터(310) 및 독출 트랜지스터(340)는 PMOS 트랜지스터로 구현된다. 따라서 메모리 셀(300c)의 기입 동작은 메모리 셀(300a)의 기입 동작과 동일하게 도 7의 타이밍도에 의해 수행될 수 있다. 따라서 여기서는 메모리 셀(300c)의 기입 동작에 대한 상세한 설명은 생략한다.

도 14는 도 13의 메모리 셀의 독출 동작을 설명하기 위한 타이밍도이다.

이하 도 13 및 14를 참조하여 메모리 셀(300c)의 독출 동작에 대해 상세히 설명한다.

도 14에서 전원 전압(VDD)은 논리 하이 레벨을 나타내고, 접지 전압(VSS)은 논리 로우 레벨을 나타낸다.

도 14에서, 시각 t1에서 데이터 "1"을 독출하는 독출 동작이 수행되고, 시각 t3에서 데이터 "0"을 독출하는 독출 동작이 수행된다.

도 7을 참조하여 상술한 바와 마찬가지로, 기입 트랜지스터(310) 및 독출 트랜지스터(340)는 모두 PMOS 트랜지스터로 구현되므로, 기입 트랜지스터(310)의 바디(body) 및 독출 트랜지스터(340)의 바디(body)는 전원 전압(VDD)으로 설정된다. 따라서 스토리지 노드(SN)와 기입 트랜지스터(310)의 바디(body) 사이 및/또는 스토리지 노드(SN)와 독출 트랜지스터(340)의 바디(body) 사이에 발생하는 리키지(leakage) 전류를 감소시키기 위해서는 스토리지 노드(SN)의 전압(VSN)을 최대한 높게 유지해야 하므로, 커플링 효과를 통해 스토리지 노드(SN)의 전압(VSN)을 상승시키기 위해 시각 t1 이전 및 시각 t3 이전의 대기 모드에서 동기 제어 라인(SCL)을 통해 모스 커패시터(330)의 상기 하부 전극에 제공되는 동기 펄스 신호(SPS)는 논리 하이 레벨로 유지된다. 따라서 스토리지 노드(SN)에서 발생하는 상기 리키지 전류가 최소화되므로 메모리 셀(300c)의 데이터 보존 시간(retention time)은 증가될 수 있다.

도 14에 도시된 바와 같이, 독출 동작시 독출 비트 라인(RBL)은 논리 하이 레벨로 프리차지된다.

도 13을 참조하면, 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 논리 하이 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되는 경우, 독출 스위치 트랜지스터(350)는 턴오프되어 독출 비트 라인(RBL)은 독출 워드 라인(RWL)으로부터 차단된다. 따라서 독출 비트 라인(RBL)의 전압(VRBL)은 선택되지 않은 메모리 셀에 의해 영향을 받지 않게 된다.

따라서 본 발명에 따른 메모리 셀(300c)에 있어서, 독출 동작시 선택된 로우에 상응하는 독출 워드 라인(RWL)에는 논리 로우 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되고 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 제공되는 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 유지된다.

도 7을 참조하여 상술한 바와 같이, 스토리지 노드(SN)에 데이터 "1"이 저장되어 있는 경우, 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD)과 제1 커플링 전압(Vc1)의 합이 된다. 시각 t1에서 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 로우 레벨로 활성화된다. 동기 펄스 신호(SPS)가 논리 로우 레벨로 활성화되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 일부 하강한다. 독출 트랜지스터(340)와 독출 비트 라인(RBL) 사이에 독출 스위치 트랜지스터(350)가 연결되어 있으므로, 독출 트랜지스터(340)와 독출 스위치 트랜지스터(350)가 동일한 특성을 갖는다면 독출 스위치 트랜지스터(350)의 상기 게이트 전극에 논리 로우 레벨로 활성화된 독출 워드 라인 신호(RWLS)가 인가된다고 하더라도 스토리지 노드(SN)의 전압(VSN)이 전원 전압(VDD)과 접지 전압(VSS)의 평균 전압보다 독출 트랜지스터(340)의 문턱 전압 이상 낮게 하강해야만 독출 트랜지스터(340)가 턴온될 수 있다. 그러나 시각 t3 이전에 스토리지 노드(SN)의 전압(VSN)은 고전압을 유지하고 있으므로, 스토리지 노드(SN)의 전압(VSN)은 상기 커플링 효과에 의해 전원 전압(VDD)과 접지 전압(VSS)의 평균 전압보다 독출 트랜지스터(340)의 문턱 전압 이상으로 낮게 하강하지는 않는다. 따라서 독출 스위치 트랜지스터(350)의 상기 게이트 전극에 논리 로우 레벨로 활성화된 독출 워드 라인 신호(RWLS)가 인가됨에도 불구하고 독출 트랜지스터(340)가 턴오프 상태를 유지하므로, 독출 비트 라인(RBL)의 전압(VRBL)은 프리차지된 상태, 즉, 논리 하이 레벨을 유지한다.

제어부(200)는 논리 하이 레벨로 유지되는 독출 비트 라인(RBL)의 전압(VRBL)을 센싱하여 메모리 셀(300c)에 저장된 데이터의 값을 판별할 수 있다.

시각 t2에서 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 하이 레벨로 비활성화된다. 따라서 스토리지 노드(SN)의 전압(VSN)은 시각 t1 이전의 상태로 복귀한다.

한편, 도 7을 참조하여 상술한 바와 같이, 스토리지 노드(SN)에 데이터 "0"이 저장되어 있는 경우, 스토리지 노드(SN)의 전압(VSN)은 접지 전압(VSS)과 기입 트랜지스터(310)의 문턱 전압(WVth)의 합이 된다. 시각 t3에서 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 로우 레벨로 활성화된다. 독출 스위치 트랜지스터(350)의 상기 게이트 전극에 논리 로우 레벨로 활성화된 독출 워드 라인 신호(RWLS)가 인가되므로 독출 스위치 트랜지스터(350)는 턴온된다. 또한, 동기 펄스 신호(SPS)가 논리 로우 레벨로 활성화되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 일부 하강한다. 따라서 독출 트랜지스터(340) 역시 턴온되고, 독출 비트 라인(RBL)으로부터 독출 스위치 트랜지스터(350) 및 독출 트랜지스터(340)를 통해 독출 워드 라인(RWL)으로 전하가 제공되어 독출 비트 라인(RBL)의 전압(VRBL)은 프리차지된 상태, 즉, 논리 하이 레벨로부터 하강한다.

이 때, 모스 커패시터(330)의 상기 하부 전극에 논리 로우 레벨로 활성화되는 동기 펄스 신호(SPS)가 인가됨으로 인해 스토리지 노드(SN)의 전압(VSN)은 시각 t3 이전의 상태보다 낮게 부스팅되므로, 독출 비트 라인(RBL)으로부터 독출 스위치 트랜지스터(350) 및 독출 트랜지스터(340)를 통해 독출 워드 라인(RWL)으로 흐르는 전류도 부스팅되어 제어부(200)가 메모리 셀(300c)에 저장된 데이터의 값을 판별하기 위한 센싱 마진이 증가될 수 있다.

한편, 상술한 바와 같이, 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에는 논리 하이 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되므로, 상기 선택되지 않은 로우에 포함되는 메모리 셀(300c)의 독출 스위치 트랜지스터(350)는 턴오프 상태를 유지한다. 따라서 독출 비트 라인(RBL)의 전압(VRBL)이 하강하는 경우에도 상기 선택되지 않은 로우에 포함되는 메모리 셀(300c)에서 독출 워드 라인(RWL)으로부터 독출 트랜지스터(340) 및 독출 스위치 트랜지스터(350)를 통해 독출 비트 라인(RBL)으로 흐르는 전류는 발생하지 않는다. 따라서, 도 14에 도시된 바와 같이, 독출 비트 라인(RBL)의 전압(VRBL)은 접지 전압(VSS) 레벨까지 하강할 수 있다.

제어부(200)는 독출 비트 라인(RBL)의 전압(VRBL)을 센싱하여 메모리 셀(300c)에 저장된 데이터의 값을 판별할 수 있다.

시각 t4에서 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 하이 레벨로 비활성화된다. 따라서 스토리지 노드(SN)의 전압(VSN)은 시각 t3 이전의 상태로 복귀한다.

도 13 및 14를 참조하여 상술한 바와 같이, 메모리 셀(300c)에서 데이터 "1"을 독출하는 경우 독출 비트 라인(RBL)의 전압(VRBL)은 전원 전압(VDD) 레벨이 되고, 데이터 "0"을 독출하는 경우 독출 비트 라인(RBL)의 전압(VRBL)은 접지 전압(VSS) 레벨이 된다. 즉, 도 13에 도시된 메모리 셀(300c)은 도 2에 도시된 메모리 셀(300a)에 비해 독출 스위치 트랜지스터(350)를 더 포함함으로써 독출되는 데이터의 값에 따른 독출 비트 라인(RBL)의 스윙폭을 증가시킬 수 있다. 따라서 제어부(200)가 메모리 셀(300c)에 저장된 데이터의 값을 판별하기 위한 센싱 마진이 더욱 증가될 수 있다.

도 15는 도 1의 메모리 장치에 포함되는 메모리 셀의 또 다른 예를 나타내는 블록도이다.

도 15를 참조하면, 메모리 셀(300d)은 기입 트랜지스터(310), 독출 트랜지스터(345), 독출 스위치 트랜지스터(355) 및 모스 커패시터(Metal Oxide Semiconductor capacitor)(330)를 포함할 수 있다.

도 15에서 기입 트랜지스터(310)는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터로 구현되고, 독출 트랜지스터(345) 및 독출 스위치 트랜지스터(355)는 NMOS(N-type Metal Oxide Semiconductor) 트랜지스터로 구현된다.

독출 트랜지스터(345)는 스토리지 노드(SN)에 연결되는 게이트 전극, 독출 워드 라인(RWL)에 연결되는 제1 전극 및 독출 스위치 트랜지스터(355)의 제1 전극에 연결되는 제2 전극을 포함할 수 있다.

독출 스위치 트랜지스터(355)는 독출 워드 라인(RWL)에 연결되는 게이트 전극, 독출 트랜지스터(345)의 상기 제2 전극에 연결되는 제1 전극 및 독출 비트 라인(RBL)에 연결되는 제2 전극을 포함할 수 있다.

도 15의 메모리 셀(300d)에서 기입 트랜지스터(310)와 모스 커패시터(330)가 독출 트랜지스터(345)의 상기 게이트 전극에 연결되는 구성은 도 9의 메모리 셀(300b)의 경우와 동일하다. 또한 메모리 셀(300b)에 포함되는 기입 트랜지스터(310) 및 독출 트랜지스터(325)와 동일하게 메모리 셀(300d)에 포함되는 기입 트랜지스터(310) 및 독출 트랜지스터(345)는 각각 PMOS 트랜지스터 및 NMOS 트랜지스터로 구현된다. 따라서 메모리 셀(300d)의 기입 동작은 메모리 셀(300b)의 기입 동작과 동일하게 도 10 또는 도 11의 타이밍도에 의해 수행될 수 있다. 따라서 여기서는 메모리 셀(300d)의 기입 동작에 대한 상세한 설명은 생략한다.

도 16은 도 15의 메모리 셀의 독출 동작을 설명하기 위한 타이밍도이다.

이하 도 15 및 16을 참조하여 메모리 셀(300d)의 독출 동작에 대해 상세히 설명한다.

도 16에서 전원 전압(VDD)은 논리 하이 레벨을 나타내고, 접지 전압(VSS)은 논리 로우 레벨을 나타낸다.

도 16에서, 시각 t1에서 데이터 "1"을 독출하는 독출 동작이 수행되고, 시각 t3에서 데이터 "0"을 독출하는 독출 동작이 수행된다.

도 10을 참조하여 상술한 바와 마찬가지로, 기입 트랜지스터(310)는 PMOS 트랜지스터로 구현되므로 기입 트랜지스터(310)의 바디(body)는 전원 전압(VDD)으로 설정되고, 독출 트랜지스터(345)는 NMOS 트랜지스터로 구현되므로 독출 트랜지스터(345)의 바디(body)는 접지 전압(VSS)으로 설정된다. 따라서 시각 t1 이전 및 시각 t3 이전의 대기 모드에서 동기 제어 라인(SCL)을 통해 모스 커패시터(330)의 상기 하부 전극에 제공되는 동기 펄스 신호(SPS)는 전원 전압(VDD) 및 접지 전압(VSS) 사이의 최적 전압(Vopt)으로 설정됨으로써 스토리지 노드(SN)와 기입 트랜지스터(310)의 바디(body) 사이에 발생하는 리키지 전류 및 스토리지 노드(SN)와 독출 트랜지스터(345)의 바디(body) 사이에 발생하는 리키지 전류의 합을 최소화 시킬 수 있다. 이로써 메모리 셀(300d)의 데이터 보존 시간(retention time)은 증가될 수 있다.

도 16에 도시된 바와 같이, 독출 동작시 독출 비트 라인(RBL)은 논리 로우 레벨로 프리차지된다.

도 15를 참조하면, 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 논리 로우 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되는 경우, 독출 스위치 트랜지스터(355)는 턴오프되어 독출 비트 라인(RBL)은 독출 워드 라인(RWL)으로부터 차단된다. 따라서 독출 비트 라인(RBL)의 전압(VRBL)은 선택되지 않은 메모리 셀에 의해 영향을 받지 않게 된다.

따라서 본 발명에 따른 메모리 셀(300d)에 있어서, 독출 동작시 선택된 로우에 상응하는 독출 워드 라인(RWL)에는 논리 하이 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되고 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에 제공되는 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 유지된다.

도 11을 참조하여 상술한 바와 같이, 스토리지 노드(SN)에 데이터 "1"이 저장되어 있는 경우, 스토리지 노드(SN)의 전압(VSN)은 전원 전압(VDD)과 제1 커플링 전압(Vc1)의 합이 된다. 시각 t1에서 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 하이 레벨로 활성화된다. 독출 스위치 트랜지스터(355)의 상기 게이트 전극에 논리 하이 레벨로 활성화된 독출 워드 라인 신호(RWLS)가 인가되므로 독출 스위치 트랜지스터(355)는 턴온된다. 또한, 동기 펄스 신호(SPS)가 논리 하이 레벨로 활성화되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 일부 상승한다. 따라서 독출 트랜지스터(345) 역시 턴온되고, 독출 워드 라인(RWL)으로부터 독출 트랜지스터(345) 및 독출 스위치 트랜지스터(355)를 통해 독출 비트 라인(RBL)으로 전하가 흐르므로 독출 비트 라인(RBL)의 전압(VRBL)은 프리차지된 상태, 즉, 논리 로우 레벨로부터 상승한다.

이 때, 모스 커패시터(330)의 상기 하부 전극에 논리 하이 레벨로 활성화되는 동기 펄스 신호(SPS)가 인가됨으로 인해 스토리지 노드(SN)의 전압(VSN)은 시각 t1 이전의 상태보다 높게 부스팅되므로, 독출 워드 라인(RWL)으로부터 독출 트랜지스터(345) 및 독출 스위치 트랜지스터(355)를 통해 독출 비트 라인(RBL)으로 흐르는 전류도 부스팅되어 제어부(200)가 메모리 셀(300d)에 저장된 데이터의 값을 판별하기 위한 센싱 마진이 증가될 수 있다.

한편, 상술한 바와 같이, 선택되지 않은 로우에 상응하는 독출 워드 라인(RWL)에는 논리 로우 레벨을 갖는 독출 워드 라인 신호(RWLS)가 제공되므로, 상기 선택되지 않은 로우에 포함되는 메모리 셀(300d)의 독출 스위치 트랜지스터(355)는 턴오프 상태를 유지한다. 따라서 독출 비트 라인(RBL)의 전압(VRBL)이 상승하는 경우에도 상기 선택되지 않은 로우에 포함되는 메모리 셀(300d)에서 독출 비트 라인(RBL)으로부터 독출 스위치 트랜지스터(355) 및 독출 트랜지스터(345)를 통해 독출 워드 라인(RWL)으로 흐르는 전류는 발생하지 않는다. 따라서, 도 16에 도시된 바와 같이, 독출 비트 라인(RBL)의 전압(VRBL)은 전원 전압(VDD) 레벨까지 상승할 수 있다.

제어부(200)는 독출 비트 라인(RBL)의 전압(VRBL)을 센싱하여 메모리 셀(300d)에 저장된 데이터의 값을 판별할 수 있다.

시각 t2에서 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 최적 전압(Vopt) 레벨로 비활성화된다. 따라서 스토리지 노드(SN)의 전압(VSN)은 시각 t1 이전의 상태로 복귀한다.

한편, 도 11을 참조하여 상술한 바와 같이, 스토리지 노드(SN)에 데이터 "0"이 저장되어 있는 경우, 스토리지 노드(SN)의 전압(VSN)은 접지 전압(VSS)과 기입 트랜지스터(310)의 문턱 전압(WVth)의 합이 된다. 시각 t3에서 독출 워드 라인 신호(RWLS)는 논리 하이 레벨로 활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 논리 하이 레벨로 활성화된다. 동기 펄스 신호(SPS)가 논리 하이 레벨로 활성화되어 모스 커패시터(330)를 통해 스토리지 노드(SN)에 커플링 효과가 발생하므로 스토리지 노드(SN)의 전압(VSN)은 일부 상승한다. 독출 트랜지스터(345)와 독출 비트 라인(RBL) 사이에 독출 스위치 트랜지스터(355)가 연결되어 있으므로, 독출 트랜지스터(345)와 독출 스위치 트랜지스터(355)가 동일한 특성을 갖는다면 독출 스위치 트랜지스터(355)의 상기 게이트 전극에 논리 하이 레벨로 활성화된 독출 워드 라인 신호(RWLS)가 인가된다고 하더라도 스토리지 노드(SN)의 전압(VSN)이 전원 전압(VDD)과 접지 전압(VSS)의 평균 전압보다 독출 트랜지스터(345)의 문턱 전압 이상 높게 상승해야만 독출 트랜지스터(345)가 턴온될 수 있다. 그러나 시각 t3 이전에 스토리지 노드(SN)의 전압(VSN)은 저전압을 유지하고 있으므로, 스토리지 노드(SN)의 전압(VSN)은 상기 커플링 효과에 의해 전원 전압(VDD)과 접지 전압(VSS)의 평균 전압보다 독출 트랜지스터(345)의 문턱 전압 이상으로 높게 상승하지는 않는다. 따라서 독출 스위치 트랜지스터(355)의 상기 게이트 전극에 논리 하이 레벨로 활성화된 독출 워드 라인 신호(RWLS)가 인가됨에도 불구하고 독출 트랜지스터(345)는 턴오프 상태를 유지하므로, 독출 비트 라인(RBL)의 전압(VRBL)은 프리차지된 상태, 즉, 논리 로우 레벨을 유지한다.

제어부(200)는 논리 로우 레벨로 유지되는 독출 비트 라인(RBL)의 전압(VRBL)을 센싱하여 메모리 셀(300d)에 저장된 데이터의 값을 판별할 수 있다.

시각 t4에서 독출 워드 라인 신호(RWLS)는 논리 로우 레벨로 비활성화되고, 동기 펄스 신호(SPS)는 독출 워드 라인 신호(RWLS)와 동기되어 최적 전압(Vopt) 레벨로 비활성화된다. 따라서 스토리지 노드(SN)의 전압(VSN)은 시각 t3 이전의 상태로 복귀한다.

도 15 및 16을 참조하여 상술한 바와 같이, 메모리 셀(300d)에서 데이터 "1"을 독출하는 경우 독출 비트 라인(RBL)의 전압(VRBL)은 전원 전압(VDD) 레벨이 되고, 데이터 "0"을 독출하는 경우 독출 비트 라인(RBL)의 전압(VRBL)은 접지 전압(VSS) 레벨이 된다. 즉, 도 15에 도시된 메모리 셀(300d)은 도 9에 도시된 메모리 셀(300b)에 비해 독출 스위치 트랜지스터(355)를 더 포함함으로써 독출되는 데이터의 값에 따른 독출 비트 라인(RBL)의 스윙폭을 증가시킬 수 있다. 따라서 제어부(200)가 메모리 셀(300d)에 저장된 데이터의 값을 판별하기 위한 센싱 마진이 더욱 증가될 수 있다.

다시 도 1을 참조하면, 제어부(200)는 로우 디코더(210), 복수의 기입 워드 라인 드라이버들(WWLD)(211), 복수의 독출 워드 라인 드라이버들(RWLD)(215), 복수의 동기 제어 라인 드라이버들(SCLD)(213), 컬럼 디코더(220), 기입 컬럼 선택 드라이버(WCSD)(223), 독출 컬럼 선택 드라이버(RCSD)(221), 복수의 프리차지 회로들(PCC)(225), 복수의 기입 비트 라인 드라이버들(WBLD)(227) 및 복수의 센스 앰프들(229)을 포함할 수 있다.

로우 디코더(210)는 로우 어드레스(RADDR)에 기초하여 복수의 기입 워드 라인 드라이버들(211), 복수의 독출 워드 라인 드라이버들(215) 및 복수의 동기 제어 라인 드라이버들(213)에 로우 선택 신호를 제공할 수 있다.

복수의 기입 워드 라인 드라이버들(211) 각각은 상기 로우 선택 신호에 기초하여 상응하는 기입 워드 라인(WWL1, ..., WWLn)을 통해 메모리 셀(300)들에 기입 워드 라인 신호(WWLS)를 제공할 수 있다.

복수의 독출 워드 라인 드라이버들(215) 각각은 상기 로우 선택 신호에 기초하여 상응하는 독출 워드 라인(RWL1, ..., RWLn)을 통해 메모리 셀(300)들에 독출 워드 라인 신호(RWLS)를 제공할 수 있다.

복수의 동기 제어 라인 드라이버들(213) 각각은 상기 로우 선택 신호에 기초하여 상응하는 동기 제어 라인(SCL1, ..., SCLn)을 통해 메모리 셀(300)들에 동기 펄스 신호(SPS)를 제공할 수 있다.

복수의 프리차지 회로들(225) 각각은 독출 동작시 상응하는 독출 비트 라인(RBL1, ..., RBLm)의 전압을 프리차지 할 수 있다.

컬럼 디코더(220)는 기입 동작시 컬럼 어드레스(CADDR)에 기초하여 기입 컬럼 선택 드라이버(223)에 컬럼 선택 신호를 제공하고, 독출 동작시 컬럼 어드레스(CADDR)에 기초하여 독출 컬럼 선택 드라이버(221)에 상기 컬럼 선택 신호를 제공할 수 있다.

기입 컬럼 선택 드라이버(223)는 상기 컬럼 선택 신호에 기초하여 복수의 기입 비트 라인 드라이버들(227)을 선택할 수 있다.

독출 컬럼 선택 드라이버(221)는 상기 컬럼 선택 신호에 기초하여 복수의 센스 앰프들(229)을 선택할 수 있다.

기입 동작시 로우 디코더(210)는 로우 어드레스(RADDR)에 기초하여 하나의 기입 워드 라인 드라이버(211) 및 하나의 동기 제어 라인 드라이버(213)를 선택하고, 상기 선택된 기입 워드 라인 드라이버(211)는 기입 워드 라인(WWL)을 통해 메모리 셀(300)들에 기입 워드 라인 신호(WWLS)를 제공하고 상기 선택된 동기 제어 라인 드라이버(213)는 동기 제어 라인(SCL)을 통해 메모리 셀(300)들에 동기 펄스 신호(SPS)를 제공할 수 있다.

또한, 기입 동작시 컬럼 디코더(220)는 컬럼 어드레스(CADDR)에 기초하여 기입 컬럼 선택 드라이버(223)를 제어하여 복수의 기입 비트 라인 드라이버들(227)을 선택할 수 있다.

외부로부터 데이터 패드(230)를 통해 제공되는 기입 데이터는 글로벌 데이터 라인(231) 및 로컬 데이터 라인(232)을 통해 기입 비트 라인 드라이버들(227)에 제공되고, 기입 비트 라인 드라이버들(227)은 기입 비트 라인(WBL1, ..., WBLm)에 상기 기입 데이터를 인가할 수 있다. 따라서 선택된 기입 워드 라인(WWL)에 연결되는 메모리 셀(300)들에 상기 기입 데이터가 기입될 수 있다.

한편, 독출 동작시 컬럼 디코더(220)는 컬럼 어드레스(CADDR)에 기초하여 독출 컬럼 선택 드라이버(221)를 제어하여 복수의 센스 앰프들(229)을 선택할 수 있다. 복수의 프리차지 회로들(225) 각각은 상응하는 독출 비트 라인(RBL1, ..., RBLm)의 전압을 프리차지 할 수 있다.

또한, 독출 동작시 로우 디코더(210)는 로우 어드레스(RADDR)에 기초하여 하나의 독출 워드 라인 드라이버(215) 및 하나의 동기 제어 라인 드라이버(213)를 선택하고, 상기 선택된 독출 워드 라인 드라이버(215)는 독출 워드 라인(RWL)을 통해 메모리 셀(300)들에 독출 워드 라인 신호(RWLS)를 제공하고 상기 선택된 동기 제어 라인 드라이버(213)는 동기 제어 라인(SCL)을 통해 메모리 셀(300)들에 동기 펄스 신호(SPS)를 제공할 수 있다.

따라서 선택된 독출 워드 라인(RWL)에 연결되는 메모리 셀(300)들에 저장된 데이터들은 독출 비트 라인(RBL1, ..., RBLm)을 통해 복수의 센스 앰프들(229)에 제공되고, 복수이 센스 앰프들(229)은 기준 신호(REF)와 독출 비트 라인(RBL1, ..., RBLm)을 통해 제공되는 신호를 비교하여 메모리 셀(300)들에 저장된 데이터의 값을 판별할 수 있다. 상기 판별된 데이터 값은 로컬 데이터 라인(232) 및 글로벌 데이터 라인(231)을 거쳐 데이터 패드(230)를 통해 외부로 제공될 수 있다.

도 17은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 집적 회로를 나타내는 블록도이다.

도 17을 참조하면, 집적 회로(400)는 코어(410) 및 메모리 장치(420)를 포함한다. 예를 들어, 집적 회로(400)는 어플리케이션 프로세서(Application Processor; AP), 마이크로프로세서, 중앙 처리 장치(Central Processing Unit; CPU), ASIC(Application-Specific Integrated Circuit), 또는 이와 유사한 장치일 수 있다.

예를 들어, 코어(410)는 소정의 로직 연산을 수행하는 로직 코어이거나, 명령어(Instruction) 또는 데이터를 페치하고, 페치된 명령어 또는 데이터를 처리하는 프로세서 코어일 수 있다. 코어(410)는 메모리 장치(420)를 캐시 메모리(Cache Memory)로서 이용할 수 있다. 예를 들어, 코어(410)는 외부의 메모리 장치로부터 제공된 명령어 또는 데이터를 메모리 장치(420)에 일시적으로 저장할 수 있다.

메모리 장치(420)에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치(420)는 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다. 메모리 장치(420)는 도 1에 도시된 메모리 장치(10)로 구현될 수 있다. 도 1의 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 16을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(420)에 대한 상세한 설명은 생략한다.

도 18은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 디스플레이 드라이버 집적 회로를 나타내는 블록도이다.

도 18을 참조하면, 디스플레이 드라이버 집적 회로(DDI)(500)는 타이밍 컨트롤러(510), 메모리 장치(520), 게이트 드라이버(530) 및 소스 드라이버(540)를 포함한다.

타이밍 컨트롤러(510)는 외부 호스트로부터 수신된 타이밍 신호에 응답하여 게이트 드라이버(530) 및 소스 드라이버(540)의 동작을 제어할 수 있다. 메모리 장치(520)는 상기 외부 호스트로부터 제공되는 이미지 데이터를 프레임 단위 또는 라인 단위로 저장할 수 있다. 게이트 드라이버(530)는 디스플레이 패널에 포함된 픽셀 트랜지스터들, 예를 들어, 박막 트랜지스터(Thin-Film Transistor; TFT)들을 턴-온시킬 수 있고, 소스 드라이버(540)는 메모리 장치(520)에 저장된 이미지 데이터에 기초하여 상기 디스플레이 패널에 포함된 픽셀들에 데이터 전압을 인가할 수 있다.

메모리 장치(520)에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치(520)는 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다. 메모리 장치(520)는 도 1에 도시된 메모리 장치(10)로 구현될 수 있다. 도 1의 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 16을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(520)에 대한 상세한 설명은 생략한다.

도 19는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 카드를 나타내는 블록도이다.

도 19를 참조하면, 메모리 카드(600)는 복수의 접속 핀들(610), 컨트롤러(620), 메모리 장치(625) 및 비휘발성 메모리 장치(NVM)(630)를 포함한다. 예를 들어, 메모리 카드(600)는 멀티미디어 카드(MultiMedia Card; MMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card), 임베디드 멀티미디어 카드(embedded MultiMedia Card; eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card; hybrid eMMC)등과 같은 메모리 카드일 수 있다.

외부 호스트와 메모리 카드(600) 사이의 신호들이 송수신되도록 복수의 접속 핀들(610)은 상기 외부 호스트에 연결될 수 있다. 복수의 접속 핀들(610)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다. 실시예에 따라, 메모리 카드(600)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box) 등과 같은 임의의 컴퓨팅 시스템에 장착될 수 있다.

컨트롤러(620)는, 상기 외부 호스트로부터 데이터를 수신하고, 상기 수신된 데이터가 비휘발성 메모리 장치(630)에 저장되도록, 비휘발성 메모리 장치(630)를 제어할 수 있다. 또한, 컨트롤러(620)는, 비휘발성 메모리 장치(630)에 저장된 데이터를 상기 외부 호스트에 제공하도록, 비휘발성 메모리 장치(630)를 제어할 수 있다. 컨트롤러(620)는, 상기 외부 호스트와 비휘발성 메모리 장치(630) 사이에서 송수신되는 데이터를 일시적으로 저장하는 버퍼 메모리(Buffer Memory)로서 메모리 장치(625)를 포함할 수 있다. 일 실시예에서, 메모리 장치(625)는 비휘발성 메모리 장치(630)의 블록 관리를 위한 어드레스 변환 테이블(Address Translation Table)을 저장할 수 있다.

메모리 장치(625)에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치(625)는 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다. 메모리 장치(625)는 도 1에 도시된 메모리 장치(10)로 구현될 수 있다. 도 1의 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 16을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(625)에 대한 상세한 설명은 생략한다.

도 20은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.

도 20을 참조하면, 메모리 모듈(700)은 복수의 메모리 장치들(720)을 포함할 수 있다. 실시예에 따라, 메모리 모듈(700)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈일 수 있다.

메모리 모듈(700)은 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드, 어드레스, 및 데이터를 수신하고, 상기 커맨드, 어드레스, 및 데이터를 버퍼링하여 메모리 장치들(720)에 제공하는 버퍼(710)를 더 포함할 수 있다.

버퍼(710)와 메모리 장치들(720) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(710)와 메모리 장치들(720) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(710)가 상기 커맨드, 어드레스, 및 데이터를 모두 버퍼링하므로, 메모리 컨트롤러는 버퍼(710)의 로드만을 구동함으로써 메모리 모듈(700)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(700)은 보다 많은 수의 메모리 장치들(720) 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들(700)을 포함할 수 있다.

메모리 장치(720)에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치(720)는 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다. 메모리 장치(720)는 도 1에 도시된 메모리 장치(10)로 구현될 수 있다. 도 1의 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 16을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(720)에 대한 상세한 설명은 생략한다.

도 21은 본 발명의 실시예들에 따른 메모리 장치가 모바일 시스템에 응용된 예를 나타내는 도면이다.

도 21을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인퍼페이스(830), 비휘발성 메모리 장치(NVM)(840), 메모리 장치(850) 및 파워 서플라이(860)를 포함한다. 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

메모리 장치(850)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 메모리 장치(850)에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치(850)는 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다. 메모리 장치(850)는 도 1에 도시된 메모리 장치(10)로 구현될 수 있다. 도 1의 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 16을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(850)에 대한 상세한 설명은 생략한다.

비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.

또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 22는 본 발명의 실시예들에 따른 메모리 장치가 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.

도 22를 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 22에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.

프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 상기 메모리 컨트롤러와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러는 입출력 허브(920) 내에 위치할 수 있다. 상기 메모리 컨트롤러를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(940)은 메모리 컨트롤러로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다. 메모리 장치들(941) 각각에 포함되는 메모리 셀들은 기입 트랜지스터, 독출 트랜지스터 및 모스 커패시터를 포함한다. 상기 기입 트랜지스터는 기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함한다. 독출 트랜지스터는 상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함한다. 모스 커패시터는 상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되는 하부 전극을 포함한다. 상기 모스 트랜지스터의 상기 하부 전극에는 기입 동작시 기입 워드 라인 신호와 동기되어 동기 펄스 신호가 인가되고 독출 동작시 독출 워드 라인 신호와 동기되어 상기 동기 펄스 신호가 인가되어 상기 스토리지 노드에 커플링 효과를 일으킴으로써 상기 메모리 셀의 데이터 보존 시간(retention time)을 증가시킨다. 따라서 메모리 장치들(941) 각각은 DRAM(Dynamic Random Access Memory)에 비해 향상된 데이터 보존 시간(retention time)을 가지면서 SRAM(Static Random Access Memory)에 비해 집적도를 향상시킬 수 있다. 메모리 장치(941)는 도 1에 도시된 메모리 장치(10)로 구현될 수 있다. 도 1의 메모리 장치(10)의 구성 및 동작에 대해서는 도 1 내지 16을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(941)에 대한 상세한 설명은 생략한다.

입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 22에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.

그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.

본 발명은 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함하는 기입 트랜지스터;
상기 스토리지 노드에 연결되는 게이트 전극, 독출 워드 라인에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함하는 독출 트랜지스터; 및
상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되고 상기 동기 제어 라인을 통해 동기 펄스 신호가 인가되는 하부 전극을 포함하는 모스 커패시터를 포함하는 메모리 셀.
제1 항에 있어서, 상기 동기 펄스 신호는 기입 동작시 인가되는 것을 특징으로 하는 메모리 셀.
제1 항에 있어서, 상기 동기 펄스 신호는 독출 동작시 인가되는 것을 특징으로 하는 메모리 셀.
제1 항에 있어서, 상기 기입 트랜지스터 및 상기 독출 트랜지스터는 P타입 모스 트랜지스터(PMOS)인 것을 특징으로 하는 메모리 셀.
제4 항에 있어서, 기입 동작시 상기 기입 워드 라인을 통해 논리 로우 레벨로 활성화되는 기입 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 상기 기입 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화되는 것을 특징으로 하는 메모리 셀.
제4 항에 있어서, 독출 동작시 상기 독출 워드 라인을 통해 논리 하이 레벨로 활성화되는 독출 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 상기 독출 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화되는 것을 특징으로 하는 메모리 셀.
제1 항에 있어서, 상기 기입 트랜지스터는 P타입 모스 트랜지스터(PMOS)이고 상기 독출 트랜지스터는 N타입 모스 트랜지스터(NMOS)인 것을 특징으로 하는 메모리 셀.
제7 항에 있어서, 기입 동작시 상기 기입 워드 라인을 통해 논리 로우 레벨로 활성화되는 기입 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 논리 로우 레벨과 논리 하이 레벨 사이의 제1 레벨을 유지하다가 상기 기입 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화되는 것을 특징으로 하는 메모리 셀.
제7 항에 있어서, 기입 동작시 상기 기입 워드 라인을 통해 논리 로우 레벨로 활성화되는 기입 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 논리 로우 레벨과 논리 하이 레벨 사이의 제1 레벨을 유지하다가 상기 기입 워드 라인 신호가 활성화되기 직전에 논리 하이 레벨로 상승하고 상기 기입 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화되는 것을 특징으로 하는 메모리 셀.
제7 항에 있어서, 독출 동작시 상기 독출 워드 라인을 통해 논리 로우 레벨로 활성화되는 독출 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 논리 로우 레벨과 논리 하이 레벨 사이의 제1 레벨을 유지하다가 상기 독출 워드 라인 신호와 동기되어 논리 하이 레벨로 활성화되는 것을 특징으로 하는 메모리 셀.
제1 항에 있어서, 상기 모스 커패시터는 상기 메모리 셀의 일 측면을 따라 제1 방향으로 길게 형성되는 하나의 불순물 영역을 포함하고, 상기 하나의 불순물 영역은 상기 하부 전극으로 사용되는 것을 특징으로 하는 메모리 셀.
제11 항에 있어서, 상기 모스 커패시터의 게이트 전극과 상기 독출 트랜지스터의 게이트 전극은 일체로 형성되고, 상기 일체로 형성되는 게이트 전극은 상기 제1 방향을 따라 상기 모스 커패시터의 불순물 영역과 오버랩되는 긴 오버랩 영역을 포함하는 것을 특징으로 하는 메모리 셀.
제12 항에 있어서, 상기 일체로 형성되는 게이트 전극과 상기 기입 트랜지스터의 상기 제2 전극은 쉐어드 콘택(shared contact)을 통해 전기적으로 연결되는 것을 특징으로 하는 메모리 셀.
기입 워드 라인에 연결되는 게이트 전극, 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함하는 기입 트랜지스터;
제2 전극, 상기 스토리지 노드에 연결되는 게이트 전극 및 독출 워드 라인에 연결되는 제1 전극을 포함하는 독출 트랜지스터;
독출 워드 라인에 연결되는 게이트 전극, 상기 독출 트랜지스터의 제2 전극에 연결되는 제1 전극 및 독출 비트 라인에 연결되는 제2 전극을 포함하는 독출 스위치 트랜지스터; 및
상기 스토리지 노드에 연결되는 게이트 전극 및 동기 제어 라인에 연결되고 상기 동기 제어 라인을 통해 동기 펄스 신호가 인가되는 하부 전극을 포함하는 모스 커패시터를 포함하는 메모리 셀.
제14 항에 있어서, 상기 기입 트랜지스터, 상기 독출 트랜지스터 및 상기 독출 스위치 트랜지스터는 P타입 모스 트랜지스터(PMOS)인 것을 특징으로 하는 메모리 셀.
제15 항에 있어서, 독출 동작시 상기 독출 워드 라인을 통해 논리 로우 레벨로 활성화되는 독출 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 상기 독출 워드 라인 신호와 동기되어 논리 로우 레벨로 활성화되는 것을 특징으로 하는 메모리 셀.
제14 항에 있어서, 상기 기입 트랜지스터는 P타입 모스 트랜지스터(PMOS)이고 상기 독출 트랜지스터 및 상기 독출 스위치 트랜지스터는 N타입 모스 트랜지스터(NMOS)인 것을 특징으로 하는 메모리 셀.
제17 항에 있어서, 독출 동작시 상기 독출 워드 라인을 통해 논리 하이 레벨로 활성화되는 독출 워드 라인 신호가 인가되고 상기 동기 펄스 신호는 논리 로우 레벨과 논리 하이 레벨 사이의 제1 레벨을 유지하다가 상기 독출 워드 라인 신호와 동기되어 논리 하이 레벨로 활성화되는 것을 특징으로 하는 메모리 셀.
복수의 기입 워드 라인들, 복수의 기입 비트 라인들, 복수의 독출 워드 라인들, 복수의 독출 비트 라인들 및 복수의 동기 제어 라인들에 연결되는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
상기 복수의 기입 워드 라인들, 상기 복수의 기입 비트 라인들, 상기 복수의 독출 워드 라인들, 상기 복수의 독출 비트 라인들 및 상기 복수의 동기 제어 라인들을 통해 상기 메모리 셀 어레이의 동작을 제어하는 제어부를 포함하고,
상기 메모리 셀 어레이에 포함되는 상기 복수의 메모리 셀들 각각은,
상응하는 기입 워드 라인에 연결되는 게이트 전극, 상응하는 기입 비트 라인에 연결되는 제1 전극 및 스토리지 노드에 연결되는 제2 전극을 포함하는 기입 트랜지스터;
상기 스토리지 노드에 연결되는 게이트 전극, 상응하는 독출 워드 라인에 연결되는 제1 전극 및 상응하는 독출 비트 라인에 연결되는 제2 전극을 포함하는 독출 트랜지스터; 및
상기 스토리지 노드에 연결되는 게이트 전극 및 상응하는 동기 제어 라인에 연결되고 상기 상응하는 동기 제어 라인을 통해 동기 펄스 신호가 인가되는 하부 전극을 포함하는 모스 커패시터를 포함하는 메모리 장치.
제19 항에 있어서, 상기 복수의 메모리 셀들 각각은 인접하는 적어도 하나의 메모리 셀과 상기 모스 커패시터를 공유하는 것을 특징으로 하는 메모리 장치.