KR20170069207A - 반도체 장치, 회로 기판, 및 전자 기기 - Google Patents

반도체 장치, 회로 기판, 및 전자 기기 Download PDF

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키요시 카토
와타루 우에스기
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

소비전력이 낮은 반도체 장치 또는 면적이 축소된 반도체 장치를 제공한다. 상기 반도체 장치는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하는 셀 어레이; 및 제 1 감지 증폭기 및 제 2 감지 증폭기를 포함하는 감지 증폭기 회로를 포함한다. 셀 어레이는 감지 증폭기 회로 위에 있다. 제 1 감지 증폭기는 제 1 배선(BL)을 통하여 제 1 메모리 셀에 전기적으로 접속된다. 제 2 감지 증폭기는 제 2 배선(BL)을 통하여 제 2 메모리 셀에 전기적으로 접속된다. 제 1 감지 증폭기 및 제 2 감지 증폭기는 배선(GBL)에 전기적으로 접속된다. 감지 증폭기 회로는 제 1 배선(BL)의 전위 및 제 2 배선(BL)의 전위 중 하나를 선택하고, 선택한 전위를 배선(GBL)에 출력한다.

Description

반도체 장치, 회로 기판, 및 전자 기기{SEMICONDUCTOR DEVICE, CIRCUIT BOARD, AND ELECTRONIC DEVICE}
본 발명의 일 형태는 반도체 장치 또는 메모리 장치에 관한 것이다.
다만, 본 발명의 일 형태는 상술한 기술 분야에 한정되지 않는다. 본 명세서 등에 개시(開示)된 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 메모리 장치, 회로 기판, 전자 기기, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
DRAM(dynamic random access memory)은 커패시터에 대한 전하의 공급에 의하여 데이터를 저장한다. 따라서, 커패시터에 대한 전하의 공급을 제어하기 위한 트랜지스터의 오프 상태 전류가 작은 것이 바람직하다. 이는 트랜지스터의 오프 상태 전류가 작을수록 데이터 유지 기간이 길어질 수 있기 때문이고, 이에 의하여 리프레시 동작의 빈도를 저감할 수 있다. 특허문헌 1에는, 산화물 반도체막을 포함하고 오프 상태 전류가 매우 작은 트랜지스터를 사용함으로써, 저장된 내용을 장시간 유지할 수 있는 반도체 장치가 개시되어 있다.
일본 공개 특허 출원 제2011-151383호
본 발명의 일 형태의 과제는 신규 반도체 장치 또는 신규 메모리 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는, 소비전력이 낮은 반도체 장치 또는 메모리 장치를 제공하는 것이다. 본 발명의 일 형태의 다른 과제는 면적이 축소된 반도체 장치 또는 메모리 장치를 제공하는 것이다.
본 발명의 일 형태는 상술한 모든 과제를 해결할 필요는 없으며, 과제들 중 적어도 하나를 해결하기만 하면 된다. 상술한 과제의 기재는 다른 과제의 존재를 방해하지 않는다. 다른 과제는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
본 발명의 일 형태에 따른 반도체 장치는 제 1 메모리 셀 및 제 2 메모리 셀을 포함하는 셀 어레이; 및 제 1 감지 증폭기 및 제 2 감지 증폭기를 포함하는 감지 증폭기 회로를 포함한다. 셀 어레이는 감지 증폭기 회로 위에 있다. 제 1 감지 증폭기는 제 1 배선을 통하여 제 1 메모리 셀에 전기적으로 접속된다. 제 2 감지 증폭기는 제 2 배선을 통하여 제 2 메모리 셀에 전기적으로 접속된다. 제 1 감지 증폭기 및 제 2 감지 증폭기는 제 3 배선에 전기적으로 접속된다. 감지 증폭기 회로는 제 1 배선의 전위 및 제 2 배선의 전위 중 하나를 선택하고, 선택한 전위를 제 3 배선에 출력한다.
상술한 반도체 장치에서, 제 1 감지 증폭기는 제 1 스위치 회로를 포함하여도 좋고, 제 2 감지 증폭기는 제 2 스위치 회로를 포함하여도 좋다. 제 1 스위치 회로는 제 4 배선에 전기적으로 접속된다. 제 2 스위치 회로는 제 5 배선에 전기적으로 접속된다. 제 1 스위치 회로, 제 2 스위치 회로, 제 4 배선, 및 제 5 배선의 각각은, 셀 어레이와 중첩되는 영역을 포함한다.
상술한 반도체 장치에서, 제 1 메모리 셀 및 제 2 메모리 셀의 각각은 트랜지스터 및 커패시터를 포함하여도 좋다. 트랜지스터의 소스 및 드레인 중 한쪽은 커패시터에 전기적으로 접속된다. 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함한다.
상술한 반도체 장치에서, 커패시터는 트랜지스터 위에 있어도 좋고, 커패시터는 산화물 반도체와 중첩되는 영역을 포함하여도 좋다.
본 발명의 일 형태에 따른 회로 기판은, 상술한 반도체 장치를 포함하는 전자 부품; 및 인쇄 회로 기판을 포함한다.
본 발명의 일 형태에 따른 전자 기기는, 상술한 반도체 장치 또는 상술한 회로 기판; 및 표시부, 마이크로폰, 스피커, 및 조작 키 중 적어도 하나를 포함한다.
본 발명의 일 형태에 따르면, 신규 반도체 장치 또는 신규 메모리 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 소비전력이 낮은 반도체 장치 또는 메모리 장치를 제공할 수 있다. 본 발명의 일 형태에 따르면, 면적이 축소된 반도체 장치 또는 메모리 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하지 않는다. 본 발명의 일 형태는 반드시 상술한 모든 효과를 실현할 필요는 없다. 다른 효과는 명세서, 도면, 및 청구항 등의 기재로부터 명백해질 것이고 추출될 수 있다.
도 1은 반도체 장치의 구조예를 도시한 것이다.
도 2의 (A) 내지 (C)는 메모리 회로의 구성예를 도시한 것이다.
도 3은 메모리 회로의 구성예를 도시한 것이다.
도 4의 (A) 내지 (D)는 각각 감지 증폭기 회로의 구성예를 도시한 것이다.
도 5는 메모리 회로의 구성예를 도시한 회로도이다.
도 6은 타이밍 차트이다.
도 7은 메모리 회로의 구성예를 도시한 것이다.
도 8은 메모리 회로의 구성예를 도시한 것이다.
도 9는 어레이의 구조예를 도시한 것이다.
도 10은 메모리 장치의 구조예를 도시한 것이다.
도 11은 반도체 장치의 구조예를 도시한 것이다.
도 12는 반도체 장치의 구조예를 도시한 것이다.
도 13의 (A) 내지 (D)는 트랜지스터의 구조예를 도시한 것이다.
도 14의 (A) 내지 (D)는 트랜지스터의 구조예를 도시한 것이다.
도 15의 (A) 내지 (D)는 트랜지스터의 구조예를 도시한 것이다.
도 16의 (A) 내지 (D)는 트랜지스터의 구조예를 도시한 것이다.
도 17의 (A) 내지 (D)는 트랜지스터의 구조예를 도시한 것이다.
도 18의 (A) 내지 (D)는 트랜지스터의 구조예를 도시한 것이다.
도 19의 (A)는 도 14의 (B)의 일부의 확대도이고, 도 19의 (B)는 트랜지스터의 에너지 밴드도이다.
도 20의 (A) 내지 (F)는 전자 기기를 도시한 것이다.
도 21의 (A) 및 (B)는 각각 메모리 셀의 구조예를 도시한 것이다.
도 22의 (A) 내지 (D)는 트랜지스터의 구조예를 도시한 것이다.
도 23의 (A)는 전자 부품의 제작 공정을 나타낸 흐름도이고, 도 23의 (B)는 전자 부품의 사시 모식도이다.
도 24의 (A) 내지 (C)는 메모리 셀의 구조예를 도시한 것이다.
도 25의 (A) 및 (B)는 메모리 셀의 구조예를 도시한 것이다.
도 26의 (A) 및 (B)는 메모리 셀의 구조예를 도시한 것이다.
본 발명의 실시형태에 대하여 도면을 참조하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어남이 없이 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에게 용이하게 이해된다. 따라서, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되는 것은 아니다.
본 발명의 일 형태는 RF(radio frequency) 태그, 반도체 장치, 및 집적 회로 등의 장치를 그 범주에 포함한다. 표시 장치는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자가 각 화소에 제공된 발광 장치, 전자 종이, DMD(digital micromirror device), PDP(plasma display panel), 및 FED(field emission display) 등, 집적 회로를 포함하는 표시 장치를 그 범주에 포함한다.
도면을 참조하여 본 발명의 구조를 설명함에 있어서, 상이한 도면들의 같은 부분에는 같은 부호를 공통적으로 사용하는 경우가 있다.
본 명세서 등에 있어서, X와 Y가 접속된다고 명시적으로 기재되어 있는 경우, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 포함된다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장으로 기재된 접속 관계에 한정되지 않고, 도면 또는 문장에 또 다른 접속 관계가 포함된다.
여기서, X 및 Y의 각각은 물체(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 또는 층)를 나타낸다.
X와 Y가 직접 접속되는 경우의 예에는, X와 Y 사이의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속되지 않은 경우와, X와 Y가 X와 Y 사이의 전기적인 접속을 가능하게 하는 소자를 사이에 개재(介在)하지 않고 접속되는 경우가 포함된다.
예를 들어, X와 Y가 전기적으로 접속되는 경우, X와 Y 사이의 전기적인 접속을 가능하게 하는 하나 이상의 소자(예를 들어, 스위치, 트랜지스터, 커패시터, 인덕터, 레지스터, 다이오드, 표시 소자, 발광 소자, 또는 부하)가 X와 Y 사이에 접속될 수 있다. 또한, 스위치는 온 또는 오프가 되도록 제어된다. 즉, 스위치는 도통 또는 비도통이 됨(온 또는 오프가 됨)으로써, 전류를 흘릴지 여부를 결정한다. 또는, 스위치는 전류 경로를 선택하여 전환하는 기능을 가진다. 또한, X와 Y가 전기적으로 접속되는 경우는 X와 Y가 직접 접속되는 경우를 포함한다.
예를 들어, X와 Y가 기능적으로 접속되는 경우, X와 Y 사이의 기능적인 접속을 가능하게 하는 하나 이상의 회로(예를 들어, 인버터, NAND 회로, 또는 NOR 회로 등의 논리 회로; DA 변환 회로, AD 변환 회로, 또는 감마 보정 회로 등의 신호 변환 회로; 전원 회로(예를 들어, 스텝업 회로 또는 스텝 다운 회로) 또는 신호의 전위 레벨을 바꾸기 위한 레벨 시프터 회로 등의 전위 레벨 변환 회로; 전압원; 전류원; 스위칭 회로; 신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 또는 버퍼 회로 등의 증폭 회로; 신호 생성 회로; 메모리 회로; 및/또는 제어 회로)가 X와 Y 사이에 접속될 수 있다. 예를 들어, X와 Y 사이에 다른 회로가 배치되더라도, X로부터 출력된 신호가 Y에 전달된다면, X와 Y는 기능적으로 접속되어 있다. 또한, X와 Y가 기능적으로 접속되는 경우에는, X와 Y가 직접 접속되는 경우와 X와 Y가 전기적으로 접속되는 경우가 포함된다.
또한, 본 명세서 등에서 "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, X와 Y가 전기적으로 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하여 접속되는 경우)과, X와 Y가 기능적으로 접속되는 것(즉, X와 Y가 다른 회로를 개재하여 기능적으로 접속되는 경우)과, X와 Y가 직접 접속되는 것(즉, X와 Y가 다른 소자 또는 다른 회로를 개재하지 않고 접속되는 경우)을 의미한다. 즉, 본 명세서 등에서 "X와 Y가 전기적으로 접속된다"라는 명시적인 기재는, "X와 Y가 접속된다"라는 기재와 같다.
도면에서 독립된 구성 요소들이 서로 전기적으로 접속되더라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 가지는 경우가 있다. 예를 들어 배선의 일부가 전극으로도 기능하는 경우, 하나의 도전막이 배선 및 전극으로서 기능한다. 따라서, 본 명세서에서 "전기적인 접속"은, 하나의 도전막이 복수의 구성 요소의 기능을 가지는 경우를 그 범주에 포함한다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 구조예에 대하여 설명한다.
<반도체 장치의 구조예>
도 1은 반도체 장치(10)의 구조예를 도시한 것이다. 반도체 장치(10)는 메모리 회로(20), 메인 증폭기(30), 및 입출력 회로(40)를 포함한다. 여기서는, 반도체 장치(10)가 n(n은 2 이상의 자연수)개의 메모리 회로(20)(메모리 회로(20-1 내지 20-n))를 포함하는 구조를 나타낸다.
각 메모리 회로(20)는 셀 어레이(50) 및 감지 증폭기 회로(60)를 포함한다. 셀 어레이(50)는 복수의 메모리 셀(51)을 포함한다. 각 메모리 셀(51)은 배선(WL) 및 배선(BL)에 접속된다. 메모리 셀(51)은 배선(WL)에 공급되는 전위에 따라 선택되고, 메모리 셀(51)에 기록되는 데이터에 대응하는 전위가 배선(BL)에 공급된다(이하, 이 전위를 기록 전위라고도 함). 이런 식으로 데이터가 메모리 셀(51)에 기록된다. 여기서는, 셀 어레이(50)가 i행 j열(i 및 j는 자연수)의 매트릭스로 배치된 메모리 셀(51)을 포함하는 경우를 나타낸다. 따라서, 셀 어레이(50)에는 i개의 배선(WL) 및 j개의 배선(BL)이 제공된다. 또한, 여기서는 메모리 회로(20-1)가 셀 어레이(50) 및 감지 증폭기 회로(60)를 포함하는 경우를 나타내고, 메모리 회로(20-2 내지 20-n)는 메모리 회로(20-1)와 같은 구성을 가질 수 있다.
감지 증폭기 회로(60)는 복수의 배선(BL) 및 복수의 배선(GBL)에 접속된다. 감지 증폭기 회로(60)는 입력된 신호를 증폭하고, 증폭한 신호의 출력을 제어하는 기능을 가진다. 구체적으로는, 감지 증폭기 회로(60)는 메모리 셀(51)에 저장된 데이터에 대응하는 배선(BL)의 전위(이하, 이 전위를 판독 전위라고도 함)를 증폭하고, 이를 소정의 타이밍에서 배선(GBL)에 출력하는 기능을 가진다. 판독 전위는 감지 증폭기 회로(60)에 의하여 증폭되기 때문에, 메모리 셀(51)로부터 판독된 전위가 매우 낮은 경우에도 데이터를 확실히 판독할 수 있다. 또한, 증폭된 전위의 배선(GBL)에 대한 출력이 제어되기 때문에, 각 배선(GBL)이 공유될 수 있다.
도 1의 예에서, 감지 증폭기 회로(60)는 홀수 열의 4개의 배선(BL)의 전위를 증폭한 다음, 증폭한 4개의 배선(BL) 중 하나의 전위를 선택하고 그것을 배선(GBLa)에 출력하는 기능을 가진다. 또한, 감지 증폭기 회로(60)는 짝수 열의 4개의 배선(BL)의 전위를 증폭한 다음, 증폭한 4개의 배선(BL) 중 하나의 전위를 선택하고 그것을 배선(GBLb)에 출력하는 기능을 가진다. 또한, 하나의 배선(GBL)에 접속되는 배선(BL)의 수는 4에 한정되지 않고, 2 이상의 소정의 수이어도 좋다. 도 1의 예에서는 m(m은 j 미만의 자연수)개의 배선(GBL)이 제공되어 있다. 배선들(GBL)의 각각은 메모리 회로들(20-2 내지 20-n)에 접속된다.
메인 증폭기(30)는 메모리 회로(20) 및 입출력 회로(40)에 접속된다. 메인 증폭기(30)는 입력되는 신호를 증폭하는 기능을 가진다. 구체적으로, 메인 증폭기(30)는 배선(GBL)의 전위를 증폭하고 그것을 입출력 회로(40)에 출력하는 기능을 가진다. 또한, 메인 증폭기(30)를 반드시 제공할 필요는 없다.
입출력 회로(40)는 배선(GBL)의 전위 또는 메인 증폭기(30)로부터 판독된 전위를 판독 데이터로서 외부에 출력하는 기능을 가진다. 도 1의 예에서는 m개의 배선(GBL)으로부터 입력된 m비트의 신호가 입출력 회로(40)로부터 출력된다.
배선들(BL)이 배선들(GBL)에 각각 접속되는 경우, 배선(GBL)의 수는 배선(BL)의 수(여기서는 j)와 같을 필요가 있고, j개의 배선(GBL)이 각각 메인 증폭기(30)에 접속된다. 이때 메인 증폭기(30)는 j개의 배선(GBL)에 공급되는 각 신호를 증폭할 필요가 있고, 메인 증폭기(30) 및 j개의 배선(GBL)을 구동시키기 위한 소비전력이 높아지는 경우가 있다. 또한, 배선들(GBL) 사이의 거리(SGBL)를 축소하면 배선(GBL) 위에 제공되는 배선의 레이아웃의 자유도가 낮아지고, 이러한 이유로 배선들(GBL) 사이에 발생되는 기생 용량이 증가되는 경우가 있다. 이를 방지하기 위해서는, 예를 들어 감지 증폭기 회로(60)의 증폭률을 높여서, 기생 용량으로 인한 신호의 감쇠 또는 지연을 고려한 신호를 배선(GBL)에 공급할 필요가 있다. 그 결과, 데이터의 판독 및 기록에서의 소비전력이 높아진다.
한편, 본 발명의 일 형태에서는 배선(GBL)이 복수의 배선(BL)에 의하여 공유되고, 감지 증폭기 회로(60)가 복수의 배선(BL)의 일부를 선택하고 선택한 배선(BL)의 전위를 배선(GBL)에 출력하는 기능을 가진다. 이러한 이유로, 메인 증폭기(30)에 접속되는 배선(GBL)의 수를 줄일 수 있기 때문에, 메인 증폭기(30)에서 증폭되는 신호의 수를 줄일 수 있다. 그 결과, 메인 증폭기(30)의 소비전력을 저감할 수 있다. 또한, 배선(GBL)의 수를 줄일 수 있고, 배선들(GBL) 사이의 거리(SGBL)를 길게 할 수 있고, 배선(GBL) 위에 제공되는 배선의 레이아웃의 자유도를 향상시킬 수 있기 때문에, 배선들(GBL) 사이에 발생되는 기생 용량을 저감할 수 있고 배선(GBL)에 공급되는 신호의 감쇠를 저감할 수 있다. 결과적으로, 신호의 증폭에 의한 감지 증폭기 회로(60) 및 메인 증폭기(30)에 대한 부담을 저감할 수 있기 때문에, 반도체 장치(10)의 소비전력을 저감할 수 있다.
기생 용량의 저감을 위하여 배선(GBL)의 수를 줄임으로써, 배선(GBL)의 신호를 증폭하지 않고 입출력 회로(40)에 직접 출력할 수 있다. 이 경우, 메인 증폭기(30)를 생략할 수 있기 때문에 반도체 장치(10)의 소비전력 및 면적을 저감할 수 있다.
본 발명의 일 형태에서, 감지 증폭기 회로(60)는 배선(BL)으로부터 출력된 신호 중에서, 입출력 회로(40)로부터 외부에 출력되는 신호를 선택할 수 있다. 예를 들어 도 1에서, 감지 증폭기 회로(60)는 셀 어레이(50)에 저장된 j비트의 데이터 중에서 m비트의 데이터를 선택할 수 있다. 그러므로, 입출력 회로(40)는 멀티플렉서 등을 사용하여 복수의 신호 중 일부를 선택할 필요가 없다. 따라서, 입출력 회로(40)의 구성을 간략화할 수 있고, 그 면적을 축소할 수 있다.
또한, 배선(GBL)의 수는 특별히 한정되지 않고, 배선(BL)의 수보다 작은 소정의 수이어도 좋다. 예를 들어, 하나의 배선(GBL)에 접속되는 배선(BL)의 수가 k(k는 2 이상의 정수(整數))인 경우, 배선(GBL)의 수는 j/k이다.
또한 여기서는, 메모리 셀(51)에 저장된 데이터가 입출력 회로(40)를 통하여 외부에 출력되는 구조를 나타내고, 같은 원리로 메모리 셀(51)에 대한 데이터 기록 동작을 행할 수 있다. 구체적으로, 외부로부터 입력된 기록 데이터가 입출력 회로(40)를 통하여 메인 증폭기(30)에 출력되고, 메인 증폭기(30)에 의하여 증폭된 전위가 감지 증폭기 회로(60)에 입력된다. 그리고, 감지 증폭기 회로(60)에 의하여 증폭된 전위가 기록 전위로서 배선(BL)에 공급된다. 또한, 기록 전위를 배선(BL)에 출력하는 타이밍은 감지 증폭기 회로(60)에 의하여 제어할 수 있다. 그러므로, 상술한 데이터 판독 동작과 비슷한 효과를 데이터 기록 동작에서 얻을 수 있다.
<메모리 회로의 구성예>
도 2의 (A)는 메모리 회로(20)의 구성예를 도시한 것이다. 메모리 회로(20)는 셀 어레이(50)에 제공된 복수의 메모리 셀(51) 및 감지 증폭기 회로(60)에 제공된 복수의 감지 증폭기(61)를 포함한다. 도 2의 (B)는 도 2의 (A)의 메모리 회로(20)의 상면도이다.
본 발명의 일 형태에서는, 셀 어레이(50)의 레이아웃 방식으로서 접힘형(folded-type) 레이아웃 또는 개방형(open-type) 레이아웃 등을 사용할 수 있다. 접힘형 레이아웃의 경우, 배선(WL)의 전위의 변화에 의하여, 배선(BL)에 출력되는 판독 전위에 생기는 노이즈를 저감할 수 있다. 한편, 개방형 레이아웃의 경우, 접힘형 레이아웃의 경우보다 메모리 셀(51)의 밀도를 높게 할 수 있으므로, 셀 어레이(50)의 면적을 축소할 수 있다. 도 2의 (A) 및 (B)는 접힘형 레이아웃의 경우의 셀 어레이(50)의 구조예를 도시한 것이다. 도 2의 (A) 및 (B)에 도시된 셀 어레이(50)에서는, 하나의 배선(BL)에 접속된 메모리 셀(51)과, 상기 하나의 배선(BL)에 인접한 배선(BL)에 접속된 메모리 셀(51)이, 같은 배선(WL)에 접속되어 있지 않다.
감지 증폭기(61)는 기준 전위와, 배선(BL)에 공급되는 판독 전위 간의 차를 증폭하고, 증폭한 전위차를 유지하는 기능을 가진다. 또한, 감지 증폭기(61)는 증폭한 전위의 배선(GBL)에 대한 출력을 제어하는 기능을 가진다. 여기서, 감지 증폭기(61)는 2개의 배선(BL)에 접속되어 있다. 감지 증폭기(61)는 배선(GBLa) 및 배선(GBLb)에도 접속되어 있다.
본 발명의 일 형태에서, 감지 증폭기(61)는 제 1 층에 배치되고, 메모리 셀(51)은 제 1 층 위의 제 2 층에 배치된다. 즉, 메모리 회로(20)에서 메모리 셀(51)이 감지 증폭기(61) 위에 적층되어 있다. 적어도 하나의 메모리 셀(51)은 감지 증폭기(61)와 중첩되도록 배치된다. 따라서, 메모리 셀(51)과 감지 증폭기(61)가 같은 층에 배치되는 경우보다 메모리 회로(20)의 면적을 작게 할 수 있다. 결과적으로, 메모리 회로(20)의 단위 면적당 저장 용량을 증가시킬 수 있다. 모든 메모리 셀(51)을 감지 증폭기(61)와 중첩되도록 배치하면, 메모리 회로(20)의 면적을 더 축소시킬 수 있다. 메모리 셀(51)은, 하나의 감지 증폭기(61)와 중첩되도록 배치하여도 좋고, 또는 복수의 감지 증폭기(61)와 중첩되도록 배치하여도 좋다. 또한, 셀 어레이(50)에서의 메모리 셀(51)의 수에 특별한 제한은 없다. 예를 들어, 그 수를 512개 이하로 할 수 있다.
메모리 회로(20)의 소비전력을 저감하기 위해서는, 셀 어레이(50)에서의 메모리 셀(51)의 수가 작은 것이 바람직하다. 그러나, 셀 어레이(50)에서의 메모리 셀(51)의 수를 줄이는 경우에는 저장 용량을 유지하기 위하여 메모리 회로(20)의 수를 늘릴 필요가 있고, 그 결과 감지 증폭기(61)의 수를 늘릴 필요가 생긴다. 여기서, 메모리 셀(51)과 감지 증폭기(61)를 같은 층에 제공하는 경우, 감지 증폭기(61)의 수의 증가는 반도체 장치(10)의 면적의 증대로 직접 이어진다. 그러므로, 메모리 셀(51)의 수를 소정의 수 이하로 줄이기 어렵다.
한편, 본 발명의 일 형태에서는 메모리 셀(51)과 감지 증폭기(61)의 적층 구조를 채용하기 때문에, 메모리 회로(20)의 수의 증가에 따라 감지 증폭기(61)의 수가 증가되어도, 반도체 장치(10)의 면적의 증대를 최소화할 수 있다. 따라서, 셀 어레이(50)에서의 메모리 셀(51)의 수를 줄임으로써 메모리 회로(20)의 소비전력을 용이하게 저감할 수 있다. 구체적으로는, 셀 어레이(50)에서의 메모리 셀(51)의 수를 64개 이하, 바람직하게는 32개 이하, 더 바람직하게는 16개 이하, 더욱 바람직하게는 8개 이하로 할 수 있다. 또한, 감지 증폭기(61)의 총면적은 셀 어레이(50)의 면적 이하인 것이 바람직하지만, 감지 증폭기(61)의 총면적이 셀 어레이(50)의 면적 이상인 경우에도 반도체 장치(10)의 면적의 증대를 저감할 수 있다.
상술한 메모리 셀(51)과 감지 증폭기(61)의 적층 구조에 의하여, 배선(BL)의 길이를 짧게 할 수 있다. 결과적으로, 배선(BL)의 배선 저항을 낮게 할 수 있어, 메모리 회로(20)의 소비전력의 저감과 동작 속도의 상승을 실현할 수 있다. 또한, 메모리 셀(51)에 제공되는 커패시터의 용량을 저감할 수 있고, 커패시터의 면적을 작게 할 수 있으므로, 메모리 셀(51)의 크기를 작게 할 수 있다. 예를 들어, 후술하는 커패시터(53)의 용량을 3.9fF 이하로 할 수 있고, 메모리 셀(51)의 기록 시간 및 판독 시간을 10ns 이하, 5ns 이하, 또는 3ns 이하로 할 수 있고, 데이터의 기록에 필요한 에너지를 2fJ 이하로 할 수 있다.
도 2의 (C)는 메모리 셀(51)의 구성예를 도시한 것이다. 메모리 셀(51)은 트랜지스터(52) 및 커패시터(53)를 포함한다. 트랜지스터(52)의 게이트는 배선(WL)에 접속되고, 그 소스 및 드레인 중 한쪽은 커패시터(53)의 한쪽 전극에 접속되고, 그 소스 및 드레인 중 다른 쪽은 배선(BL)에 접속된다. 커패시터(53)의 다른 쪽 전극은 소정의 전위(접지 전위 등)가 공급되는 배선 또는 단자에 접속된다. 여기서, 트랜지스터(52)의 소스 및 드레인 중 한쪽과 커패시터(53)의 한쪽 전극이 서로 접속되는 노드를 노드(N)라고 한다.
여기서, 트랜지스터(52)는 오프가 됨으로써 노드(N)에 축적된 전하를 유지하는 기능을 가진다. 이러한 이유로, 트랜지스터(52)의 오프 상태 전류는 작은 것이 바람직하다. 트랜지스터(52)의 오프 상태 전류가 작으면, 노드(N)에 유지된 전하가 트랜지스터(52)를 통하여 누설되는 것을 저감할 수 있다. 결과적으로, 메모리 셀(51)에 저장된 데이터를 장시간 유지할 수 있다.
채널 형성 영역이 실리콘 등보다 밴드 갭이 넓고 진성 캐리어 밀도가 낮은 반도체를 포함하는 트랜지스터는 매우 작은 오프 상태 전류를 가질 수 있기 때문에, 트랜지스터(52)로서 바람직하게 사용된다. 이러한 반도체 재료의 예에는 실리콘의 밴드 갭의 2배 이상의 밴드 갭을 가지는 산화물 반도체가 포함된다. 채널 형성 영역이 산화물 반도체를 포함하는 트랜지스터(이하, OS 트랜지스터라고도 함)는 실리콘 등 산화물 반도체 외의 재료를 포함하는 트랜지스터보다 오프 상태 전류가 훨씬 작다. 그러므로, 트랜지스터(52)로서 OS 트랜지스터를 사용함으로써, 메모리 셀(51)에 기록된 데이터를 매우 장시간에 걸쳐 유지할 수 있고, 리프레시 동작의 간격을 길게 할 수 있다. 구체적으로는, 리프레시 동작의 간격을 1시간 이상으로 할 수 있다. 도면에서 "OS"의 기호로 표시된 트랜지스터는 OS 트랜지스터이다. OS 트랜지스터의 자세한 사항은 이하의 실시형태 5 등에서 설명한다.
메모리 셀(51)에 OS 트랜지스터를 사용하면, 메모리 회로(20)를 데이터가 장시간에 걸쳐 유지될 수 있는 메모리 회로로서 사용할 수 있다. 그러므로, 도 1에서의 메모리 회로들(20-1 내지 20-n) 중, 데이터가 기록되거나 판독되지 않는 메모리 회로로의 전력 공급을 장시간에 걸쳐 정지할 수 있다. 그 결과, 반도체 장치(10)의 소비전력을 저감할 수 있다.
또한, 트랜지스터(52)에는 백 게이트를 제공할 수 있다. 예를 들어, 도 21의 (A)에 도시된 바와 같이, 트랜지스터(52)가 트랜지스터(52)의 게이트에 접속된 백 게이트(BG)를 포함하는 구조를 채용할 수 있다.
또한, 백 게이트(BG)는 소정의 전위가 공급되는 배선 또는 단자에 접속되어도 좋다. 예를 들어, 도 21의 (B)에 도시된 바와 같이, 백 게이트(BG)는 일정한 전위가 공급되는 배선에 접속되어도 좋다. 일정한 전위는 고전원 전위, 또는 접지 전위 등의 저전원 전위로 할 수 있다.
<메모리 회로의 구체적인 예>
다음에, 메모리 회로(20)의 더 구체적인 구성예에 대하여 도 3을 참조하여 설명한다.
도 3에 도시된 메모리 회로(20)는 복수의 메모리 셀(51)을 포함하는 셀 어레이(50) 및 복수의 감지 증폭기(61)를 포함하는 감지 증폭기 회로(60)를 포함한다. 또한, 도 3에 도시된 메모리 회로(20)는, 후술하는 구조를 제외하고는 도 1 및 도 2의 (A) 내지 (C)에 도시된 메모리 회로(20)와 동일하다.
배선(WL)은 구동 회로(70)에 접속된다. 구동 회로(70)는 데이터가 기록되는 메모리 셀(51)을 선택하기 위한 신호(이하, 이 신호를 기록 워드 신호라고도 함)를 배선(WL)에 공급하는 기능을 가진다. 또한, 구동 회로(70)는 디코더 등을 사용하여 형성될 수 있다.
감지 증폭기(61)는 배선(BL)을 통하여 메모리 셀(51)에 접속된다. 여기서는, 인접한 2개의 배선(BL)(배선(BLa) 및 배선(BLb))이 같은 감지 증폭기(61)에 접속되는 구조를 나타낸다. 감지 증폭기(61)는 증폭 회로(62) 및 스위치 회로(63)를 포함한다.
증폭 회로(62)는 배선(BL)의 전위를 증폭하는 기능을 가진다. 구체적으로는, 증폭 회로(62)는 배선(BL)의 전위와 기준 전위 간의 차를 증폭하고, 증폭한 전위차를 유지하는 기능을 가진다. 예를 들어, 배선(BLa)의 전위를 증폭하는 경우, 배선(BLa)의 전위와 배선(BLb)의 전위(즉, 기준 전위) 간의 차를 증폭한다. 배선(BLb)의 전위를 증폭하는 경우, 배선(BLa)의 전위(즉, 기준 전위)와 배선(BLb)의 전위 간의 차를 증폭한다.
스위치 회로(63)는 증폭된 배선(BL)의 전위를 배선(GBL)에 출력할지 여부를 판정하는 기능을 가진다. 구체적으로, 스위치 회로(63)는 배선(BLa)과 배선(GBLa) 사이의 전기적 접속 및 배선(BLb)과 배선(GBLb) 사이의 전기적 접속을 제어하는 기능을 가진다.
스위치 회로(63)는 복수의 배선(CSEL) 중 하나에 접속되고, 스위치 회로(63)의 동작은 구동 회로(70)로부터 배선(CSEL)에 공급되는 신호에 기초하여 제어된다. 구체적으로, 배선(BLa)과 배선(GBLa) 사이의 전기적 접속 및 배선(BLb)과 배선(GBLb) 사이의 전기적 접속이 제어된다. 따라서, 복수의 배선(BL) 중에서 배선(GBL)에 전위를 공급하는 배선(BL)을 선택할 수 있고, 배선(GBL)을 공유할 수 있다. 그 결과, 배선(GBL)의 수를 줄일 수 있다.
여기서, 상술한 구성에서 스위치 회로(63) 및 배선(CSEL)을 사용하여, 배선(BL)으로부터 출력되는 신호 중에서, 입출력 회로(40)(도 1에 도시)로부터 외부에 출력되는 신호를 선택할 수 있다. 구체적으로, 스위치 회로(63) 및 배선(CSEL)을 사용하여, 셀 어레이(50)에 저장된 j비트의 데이터 중에서 m비트의 데이터를 선택할 수 있다. 그러므로, 입출력 회로(40)는 멀티플렉서 등을 사용하여 복수의 신호 중 일부를 선택할 필요가 없다. 따라서, 입출력 회로(40)의 구성을 간략화할 수 있고, 그 면적을 축소할 수 있다.
상술한 구조에서, 도 3에 도시된 바와 같이, 스위치 회로(63) 및 배선(CSEL)은 셀 어레이(50)와 중첩되도록 배치하는 것이 바람직하다. 구체적으로는, 스위치 회로(63) 및 배선(CSEL)은 메모리 셀(51)과 중첩되도록 배치하는 것이 바람직하다. 이에 따라 메모리 회로(20)의 면적의 증대를 저감할 수 있고, 감지 증폭기 회로(60)는 출력 신호를 선택하는 기능을 가질 수 있다.
또한 여기서는 배선(WL) 및 배선(CSEL)이 구동 회로(70)에 접속되어 있지만, 배선(WL) 및 배선(CSEL)은 각각 다른 구동 회로에 접속되어도 좋다. 이 경우, 배선(WL) 및 배선(CSEL)의 전위는 각각 다른 구동 회로에 의하여 제어된다.
다음에, 감지 증폭기 회로(60)에서의 감지 증폭기(61) 및 배선(CSEL)의 위치의 예에 대하여 설명한다.
도 4의 (A)의 예에서는 4개의 감지 증폭기(61)(감지 증폭기(61a 내지 61d))가 주기적으로 직선상으로 배치되고, 각 감지 증폭기(61)는 4개의 배선(CSEL)(배선(CSELa 내지 CSELd)) 중 하나에 접속되어 있다. 구체적으로는 감지 증폭기(61a)는 배선(CSELa)에 접속되고, 감지 증폭기(61b)는 배선(CSELb)에 접속되고, 감지 증폭기(61c)는 배선(CSELc)에 접속되고, 감지 증폭기(61d)는 배선(CSELd)에 접속되어 있다. 각 감지 증폭기(61)는 배선(GBLa) 및 배선(GBLb)에 접속되어 있다.
감지 증폭기(61)는 복수의 배선(CSEL) 사이에 제공되어도 좋다. 예를 들어, 도 4의 (B)에 도시된 바와 같이, 배선(CSELa 및 CSELb)과 배선(CSELc 및 CSELd) 사이에 감지 증폭기(61)를 제공할 수 있다.
또는, 도 4의 (C)에 도시된 바와 같이, 감지 증폭기(61)는 지그재그선상으로 배치되어도 좋다. 이 경우, 감지 증폭기(61b)가 도면에서 수직 방향으로 감지 증폭기(61a 및 61c)와 부분적으로 중첩되도록 감지 증폭기(61)를 배치하여도 좋다. 즉, 감지 증폭기(61b)의 양단부의 연장선을 각각, 감지 증폭기(61a)의 양단부의 연장선보다 내측, 그리고 감지 증폭기(61c)의 양단부의 연장선보다 내측에 있도록 할 수 있다. 이 경우, 감지 증폭기 회로(60)의 폭 방향(도면에서 수평 방향)의 길이를 도 4의 (A) 및 (B)의 경우보다 짧게 할 수 있다.
감지 증폭기(61)는 복수의 선상으로 제공되어도 좋다. 예를 들어, 도 4의 (D)에 도시된 바와 같이, 감지 증폭기(61)를 2개의 선상으로 제공할 수 있다. 여기서는, 2행 2열로 제공된 감지 증폭기(61a 내지 61d)가 주기적으로 배치되어 있다.
<감지 증폭기의 구성예>
다음에, 본 발명의 일 형태에 따른 감지 증폭기(61)의 구체적인 구성예에 대하여 설명한다.
도 5는 메모리 셀(51), 및 메모리 셀(51)에 전기적으로 접속된 감지 증폭기(61)의 회로 구성예를 도시한 것이다. 메모리 셀(51)은 배선(BL)을 통하여 감지 증폭기(61)에 접속된다. 여기서 나타내는 예에서는, 메모리 셀(51a)이 배선(BLa)을 통하여 감지 증폭기(61)에 접속되고, 메모리 셀(51b)이 배선(BLb)을 통하여 감지 증폭기(61)에 접속되어 있다.
도 5의 예에서는 하나의 배선(BL)에 하나의 메모리 셀(51)이 접속되어 있지만, 하나의 배선(BL)에 복수의 메모리 셀(51)이 접속되어도 좋다.
메모리 셀(51)은 도 21의 (A) 및 (B)에 도시된 바와 같이, 백 게이트를 가지는 트랜지스터(52)를 포함하여도 좋다.
감지 증폭기(61)는 증폭 회로(62), 스위치 회로(63), 및 프리차지 회로(64)를 포함한다.
증폭 회로(62)는 p채널 트랜지스터(101 및 102) 및 n채널 트랜지스터(103 및 104)를 포함한다. 트랜지스터(101)의 소스 및 드레인 중 한쪽은 배선(SP)에 접속되고, 그 다른 쪽은 트랜지스터(102)의 게이트, 트랜지스터(104)의 게이트, 및 배선(BLa)에 접속된다. 트랜지스터(103)의 소스 및 드레인 중 한쪽은 트랜지스터(102)의 게이트, 트랜지스터(104)의 게이트, 및 배선(BLa)에 접속되고, 그 다른 쪽은 배선(SN)에 접속된다. 트랜지스터(102)의 소스 및 드레인 중 한쪽은 배선(SP)에 접속되고, 그 다른 쪽은 트랜지스터(101)의 게이트, 트랜지스터(103)의 게이트, 및 배선(BLb)에 접속된다. 트랜지스터(104)의 소스 및 드레인 중 한쪽은 트랜지스터(101)의 게이트, 트랜지스터(103)의 게이트, 및 배선(BLb)에 접속되고, 그 다른 쪽은 배선(SN)에 접속된다. 증폭 회로(62)는 배선(BLa)의 전위 및 배선(BLb)의 전위를 증폭하는 기능을 가진다. 도 5에서, 증폭 회로(62)를 포함하는 감지 증폭기(61)는 래치 감지 증폭기로서 기능한다.
스위치 회로(63)는 n채널 트랜지스터(105 및 106)를 포함한다. 트랜지스터(105 및 106)는 p채널 트랜지스터이어도 좋다. 트랜지스터(105)의 소스 및 드레인 중 한쪽은 배선(BLa)에 접속되고, 그 다른 쪽은 배선(GBLa)에 접속된다. 트랜지스터(106)의 소스 및 드레인 중 한쪽은 배선(BLb)에 접속되고, 그 다른 쪽은 배선(GBLb)에 접속된다. 트랜지스터(105) 및 트랜지스터(106)의 게이트는 배선(CSEL)에 접속된다. 스위치 회로(63)는 배선(CSEL)에 공급되는 전위에 기초하여, 배선(BLa)과 배선(GBLa) 사이의 전기적 접속, 및 배선(BLb)과 배선(GBLb) 사이의 전기적 접속을 제어하는 기능을 가진다.
프리차지 회로(64)는 n채널 트랜지스터(107, 108, 및 109)를 포함한다. 트랜지스터(107, 108, 및 109)는 p채널 트랜지스터이어도 좋다. 트랜지스터(107)의 소스 및 드레인 중 한쪽은 배선(BLa)에 접속되고, 그 다른 쪽은 배선(Pre)에 접속된다. 트랜지스터(108)의 소스 및 드레인 중 한쪽은 배선(BLb)에 접속되고, 그 다른 쪽은 배선(Pre)에 접속된다. 트랜지스터(109)의 소스 및 드레인 중 한쪽은 배선(BLa)에 접속되고, 그 다른 쪽은 배선(BLb)에 접속된다. 트랜지스터(107)의 게이트, 트랜지스터(108)의 게이트, 및 트랜지스터(109)의 게이트는 배선(PL)에 접속된다. 프리차지 회로(64)는 배선(BLa) 및 배선(BLb)의 전위를 초기화하는 기능을 가진다.
증폭 회로(62), 스위치 회로(63), 및 프리차지 회로(64)는 메모리 셀(51)과 중첩되도록 배치하는 것이 바람직하다.
<감지 증폭기의 동작예>
다음에, 데이터 판독에 있어서의 도 5에 도시된 메모리 셀(51) 및 감지 증폭기(61)의 동작의 예에 대하여 도 6의 타이밍 차트를 참조하여 설명한다.
먼저 기간(T1)에, 프리차지 회로(64)에 포함되는 트랜지스터(107 내지 109)를 온으로 하여, 배선(BLa 및 BLb)의 전위를 초기화한다. 구체적으로는, 배선(PL)에 하이(high) 레벨 전위(VH_PL)를 공급하여, 프리차지 회로(64)의 트랜지스터(107 내지 109)를 온으로 한다. 이에 따라 배선(Pre)의 전위(Vpre)가 배선(BLa 및 BLb)에 공급된다. 또한, 전위(Vpre)는 예를 들어 (VH_SP+VL_SN)/2로 할 수 있다.
또한 기간(T1)에, 배선(CSEL)에는 로(low) 레벨 전위(VL_CSEL)가 공급되고, 이에 따라 스위치 회로(63)의 트랜지스터(105 및 106)는 오프이다. 배선(WLa)에는 로 레벨 전위(VL_WL)가 공급되고, 이에 따라 메모리 셀(51a)의 트랜지스터(52)는 오프이다. 또한, 배선(WLb)에도 로 레벨 전위(VL_WL)가 공급되고, 이에 따라 메모리 셀(51b)의 트랜지스터(52)는 오프이다(도 6에 미도시). 배선(SP 및 SN)에는 전위(Vpre)가 공급되고, 이에 따라 증폭 회로(62)는 오프이다.
그리고, 배선(PL)에 로 레벨 전위(VL_PL)를 공급하여 프리차지 회로(64)의 트랜지스터(107 내지 109)를 오프로 한다. 기간(T2)에는 배선(WLa)을 선택한다. 구체적으로, 도 6에서는 배선(WLa)에 하이 레벨 전위(VH_WL)를 공급함으로써 배선(WLa)을 선택하고 메모리 셀(51a)의 트랜지스터(52)를 온으로 한다. 이로써, 배선(BLa)과 커패시터(53)가 트랜지스터(52)를 통하여 서로 전기적으로 접속된다. 배선(BLa)과 커패시터(53)가 서로 전기적으로 접속되면, 커패시터(53)에 유지된 전하량에 따라 배선(BLa)의 전위가 변화된다.
도 6의 타이밍 차트는, 커패시터(53)에 축적된 전하량이 많은 경우를 예시한 것이다. 구체적으로, 커패시터(53)에 축적된 전하량이 많은 경우, 커패시터(53)로부터 배선(BLa)으로 전하가 방출됨으로써, 배선(BLa)의 전위가 전위(Vpre)에서 ΔV1만큼 상승된다. 커패시터(53)에 축적된 전하량이 적은 경우에는, 배선(BLa)으로부터 커패시터(53)로 전하가 유입함으로써, 배선(BLa)의 전위는 ΔV2만큼 하강된다.
또한 기간(T2)에, 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 계속 공급되기 때문에 스위치 회로(63)의 트랜지스터(105 및 106)는 오프로 유지된다. 배선(SP 및 SN)에는 전위(Vpre)가 계속 공급되기 때문에 감지 증폭기(61)는 오프로 유지된다.
기간(T3)에는, 배선(SP)에 하이 레벨 전위(VH_SP)를 공급하고 배선(SN)에 로 레벨 전위(VL_SN)를 공급함으로써 증폭 회로(62)를 온으로 한다. 증폭 회로(62)는 배선들(BLa 및 BLb) 간의 전위차(도 6에서는 ΔV1)를 증폭하는 기능을 가진다. 따라서 도 6의 타이밍 차트에서, 증폭 회로(62)가 온이 됨으로써, 배선(BLa)의 전위는 전위(Vpre+ΔV1)에서 상승되어 배선(SP)의 전위(VH_SP)에 가까워진다. 배선(BLb)의 전위는 전위(Vpre)에서 하강되어 배선(SN)의 전위(VL_SN)에 가까워진다.
또한, 기간(T3)의 시작에서 배선(BLa)의 전위가 Vpre-ΔV2인 경우에는, 증폭 회로(62)가 온이 됨으로써, 배선(BLa)의 전위는 전위(Vpre-ΔV2)에서 하강되어 배선(SN)의 전위(VL_SN)에 가까워진다. 배선(BLb)의 전위는 전위(Vpre)에서 상승되어 배선(SP)의 전위(VH_SP)에 가까워진다.
기간(T3)에, 배선(PL)에는 로 레벨 전위(VL_PL)가 계속 공급되어, 프리차지 회로(64)의 트랜지스터(107 내지 109)는 오프로 유지된다. 배선(CSEL)에는 로 레벨 전위(VL_CSEL)가 계속 공급됨으로써 스위치 회로(63)의 트랜지스터(105 및 106)는 오프로 유지된다. 배선(WLa)에는 하이 레벨 전위(VH_WL)가 계속 공급되기 때문에 메모리 셀(51a)의 트랜지스터(52)는 온으로 유지된다. 결과적으로, 메모리 셀(51a)에서 배선(BLa)의 전위(VH_SP)에 대응하는 전하가 커패시터(53)에 축적된다.
다음에, 기간(T4)에, 배선(CSEL)에 공급되는 전위를 변화시켜, 스위치 회로(63)를 온으로 한다. 구체적으로 도 6에서는, 배선(CSEL)에 하이 레벨 전위(VH_CSEL)를 공급하여 스위치 회로(63)의 트랜지스터(105 및 106)를 온으로 한다. 따라서, 배선(BLa)의 전위가 배선(GBLa)에 공급되고, 배선(BLb)의 전위가 배선(GBLb)에 공급된다.
기간(T4)에, 배선(PL)에는 로 레벨 전위(VL_PL)가 계속 공급되어, 프리차지 회로(64)의 트랜지스터(107 내지 109)는 오프로 유지된다. 배선(WLa)에는 하이 레벨 전위(VH_WL)가 계속 공급되기 때문에 메모리 셀(51a)의 트랜지스터(52)는 온으로 유지된다. 배선(SP)에는 하이 레벨 전위(VH_SP)가 계속 공급되고, 배선(SN)에는 로 레벨 전위(VL_SN)가 계속 공급되기 때문에 증폭 회로(62)는 온으로 유지된다. 그 결과, 메모리 셀(51a)에서 배선(BLa)의 전위(VH_SP)에 대응하는 전하가 커패시터(53)에 축적된다.
기간(T4)이 종료되면, 배선(CSEL)에 공급되는 전위를 변화시켜, 스위치 회로(63)를 오프로 한다. 구체적으로 도 6에서는, 배선(CSEL)에 로 레벨 전위(VL_CSEL)를 공급하여, 스위치 회로(63)의 트랜지스터(105 및 106)를 오프로 한다.
또한, 기간(T4)이 종료되면 배선(WLa)이 비선택된다. 구체적으로 도 6에서는, 배선(WLa)에 로 레벨 전위(VL_WL)를 공급함으로써 배선(WLa)을 비선택하여, 메모리 셀(51a)의 트랜지스터(52)를 오프로 한다. 이 동작을 통하여, 배선(BLa)의 전위(VH_SP)에 대응하는 전하가 커패시터(53)에 유지되기 때문에, 데이터가 판독된 후에도 메모리 셀(51a)에서 데이터가 유지된다.
기간(T1 내지 T4)에서의 동작을 통하여, 메모리 셀(51a)로부터 데이터가 판독된다. 메모리 셀(51b)의 데이터도 마찬가지로 판독될 수 있다.
또한, 상술한 원리로 메모리 셀(51)에 데이터를 기록할 수 있다. 구체적으로는, 데이터를 판독하는 경우와 마찬가지로, 먼저 프리차지 회로(64)의 트랜지스터(107 내지 109)를 일시적으로 온으로 하여, 배선(BLa 및 BLb)의 전위를 초기화한다. 그리고, 데이터를 기록하는 메모리 셀(51a)에 접속된 배선(WLa), 또는 데이터를 기록하는 메모리 셀(51b)에 접속된 배선(WLb)을 선택하여, 메모리 셀(51a 또는 51b)의 트랜지스터(52)를 온으로 한다. 이로써 배선(BLa 또는 BLb)과 커패시터(53)가 트랜지스터(52)를 통하여 서로 전기적으로 접속된다. 그리고, 배선(SP)에 하이 레벨 전위(VH_SP)를 공급하고, 배선(SN)에 로 레벨 전위(VL_SN)를 공급함으로써, 증폭 회로(62)를 온으로 한다. 그리고, 배선(CSEL)에 공급되는 전위를 변화시켜, 스위치 회로(63)를 온으로 한다. 구체적으로는, 배선(CSEL)에 하이 레벨 전위(VH_CSEL)를 공급하여 스위치 회로(63)의 트랜지스터(105 및 106)를 온으로 한다. 결과적으로, 배선들(BLa 및 GBLa)이 서로 전기적으로 접속되고, 배선들(BLb 및 GBLb)이 서로 전기적으로 접속된다. 배선(GBLa 및 GBLb)에 기록 전위를 공급함으로써, 스위치 회로(63)를 통하여 배선(BLa 및 BLb)에 기록 전위가 공급된다. 결과적으로, 배선(BLa 또는 BLb)의 전위에 따라 커패시터(53)에 전하가 축적되어, 메모리 셀(51a 또는 51b)에 데이터가 기록된다.
또한, 배선(BLa)에 배선(GBLa)의 전위가 공급되고 배선(BLb)에 배선(GBLb)의 전위가 공급된 후에는, 스위치 회로(63)에서 트랜지스터(105 및 106)를 오프로 한 후에도, 감지 증폭기(61)가 온이기만 하면 배선(BLa)의 전위와 배선(BLb)의 전위의 고저 관계가 증폭 회로(62)에 의하여 유지된다. 따라서, 스위치 회로(63)의 트랜지스터(105 및 106)를 오프로 하는 타이밍은, 배선(WLa)을 선택하기 전이어도 좋고 그 후이어도 좋다.
상술한 바와 같이, 본 발명의 일 형태에서는 배선(GBL)이 복수의 배선(BL)에 의하여 공유되고, 감지 증폭기 회로(60)가 복수의 배선(BL)의 일부를 선택하고 선택한 배선(BL)의 전위를 배선(GBL)에 출력하는 기능을 가진다. 그러므로, 배선(GBL)의 수를 줄일 수 있고, 배선들(GBL) 사이의 거리(SGBL)를 길게 할 수 있고, 배선들(GBL) 사이에 발생되는 기생 용량을 저감할 수 있다. 그 결과, 반도체 장치(10)의 소비전력을 저감할 수 있다.
또한, 본 발명의 일 형태에서는, 배선(GBL)의 수를 줄인 결과 기생 용량이 저감되기 때문에, 배선(GBL)의 신호를 증폭하지 않고 입출력 회로(40)에 직접 출력할 수 있으므로, 메인 증폭기(30)를 생략할 수 있다. 따라서, 반도체 장치(10)의 소비전력 및 면적을 저감할 수 있다.
본 발명의 일 형태에서, 감지 증폭기 회로(60)는 배선(BL)으로부터 출력된 신호 중에서, 입출력 회로(40)로부터 외부에 출력되는 신호를 선택할 수 있다. 그러므로, 입출력 회로(40)는 복수의 신호 중 일부를 선택할 필요가 없다. 따라서, 입출력 회로(40)의 구성을 간략화할 수 있고, 그 면적을 축소할 수 있다.
실시형태 1에서는 본 발명의 일 형태를 설명하였다. 본 발명의 다른 실시형태를 실시형태 2 내지 6에서 설명한다. 또한, 본 발명의 일 형태는 이에 한정되지 않는다. 즉, 실시형태 1 내지 6에는 발명의 다양한 실시형태가 기재되어 있기 때문에, 본 발명의 일 형태는 특정의 실시형태에 한정되지 않는다. 본 발명의 일 형태를 메모리에 적용하는 예를 설명하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 상황 또는 조건에 따라서는 본 발명의 일 형태를 다른 회로에 적용하여도 좋다. 또한, 상황 또는 조건에 따라서는 본 발명의 일 형태를 반드시 메모리에 적용할 필요는 없다. 본 발명의 일 형태로서, 트랜지스터의 채널 형성 영역이 산화물 반도체를 포함하는 예를 설명하지만, 본 발명의 일 형태는 이에 한정되지 않는다. 상황 또는 조건에 따라서는, 본 발명의 일 형태에서 트랜지스터가 실리콘, 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체 등의 다른 반도체 재료를 포함하여도 좋다. 또한, 상황 또는 조건에 따라서는 본 발명의 일 형태에서 트랜지스터가 산화물 반도체를 포함할 필요는 없다.
본 실시형태에 기재된 구조 및 방법은, 다른 실시형태에 기재된 다른 구조 및 방법 중 임의의 것과 적절히 조합될 수 있다. 또한, 본 실시형태에 기재된 내용(또는 그 일부)은, 본 실시형태에 기재된 다른 내용(또는 그 일부), 및/또는 다른 하나의 실시형태 또는 다른 실시형태들에 기재된 내용(또는 그 일부)에 적용, 조합, 또는 치환될 수 있다. 또한 각 실시형태에서, 그 실시형태에 기재된 내용은 다양한 도면을 참조하여 설명된 내용, 또는 본 명세서에 기재된 문장으로 설명된 내용이다. 또한, 하나의 실시형태에서 설명된 도면(또는 그 일부)을, 그 도면의 다른 부분, 같은 실시형태에서 설명된 다른 도면(또는 그 일부), 및/또는 다른 하나의 실시형태 또는 다른 실시형태들에서 설명된 도면(또는 그 일부)과 조합함으로써 더 많은 도면을 형성할 수 있다. 이는 다른 실시형태에 대해서도 마찬가지이다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태에 따른 메모리 회로의 다른 구성예를 설명한다.
도 7은 메모리 회로(20)의 구성예를 도시한 것이다. 도 8은 도 7에 도시된 메모리 회로(20)의 상면도이다. 도 2의 (A) 내지 (C)에 도시된 메모리 회로(20)와 마찬가지로, 도 7 및 도 8에 도시된 메모리 회로(20)는 감지 증폭기(61) 위에 메모리 셀(51)이 적층된 구조를 가진다. 메모리 회로(20)는 개방형 레이아웃의 셀 어레이(50)를 포함한다.
도 7 및 도 8의 메모리 회로(20)는, 제 1 층에 배치된 하나의 감지 증폭기(61)와, 감지 증폭기(61)에 접속되고 제 2 층에 배치된 복수의 메모리 셀(51a) 및 복수의 메모리 셀(51b)을 4세트 포함한다. 또한, 본 발명의 일 형태에 따른 메모리 회로(20)에 포함되는 세트의 수는 1개라도 좋고, 2개라도 좋고, 3개라도 좋고, 또는 4개보다 많아도 좋다.
도 7 및 도 8에서는, 복수의 메모리 셀(51a)을 포함하는 영역(54a) 및 복수의 메모리 셀(51b)을 포함하는 영역(54b)이, 복수의 메모리 셀(51a) 및 복수의 메모리 셀(51b)에 접속되는 하나의 감지 증폭기(61)와 중첩된다.
도 7 및 도 8에서, 감지 증폭기(61)는 배선(BLa) 및 배선(BLb)에 접속되어 있다. 하나의 영역(54a)에서 복수의 메모리 셀(51a)은 같은 배선(BLa)에 접속되어 있다. 하나의 영역(54b)에서 복수의 메모리 셀(51b)은 같은 배선(BLb)에 접속되어 있다.
복수의 배선(WLa)은 4개의 영역(54a)에 의하여 공유되고, 복수의 배선(WLb)은 4개의 영역(54b)에 의하여 공유된다. 구체적으로는, 하나의 배선(WLa)이 4개의 메모리 셀(51a)에 접속되고, 하나의 배선(WLb)이 4개의 메모리 셀(51b)에 접속된다.
도 7 및 도 8의 셀 어레이(50)는 개방형 레이아웃이기 때문에, 배선(BLa)이 배선(WLb)과 교차하지 않고, 배선(BLb)이 배선(WLa)과 교차하지 않는다.
각 감지 증폭기(61)는 배선(GBLa) 및 배선(GBLb)에 접속된다.
이러한 구성에 의하여, 메모리 회로(20)의 면적을 축소할 수 있고, 메모리 회로(20)의 단위 면적당 저장 용량을 증가시킬 수 있다.
본 실시형태에 기재된 구조 및 방법은, 다른 실시형태에 기재된 다른 구조 및 방법 중 임의의 것과 적절히 조합될 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 메모리 장치의 구조예를 설명한다.
도 9는 어레이(80)의 구조예를 도시한 것이다. 어레이(80)는 메모리 셀(51)(미도시)을 각각 포함하는 셀 어레이들(50), 감지 증폭기(61), 및 배선(WL)의 전위를 제어하기 위한 로 디코더(row decoder)(71)를 포함한다.
도 9에 도시된 어레이(80)에서, 제 1 층에 배치된 복수의 감지 증폭기(61)는 제 2 층에 배치된 셀 어레이(50)와 중첩된다. 셀 어레이(50)의 메모리 셀(51)의 수와, 셀 어레이(50)와 중첩되는 감지 증폭기(61)의 수는 설계자에 의하여 적절히 결정될 수 있다.
로 디코더(71)는 제 1 층 또는 제 2 층에 배치된다. 로 디코더(71)는, 로 디코더(71)에 인접한 셀 어레이(50)의 메모리 셀(51)에 접속된 배선(WL)의 전위를 제어하는 기능을 가진다.
도 10은 도 9에 도시된 어레이(80), 및 어레이(80)의 동작을 제어하는 구동 회로(210)를 포함하는 메모리 장치(200)의 구조예를 도시한 것이다.
도 10에 도시된 메모리 장치(200)에서, 구동 회로(210)는 로 디코더(211), 칼럼 디코더(column decoder)(212), 메인 증폭기(213), 기록 회로(214), 및 버퍼(215)를 포함한다.
로 디코더(211)는 지정된 어드레스에 기초하여 도 9의 어레이(80)에 포함되는 복수의 로 디코더(71)의 일부를 선택하는 기능을 가진다. 로 디코더(211)에 의하여 선택된 로 디코더(71)에 의하여 배선(WL)(미도시)이 선택된다.
칼럼 디코더(212)는 지정된 어드레스에 기초하여 데이터의 기록 또는 판독 시에 열방향의 메모리 셀(51)을 선택하는 기능을 가진다. 구체적으로는, 칼럼 디코더(212)는 도 5에 도시된 메모리 회로(20)의 배선(CSEL)의 전위를 제어하는 기능을 가진다.
메인 증폭기(213)는 데이터의 판독을 위하여 배선(GBL)의 전위를 증폭하는 기능을 가진다. 또한, 메인 증폭기(213)는 도 1에서의 메인 증폭기(30)에 대응한다.
기록 회로(214)는 지정된 어드레스의 메모리 셀(51)에 데이터를 기록하는 기능을 가진다. 구체적으로는, 도 5에 도시된 메모리 회로(20)에서, 기록 회로(214)는 외부로부터 입력되는 데이터에 기초하여 배선(GBL)에 전위를 공급하는 기능을 가진다.
버퍼(215)는, 메모리 장치(200)에 대한 구동 회로(210) 또는 어레이(80)의 구동에 사용되는 신호, 및 어레이(80)에 기록되는 데이터의 입력을 제어하는 기능을 가진다. 또한, 버퍼(215)는 어레이(80)로부터 판독된 데이터의 메모리 장치(200)로부터의 출력을 제어하는 기능을 가진다.
기록 회로(214) 및 버퍼(215)는 도 1의 입출력 회로(40)에 대응한다.
또한, 메모리 장치(200)는 지정된 메모리 셀(51)의 어드레스를 일시적으로 저장할 수 있는 어드레스 버퍼를 포함하여도 좋다.
본 실시형태에 기재된 구조 및 방법은, 다른 실시형태에 기재된 다른 구조 및 방법 중 임의의 것과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 단면 구조의 예를 설명한다.
<구조예 1>
도 11은 트랜지스터(301), 트랜지스터(302), 및 커패시터(303)를 도시한 단면도이다. 트랜지스터(302)는 도 2의 (C)의 트랜지스터(52)로서 사용할 수 있고, 커패시터(303)는 도 2의 (C)의 커패시터(53)로서 사용할 수 있다. 트랜지스터(302)에 접속된 트랜지스터(301)는 도 5의 트랜지스터(101 내지 109) 등으로서 사용할 수 있다. 도 11은 단결정 반도체 기판에 채널 형성 영역을 가지는 트랜지스터(301)가 제 1 층에 배치되고, OS 트랜지스터인 트랜지스터(302)가 제 1 층 위의 제 2 층에 배치되고, 커패시터(303)가 제 2 층 위의 제 3 층에 배치되어 있는 반도체 장치의 단면 구조를 도시한 것이다.
트랜지스터(301)는 비정질, 미결정(microcrystalline), 다결정, 또는 단결정 상태의 실리콘 또는 저마늄 등으로 된 반도체막 또는 반도체 기판에 채널 형성 영역을 가져도 좋다. 실리콘 박막을 사용하여 트랜지스터(301)를 형성하는 경우, 다음 중 어느 것을 사용할 수 있다: 스퍼터링, 또는 플라스마 CVD 등의 기상 성장에 의하여 형성된 비정질 실리콘; 레이저 어닐링 등의 처리에 의한 비정질 실리콘의 결정화에 의하여 얻어진 다결정 실리콘; 및 실리콘 웨이퍼에 수소 이온 등을 주입하여 단결정 실리콘 웨이퍼의 표면 부분을 분리하여 얻어진 단결정 실리콘 등이다.
트랜지스터(301)가 형성되는 반도체 기판(310)은 예를 들어, 실리콘 기판, 저마늄 기판, 또는 실리콘 저마늄 기판으로 할 수 있다. 도 11에서는 반도체 기판(310)으로서 단결정 실리콘 기판을 사용한다.
트랜지스터(301)는 소자 분리법에 의하여 전기적으로 분리된다. 소자 분리법으로서는 LOCOS(local oxidation of silicon)법 또는 STI(shallow trench isolation)법 등을 채용할 수 있다. 도 11에서는 트렌치 분리법을 사용하여 트랜지스터(301)를 전기적으로 분리하는 예를 나타내고 있다. 구체적으로, 도 11에 도시된 예에서는 트랜지스터(301)를 전기적으로 분리하기 위하여, 에칭 등에 의하여 반도체 기판(310)에 트렌치를 형성한 후에, 산화 실리콘 등의 절연체를 트렌치에 매립함으로써 소자 분리 영역(311)을 형성한다.
트랜지스터(301)는 불순물 영역(312a) 및 불순물 영역(312b)을 포함한다. 불순물 영역(312a) 및 불순물 영역(312b)은 트랜지스터(301)의 소스 및 드레인으로서 기능한다.
트랜지스터(301)를 덮는 절연막(321)에는 개구가 형성되어 있다. 개구에는, 불순물 영역(312a)에 접속되는 도전층(313a) 및 불순물 영역(312b)에 접속되는 도전층(313b)이 형성되어 있다. 도전층(313a)은 절연막(321) 위에 형성된 도전층(322a)에 접속되고, 도전층(313b)은 절연막(321) 위에 형성된 도전층(322b)에 접속되어 있다.
도전층(322a) 및 도전층(322b) 위에는 절연막(323)이 제공되어 있고, 절연막(323)에는 개구가 형성되어 있다. 개구에는 도전층(322a)에 접속되는 도전층(324)이 형성되어 있다. 도전층(324)은 절연막(323) 위에 형성된 도전층(325)에 접속되어 있다.
도전층(325) 위에는 절연막(326)이 제공되어 있고, 절연막(326)에는 개구가 형성되어 있다. 개구에는 도전층(325)에 접속되는 도전층(327)이 형성되어 있다. 도전층(327)은 절연막(326) 위에 형성된 도전층(328)에 접속되어 있다.
절연막(326) 위에는 OS 트랜지스터인 트랜지스터(302)가 제공되어 있다. 트랜지스터(302)는 절연막(330) 위의 산화물 반도체층(341), 산화물 반도체층(341) 위의 도전층(343a 및 343b), 산화물 반도체층(341) 및 도전층(343a 및 343b) 위의 절연막(344), 및 절연막(344) 위에 배치되고 산화물 반도체층(341)과 중첩되는 도전층(345)을 포함한다. 또한, 도전층(343a 및 343b)은 트랜지스터(302)의 소스 전극 및 드레인 전극으로서 기능하고, 절연막(344)은 트랜지스터(302)의 게이트 절연막으로서 기능하고, 도전층(345)은 트랜지스터(302)의 게이트 전극으로서 기능한다.
산화물 반도체층(341)은 도전층(343a)과 중첩되는 영역과 도전층(345)과 중첩되는 영역 사이에 영역(342a)을 포함한다. 또한, 산화물 반도체층(341)은 도전층(343b)과 중첩되는 영역과 도전층(345)과 중첩되는 영역 사이에 영역(342b)을 포함한다. 도전층(343a, 343b, 및 345)을 마스크로서 이용하여, 산화물 반도체층(341)에 p형 또는 n형 도전형을 부여하는 불순물, 또는 아르곤을 영역(342a 및 342b)에 첨가하면, 산화물 반도체층(341)에서 영역(342a) 및 영역(342b)의 저항률을 도전층(345)과 중첩되는 영역보다 낮게 할 수 있다.
절연막(344) 및 도전층(345) 위에는 절연막(346) 및 절연막(351)이 제공되어 있다. 절연막(351) 위에는 도전층(352) 및 도전층(353)이 제공되어 있다. 도전층(352)은, 절연막(330, 344, 346, 및 351)에 제공된 개구를 통하여 도전층(328)에 접속되어 있고, 절연막(344, 346, 및 351)에 제공된 개구를 통하여 도전층(343a)에 접속되어 있다. 도전층(353)은 절연막(344, 346, 및 351)에 제공된 개구를 통하여 도전층(343b)에 접속되어 있다. 도전층(352)은 실시형태 1 내지 3 중 임의의 것에 기재된 배선(BL), 또는 도전층(343a)과 배선(BL)을 접속하는 도전층으로서 기능한다.
도전층(352) 및 도전층(353) 위에는 절연막(354)이 제공되어 있다. 절연막(354) 위에는 커패시터(303)가 제공되어 있다.
커패시터(303)는, 절연막(354) 위의 도전층(361), 도전층(361) 위의 절연막(362), 및 절연막(362)을 개재하여 도전층(361)과 중첩되는 도전층(363)을 포함한다. 도전층(363) 위에는 절연막(364)이 제공되어 있다. 도전층(361)은 절연막(354)의 개구에 제공된 도전층(355)을 통하여 도전층(353)에 접속되어 있다. 도전층(361) 및 도전층(363)은 커패시터(303)의 전극으로서 기능하고, 절연막(362)은 커패시터(303)의 유전체로서 기능한다.
도 11에 도시된 반도체 장치에서는, 트랜지스터(301)의 소스 전극 또는 드레인 전극으로서 기능하는 도전층(313a)과 트랜지스터(302)의 소스 전극 또는 드레인 전극으로서 기능하는 도전층(343a)을 접속하는 도전층(322a, 324, 325, 327, 328, 및 352)이 실시형태 1 내지 3의 임의의 것에 기재된 배선(BL)으로서 기능한다. 또한, 이들 도전층에 더하여, 도전층(313a) 또는 도전층(343a)도 배선(BL)으로서 기능할 수 있다.
또한, 도 11에서 트랜지스터(302)는 산화물 반도체층(341)의 적어도 한쪽 측에 도전층(345)을 포함한다. 또는, 산화물 반도체층(341)을 사이에 개재하는 한 쌍의 게이트 전극이 제공되어도 좋다. 예를 들어, 절연막(326) 위에 트랜지스터(302)의 백 게이트로서 기능하는 도전층(329)을 제공함으로써 트랜지스터(302)에 한 쌍의 게이트 전극을 제공할 수 있다.
도 11에서 트랜지스터(302)는 하나의 도전막(345)에 대응하는 하나의 채널 형성 영역이 제공된 싱글 게이트 구조를 가진다. 그러나, 트랜지스터(302)를, 서로 접속된 복수의 게이트 전극이 제공됨으로써 산화물 반도체층(341)에 복수의 채널 형성 영역이 포함되는 멀티 게이트 구조로 하여도 좋다.
이와 같이, 트랜지스터(301), 트랜지스터(302), 및 커패시터(303)를 적층함으로써, 반도체 장치의 면적을 축소할 수 있다. 또한, 커패시터(303)가 트랜지스터(302)와 중첩되도록 하면, 메모리 셀(51)의 용량을 확보하면서 도 2의 (C) 등에서의 메모리 셀(51)의 면적을 축소할 수 있으므로 바람직하다.
예를 들어, 도전층(361) 또는 도전층(363)이 산화물 반도체층(341) 또는 도전층(345)과 중첩되도록 하면 메모리 셀(51)의 면적을 더 축소할 수 있다.
도 11에서, 예를 들어 트랜지스터(301)의 채널 길이를 65nm, 트랜지스터(302)의 채널 길이를 60nm로 하고, 커패시터(303)를 트랜지스터(302) 위에 적층하면, 메모리 셀(51)의 면적을 0.54μm2 이하로 할 수 있다.
<구조예 2>
도 12는 도 11의 반도체 장치와는 다른 반도체 장치의 단면도이다. 도 12는, 후술하는 커패시터(303)의 구조만이 도 11과 다르기 때문에, 다른 구조에 대해서는 도 11에 관한 기재를 참조할 수 있다.
도 12에 도시된 커패시터(303)는, 도전층(371), 도전층(371) 위의 절연막(372), 및 절연막(372)을 개재하여 도전층(371)과 중첩되는 도전층(373)을 포함한다. 도전층(373) 위에는 절연막(374)이 제공되어 있다. 도전층(371) 및 도전층(373)은 커패시터(303)의 전극으로서 기능하고, 절연막(372)은 커패시터(303)의 유전체로서 기능한다. 또한, 도 11의 커패시터(303)는 플레이너형 커패시터이고, 도 12의 커패시터(303)는 실린더형 커패시터이다.
도전층(371)은 절연막(354) 위에, 그리고 절연막(354)에 제공된 개구에 형성되며, 도전층(353)에 접속되어 있다. 따라서, 도전층(371)은 도전층(353)에 접촉되는 제 1 영역, 절연막(354)의 상면에 접촉되는 제 2 영역, 및 절연막(354)의 측면에 접촉되는 제 3 영역을 포함한다. 절연막(372)은 도전층(371)에 접촉되도록 제공되어 있다.
절연층(373)은 절연막(354) 위에, 그리고 절연막(354)에 제공된 개구에 제공되어, 절연막(372)을 개재하여 도전층(371)과 중첩되어 있다. 따라서, 절연막(354) 위, 그리고 절연막(354)의 개구의 바닥 부분에 더하여, 절연막(354)의 개구의 측면 부에도 용량이 형성된다. 그러므로, 절연막(354)의 두께를 두껍게 하고 절연막(354)에 개구를 깊게 형성함으로써, 커패시터(303)의 용량을 증가시킬 수 있다.
상술한 바와 같이 커패시터(303)가 실린더형 커패시터이면, 커패시터(303)의 용량을 유지한 채 커패시터(303)의 면적을 축소할 수 있다. 결과적으로, 도 2의 (C) 등의 메모리 셀(51)의 면적을 더 축소할 수 있다.
또한, 커패시터(303)는 트랜지스터(302)와 중첩되는 것이 바람직하다. 예를 들어, 도전층(371) 또는 도전층(373)이 산화물 반도체층(341) 또는 도전층(345)과 중첩되도록 하면 메모리 셀(51)의 면적을 더 축소할 수 있다.
도 12에서, 예를 들어 트랜지스터(301)의 채널 길이를 65nm, 트랜지스터(302)의 채널 길이를 60nm로 하고, 커패시터(303)를 트랜지스터(302) 위에 적층하면, 메모리 셀(51)의 면적을 0.17μm2 이하로 할 수 있다.
<구조예 3>
다음에, 트랜지스터(302), 및 트랜지스터(302) 위의 커패시터(303)를 포함하는 메모리 셀(51)의 구조를 설명한다.
도 24의 (A)는 메모리 셀(51)의 회로 구성예를 도시한 것이다. 여기서는 2개의 메모리 셀(51)을 나타내었다. 메모리 셀(51)은 OS 트랜지스터인 트랜지스터(302), 및 커패시터(303)를 포함한다. 소자와 배선의 접속 관계는 도 2의 (C)에서와 같기 때문에, 그 자세한 설명을 생략한다.
여기서, 배선(BL)은 인접한 메모리 셀들(51)에 의하여 공유된다. 메모리 셀(51)에서 각 커패시터(303)의 하나의 전극은 배선(PL)에 접속되어 있다. 배선(PL)은 도 11의 도전층(363) 및 도 12의 도전층(373)에 대응한다.
도 24의 (B)는 도 24의 (A)의 메모리 셀(51)의 단면도의 예이다. 산화물 반도체층(341)은 배선(BL) 및 도전층(361)에 접속되어 있다. 여기서, 산화물 반도체층(341) 및 배선(PL)은 인접한 메모리 셀들(51)에 의하여 공유된다. 커패시터(303)는 도전층(361) 및 배선(PL)을 포함하고, 트랜지스터(302) 위에 적층되어 있다. 또한, 도 24의 (B)의 커패시터(303)는 플레이너형 커패시터이다.
트랜지스터(302) 아래에 제공된 트랜지스터(301)는 도 5 등의 트랜지스터(101 내지 109)로서 사용할 수 있다. 그러므로, 트랜지스터(301)를 사용하여 감지 증폭기를 형성할 수 있다.
도 24의 (C)는 도 24의 (B)의 메모리 셀(51)의 상면도이다. 여기서, 트랜지스터(302)의 채널 길이는 60nm로 하고, 산화물 반도체층(341)에는 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용한다. 산화물 반도체층(341)은 개구(401)를 통하여 배선(BL)에 접속되고, 개구(402)를 통하여 커패시터(303)의 도전층(361)에 접속되어 있다.
도 24의 (C)에 도시된 바와 같이, 트랜지스터(302) 위에 플레이너형 커패시터(303)를 적층하면, 메모리 셀(51)의 길이를 1.32μm 및 0.41μm로 할 수 있고, 그 면적을 0.54μm2로 할 수 있다.
도 25의 (A)는 커패시터(303)가 실린더형 커패시터인 점에서 도 24의 (B)와 다른 메모리 셀(51)의 단면도이다. 산화물 반도체층(341)은 배선(BL) 및 도전층(371)에 접속되어 있다. 커패시터(303)는 도전층(371) 및 배선(PL)을 포함하고, 트랜지스터(302) 위에 적층되어 있다.
도 25의 (B)는 도 25의 (A)에 도시된 메모리 셀(51)의 상면도이다. 산화물 반도체층(341)은 개구(401)를 통하여 배선(BL)에 접속되고, 개구(402)를 통하여 커패시터(303)의 도전층(371)에 접속되어 있다.
도 25의 (B)에 도시된 바와 같이, 트랜지스터(302) 위에 실린더형 커패시터(303)를 적층하면, 메모리 셀(51)의 길이를 0.57μm 및 0.3μm로 할 수 있고, 그 면적을 0.17μm2로 할 수 있다. 그러므로, 플레이너형 커패시터 대신에 실린더형 커패시터를 사용하여 메모리 셀(51)의 면적을 축소할 수 있다.
<구조예 4>
다음에, 구조예 3과는 다른 메모리 셀(51)의 구조예를 설명한다.
도 26의 (A)는 도 25의 (A)와 마찬가지로, 커패시터(303)가 실린더형 커패시터인 메모리 셀(51)의 단면도의 예이다.
산화물 반도체층(341)은 배선(BL) 및 도전층(371)에 접속되어 있다. 커패시터(303)는 도전층(371) 및 배선(PL)을 포함하고, 트랜지스터(302) 위에 적층되어 있다.
도 25의 (A)에서는 배선(BL)이 트랜지스터(302) 및 커패시터(303) 아래에 제공되어 있지만, 도 26의 (A)에 도시된 바와 같이 배선(BL)을 트랜지스터(302) 및 커패시터(303) 위에 제공할 수 있다. 도 26의 (A)에서 트랜지스터(302)는 백 게이트(BG)를 포함한다.
도 26의 (B)는 도 26의 (A)에 도시된 메모리 셀(51)의 상면도이다. 산화물 반도체층(341)은 개구(401)를 통하여, 트랜지스터(302) 및 커패시터(303) 위에 제공된 배선(BL)에 접속되고, 개구(402)를 통하여 커패시터(303)의 도전층(371)에 접속되어 있다. 메모리 셀(51), 및 메모리 셀(51)의 반도체층, 도전층, 및 배선 등의 치수의 예를 도 26의 (B)에 나타내었다. 여기서는 트랜지스터의 채널 길이 L이 60nm로 하고, 그 채널 폭 W는 140nm로 한다.
본 실시형태에 기재된 구조 및 방법은, 다른 실시형태에 기재된 다른 구조 및 방법 중 임의의 것과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 일 형태에 사용할 수 있는 OS 트랜지스터의 구조예에 대하여 설명한다.
<구조예 1>
도 13의 (A) 내지 (D)는 OS 트랜지스터의 구조예를 도시한 것이다. 도 13의 (A)는 OS 트랜지스터의 구조예를 도시한 상면도이다. 도 13의 (B)는 선 y1-y2를 따라 취한 단면도이고, 도 13의 (C)는 선 x1-x2를 따라 취한 단면도이고, 도 13의 (D)는 선 x3-x4를 따라 취한 단면도이다. 여기서, 선 y1-y2의 방향을 채널 길이 방향이라고 하고, 선 x1-x2의 방향을 채널 폭 방향이라고 하는 경우가 있다. 따라서, 도 13의 (B)는 채널 길이 방향의 OS 트랜지스터의 단면 구조를 도시한 것이고, 도 13의 (C) 및 (D) 각각은 채널 폭 방향의 OS 트랜지스터의 단면 구조를 도시한 것이다. 또한, 디바이스 구조를 명확화하기 위하여, 도 13의 (A)에는 일부의 구성 요소를 도시하지 않았다.
도 13의 (A) 내지 (D)에 도시된 OS 트랜지스터(501)는 백 게이트를 포함한다. OS 트랜지스터(501)는 절연 표면 위에, 여기서는 절연층(511) 위에 형성되어 있다. 절연층(511)은 기판(510) 표면 위에 형성되어 있다. OS 트랜지스터(501)는 절연층(514) 및 절연층(515)으로 덮여 있다. 또한, 절연층(514 및 515)을 OS 트랜지스터(501)의 구성 요소로 간주하여도 좋다. OS 트랜지스터(501)는 절연층(512), 절연층(513), 산화물 반도체층(521), 산화물 반도체층(522), 산화물 반도체층(523), 도전층(530), 도전층(531), 도전층(541), 및 도전층(542)을 포함한다. 여기서는, 산화물 반도체층(521, 522, 및 523)을 총칭하여 산화물 반도체층(520)이라고 한다.
절연층(513)은 게이트 절연층으로서 기능하는 영역을 포함한다. 도전층(530)은 게이트 전극(제 1 게이트 전극)으로서 기능한다. 도전층(531)은 백 게이트 전극(제 2 게이트 전극)으로서 기능한다. 도전층(541) 및 도전층(542)은 소스 전극 및 드레인 전극으로서 기능한다. 또한, 도전층(531)을 반드시 제공할 필요는 없다(이하에서도 마찬가지임).
도 13의 (B) 및 (C)에 도시된 바와 같이, 산화물 반도체층(520)은 산화물 반도체층(521), 산화물 반도체층(522), 및 산화물 반도체층(523)이 이 순서대로 적층된 영역을 포함한다. 절연층(513)은 이 적층 영역을 덮고 있다. 도전층(530)은 절연층(513)을 개재하여 산화물 반도체층의 적층 영역과 중첩되어 있다. 도전층(541) 및 도전층(542)은, 산화물 반도체층(521) 및 산화물 반도체층(522)으로 형성된 적층막 위에 제공되어 있고, 이 적층막의 상면 및 적층막의 채널 길이 방향의 측면에 접촉되어 있다. 또한, 도 13의 (B) 및 (D)에 도시된 바와 같이, 도전층(541 및 542)은 절연층(512)과 접촉되어 있다. 산화물 반도체층(523)은 산화물 반도체층(521 및 522) 및 도전층(541 및 542)을 덮도록 형성되어 있다. 산화물 반도체층(523)의 하면은 산화물 반도체층(522)의 상면과 접촉되어 있다.
도전층(530)은 절연층(513)을 개재하여, 산화물 반도체층(520)의 산화물 반도체층들(521 내지 523)이 적층된 영역을 채널 폭 방향으로 둘러싸도록 형성되어 있다(도 13의 (C) 참조). 그러므로, 이 적층 영역에는 수직 방향의 게이트 전계 및 횡방향의 게이트 전계가 인가된다. OS 트랜지스터(501)에서 "게이트 전계"란, 도전층(531)(게이트 전극층)에 인가되는 전압에 의하여 생성되는 전계를 말한다. 따라서, 산화물 반도체층들(521 내지 523)의 적층 영역 전체를 게이트 전계에 의하여 전기적으로 둘러쌀 수 있으므로, 산화물 반도체층(522) 전체(벌크)에 채널이 형성되는 경우가 있다. 그러므로, OS 트랜지스터(501)의 높은 온 상태 전류 특성을 실현할 수 있다.
본 명세서에서는, 상술한 트랜지스터와 같이 게이트 전계에 의하여 반도체가 전기적으로 둘러싸여 있는 트랜지스터의 구조를 's-channel(surrounded channel) 구조'라고 한다. OS 트랜지스터(501)는 s-channel 구조이다. 이 s-channel 구조에 의하여, 트랜지스터의 소스와 드레인 사이에 대량의 전류가 흐를 수 있기 때문에, 온 상태에서의 높은 드레인 전류(높은 온 상태 전류)를 실현할 수 있다.
OS 트랜지스터(501)에 s-channel 구조를 채용하면, 산화물 반도체층(522)의 측면에 인가되는 게이트 전계에 의한 채널 형성 영역의 제어가 쉬워진다. 도전층(530)이 산화물 반도체층(522) 아래에 도달되고 산화물 반도체층(521)의 측면과 마주 보는 구조에서는, 더 높은 제어성을 실현할 수 있으므로 바람직하다. 결과적으로, OS 트랜지스터(501)의 서브스레숄드 스윙(S값)을 작게 할 수 있어, 단채널 효과를 저감할 수 있다. 따라서 s-channel 구조는 미세화에 적합하다.
도 13의 (A) 내지 (D)에 도시된 OS 트랜지스터(501)와 같이 OS 트랜지스터가 입체적인 구조를 가지면, 채널 길이를 100nm 미만으로 할 수 있다. 미세화에 의하여, OS 트랜지스터의 회로 면적을 작게 할 수 있다. OS 트랜지스터의 채널 길이는 65nm 미만인 것이 바람직하고, 30nm 이하 또는 20nm 이하인 것이 더 바람직하다.
트랜지스터의 게이트로서 기능하는 도전체, 트랜지스터의 소스로서 기능하는 도전체, 및 트랜지스터의 드레인으로서 기능하는 도전체를, 각각 게이트 전극, 소스 전극, 및 드레인 전극이라고 한다. 트랜지스터의 소스로서 기능하는 영역 및 트랜지스터의 드레인으로서 기능하는 영역을, 각각 소스 영역 및 드레인 영역이라고 한다. 본 명세서에서는, 게이트 전극을 게이트라고 할 수 있고, 드레인 전극 또는 드레인 영역을 드레인이라고 할 수 있고, 소스 전극 또는 소스 영역을 소스라고 할 수 있다.
채널 길이란 예를 들어, 트랜지스터의 상면도에서, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트가 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 길이가 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 길이는 하나의 값에 고정되지 않는 경우가 있다. 따라서 본 명세서에서, 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
채널 폭이란 예를 들어, 반도체(또는 트랜지스터가 온일 때 반도체에서 전류가 흐르는 부분)와 게이트가 서로 중첩하는 영역, 또는 채널이 형성되는 영역에서 소스와 드레인이 서로 마주 보는 부분의 길이를 말한다. 하나의 트랜지스터에서, 모든 영역의 채널 폭이 반드시 같지는 않다. 바꿔 말하면, 하나의 트랜지스터의 채널 폭은 하나의 값에 고정되지 않는 경우가 있다. 따라서, 본 명세서에서는, 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값이다.
또한, 트랜지스터의 구조에 따라서는, 채널이 실제로 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)은, 트랜지스터의 상면도에 나타내어지는 채널 폭(이하, 외견상의 채널 폭이라고 함)과는 다른 경우가 있다. 예를 들어, 입체적인 구조를 가지는 트랜지스터에서는, 실효적인 채널 폭이 트랜지스터의 상면도에 나타내어지는 외견상의 채널 폭보다 길고, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 입체적인 구조를 가지는 미세화된 트랜지스터에서는, 반도체의 측면에 형성되는 채널 영역의 비율이 높은 경우가 있다. 이 경우, 채널이 실제로 형성될 때 얻어지는 실효적인 채널 폭이, 상면도에 나타내어지는 외견상의 채널 폭보다 길다.
본 명세서에서, 단순히 "채널 폭"이라는 용어를 사용하는 경우에는, 외견상의 채널 폭을 나타내는 경우가 있다. 또는, 본 명세서에서 단순히 "채널 폭"이라는 용어를 사용하는 경우에는, 실효적인 채널 폭을 나타낼 수 있는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, 및 SCW 등의 값은 단면 TEM 이미지 등을 취득하고 분석함으로써 정해질 수 있다.
<구조예 2>
도 14의 (A) 내지 (D)에 도시된 OS 트랜지스터(502)는 OS 트랜지스터(501)를 변형한 것이다. 도 14의 (A)는 OS 트랜지스터(502)의 상면도이다. 도 14의 (B)는 선 y1-y2를 따라 취한 단면도이고, 도 14의 (C)는 선 x1-x2를 따라 취한 단면도이고, 도 14의 (D)는 선 x3-x4를 따라 취한 단면도이다. 또한, 디바이스 구조를 명확화하기 위하여, 도 14의 (A)에는 일부의 구성 요소를 도시하지 않았다.
OS 트랜지스터(501)와 마찬가지로, 도 14의 (A) 내지 (D)에 도시된 OS 트랜지스터(502) 또한 s-channel 구조이다. OS 트랜지스터(502)는 도전층(541) 및 도전층(542)의 형상이 OS 트랜지스터(501)와 다르다. OS 트랜지스터(502)의 도전층(541) 및 도전층(542)은, 산화물 반도체층(521)과 산화물 반도체층(522)의 적층막을 형성하기 위하여 사용하는 하드 마스크로부터 형성되어 있다. 그러므로, 도전층(541) 및 도전층(542)은 산화물 반도체층(521) 및 산화물 반도체층(522)의 측면과 접촉되지 않는다(도 14의 (D)).
이하의 단계를 거쳐 산화물 반도체층(521 및 522) 및 도전층(541 및 542)을 형성할 수 있다. 산화물 반도체층(521 및 522)을 포함하는 2층의 산화물 반도체막을 형성한다. 산화물 반도체막 위에 단층 또는 다층의 도전막을 형성한다. 이 도전막을 에칭하여 하드 마스크를 형성한다. 이 하드 마스크를 사용하여 2층의 산화물 반도체막을 에칭하여 산화물 반도체층(521 및 522)을 형성한다. 그리고, 하드 마스크를 에칭하여 도전층(541) 및 도전층(542)을 형성한다.
<구조예 3 및 4>
도 15의 (A) 내지 (D)에 도시된 OS 트랜지스터(503)는 OS 트랜지스터(501)를 변형한 것이고, 도 16의 (A) 내지 (D)에 도시된 OS 트랜지스터(504)는 OS 트랜지스터(502)를 변형한 것이다. 각 OS 트랜지스터(503 및 504)에서는, 도전층(530)을 마스크로서 이용하여 산화물 반도체층(523) 및 절연층(513)이 에칭된다. 그러므로, 산화물 반도체층(523)의 단부 및 절연층(513)의 단부는 도전층(530)의 단부와 실질적으로 일치한다.
<구조예 5 및 6>
도 17의 (A) 내지 (D)에 도시된 OS 트랜지스터(505)는 OS 트랜지스터(501)를 변형한 것이고, 도 18의 (A) 내지 (D)에 도시된 OS 트랜지스터(506)는 OS 트랜지스터(502)를 변형한 것이다. 각 OS 트랜지스터(505 및 506)는 산화물 반도체층(523)과 도전층(541) 사이의 층(551) 및 산화물 반도체층(523)과 도전층(542) 사이의 층(552)을 포함한다.
층들(551 및 552)의 각각은 예를 들어 투명 도전체, 산화물 반도체, 질화물 반도체, 또는 산화 질화 반도체의 층을 사용하여 형성될 수 있다. 층들(551 및 552)의 각각은 n형 산화물 반도체층 또는 도전층(541 및 542)보다 저항이 높은 도전층을 사용하여 형성될 수 있다. 층(551 및 552)은 예를 들어, 인듐, 주석, 및 산소를 함유하는 층, 인듐 및 아연을 함유하는 층, 인듐, 텅스텐, 및 아연을 함유하는 층, 주석 및 아연을 함유하는 층, 아연 및 갈륨을 함유하는 층, 아연 및 알루미늄을 함유하는 층, 아연 및 플루오린을 함유하는 층, 아연 및 붕소를 함유하는 층, 주석 및 안티모니를 함유하는 층, 주석 및 플루오린을 함유하는 층, 또는 타이타늄 및 나이오븀을 함유하는 층 등을 사용하여 형성하여도 좋다. 이들 층은 수소, 탄소, 질소, 실리콘, 저마늄, 및 아르곤 중 하나 이상을 함유하여도 좋다.
층(551 및 552)은 가시광을 투과시키는 성질을 가져도 좋다. 또는 층(551 및 552)은 가시광, 자외광, 적외광, 또는 X선을, 반사 또는 흡수함으로써 투과시키지 않는 성질을 가져도 좋다. 이러한 성질에 의하여, 미광(迷光)으로 인한 트랜지스터의 전기 특성의 변화를 억제할 수 있는 경우가 있다.
층들(551 및 552) 각각으로서는 산화물 반도체층(523)과 쇼트키 장벽을 형성하지 않는 층을 사용하는 것이 바람직하다. 이로써 OS 트랜지스터(505 및 506)의 온 상태 특성을 향상시킬 수 있다.
층들(551 및 552)의 각각은 도전층(541 및 542)보다 저항이 높은 층인 것이 바람직하다. 층들(551 및 552)의 각각은 트랜지스터의 채널 저항보다 저항이 낮은 것이 바람직하다. 예를 들어, 층(551 및 552)은 저항률이 0.1Ωcm 이상 100Ωcm 이하, 0.5Ωcm 이상 50Ωcm 이하, 또는 1Ωcm 이상 10Ωcm 이하이어도 좋다. 상술한 범위 내의 저항을 가지는 층(551 및 552)에 의하여, 채널과 드레인의 경계부에서의 전계 집중을 저감할 수 있다. 그러므로, 트랜지스터의 전기 특성의 변화를 억제할 수 있다. 또한, 드레인으로부터의 전계에 의하여 발생되는 펀치스루 전류를 저감할 수 있다. 그러므로, 채널 길이가 짧은 트랜지스터의 포화 특성을 양호하게 할 수 있다. 또한, 소스와 드레인이 교체되지 않는 회로 구성에서는, 층들(551 및 552) 중 하나만(예를 들어, 드레인 측의 층)을 제공하는 것이 바람직할 수 있다.
<구조예 7>
도 13의 (A) 내지 (D), 도 14의 (A) 내지 (D), 도 15의 (A) 내지 (D), 도 16의 (A) 내지 (D), 도 17의 (A) 내지 (D), 및 도 18의 (A) 내지 (D)에서, 제 1 게이트 전극으로서 기능하는 도전층(530)과 제 2 게이트 전극으로서 기능하는 도전층(531)은 서로 접속되어 있어도 좋다. 도 22의 (A) 내지 (D)는, 도 13의 (A) 내지 (D)의 도전층(530)과 도전층(531)이 서로 접속되어 있는 예를 나타낸 것이다.
도 22의 (C)에 도시된 바와 같이, 절연층(512) 및 절연층(513)에는 개구가 제공되어 있고, 개구에는 도전층(560)이 제공되어 있다. 도전층(530)은 도전층(560)을 통하여 도전층(531)에 접속되어 있다. 따라서, 트랜지스터(501)의 제 1 게이트 전극과 제 2 게이트 전극을 서로 접속할 수 있다. 제 1 게이트 전극과 제 2 게이트 전극을 서로 접속한 구조를, 도 14의 (A) 내지 (D), 도 15의 (A) 내지 (D), 도 16의 (A) 내지 (D), 도 17의 (A) 내지 (D), 및 도 18의 (A) 내지 (D)에서 채용할 수도 있다.
OS 트랜지스터(501 내지 506)의 구성 요소를 이하에서 설명한다.
<산화물 반도체층>
산화물 반도체층(521 내지 523)의 반도체 재료로서는, 대표적으로 In-Ga 산화물, In-Zn 산화물, 또는 In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)을 사용한다. 또한, 산화물 반도체층(521 내지 523)은 인듐을 함유하는 산화물층에 한정되지 않는다. 산화물 반도체층(521 내지 523)은 예를 들어, Zn-Sn 산화물층, Ga-Sn 산화물층, 또는 Zn-Mg 산화물층으로 할 수 있다. 산화물 반도체층(522)은 In-M-Zn 산화물을 사용하여 형성하는 것이 바람직하다. 산화물 반도체층들(521 및 523)의 각각은 Ga 산화물을 사용하여 형성하는 것이 바람직하다.
스퍼터링법에 의하여 형성된 In-M-Zn 산화물막을 사용하여 산화물 반도체층(521 내지 523)을 형성하는 경우를 설명한다. 산화물 반도체층(522)을 형성하기 위하여 사용하는 In-M-Zn 산화물의 퇴적용 타깃의 금속 원소의 원자비는 In:M:Zn=x 1:y 1:z 1이다. 산화물 반도체층(521) 및 산화물 반도체층(523)을 형성하기 위하여 사용하는 타깃의 금속 원소의 원자비는 In:M:Zn=x 2:y 2:z 2이다.
산화물 반도체층(522)을 형성하기 위해서는, x 1/y 1이 1/3 이상 6 이하 또는 1 이상 6 이하이고, z 1/y 1이 1/3 이상 6 이하 또는 1 이상 6 이하인 In-M-Zn 산화물의 다결정 타깃을 사용하는 것이 바람직하다. 또한, z 1/y 1이 1 이상 6 이하이면, CAAC-OS막이 쉽게 형성된다. 타깃의 금속 원소의 원자비의 대표적인 예에는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, 및 In:M:Zn=4:2:4.1이 포함된다. 또한, CAAC-OS는 c축 배향된 결정부를 포함하는 산화물 반도체이고, 후술한다. CAAC-OS막은 스피넬 결정 구조를 가지지 않는 것이 특히 바람직하다. 이로써 CAAC-OS막을 포함하는 트랜지스터의 신뢰성 및 전기 특성이 향상될 수 있다.
산화물 반도체층(521 및 523)을 형성하기 위하여 사용하는 타깃에서는, x 2/y 2가 바람직하게는 x 1/y 1 미만이고, z 2/y 2가 바람직하게는 1/3 이상 6 이하, 더 바람직하게는 1 이상 6 이하이다. 또한, z 2/y 2가 1 이상 6 이하이면, CAAC-OS막이 쉽게 형성된다. 타깃의 금속 원소의 원자비의 대표적인 예에는, In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, 및 In:M:Zn=1:6:8이 포함된다.
In-M-Zn 산화물막에서, 원자비에서의 원자의 비율은 오차로서 ±40%의 범위 내에서 변동된다. 예를 들어, In:M:Zn=4:2:4.1의 산화물 타깃을 사용하여 퇴적된 산화물 반도체막에 함유되는 금속 원소의 원자비는 약 In:M:Zn=4:2:3이다.
[에너지 밴드]
다음에, 산화물 반도체층들(521, 522, 및 523)이 적층된 산화물 반도체층(520)의 기능 및 효과에 대하여, 도 19의 (B)의 에너지 밴드도를 사용하여 설명한다. 도 19의 (A)는 도 14의 (B)에 도시된 OS 트랜지스터(502)의 채널 영역의 확대도이다. 도 19의 (B)는 도 19의 (A)의 점선 z1-z2를 따라 자른 부분(OS 트랜지스터(502)의 채널 형성 영역)의 에너지 밴드도를 나타낸 것이다. 이하에서는 OS 트랜지스터(502)를 예로 들어 설명하지만, OS 트랜지스터(501) 및 OS 트랜지스터(503 내지 506)의 경우도 마찬가지로 할 수 있다.
도 19의 (B)에서, Ec512, Ec521, Ec522, Ec523, 및 Ec513은 각각, 절연층(512), 산화물 반도체층(521), 산화물 반도체층(522), 산화물 반도체층(523), 및 절연층(513)의 전도대 하단의 에너지를 가리킨다.
여기서, 진공 준위와 전도대 하단의 에너지 차이(이 차이를 "전자 친화력"이라고도 함)는, 진공 준위와 가전자대 상단의 에너지 차이(이 차이를 이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺌으로써 얻어지는 값에 상당한다. 또한, 에너지 갭은 분광 에립소미터(UT-300, HORIBA JOBIN YVON S.A.S. 사제)를 사용하여 측정할 수 있다. 진공 준위와 가전자대 상단의 에너지 차이는 UPS(ultraviolet photoelectron spectroscopy) 장치(VersaProbe, ULVAC-PHI, Inc. 사제)를 사용하여 측정할 수 있다.
또한, 원자비 In:Ga:Zn=1:3:2의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn 산화물은 에너지 갭이 약 3.5eV이고 전자 친화력이 약 4.5eV이다. 원자비 In:Ga:Zn=1:3:4의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn 산화물은 에너지 갭이 약 3.4eV이고 전자 친화력이 약 4.5eV이다. 원자비 In:Ga:Zn=1:3:6의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn 산화물은 에너지 갭이 약 3.3eV이고 전자 친화력이 약 4.5eV이다. 원자비 In:Ga:Zn=1:6:2의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn 산화물은 에너지 갭이 약 3.9eV이고 전자 친화력이 약 4.3eV이다. 원자비 In:Ga:Zn=1:6:8의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn 산화물은 에너지 갭이 약 3.5eV이고 전자 친화력이 약 4.4eV이다. 원자비 In:Ga:Zn=1:6:10의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn 산화물은 에너지 갭이 약 3.5eV이고 전자 친화력이 약 4.5eV이다. 원자비 In:Ga:Zn=1:1:1의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn 산화물은 에너지 갭이 약 3.2eV이고 전자 친화력이 약 4.7eV이다. 원자비 In:Ga:Zn=3:1:2의 스퍼터링 타깃을 사용하여 형성되는 In-Ga-Zn 산화물은 에너지 갭이 약 2.8eV이고 전자 친화력이 약 5.0eV이다.
절연층(512) 및 절연층(513)은 절연체이기 때문에, Ec512 및 Ec513은 Ec521, Ec522, 및 Ec523보다 진공 준위에 가깝다(즉, 절연층(512) 및 절연층(513)은 산화물 반도체층(521, 522, 및 523)보다 전자 친화력이 작다).
Ec521은 Ec522보다 진공 준위에 가깝다. 구체적으로는, Ec521은 Ec522보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가깝게 위치하는 것이 바람직하다.
Ec523은 Ec522보다 진공 준위에 가깝다. 구체적으로는, Ec523은 Ec522보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이고 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가깝게 위치하는 것이 바람직하다.
산화물 반도체층(521)과 산화물 반도체층(522)의 계면 근방 및 산화물 반도체층(522)과 산화물 반도체층(523)의 계면 근방에는 혼합 영역이 형성되기 때문에, 전도대 하단의 에너지는 연속적으로 변화한다. 바꿔 말하면, 이들 계면에 준위가 존재하지 않거나 또는 거의 없다.
따라서, 전자는 상술한 에너지 밴드 구조를 가지는 적층 구조에서 주로 산화물 반도체층(522)을 통하여 이동한다. 따라서, 산화물 반도체층(521)과 절연층(512)의 계면 또는 산화물 반도체층(523)과 절연층(513)의 계면에 계면 준위가 존재하더라도, 이 계면 준위는 전자의 이동에 거의 영향을 미치지 않는다. 또한, 산화물 반도체층(521)과 산화물 반도체층(522)의 계면 및 산화물 반도체층(523)과 산화물 반도체층(522)의 계면에 계면 준위가 존재하지 않거나 또는 거의 없기 때문에, 상기 영역에서 전자의 이동이 방해되지 않는다. 결과적으로, 상술한 적층된 산화물 반도체를 포함하는 OS 트랜지스터(502)는 높은 전계 효과 이동도를 가질 수 있다.
도 19의 (B)에 도시된 바와 같이, 산화물 반도체층(521)과 절연층(512)의 계면 근방 및 산화물 반도체층(523)과 절연층(513)의 계면 근방에는 불순물 또는 결함으로 인한 트랩 준위(Et502)가 형성될 수 있지만, 산화물 반도체층(521 및 523)이 존재하기 때문에 산화물 반도체층(522)을 상기 트랩 준위로부터 분리할 수 있다.
OS 트랜지스터(502)에서는, 채널 폭 방향에 있어서 산화물 반도체층(522)의 상면 및 측면이 산화물 반도체층(523)과 접촉되고, 산화물 반도체층(522)의 하면이 산화물 반도체층(521)과 접촉된다(도 14의 (C) 참조). 이런 식으로 산화물 반도체층(521 및 523)에 의하여 산화물 반도체층(522)을 둘러싸는 것에 의하여, 트랩 준위의 영향을 더 저감할 수 있다.
그러나, Ec522와 Ec521 또는 Ec523과의 에너지 차이가 작으면, 산화물 반도체층(522)의 전자가 에너지 차이를 넘어 트랩 준위에 도달할 수 있다. 전자가 트랩 준위에 포획되기 때문에, 절연막과의 계면에 음의 고정 전하가 생성되어, 트랜지스터의 문턱 전압이 양의 방향으로 변동된다.
따라서, Ec521과 Ec522 간의 에너지 갭 및 Ec522와 Ec523 간의 에너지 갭을 각각, 바람직하게는 0.1eV 이상, 또는 더 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변화를 저감할 수 있고, 트랜지스터가 양호한 전기 특성을 가질 수 있으므로 바람직하다.
산화물 반도체층들(521 및 523) 각각의 밴드 갭은 산화물 반도체층(522)보다 넓은 것이 바람직하다.
산화물 반도체층(521 및 523)에는, 예를 들어 산화물 반도체층(522)에 사용하는 재료보다 높은 원자비로 Ga, Y, Zr, La, Ce, 또는 Nd를 함유하는 재료를 사용할 수 있다. 구체적으로는, 산화물 반도체층(522)의 금속 원소의 1.5배 이상, 바람직하게는 2배 이상, 또는 더 바람직하게는 3배 이상의 원자비로, 상술한 금속 원소 중 어느 것이 함유된다. 상술한 금속 원소는 산소와 강하게 결합되기 때문에, 산화물 반도체에서의 산소 결손의 생성을 억제하는 기능을 가진다. 즉, 산화물 반도체층(521 및 523)에서는 산화물 반도체층(522)보다 산소 결손이 생성되기 어렵다.
산화물 반도체층(521, 522, 및 523)이 인듐, 아연, 및 M(M은 Ga, Y, Zr, La, Ce, 또는 Nd)을 적어도 함유하는 In-M-Zn 산화물이고, 산화물 반도체층(521)의 M 및 Zn에 대한 In의 원자비가 x 1:y 1:z 1이고, 산화물 반도체층(522)의 M 및 Zn에 대한 In의 원자비가 x 2:y 2:z 2이고, 산화물 반도체층(523)의 M 및 Zn에 대한 In의 원자비가 x 3:y 3:z 3인 경우, y 1/x 1 및 y 3/x 3은 y 2/x 2보다 큰 것이 바람직하다. 또한, y 1/x 1 및 y 3/x 3은 y 2/x 2의 1.5배 이상, 바람직하게는 y 2/x 2의 2배 이상, 또는 더 바람직하게는 y 2/x 2의 3배 이상이다. 이 경우, 산화물 반도체층(522)에서 y 2가 x 2 이상이면 트랜지스터는 안정적인 전기 특성을 가질 수 있다. 그러나, y 2가 x 2의 3배 이상이면 트랜지스터의 전계 효과 이동도가 저감되기 때문에, y 2는 x 2의 3배 미만인 것이 바람직하다.
상술한 조건을 만족시키는 In-M-Zn 산화물막은, 상술한 금속 원소의 원자비를 만족시키는 In-M-Zn 산화물 타깃을 사용하여 형성할 수 있다.
Zn 및 O를 고려하지 않는 경우, 산화물 반도체층(521) 및 산화물 반도체층(523)에서의 In의 비율을 50atomic% 미만으로 하고, M의 비율을 50atomic%보다 높게 하는 것이 바람직하고, 또는 In의 비율을 25atomic% 미만으로 하고, M의 비율을 75atomic%보다 높게 하는 것이 더 바람직하다. Zn 및 O를 고려하지 않는 경우, 산화물 반도체층(522)에서의 In의 비율을 25atomic%보다 높게 하고, M의 비율을 75atomic% 미만으로 하는 것이 바람직하고, 또는 In의 비율을 34atomic%보다 높게 하고, M의 비율을 66atomic% 미만으로 하는 것이 더 바람직하다.
또한, 산화물 반도체층들(521 및 523) 중 적어도 하나는 반드시 인듐을 함유하지 않아도 되는 경우가 있다. 예를 들어, 산화물 반도체층(521) 및/또는 산화물 반도체층(523)은 산화 갈륨막을 사용하여 형성할 수 있다.
산화물 반도체층들(521 및 523) 각각의 두께는 3nm 이상 100nm 이하이고, 또는 바람직하게는 3nm 이상 50nm 이하이다. 산화물 반도체층(522)의 두께는 3nm 이상 200nm 이하이고, 바람직하게는 3nm 이상 100nm 이하이고, 또는 더 바람직하게는 3nm 이상 50nm 이하이다. 산화물 반도체층(523)은 산화물 반도체층(521 및 522)보다 얇은 것이 바람직하다.
또한, 산화물 반도체에 채널이 형성되는 OS 트랜지스터가 안정적인 전기 특성을 가지기 위해서는, 산화물 반도체의 불순물 농도를 저감함으로써, 산화물 반도체를 진성 또는 실질적으로 진성으로 하는 것이 효과적이다. "실질적으로 진성"이라는 용어는, 산화물 반도체의 캐리어 밀도가 1×1017/cm3 미만, 바람직하게는 1×1015/cm3 미만, 또는 더 바람직하게는 1×1013/cm3 미만인 상태를 말한다.
산화물 반도체에 있어서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위를 형성하여 캐리어 밀도를 증가시키고, 실리콘은 산화물 반도체에 불순물 준위를 형성한다. 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시킬 수 있다. 따라서, 산화물 반도체층(521, 522, 및 523) 내, 그리고 산화물 반도체층들의 계면에서의 불순물 농도를 저감하는 것이 바람직하다.
산화물 반도체를 진성 또는 실질적으로 진성으로 하기 위해서는, 예를 들어 SIMS에 의하여 측정되는 산화물 반도체의 특정한 깊이에서의 또는 산화물 반도체의 한 영역에서의 실리콘의 농도를, 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 또는 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 산화물 반도체의 특정한 깊이에서의 또는 산화물 반도체의 특정한 영역에서의 수소의 농도를, 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 또는 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 산화물 반도체의 특정한 깊이에서의 또는 산화물 반도체의 특정한 영역에서의 질소의 농도를, 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 또는 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체가 결정을 포함하는 경우, 실리콘 또는 탄소가 고농도로 포함되면 산화물 반도체의 결정성이 저하될 수 있다. 산화물 반도체의 결정성을 저하시키지 않기 위해서는, 예를 들어 산화물 반도체의 특정한 깊이에서의 또는 산화물 반도체의 특정한 영역에서의 실리콘의 농도를, 예를 들어 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 또는 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, 산화물 반도체의 특정한 깊이에서의 또는 산화물 반도체의 특정한 영역에서의 탄소의 농도를, 예를 들어 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 또는 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
상술한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 오프 상태 전류가 매우 낮다. 예를 들어, 소스와 드레인 사이의 전압을 약 0.1V, 5V, 또는 10V로 한 경우, 트랜지스터의 채널 폭으로 정규화된 오프 상태 전류는 1μm당 수 yA(yoctoampere) 내지 1μm당 수 zA(zeptoampere)로 낮을 수 있다.
[오프 상태 전류]
별도로 언급이 없으면, 본 명세서에서 오프 상태 전류란, 오프 상태(비도통 상태 및 차단(cutoff) 상태라고도 함)에서의 트랜지스터의 드레인 전류를 말한다. 별도로 언급이 없으면, n채널 트랜지스터의 오프 상태는 그 게이트와 소스 사이의 전압(Vgs: 게이트-소스 전압)이 문턱 전압 Vth보다 낮은 것을 의미하고, p채널 트랜지스터의 오프 상태는 게이트-소스 전압 Vgs가 문턱 전압 Vth보다 높은 것을 의미한다. 예를 들어, n채널 트랜지스터의 오프 상태 전류는 게이트-소스 전압 Vgs가 문턱 전압 Vth보다 낮을 때에 흐르는 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 상태 전류는 Vgs에 의존하는 경우가 있다. 이러한 이유로, 트랜지스터의 오프 상태 전류가 I 이하가 되는 Vgs가 있을 때는, 트랜지스터의 오프 상태 전류는 I 이하라고 할 수 있다. 트랜지스터의 오프 상태 전류란, 소정의 Vgs에서의 오프 상태 전류, 소정의 범위 내의 Vgs에서의 오프 상태 전류, 또는 충분히 낮은 오프 상태 전류가 얻어지는 Vgs에서의 오프 상태 전류를 말할 수 있다.
일례로서, 문턱 전압 Vth가 0.5V이고, 드레인 전류가 Vgs 0.5V에서 1×10-9A, Vgs 0.1V에서 1×10-13A, Vgs -0.5V에서 1×10-19A, 그리고 Vgs -0.8V에서 1×10-22A인 n채널 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs -0.5V에서 또는 Vgs -0.8V 내지 -0.5V의 범위에서 1×10-19A 이하이기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-19A 이하라고 할 수 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 있기 때문에, 상기 트랜지스터의 오프 상태 전류는 1×10-22A 이하라고 할 수 있다.
본 명세서에서는, 채널 폭 W의 트랜지스터의 오프 상태 전류를 채널 폭 W당 전류값 또는 소정의 채널 폭(예를 들어, 1μm)당 전류값으로 나타내는 경우가 있다. 후자(後者)의 경우, 오프 상태 전류의 단위는 길이당 전류(예를 들어, A/μm)로 나타낼 수 있다.
트랜지스터의 오프 상태 전류는 온도에 의존하는 경우가 있다. 별도로 언급이 없으면, 본 명세서에서 오프 상태 전류는 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 상태 전류일 수 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서의 오프 상태 전류일 수 있다. 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 온도, 또는 상기 반도체 장치 등이 사용되는 온도(예를 들어, 5℃ 내지 35℃의 범위의 온도)에서 트랜지스터의 오프 상태 전류가 I 이하가 되는 Vgs가 있는 경우, 트랜지스터의 오프 상태 전류는 I 이하라고 할 수 있다.
트랜지스터의 오프 상태 전류는 그 드레인과 소스 사이의 전압 Vds에 의존하는 경우가 있다. 별도로 언급이 없으면, 본 명세서에서 오프 상태 전류는, Vds의 절대값이 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 상태 전류일 수 있다. 또는, 오프 상태 전류는 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 Vds, 또는 상기 반도체 장치 등에서 사용되는 Vds에서의 오프 상태 전류일 수 있다. 소정의 Vds에서 트랜지스터의 오프 상태 전류가 I 이하가 되는 Vgs가 있는 경우, 트랜지스터의 오프 상태 전류는 I 이하라고 할 수 있다. 여기서는, 소정의 Vds는 예를 들어, 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터를 포함하는 반도체 장치 등의 신뢰성이 보장되는 Vds, 또는 상기 반도체 장치 등이 사용되는 Vds이다.
상술한 오프 상태 전류의 기재에서, 드레인이 소스와 교체되어도 좋다. 즉, 오프 상태 전류는 오프 상태의 트랜지스터의 소스를 통하여 흐르는 전류를 말하는 경우가 있다.
본 명세서에서, "누설 전류"라는 용어는 오프 상태 전류와 같은 뜻을 표현하는 경우가 있다.
본 명세서에서, 오프 상태 전류는 예를 들어, 트랜지스터가 오프일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
[산화물 반도체막의 결정 구조]
산화물 반도체층(520)을 형성하는 산화물 반도체막의 구조를 설명한다. 본 명세서에서, 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
산화물 반도체막은 단결정 산화물 반도체막 및 비단결정 산화물 반도체막으로 크게 분류된다. 비단결정 산화물 반도체막은 CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 및 비정질 산화물 반도체막 등 중 어느 것을 포함한다.
<CAAC-OS막>
CAAC-OS막은 복수의 c축 배향된 결정부를 가지는 산화물 반도체막 중 하나이다.
TEM(transmission electron microscope)을 사용하여 얻은 CAAC-OS막의 명시야상 및 회절 패턴의 복합 분석 이미지(고분해능 TEM 이미지라고도 함)에서는 복수의 결정부가 관찰될 수 있다. 하지만 고분해능 TEM 이미지에서, 결정부들의 경계, 즉 결정립계(grain boundary)는 명확하게 관찰되지 않는다. 따라서, CAAC-OS막에서는 결정립계로 인한 전자 이동도의 저하가 일어나기 어렵다.
샘플 표면에 실질적으로 평행한 방향으로 관찰된 CAAC-OS막의 고분해능 단면 TEM 이미지에서는, 결정부에서 층상으로 배열된 금속 원자가 보인다. 각 금속 원자층은, CAAC-OS막이 형성되는 표면(이하, 이 표면을 형성면이라고 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형태를 가지고, 형성면 또는 CAAC-OS막의 상면에 평행하게 배열된다.
한편, 샘플 표면에 실질적으로 수직인 방향으로 관찰된 CAAC-OS막의 고분해능 평면 TEM 이미지에서는, 결정부에서 삼각형 또는 육각형으로 배열된 금속 원자가 보인다. 하지만, 상이한 결정부들 간에서 금속 원자의 배열에 규칙성은 없다.
CAAC-OS막에 X선 회절(XRD: X-ray diffraction) 장치에 의한 구조 분석을 행한다. 예를 들어, out-of-plane법에 의하여 InGaZnO4 결정을 포함하는 CAAC-OS막을 분석하면, 회절각(2θ)이 31° 근방일 때 피크가 자주 나타난다. 이 피크는 InGaZnO4 결정의 (009)면에서 유래한 것으로, CAAC-OS막의 결정이 c축 배향을 가지고, c축이 형성면 또는 CAAC-OS막의 상면에 실질적으로 수직인 방향으로 배향되어 있는 것을 가리킨다.
또한, out-of-plane법에 의한 InGaZnO4를 포함하는 CAAC-OS막의 구조 분석에서, 2θ가 31° 근방일 때의 피크에 더하여 2θ가 36° 근방일 때에 또 하나의 피크가 나타날 수 있다. 36° 근방일 때의 2θ의 피크는 CAAC-OS막의 일부에 c축 배향을 가지지 않는 결정이 포함되는 것을 가리킨다. CAAC-OS막에서는, 31° 근방일 때 2θ의 피크가 나타나는 것이 바람직하고, 36° 근방일 때 2θ의 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 또는 전이 금속 원소 등, 산화물 반도체막의 주성분 외의 원소이다. 산화물 반도체막에 포함되는 금속 원소보다 산소와의 결합력이 높은 원소(구체적으로는 실리콘 등)는, 산화물 반도체막으로부터 산소를 추출함으로써 산화물 반도체막의 원자 배열을 흐트러지게 하거나, 결정성을 저하시킨다. 철 또는 니켈 등의 중금속, 아르곤, 또는 이산화탄소 등은, 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체막의 원자 배열을 흐트러지게 하고 결정성을 저하시킨다. 또한, 산화물 반도체막에 함유되는 불순물은 캐리어 트랩 또는 캐리어 발생원으로서 작용할 수 있다.
CAAC-OS막은 결함 준위의 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩으로서 작용하거나, 수소를 포획함으로써 캐리어 발생원으로서 작용한다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손의 수가 적은) 상태를 "고순도 진성" 또는 "실질적으로 고순도 진성" 상태라고 한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적기 때문에 캐리어 밀도가 낮은 경우가 있다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 좀처럼 음의 문턱 전압을 가지지 않는다(좀처럼 노멀리 온이 아니다). 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 포함하는 트랜지스터는 전기 특성의 변동이 작고 신뢰성이 높다. 산화물 반도체막의 캐리어 트랩에 의하여 포획된 전하는 방출될 때까지 걸리는 시간이 길다. 포획된 전하는 마치 고정 전하처럼 작용하는 경우가 있다. 따라서, 불순물 농도가 높고 결함 준위 밀도가 높은 산화물 반도체막을 포함하는 트랜지스터는 전기 특성이 불안정할 수 있다.
CAAC-OS막을 사용한 OS 트랜지스터에서는 가시광 또는 자외광의 조사로 인한 트랜지스터의 전기 특성의 변화가 작다.
<미결정 산화물 반도체막>
미결정 산화물 반도체막은 고분해능 TEM 이미지에서 결정부가 관찰되는 영역과 결정부가 명확하게 관찰되지 않는 영역을 가진다. 미결정 산화물 반도체막의 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하인 경우가 많다. 특히, 크기 1nm 이상 10nm 이하, 또는 크기 1nm 이상 3nm 이하의 미결정을 나노 결정(nc: nanocrystal)이라고 한다. 나노 결정을 포함하는 산화물 반도체막을 nc-OS(nanocrystalline oxide semiconductor)막이라고 한다. nc-OS의 고분해능 TEM 이미지에서는, 예를 들어 결정립계가 명확하게 관찰되지 않는 경우가 있다.
nc-OS에서, 미소한 영역(예를 들어, 크기 1nm 이상 10nm 이하의 영역, 특히 크기 1nm 이상 3nm 이하의 영역)은 주기적인 원자 배열을 가진다. nc-OS막에서 상이한 결정부들 간에 결정 배향의 규칙성은 없다. 따라서, 막 전체에 배향성이 관찰되지 않는다. 그러므로, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어, 결정부의 크기보다 큰 직경을 가지는 X선빔을 사용하여 out-of-plane법에 의하여 nc-OS막을 분석하면, 결정면을 나타내는 피크가 나타나지 않는다. 또한, 결정부의 크기보다 큰 프로브 직경(예를 들어, 50nm 이상)을 가지는 전자빔을 사용하여 nc-OS막의 전자 회절(이 전자 회절을 제한 시야 전자 회절이라고도 함)을 행하면 헤일로(halo) 패턴과 같은 회절 패턴이 관찰된다. 한편, 프로브 직경이 결정부의 크기와 가깝거나 작은 전자빔을 적용하면, nc-OS막의 나노빔 전자 회절 패턴에 스폿이 나타난다. 또한, nc-OS막의 나노빔 전자 회절 패턴에, 원(고리)형 패턴의 고휘도 영역이 나타나는 경우가 있다. nc-OS막의 나노빔 전자 회절 패턴에서도 고리형 영역에 복수의 스폿이 나타나는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막에 비하여 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위의 밀도가 낮은 경향이 있다. 또한, nc-OS막에서 상이한 결정부들 간에 결정 배향의 규칙성은 없다. 그러므로, nc-OS막은 CAAC-OS막보다 결함 준위의 밀도가 높다.
<비정질 산화물 반도체막>
비정질 산화물 반도체막은 원자 배열에 질서성이 없고 결정부를 가지지 않는 산화물 반도체막이다. 예를 들어, 비정질 산화물 반도체막은 석영과 같이 무정형 상태를 가진다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서는 결정부를 찾을 수 없다. XRD 장치로 out-of-plane법에 의하여 비정질 산화물 반도체막의 구조 분석을 행하면, 결정면을 나타내는 피크가 나타나지 않는다. 비정질 산화물 반도체막에 대하여 전자 회절을 행하면 헤일로 패턴이 관찰된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 행하면 스폿이 관찰되지 않고 헤일로 패턴이 나타난다.
산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막의 중간의 물성을 가지는 구조를 가져도 좋다. 이러한 구조를 가지는 산화물 반도체막을, 특히 a-like OS(amorphous-like oxide semiconductor)막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서는 보이드(void)가 관찰될 수 있다. 또한, 고분해능 TEM 이미지에서는, 결정부가 명확하게 관찰되는 영역 및 결정부가 관찰되지 않는 영역이 있다. 이와 같이, TEM 관찰에서 사용되는 미량의 전자빔에 기인한 a-like OS막의 결정화로 인하여 결정부의 성장이 일어난다. 한편, 양질의 nc-OS막에서는, TEM 관찰에 사용되는 미량의 전자빔에 의한 결정화는 거의 관찰되지 않는다.
또한, a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지를 사용하여 측정할 수 있다. 예를 들어, InGaZnO4 결정은 In-O층들 사이에 2개의 Ga-Zn-O층이 포함되는 층상 구조를 가진다. InGaZnO4 결정의 단위 격자는, 3개의 In-O층과 6개의 Ga-Zn-O층의 9층이 c축 방향으로 겹쳐 있는 구조를 가진다. 따라서, 인접한 이들 층들 사이의 거리는 (009)면의 격자간 거리(d값이라고도 함)와 동등하다. 그 값은 결정 구조 분석으로부터 0.29nm로 계산된다. 그러므로, 고분해능 TEM 이미지에서의 격자 줄무늬(lattice fringe)에 착안하여, 간격이 0.28nm 내지 0.30nm인 격자 줄무늬를 각각 InGaZnO4 결정의 a-b면에 대응하는 것으로 간주한다.
산화물 반도체막의 막 밀도는 구조에 따라 달라지는 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 구조는, 그 산화물 반도체막과 같은 조성을 가지는 단결정 산화물 반도체막의 막 밀도와 그 산화물 반도체막의 막 밀도를 비교함으로써, 추정할 수 있다. 예를 들어, a-like OS막의 막 밀도는 같은 조성을 가지는 단결정 산화물 반도체막의 막 밀도의 78.6% 이상 92.3% 미만이다. 예를 들어, nc-OS막 및 CAAC-OS막의 막 밀도는 같은 조성을 가지는 단결정 산화물 반도체막의 막 밀도의 92.3% 이상 100% 미만이다. 또한, 같은 조성을 가지는 단결정 산화물 반도체막의 막 밀도의 78% 미만의 막 밀도를 가지는 산화물 반도체막은 형성하기 어렵다.
상술한 설명의 구체적인 예를 열거한다. 예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체막의 경우, 능면체정 구조를 가지는 단결정 InGaZnO4의 막 밀도는 6.357g/cm3이다. 따라서 원자비 In:Ga:Zn=1:1:1의 산화물 반도체막의 경우, a-like OS막의 막 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 예를 들어, 원자비 In:Ga:Zn=1:1:1의 산화물 반도체막의 경우, nc-OS막 및 CAAC-OS막 각각의 막 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 특정의 조성을 가지는 산화물 반도체막이 단결정 구조로 존재할 수 없을 가능성이 있다. 그 경우, 조성이 상이한 단결정 산화물 반도체막들을 적절한 비로 조합함으로써, 원하는 조성을 가지는 단결정 산화물 반도체막의 밀도와 동등한 밀도를 계산한다. 원하는 조성을 가지는 단결정 산화물 반도체막의 막 밀도는, 조성이 상이한 단결정 산화물 반도체막들의 조합비에 따라 가중 평균을 사용하여 계산할 수 있다. 또한, 막 밀도의 계산에서는 가능한 한 적은 종류의 단결정 산화물 반도체막을 조합하는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, 및 CAAC-OS막 중 2개 이상을 포함하는 적층막이어도 좋다.
<기판>
기판(510)은 단순한 지지 기판에 한정되지 않고, 트랜지스터 등의 장치가 형성된 기판이어도 좋다. 그 경우, OS 트랜지스터(501)의 도전층들(530, 541, 및 542) 중 하나는 상기 장치에 전기적으로 접속되어도 좋다.
<하지 절연막>
절연층(511)은 기판(510)으로부터의 불순물 확산을 방지하는 기능을 가진다. 절연층(512)은 산화물 반도체층(520)에 산소를 공급하는 기능을 가지는 것이 바람직하다. 이러한 이유로, 절연층(512)은 산소를 함유하는 절연막인 것이 바람직하고, 산소 함유량이 화학량론적 조성보다 높은 산소를 함유하는 절연막인 것이 더 바람직하다. 예를 들어, TDS(thermal desorption spectroscopy)에서, 막의 표면 온도가 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하일 때 1.0×1018분자/cm3 이상의 산소 분자가 방출되는 막을 사용할 수 있다. 상술한 바와 같이 기판(510)이 어떤 장치가 형성된 기판인 경우, 절연층(511)은 평평한 표면을 가지도록 CMP(chemical mechanical polishing) 처리 등의 평탄화 처리가 행해지는 것이 바람직하다.
절연층(511 및 512)은 산화 알루미늄, 산화 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 질화 실리콘, 질화 산화 실리콘, 또는 질화 산화 알루미늄 등의 절연 재료, 또는 이들 재료의 혼합 재료를 사용하여 형성할 수 있다. 본 명세서에서, 산화 질화물이란 질소보다 산소를 더 포함하는 재료를 말하고, 질화 산화물이란 산소보다 질소를 더 포함하는 물질을 말한다.
<게이트 전극>
도전층(530)은 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 이리듐(Ir), 스트론튬(Sr), 및 백금(Pt) 중에서 선택되는 단체 저저항 재료; 이들 재료 중 어느 것의 합금; 또는 이들 재료 중 어느 것을 주성분으로서 함유하는 화합물을 사용하여 형성하는 것이 바람직하다.
도전층(530)은 단층 구조 또는 2층 이상의 적층 구조를 가져도 좋다. 예를 들어, 이하의 구조 중 어느 것을 채용할 수 있다: 실리콘을 함유하는 알루미늄막의 단층 구조; 알루미늄막 위에 타이타늄막이 적층된 2층 구조; 질화 타이타늄막 위에 타이타늄막이 적층된 2층 구조; 질화 타이타늄막 위에 텅스텐막이 적층된 2층 구조; 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막이 적층된 2층 구조; 타이타늄막, 알루미늄막, 및 타이타늄막이 이 순서대로 적층된 3층 구조; Cu-Mn 합금막의 단층 구조; Cu-Mn 합금막 위에 Cu막이 적층된 2층 구조; 및 Cu-Mn 합금막, Cu막, 및 Cu-Mn 합금막이 이 순서대로 적층된 3층 구조이다. Cu-Mn 합금막은, 전기 저항이 낮고, 산소를 함유하는 절연막과의 계면에 산화 망가니즈를 형성하고, 산화 망가니즈에 의하여 Cu 확산을 방지할 수 있기 때문에, 사용하는 것이 바람직하다.
도전층(530)은 인듐 주석 산화물, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 타이타늄을 함유하는 인듐 산화물, 산화 타이타늄을 함유하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘이 첨가된 인듐 주석 산화물 등의 투광성 도전 재료를 사용하여 형성할 수도 있다. 상술한 투광성 도전 재료 및 상술한 금속 원소를 사용하여 형성된 적층 구조를 가질 수도 있다.
여기서, 트랜지스터(501 내지 506)의 경우와 마찬가지로, 어떤 트랜지스터(T)가 반도체막을 사이에 개재한 한 쌍의 게이트를 가지는 경우, 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다.
신호(A)는 예를 들어, 온/오프 상태를 제어하기 위한 신호이다. 신호(A)는 V1 및 V2(V1>V2)의 2종류의 전위를 가지는 디지털 신호이어도 좋다. 예를 들어, 전위(V1)는 고전원 전위이어도 좋고, 전위(V2)는 저전원 전위이어도 좋다. 신호(A)는 아날로그 신호이어도 좋다.
고정 전위(Vb)는 예를 들어, 트랜지스터(T)의 문턱 전압(VthA)을 제어하기 위한 전위이다. 고정 전위(Vb)가 전위(V1) 또는 전위(V2)이면, 고정 전위(Vb)를 생성하기 위한 전위 발생 회로를 추가적으로 제공할 필요가 없으므로 바람직하다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)와는 다른 전위이어도 좋다. 고정 전위(Vb)를 낮게 하면, 문턱 전압(VthA)을 높일 수 있는 경우가 있다. 그 결과, 게이트-소스 전압 Vgs가 0V일 때에 생성되는 드레인 전류를 저감할 수 있고, 트랜지스터(T)를 포함하는 회로의 누설 전류를 저감할 수 있는 경우가 있다. 고정 전위(Vb)는 예를 들어, 저전원 전위보다 낮아도 좋다. 고정 전위(Vb)를 높게 하면, 문턱 전압(VthA)을 낮출 수 있는 경우가 있다. 그 결과, 게이트-소스 전압(Vgs)이 VDD일 때에 생성되는 드레인 전류를 증가시킬 수 있고, 트랜지스터(T)를 포함하는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 고정 전위(Vb)는 예를 들어, 저전원 전위보다 높아도 좋다.
트랜지스터(T)의 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 신호(B)가 공급되어도 좋다. 신호(B)는 예를 들어, 트랜지스터(T)의 온/오프 상태를 제어하기 위한 신호이다. 신호(B)는 V3 및 V4(V3>V4)의 2종류의 전위를 가지는 디지털 신호이어도 좋다. 예를 들어, 전위(V3)는 고전원 전위이어도 좋고, 전위(V4)는 저전원 전위이어도 좋다. 신호(B)는 아날로그 신호이어도 좋다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와 같은 디지털 값을 가져도 좋다. 그 경우, 트랜지스터(T)의 온 상태 전류 및 트랜지스터(T)를 포함하는 회로의 동작 속도를 높일 수 있는 경우가 있다. 여기서, 신호(A)의 전위(V1)는 신호(B)의 전위(V3)와 달라도 좋다. 또한, 신호(A)의 전위(V2)는 신호(B)의 전위(V4)와 달라도 좋다. 예를 들어, 신호(B)가 입력되는 게이트와 함께 사용되는 게이트 절연막이 신호(A)가 입력되는 게이트와 함께 사용되는 게이트 절연막보다 두꺼운 경우, 신호(B)의 전위 진폭(V3-V4)을 신호(A)의 전위 진폭(V1-V2)보다 크게 할 수 있다. 이와 같이, 트랜지스터(T)의 온/오프 상태에 대하여 신호(A)가 미치는 영향과 신호(B)가 미치는 영향을 실질적으로 같게 할 수 있는 경우가 있다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와는 다른 디지털 값을 가지는 신호이어도 좋다. 그 경우, 신호(A)와 신호(B)에 의하여 트랜지스터(T)를 독립적으로 제어할 수 있기 때문에, 더 높은 성능을 실현할 수 있다. 예를 들어, 트랜지스터(T)가 n채널 트랜지스터이면, 트랜지스터(T)는, 신호(A)가 전위(V1)이고 신호(B)가 전위(V3)일 때에만 온이 되거나, 또는 신호(A)가 전위(V2)이고 신호(B)가 전위(V4)일 때에만 오프가 될 수 있고, 이 경우 트랜지스터(T) 하나가 NAND 회로 또는 NOR 회로 등으로서 기능할 수 있다. 신호(B)는 문턱 전압(VthA)을 제어하기 위한 신호이어도 좋다. 예를 들어, 트랜지스터(T)를 포함하는 회로가 동작하는 기간에서의 신호(B)의 전위는, 상기 회로가 동작하지 않는 기간에서의 신호(B)의 전위와 달라도 좋다. 신호(B)는 회로의 동작 모드에 따라 전위가 다른 신호이어도 좋다. 그 경우, 신호(B)의 전위는 신호(A)의 전위만큼 빈번하게 변화되지 않는 경우가 있다.
신호(A)와 신호(B)가 둘 다 아날로그 신호인 경우, 신호(B)는 신호(A)와 같은 전위의 아날로그 신호이어도 좋고, 신호(A)의 전위를 상수배한 전위의 아날로그 신호이어도 좋고, 또는 신호(A)의 전위보다 상수만큼 높거나 낮은 전위의 아날로그 신호 등이어도 좋다. 그 경우, 트랜지스터(T)의 온 상태 전류 및 트랜지스터(T)를 포함하는 회로의 동작 속도를 높일 수 있는 경우가 있다. 신호(B)는 신호(A)와는 다른 아날로그 신호이어도 좋다. 그 경우, 신호(A)와 신호(B)에 의하여 트랜지스터(T)를 독립적으로 제어할 수 있기 때문에, 더 높은 성능을 실현할 수 있다.
신호(A) 및 신호(B)는 각각, 디지털 신호 및 아날로그 신호이어도 좋다. 또는, 신호(A) 및 신호(B)는 각각, 디지털 신호 및 아날로그 신호이어도 좋다.
트랜지스터(T)의 한쪽 게이트에는 고정 전위(Va)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다. 트랜지스터(T)의 양쪽 게이트에 고정 전위를 공급하는 경우, 트랜지스터(T)는 레지스터와 동등한 소자로서 기능할 수 있는 경우가 있다. 예를 들어, 트랜지스터(T)가 n채널 트랜지스터일 때, 고정 전위(Va) 또는 고정 전위(Vb)를 높게(낮게) 함으로써, 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위(Va)와 고정 전위(Vb)가 둘 다 높으면(낮으면), 게이트를 하나만 가지는 트랜지스터보다 실효 저항을 낮게(높게) 할 수 있는 경우가 있다.
<게이트 절연층>
절연층(513)은 단층 구조 또는 적층 구조를 가지는 절연막을 사용하여 형성된다. 절연층(513)은 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 적어도 하나를 함유하는 절연막을 사용하여 형성할 수 있다. 절연층(513)은 상술한 재료 중 어느 것을 포함하는 적층이어도 좋다. 절연층(513)은 란타넘(La), 질소, 또는 지르코늄(Zr) 등을 불순물로서 함유하여도 좋다. 절연층(511)은 절연층(513)과 비슷한 식으로 형성할 수 있다. 절연층(513)은 예를 들어, 산소, 질소, 실리콘, 또는 하프늄 등을 함유한다. 구체적으로는, 절연층(513)은 산화 하프늄, 및 산화 실리콘 또는 산화 질화 실리콘을 포함하는 것이 바람직하다.
산화 하프늄은 산화 실리콘 및 산화 질화 실리콘보다 유전율이 높다. 따라서, 산화 하프늄을 사용한 절연층(513)은 산화 실리콘을 사용한 절연층(513)보다 두께를 두껍게 할 수 있기 때문에, 터널 전류로 인한 누설 전류를 저감할 수 있다. 즉, 오프 상태 전류가 낮은 트랜지스터를 제공할 수 있다. 또한, 결정 구조를 가지는 산화 하프늄은 비정질 구조를 가지는 산화 하프늄보다 유전율이 높다. 따라서, 오프 상태 전류가 낮은 트랜지스터를 제공하기 위해서는 결정 구조를 가지는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예에는 단사정 구조 및 입방정 구조가 포함된다. 또한, 본 발명의 일 형태는 상술한 예에 한정되지 않는다.
<소스 전극, 드레인 전극, 백 게이트 전극>
도전층(541 및 542) 및 도전층(531)은 도전층(530)과 비슷한 식으로 형성할 수 있다. Cu-Mn 합금막은, 전기 저항이 낮고, 산화물 반도체층(520)과의 계면에 산화 망가니즈를 형성하고, 산화 망가니즈에 의하여 Cu 확산을 방지할 수 있기 때문에, 도전층(541 및 542)에 사용하는 것이 바람직하다.
<보호 절연막>
절연층(514)은 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등을 차단하는 기능을 가지는 것이 바람직하다. 절연층(514)은 산화물 반도체층(520)으로부터의 산소의 외방 확산 및 외부로부터 수소 또는 물 등이 산화물 반도체층(520)에 들어가는 것을 방지할 수 있다. 절연층(514)은 예를 들어, 질화물 절연막으로 할 수 있다. 상기 질화물 절연막은 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 또는 질화 산화 알루미늄 등을 사용하여 형성한다. 또한, 산소, 수소, 물, 알칼리 금속, 및 알칼리 토금속 등에 대한 차단 효과를 가지는 질화물 절연막 대신에, 산소, 수소, 및 물 등에 대한 차단 효과를 가지는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 및 물 등에 대한 차단 효과를 가지는 산화물 절연막으로서는, 산화 알루미늄막, 산화 질화 알루미늄막, 산화 갈륨막, 산화 질화 갈륨막, 산화 이트륨막, 산화 질화 이트륨막, 산화 하프늄막, 및 산화 질화 하프늄막을 들 수 있다.
절연층(514)으로서 산화 알루미늄막을 사용하면 수소 및 수분 등의 불순물과 산소의 양쪽의 투과를 방지하는 데 매우 효과적이므로 바람직하다. 따라서, 트랜지스터의 제작 공정 중과 제작 공정 후에 있어서, 산화 알루미늄막은, 트랜지스터의 전기 특성의 변동을 일으키는 수소 및 수분 등의 불순물이 산화물 반도체층(520)에 들어가는 것을 방지하고, 산화물 반도체로부터 산화물 반도체층(520)의 주성분인 산소가 방출되는 것을 방지하고, 절연층(512)으로부터 산소가 불필요하게 방출되는 것을 방지하는 효과를 가지는 보호막으로서 적합하게 기능할 수 있다. 또한, 산화 알루미늄막에 함유된 산소는 산화물 반도체로 확산될 수 있다.
<층간 절연막>
절연층(514) 위에는 절연층(515)이 형성되어 있는 것이 바람직하다. 절연층(515)은 단층 구조 또는 층상 구조의 절연막을 사용하여 형성할 수 있다. 상기 절연막은 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 하나 이상을 함유하는 절연막을 사용하여 형성할 수 있다.
<막 형성 방법>
스퍼터링법 및 플라스마 강화 CVD(PECVD)법은 절연막, 도전막, 및 반도체막 등을 형성하는 방법의 대표적인 예이다. 절연막, 도전막, 및 반도체막 등은 다른 방법, 예를 들어, 열 CVD법에 의하여 형성하여도 좋다. 열 CVD법으로서는, 예를 들어, MOCVD(metal organic chemical vapor deposition)법 또는 ALD(atomic layer deposition)법을 채용할 수 있다.
열 CVD법은 막의 형성에 플라스마를 이용하지 않기 때문에, 플라스마 대미지로 인한 결함이 생기지 않는다는 장점을 가진다. 열 CVD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 하고, 원료 가스 및 산화제를 체임버에 동시에 공급하고, 기판 근방 또는 기판 위에서 서로 반응시키는 식으로 행하여도 좋다.
ALD법에 의한 퇴적은, 체임버 내의 압력을 대기압 또는 감압으로 하고, 반응을 위한 원료 가스를 순차적으로 체임버에 도입한 다음, 이 가스 도입의 순서를 반복하는 식으로 행하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환함으로써 2종류 이상의 원료 가스를 순차적으로 체임버에 공급한다. 이러한 경우, 원료 가스들이 혼합되지 않도록, 제 1 가스를 도입하고, 제 1 가스의 도입과 동시에 또는 그 후에 불활성 가스(예를 들어, 아르곤 또는 질소) 등을 도입한 다음, 제 2 원료 가스를 도입한다. 또한, 제 1 원료 가스와 불활성 가스를 동시에 도입하는 경우, 불활성 가스는 캐리어 가스로서 작용하고, 또한 불활성 가스를 제 2 원료 가스의 도입과 동시에 도입하여도 좋다. 또는, 불활성 가스의 도입 대신에 진공 배기에 의하여 제 1 원료 가스를 배기시킨 다음, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단원자층이 형성된 다음, 제 2 원료 가스를 도입하여 제 1 단원자층과 반응시킨다. 이 결과 제 1 단원자층 위에 제 2 단원자층이 적층되어 박막이 형성된다. 이 가스 도입의 순서를 원하는 두께가 얻어질 때까지 복수회 반복함으로써, 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는, 가스 도입의 순서를 반복하는 횟수에 의하여 조절이 가능하기 때문에, ALD법은 두께를 정확하게 조절할 수 있으므로 미세한 FET를 제작하기에 적합하다.
상술한 실시형태에 기재된 도전막 및 반도체막은 MOCVD 또는 ALD 등의 열 CVD에 의하여 형성할 수 있다. 예를 들어, InGaZnO X (X>0)막을 형성하는 경우, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용한다. 또한 트라이메틸인듐의 화학식은 (CH3)3In이다. 트라이메틸갈륨의 화학식은 (CH3)3Ga이다. 다이메틸아연의 화학식은 Zn(CH3)2이다. 상술한 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식: (C2H5)3Ga)을 사용할 수 있고, 다이메틸아연 대신에 다이에틸아연(화학식: Zn(C2H5)2)을 사용할 수 있다.
예를 들어, ALD법에 의하여 퇴적 장치에서 텅스텐막을 형성하는 경우, WF6 가스와 B2H6 가스를 순차적으로 복수회 도입하여 초기 텅스텐막을 형성한 다음, WF6 가스와 H2 가스를 사용하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 채용하여 퇴적 장치를 사용하여 산화물 반도체막, 예를 들어 InGaZnO X (X>0)막을 형성하는 경우, In(CH3)3 가스와 O3 가스를 순차적으로 복수회 도입하여 InO2층을 형성하고, Ga(CH3)3 가스와 O3 가스를 사용하여 GaO층을 형성한 다음, Zn(CH3)2 가스와 O3 가스를 사용하여 ZnO층을 형성한다. 또한 이들 층의 순서는 이 예에 한정되지 않는다. 이들 가스를 혼합하여, InGaO2층, InZnO2층, GaInO층, ZnInO층, 또는 GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한 Ar 등의 불활성 가스를 사용하여 버블링함으로써 얻어진 H2O 가스를 O3 가스 대신에 사용하여도 좋지만, H를 함유하지 않는 O3 가스를 사용하는 것이 바람직하다. In(CH3)3 가스 대신에, In(C2H5)3 가스를 사용하여도 좋다. Ga(CH3)3 가스 대신에, Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
본 실시형태에 기재된 구조 및 방법은, 다른 실시형태에 기재된 다른 구조 및 방법 중 임의의 것과 적절히 조합될 수 있다.
(실시형태 6)
본 실시형태에서, 상술한 실시형태에 기재된 반도체 장치 또는 메모리 회로를 전자 부품에, 그리고 상기 전자 부품을 포함하는 전자 기기에 적용하는 예에 대하여 도 20의 (A) 내지 (F) 및 도 23의 (A) 및 (B)를 참조하여 설명한다.
도 23의 (A)는 상술한 실시형태에 기재된 반도체 장치 또는 메모리 회로를 사용하여 전자 부품을 제작하는 예를 나타낸 것이다. 또한, 전자 부품은 반도체 패키지 또는 IC 패키지라고도 한다. 이 전자 부품은, 단자의 추출 방향 및 단자의 형상에 따라 여러 규격 및 이름이 있다. 그러므로 본 실시형태에서는 전자 부품의 예를 설명한다.
상술한 실시형태에 기재된 트랜지스터를 포함하는 회로부는, 조립 공정(후(後)공정)을 거쳐, 인쇄 회로 기판에 탈착 가능한 부품이 탑재됨으로써 완성된다.
후공정은 도 23의 (A)에 나타낸 단계를 거쳐 완료될 수 있다. 구체적으로, 전공정에서 얻어지는 소자 기판이 완성(단계 S1)된 후, 기판의 뒷면을 연삭한다(단계 S2). 이 단계에서 기판을 얇게 하여, 전공정에서의 기판의 휨 등을 저감하고 부품 자체의 크기를 축소한다.
기판의 뒷면을 연삭하고 기판을 복수의 칩으로 분리하는 다이싱 단계를 행한다. 그리고, 칩을 각각 골라내어 리드 프레임에 탑재하고 접합하는, 다이 본딩 단계를 행한다(단계 S3). 이 다이 본딩 단계에서, 칩은 제품에 따라 적합한 방법, 예를 들어 수지 또는 테이프를 사용한 접합에 의하여 리드 프레임에 접합된다. 또한, 다이 본딩 단계에서는, 칩을 인터포저에 탑재하고 접합하여도 좋다.
다음에, 리드 프레임의 리드와, 칩 상의 전극을 금속 배선을 통하여 전기적으로 접속하기 위한 와이어 본딩을 행한다(단계 S4). 금속 배선으로서는 은선 또는 금선을 사용할 수 있다. 와이어 본딩에는, 볼 본딩 또는 웨지 본딩(wedge bonding)을 채용할 수 있다.
와이어 본딩된 칩에, 에폭시 수지 등으로 칩을 밀봉하는 몰딩 단계를 행한다(단계 S5). 몰딩 단계에 의하여, 전자 부품의 내부가 수지로 충전되어, 외부의 기계적인 힘으로 인한, 부품에 매립된 회로부 및 배선에 대한 대미지를 저감할 수 있고, 또한 수분 또는 먼지로 인한 특성의 열화를 저감할 수 있다.
이어서, 리드 프레임의 리드를 도금한다. 그리고, 리드를 절단하고 소정의 형상으로 가공한다(단계 S6). 도금 공정에 의하여, 리드의 부식을 방지할 수 있고, 나중의 단계에서 인쇄 회로 기판 상에 전자 부품을 탑재하기 위한 납땜을 더 높은 신뢰성으로 행할 수 있다.
다음에 패키지 표면에 인쇄 공정(마킹)을 행한다(단계 S7). 그리고, 마지막 검사 단계(단계 S8)를 거쳐 전자 부품이 완성된다(단계 S9).
상술한 전자 부품은 상술한 실시형태에 기재된 반도체 장치 또는 메모리 회로를 포함한다. 그러므로, 상기 전자 부품은 소비전력이 저감된다.
도 23의 (B)는 완성된 전자 부품의 사시 모식도이다. 도 23의 (B)는 전자 부품의 예로서, QFP(quad flat package)의 사시 모식도를 나타낸 것이다. 도 23의 (B)에 나타낸 전자 부품(1700)은 리드(1701) 및 회로부(1703)를 포함한다. 도 23의 (B)의 전자 부품(1700)은 예를 들어 인쇄 회로 기판(1702)에 탑재된다. 복수의 전자 부품(1700)을 조합하여 사용하여, 인쇄 회로 기판(1702) 위에서 서로 전기적으로 접속함으로써, 전자 부품(1700)을 전자 기기에 탑재할 수 있다. 완성된 회로 기판(1704)은 전자 기기 등에 제공된다.
본 발명의 일 형태에 따른 반도체 장치, 메모리 회로, 또는 전자 부품은 표시 장치, 퍼스널 컴퓨터, 또는 기록 매체가 제공된 화상 재생 장치(대표적으로는 DVD(digital versatile disc) 등의 기록 매체의 내용을 재생하고, 재생된 화상을 표시하기 위한 디스플레이를 가지는 장치)에 사용될 수 있다. 또한, 본 발명의 일 형태에 따른 반도체 장치를 포함할 수 있는 전자 기기로서는, 휴대 전화, 휴대형 게임기를 포함하는 게임기, 휴대 정보 단말, 전자 서적 리더, 비디오 카메라 및 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운티드 디스플레이), 내비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 시스템 및 디지털 오디오 플레이어), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 및 의료 기기 등을 들 수 있다. 도 20의 (A) 내지 (F)는 이들 전자 기기의 구체적인 예를 도시한 것이다.
도 20의 (A)는, 하우징(5001), 하우징(5002), 표시부(5003), 표시부(5004), 마이크로폰(5005), 스피커(5006), 조작 키(5007), 및 스타일러스(5008) 등을 포함하는 휴대형 게임기를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 휴대형 게임기에 포함되는 다양한 집적 회로에 사용될 수 있다. 도 20의 (A)의 휴대형 게임기는 2개의 표시부(5003 및 5004)를 가지지만, 휴대형 게임기의 표시부의 수는 2개에 한정되지 않는다.
도 20의 (B)는, 제 1 하우징(5601), 제 2 하우징(5602), 제 1 표시부(5603), 제 2 표시부(5604), 연결부(5605), 및 조작 키(5606) 등을 포함하는 휴대 정보 단말을 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 휴대 정보 단말에 포함되는 다양한 집적 회로에 사용될 수 있다. 제 1 표시부(5603)는 제 1 하우징(5601)에 제공되고, 제 2 표시부(5604)는 제 2 하우징(5602)에 제공되어 있다. 제 1 하우징(5601)과 제 2 하우징(5602)은 연결부(5605)로 서로 연결되어 있고, 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도는 연결부(5605)로 변경 가능하다. 제 1 표시부(5603) 상의 화상을 연결부(5605)에서의 제 1 하우징(5601)과 제 2 하우징(5602) 사이의 각도에 따라 전환하여도 좋다. 제 1 표시부(5603) 및 제 2 표시부(5604) 중 적어도 한쪽에, 위치 입력 기능을 가지는 표시 장치를 사용하여도 좋다. 또한, 위치 입력 기능은, 표시 장치에 터치 패널을 제공함으로써 부가할 수 있다. 또는 위치 입력 기능은, 표시 장치의 화소부에 포토센서라고 불리는 광전 변환 소자를 제공함으로써 부가할 수 있다.
도 20의 (C)는 하우징(5401), 표시부(5402), 키보드(5403), 및 포인팅 디바이스(5404) 등을 포함하는 노트북형 퍼스널 컴퓨터를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 노트북형 퍼스널 컴퓨터에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 20의 (D)는 하우징(5301), 냉장실용 도어(5302), 및 냉동실용 도어(5303) 등을 포함하는 전기 냉동 냉장고를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 전기 냉동 냉장고에 포함되는 다양한 집적 회로에 사용될 수 있다.
도 20의 (E)는 제 1 하우징(5801), 제 2 하우징(5802), 표시부(5803), 조작 키(5804), 렌즈(5805), 및 연결부(5806) 등을 포함하는 비디오 카메라를 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 비디오 카메라에 포함되는 다양한 집적 회로에 사용될 수 있다. 조작 키(5804) 및 렌즈(5805)는 제 1 하우징(5801)에 제공되고, 표시부(5803)는 제 2 하우징(5802)에 제공되어 있다. 제 1 하우징(5801)과 제 2 하우징(5802)은 연결부(5806)로 서로 연결되어 있고, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 각도는, 연결부(5806)로 변경 가능하다. 표시부(5803) 상의 화상을, 제 1 하우징(5801)과 제 2 하우징(5802) 사이의 연결부(5806)에서의 각도에 따라 전환하여도 좋다.
도 20의 (F)는 차체(5101), 차륜(5102), 대시보드(5103), 및 라이트(5104) 등을 포함하는 자동차 또는 승용차 등을 도시한 것이다. 본 발명의 일 형태에 따른 반도체 장치는 자동차 또는 승용차 등에 포함되는 다양한 집적 회로에 사용될 수 있다.
본 실시형태에 기재된 구조 및 방법은, 다른 실시형태에 기재된 다른 구조 및 방법 중 임의의 것과 적절히 조합될 수 있다.
10: 반도체 장치, 13: 트랜지스터, 20: 메모리 회로, 30: 메인 증폭기, 40: 입출력 회로, 50: 셀 어레이, 51: 메모리 셀, 52: 트랜지스터, 53: 커패시터, 54a: 영역, 54b: 영역, 60: 감지 증폭기 회로, 61: 감지 증폭기, 62: 증폭 회로, 63: 스위치 회로, 64: 프리차지 회로, 70: 구동 회로, 71: 로 디코더, 80: 어레이, 101: 트랜지스터, 102: 트랜지스터, 103: 트랜지스터, 104: 트랜지스터, 105: 트랜지스터, 106: 트랜지스터, 107: 트랜지스터, 108: 트랜지스터, 109: 트랜지스터, 200: 메모리 장치, 210: 구동 회로, 211: 로 디코더, 212: 칼럼 디코더, 213: 메인 증폭기, 214: 회로, 215: 버퍼, 271: 도전층, 301: 트랜지스터, 302: 트랜지스터, 303: 커패시터, 310: 반도체 기판, 311: 소자 분리 영역, 312a: 불순물 영역, 312b: 불순물 영역, 313a: 도전층, 313b: 도전층, 321: 절연막, 322a: 도전층, 322b: 도전층, 323: 절연막, 324: 도전층, 325: 도전층, 326: 절연막, 327: 도전층, 328: 도전층, 329: 도전층, 330: 절연막, 341: 산화물 반도체층, 342a: 영역, 342b: 영역, 343a: 도전층, 343b: 도전층, 344: 절연막, 345: 도전층, 346: 절연막, 351: 절연막, 352: 도전층, 353: 도전층, 354: 절연막, 355: 도전층, 361: 도전층, 362: 절연막, 363: 도전층, 364: 절연막, 371: 도전층, 372: 절연막, 373: 도전층, 374: 절연막, 401: 개구, 402: 개구, 501: 트랜지스터, 502: 트랜지스터, 503: 트랜지스터, 504: 트랜지스터, 505: 트랜지스터, 506: 트랜지스터, 510: 기판, 511: 절연층, 512: 절연층, 513: 절연층, 514: 절연층, 515: 절연층, 520: 산화물 반도체층, 521: 산화물 반도체층, 522: 산화물 반도체층, 523: 산화물 반도체층, 530: 도전층, 531: 도전층, 541: 도전층, 542: 도전층, 551: 층, 552: 층, 560: 도전층, 5001: 하우징, 5002: 하우징, 5003: 표시부, 5004: 표시부, 5005: 마이크로폰, 5006: 스피커, 5007: 조작 키, 5008: 스타일러스, 5101: 차체, 5102: 차륜, 5103: 대시보드, 5104: 라이트, 5301: 하우징, 5302: 냉장실용 도어, 5303: 냉동실용 도어, 5401: 하우징, 5402: 표시부, 5403: 키보드, 5404: 포인팅 디바이스, 5601: 하우징, 5602: 하우징, 5603: 표시부, 5604: 표시부, 5605: 연결부, 5606: 조작 키, 5801: 하우징, 5802: 하우징, 5803: 표시부, 5804: 조작 키, 5805: 렌즈, 5806: 연결부, 1700: 전자 부품, 1701: 리드, 1702: 인쇄 회로 기판, 1703: 회로부, 1704: 회로 기판
본 출원은 2014년 10월 10일에 일본 특허청에 출원된 일련 번호 2014-208996의 일본 특허 출원, 2014년 11월 7일에 일본 특허청에 출원된 일련 번호 2014-227326의 일본 특허 출원, 및 2015년 7월 28일에 일본 특허청에 출원된 일련 번호 2015-148775의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.

Claims (20)

  1. 반도체 장치에 있어서,
    제 1 감지 증폭기 및 제 2 감지 증폭기를 포함하는 감지 증폭기 회로; 및
    상기 감지 증폭기 회로 위에 있고, 제 1 메모리 셀 및 제 2 메모리 셀을 포함하는 셀 어레이를 포함하고,
    상기 제 1 메모리 셀은 제 1 배선을 통하여 상기 제 1 감지 증폭기에 전기적으로 접속되고,
    상기 제 2 메모리 셀은 제 2 배선을 통하여 상기 제 2 감지 증폭기에 전기적으로 접속되고,
    상기 제 1 감지 증폭기 및 상기 제 2 감지 증폭기는 제 3 배선에 전기적으로 접속되고,
    상기 감지 증폭기 회로는 상기 제 1 배선의 전위 및 상기 제 2 배선의 전위 중 하나를 선택하고, 선택한 전위를 상기 제 3 배선에 출력하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 감지 증폭기는 제 1 스위치 회로를 포함하고,
    상기 제 2 감지 증폭기는 제 2 스위치 회로를 포함하고,
    상기 제 1 스위치 회로는 제 4 배선에 전기적으로 접속되고,
    상기 제 2 스위치 회로는 제 5 배선에 전기적으로 접속되고,
    상기 제 1 스위치 회로, 상기 제 2 스위치 회로, 상기 제 4 배선, 및 상기 제 5 배선의 각각은 상기 셀 어레이와 중첩되는 영역을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 각각은 트랜지스터 및 커패시터를 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 커패시터에 전기적으로 접속되고,
    상기 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 커패시터는 상기 트랜지스터 위에 제공되고,
    상기 커패시터는 상기 산화물 반도체와 중첩되는 영역을 포함하는, 반도체 장치.
  5. 회로 기판에 있어서,
    제 1 항에 따른 반도체 장치를 포함하는 전자 부품; 및
    인쇄 회로 기판을 포함하는, 회로 기판.
  6. 전자 기기에 있어서,
    제 1 항에 따른 반도체 장치; 및
    표시부, 마이크로폰, 스피커, 및 조작 키 중 적어도 하나를 포함하는, 전자 기기.
  7. 전자 기기에 있어서,
    제 5 항에 따른 회로 기판; 및
    표시부, 마이크로폰, 스피커, 및 조작 키 중 적어도 하나를 포함하는, 전자 기기.
  8. 메모리 회로를 포함하는 반도체 장치에 있어서,
    상기 메모리 회로는,
    제 1 감지 증폭기 및 제 2 감지 증폭기를 포함하는 감지 증폭기 회로; 및
    상기 감지 증폭기 회로 위에 있고, 제 1 내지 제 4 메모리 셀을 포함하는 셀 어레이를 포함하고,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀은 각각, 제 1 배선 및 제 2 배선을 통하여 상기 제 1 감지 증폭기에 전기적으로 접속되고,
    상기 제 3 메모리 셀 및 상기 제 4 메모리 셀은 각각, 제 3 배선 및 제 4 배선을 통하여 상기 제 2 감지 증폭기에 전기적으로 접속되고,
    상기 제 1 감지 증폭기 및 상기 제 2 감지 증폭기는 제 5 배선 및 제 6 배선에 전기적으로 접속되는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제 1 감지 증폭기는 제 1 스위치 회로를 포함하고,
    상기 제 2 감지 증폭기는 제 2 스위치 회로를 포함하고,
    상기 제 1 스위치 회로 및 상기 제 2 스위치 회로의 각각은 상기 제 5 배선 및 상기 제 6 배선에 전기적으로 접속되는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 스위치 회로, 상기 제 2 스위치 회로, 상기 제 5 배선, 및 상기 제 6 배선은 상기 셀 어레이와 중첩되는, 반도체 장치.
  11. 제 8 항에 있어서,
    상기 제 1 메모리 셀 및 상기 제 2 메모리 셀의 각각은 트랜지스터 및 커패시터를 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 커패시터에 전기적으로 접속되고,
    상기 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 커패시터는 상기 트랜지스터 위에 제공되고,
    상기 커패시터는 상기 산화물 반도체와 중첩되는 영역을 포함하는, 반도체 장치.
  13. 회로 기판에 있어서,
    제 8 항에 따른 반도체 장치를 포함하는 전자 부품; 및
    인쇄 회로 기판을 포함하는, 회로 기판.
  14. 전자 기기에 있어서,
    제 8 항에 따른 반도체 장치; 및
    표시부, 마이크로폰, 스피커, 및 조작 키 중 적어도 하나를 포함하는, 전자 기기.
  15. 메모리 회로를 포함하는 반도체 장치에 있어서,
    상기 메모리 회로는,
    복수의 감지 증폭기를 포함하는 감지 증폭기 회로; 및
    상기 감지 증폭기 회로 위에 있고, 복수의 메모리 셀을 포함하는 셀 어레이를 포함하고,
    상기 복수의 메모리 셀은 복수의 제 1 배선을 통하여 상기 복수의 감지 증폭기에 전기적으로 접속되고,
    상기 감지 증폭기 회로는 복수의 제 2 배선을 통하여 메인 증폭기에 전기적으로 접속되고,
    상기 복수의 제 1 배선의 수는 상기 복수의 제 2 배선의 수보다 큰, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 복수의 감지 증폭기의 각각은, 상기 복수의 제 2 배선 중 2개에 전기적으로 접속된 스위치 회로를 포함하는, 반도체 장치.
  17. 제 15 항에 있어서,
    상기 감지 증폭기 회로는 상기 셀 어레이와 중첩되는, 반도체 장치.
  18. 제 15 항에 있어서,
    상기 복수의 메모리 셀의 각각은 트랜지스터 및 커패시터를 포함하고,
    상기 트랜지스터의 소스 및 드레인 중 한쪽은 상기 커패시터에 전기적으로 접속되고,
    상기 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  19. 제 18 항에 있어서,
    상기 커패시터는 상기 트랜지스터 위에 제공되고,
    상기 커패시터는 상기 산화물 반도체와 중첩되는 영역을 포함하는, 반도체 장치.
  20. 전자 기기에 있어서,
    제 15 항에 따른 반도체 장치; 및
    표시부, 마이크로폰, 스피커, 및 조작 키 중 적어도 하나를 포함하는, 전자 기기.
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