KR20170073480A - 태양 전지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 전면 위에 위치하는 제1 패시베이션막; 상기 반도체 기판의 후면 위에 위치하는 제2 패시베이션막; 상기 반도체 기판의 전면 쪽에서 상기 제1 패시베이션막 위에 위치하며 상기 반도체 기판과 동일한 도전형을 가지는 전면 전계 영역; 상기 반도체 기판의 후면 쪽에서 상기 제2 패시베이션막 위에 위치하며 상기 반도체 기판과 반대되는 도전형을 가지는 에미터 영역; 상기 전면 전계 영역에 전기적으로 연결되는 제1 전극; 및 상기 에미터 영역에 전기적으로 연결되는 제2 전극을 포함한다.

Description

태양 전지 및 이의 제조 방법{SOLAR CELL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 태양 전지 및 이의 제조 방법에 관한 것으로서, 좀더 상세하게는, 구조를 개선한 태양 전지 및 이의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 설계되는 것이 요구된다.
본 발명은 높은 효율을 가질 수 있는 태양 전지 및 이의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지는, 반도체 기판; 상기 반도체 기판의 전면 위에 위치하는 제1 패시베이션막; 상기 반도체 기판의 후면 위에 위치하는 제2 패시베이션막; 상기 반도체 기판의 전면 쪽에서 상기 제1 패시베이션막 위에 위치하며 상기 반도체 기판과 동일한 도전형을 가지는 전면 전계 영역; 상기 반도체 기판의 후면 쪽에서 상기 제2 패시베이션막 위에 위치하며 상기 반도체 기판과 반대되는 도전형을 가지는 에미터 영역; 상기 전면 전계 영역에 전기적으로 연결되는 제1 전극; 및 상기 에미터 영역에 전기적으로 연결되는 제2 전극을 포함한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판의 전면 및 후면 위에 각기 위치하는 제1 패시베이션막 및 제2 패시베이션막을 형성하는, 패시베이션막 형성 단계; 상기 반도체 기판의 전면 쪽에서 상기 제1 패시베이션막 위에 위치하며 상기 반도체 기판과 동일한 도전형을 가지는 전면 전계 영역 및 상기 반도체 기판의 후면 쪽에서 상기 제2 패시베이션막 위에 위치하며 상기 반도체 기판과 반대되는 도전형을 가지는 에미터 영역을 형성하는, 도전형 영역 형성 단계; 상기 전면 전계 영역 위에 위치하는 제1 투명 전극층 및 상기 에미터 영역 위에 위치하는 제2 투명 전극층을 형성하는, 투명 전극층 형성 단계; 및 상기 제1 투명 전극층 위에 위치하는 제1 금속 전극층 및 상기 에미터 영역 위에 위치하는 제2 투명 전극층을 형성하는, 금속 전극층 형성 단계를 포함한다.
본 실시예에 따르면, 전면 전계 영역의 두께를 상대적으로 작게 하여 광 손실을 최소화하고 에미터 영역의 두께를 상대적으로 크게 하여 광전 변환이 원활하게 이루어지도록 하고 패시베이션 특성을 향상할 수 있다. 그리고 반도체 기판이 도핑 영역을 구비하지 않고 베이스 영역으로만 이루어져 우수한 패시베이션 특성을 가질 수 있다. 이와 함께, 반도체 기판의 전면 쪽에 위치하는 제1 패시베이션막 및 제1 투명 전극층과, 반도체 기판의 후면 쪽에 위치하는 제2 패시베이션막 및 제2 투명 전극층의 두께 관계, 두께 비율, 그리고 전면 전계 영역, 에미터 영역, 제1 및 제2 패시베이션막 및 제1 및 제2 투명 전극층의 물질 등을 함께 한정하여, 패시베이션 특성을 최대화하고 전류 밀도를 극대화할 수 있다. 이에 의하여 태양 전지의 효율을 최대화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 제1 및 제2 금속 전극층의 평면도이다.
도 3a 내지 도 3e은 본 발명의 실시예에 따른 태양 전지의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지를 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 태양 전지를 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(10)을 포함하는 반도체 기판(110)과, 반도체 기판(110)의 전면 위에 형성되는 제1 패시베이션막(52)과, 반도체 기판(110)의 후면 위에 형성되는 제2 패시베이션막(54)과, 반도체 기판(110)의 전면 쪽에서 제1 패시베이션막(52) 위에 형성되는 전면 전계 영역(20)과, 반도체 기판(110)의 후면 쪽에서 제2 패시베이션막(54) 위에 형성되는 에미터 영역(30)과, 전면 전계 영역(20)에 전기적으로 연결되는 제1 전극(42)과, 에미터 영역(30)에 전기적으로 연결되는 제2 전극(44)을 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(110)은 결정질 반도체로 구성될 수 있다. 일 예로, 반도체 기판(110)은 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 반도체 기판(110)은 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 단결정 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 반도체 기판(110)이 단결정 반도체(예를 들어, 단결정 실리콘)로 구성되면, 태양 전지(100)가 단결정 반도체 태양 전지(예를 들어, 단결정 실리콘 태양 전지)를 구성하게 된다. 이와 같이 결정성이 높아 결함이 적은 결정질 반도체로 구성되는 반도체 기판(110)을 기반으로 하는 태양 전지(100)가 우수한 전기적 특성을 가질 수 있다.
본 실시예에서는 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않고 반도체 기판(110)이 베이스 영역(10)만으로 구성될 수 있다. 이와 같이 반도체 기판(110)에 별도의 도핑 영역이 형성되지 않으면, 도핑 영역을 형성할 때 발생할 수 있는 반도체 기판(110)의 손상, 결함 증가 등이 방지되어 반도체 기판(110)이 우수한 패시베이션 특성을 가질 수 있다. 이에 의하여 반도체 기판(110)의 표면에서 발생하는 표면 재결합을 최소화할 수 있다.
본 실시예에서 반도체 기판(110) 또는 베이스 영역(10)은 베이스 도펀트인 제1 도전형 도펀트가 낮은 도핑 농도로 도핑되어 제1 도전형을 가질 수 있다. 이때, 반도체 기판(110) 또는 베이스 영역(10)은 이와 동일한 도전형을 가지는 전면 전계 영역(20)보다 낮은 도핑 농도, 높은 저항 또는 낮은 캐리어 농도를 가질 수 있다.
반도체 기판(110)의 전면 및/또는 후면은 반사를 방지할 수 있도록 요철(112, 114)을 가질 수 있다. 좀더 구체적으로, 본 실시예에서는 요철(112, 114)은 반도체 기판(110)의 전면(또는 전면 쪽 표면)에 형성되는 제1 요철(112)과 반도체 기판(110)의 후면(후면 쪽 표면)에 형성되는 제2 요철(114)을 포함할 수 있다. 이에 의하여 반도체 기판(110)의 전면 및 후면으로 입사하는 광의 반사를 모두 방지할 수 있어, 본 실시예와 같은 양면 수광형(bi-facial) 구조를 가지는 태양 전지(100)에서의 광 손실을 효과적으로 감소할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 요철(112) 및 제2 요철(114) 중 어느 하나만 형성되는 것도 가능하다.
반도체 기판(110)의 전면에 위치하는 제1 요철(112)은 광학적 손실을 최소화할 수 있도록 제1 요철부(112a) 및 제2 요철부(112b)을 포함할 수 있다. 제2 요철부(112b)는 제1 요철부(112a) 위에, 좀더 상세하게는, 제1 요철부(112a)를 구성하는 외면 위에 형성되며 해당 제1 요철부(112a)보다 작은 크기를 가질 수 있다. 이에 따라 제2 요철부(112b)의 평균 크기는 제1 요철부(112a)의 평균 크기보다 작을 수 있고, 제2 요철부(112b)는 제1 요철부(112a)를 구성하는 각각의 외면 위에 적어도 하나 이상, 예를 들어, 복수 개 위치할 수 있다. 이와 같은 제1 요철부(112a)와 제2 요철부(112b)는 서로 다른 방법에 의하여 형성될 수 있다.
제1 요철부(112a)는 텍스쳐링(texturing) 공정에 의하여 형성될 수 있다. 이에 의하여 제1 요철부(112a)의 외면은 특정한 결정면들로 구성될 수 있다. 일 예로, 제1 요철부(112a)는 (111)면인 4개의 외면에 의하여 형성되는 대략적인 피라미드 형상을 가질 수 있다.
제1 요철부(112a)의 평균 크기(일 예로, 제1 요철부(112a)의 높이의 평균 값)는 마이크로미터 수준(예를 들어, 1um 내지 1mm)일 수 있는데, 일 예로, 대략 10um 내지 30um일 수 있다. 평균 크기가 10um 미만인 제1 요철부(112a)의 제조가 어려울 수 있고, 제1 요철부(112a)의 평균 크기를 30um 이하로 형성하면 반사 방지 효과를 향상할 수 있다. 그리고 제1 요철부(112a)의 크기의 편차는 상대적으로 큰 제1 편차를 가질 수 있다. 이와 같은 제1 요철부(112a)는 습식 식각에 의한 비등방 식각에 의하여 형성될 수 있다. 습식 식각에 의하여 제1 요철부(112a)를 형성하면, 간단한 공정에 의하여 짧은 시간 내에 제1 요철부(112a)를 형성할 수 있다.
제2 요철부(112b)는 제1 요철부(112a)의 외면(예를 들어, (111) 면) 상에 미세한 크기를 가지면서 형성될 수 있다. 제2 요철부(112b)은 뾰족한 단부를 가질 수 있는데, 본 발명이 이에 한정되는 것은 아니며 제2 요철부(112b)가 라운드진 단부를 가질 수도 있다.
제2 요철부(112b)의 평균 크기(일 예로, 제2 요철부(112b)의 높이의 평균 값)는 나노미터 수준(즉, 1um 이하, 예를 들어, 1nm 내지 1um)일 수 있는데, 일 예로, 대략 100nm 내지 500nm의 크기를 가질 수 있다. 이와 같이 제1 요철부(112a) 위에 이보다 작은 크기의 제2 요철부(112b)를 형성하게 되면 반사 방지 효과를 향상할 수 있다. 평균 크기가 100nm 미만인 제2 요철부(112b)는 제조가 어려울 수 있고, 제2 요철부(112b)의 평균 크기를 500nm 이하로 형성하면 반사 방지 효과를 좀더 향상할 수 있다. 제2 요철부(112b)의 크기 편차는 제1 편차보다 작은 제2 편차를 가질 수 있다. 이는 제2 요철부(112b)의 평균 크기가 더 작기 때문이기도 하며, 제2 요철부(112b)의 공정이 등방성 식각을 기본으로 하여 이루어지기 때문이기도 하다. 이와 같이 본 실시예에서는 균일하고 미세한 제2 요철부(112b)가 제1 요철부(112a)의 외면 상에 형성된다.
이와 같은 제2 요철부(112b)는 건식 식각에 의하여 등방 식각하여 형성될 수 있다. 건식 식각으로는, 일 예로, 반응성 이온 식각(reactive ion etching, RIE)이 사용될 수 있다. 반응성 이온 식각에 의하면 제2 요철부(112b)를 미세하고 균일하게 형성할 수 있다. 본 발명이 상술한 제2 요철부(112b)의 형상, 평균 크기, 크기 편차 등에 한정되는 것은 아니며, 제2 요철부(112b)의 형상, 평균 크기, 크기 편차 등은 다양하게 변형될 수 있다.
본 실시예에서 반도체 기판(110)의 후면에 형성되는 제2 요철(114)은 제1 요철부(114a)를 구비할 수 있다. 제2 요철(114)의 제1 요철부(114a)에 대해서는 제1 요철(112)의 제1 요철부(112a)에 대한 설명이 그대로 적용될 수 있으므로, 이에 대한 상세한 설명을 생략한다. 이와 같이 반도체 기판(110)의 제2 요철(114)이 제1 요철부(114a)만을 구비하여 제1 및 제2 요철부(112a, 112b)를 가지는 제1 요철(112)과 다른 형상을 가지면, 제1 요철(112)에 의하여 광의 입사량이 많은 반도체 기판(110)의 전면에서의 반사를 효과적으로 방지할 수 있고, 제2 요철(114)은 간단한 구조를 가지도록 하여 태양 전지(100)의 제조 공정을 단순화할 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 반도체 기판(110)의 전면에 형성된 제1 요철(112)이 제1 요철부(112a)를 구비하지 않는 것도 가능하고, 및/또는 제2 요철(114)이 형성되지 않는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
반도체 기판(110)의 전면 위에는 제1 패시베이션막(52)이 형성되고, 반도체 기판(110)의 후면 위에는 제2 패시베이션막(54)이 형성된다. 이에 의하여 반도체 기판(110)의 전면 및 후면을 각기 패시베이션할 수 있다.
본 명세서에서는 제1 패시베이션막(52) 및 제2 패시베이션막(54)이라는 용어를 사용하였으나, 제1 패시베이션막(52) 및/또는 제2 패시베이션막(54)이 터널링막으로서의 역할도 수행할 수 있다. 즉, 제1 및 제2 패시베이션막(52, 54)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 제1 및 제2 패시베이션막(52, 54)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 제1 및 제2 패시베이션막(52, 54)을 각기 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 제1 및 제2 패시베이션막(52, 54)을 통과할 수 있다. 여기서, 터널링 효과를 충분하게 구현할 수 있도록 패시베이션막(52, 54)의 두께는 전면 전계 영역(20) 및 에미터 영역(30)보다 작을 수 있다.
일 예로, 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 반도체를 포함할 수 있다. 예를 들어, 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 실리콘(i-a-Si)층으로 이루어질 수 있다. 그러면, 제1 및 제2 패시베이션막(52, 54)이 반도체 기판(110)과 동일한 반도체 물질을 포함하여 유사한 특성을 가지기 때문에 반도체 기판(110)의 표면 특성을 좀더 효과적으로 향상할 수 있다. 이에 의하여 패시베이션 특성을 크게 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 및/또는 제2 패시베이션막(52, 54)이 진성 비정질 실리콘 탄화물(i-a-SiCx)층 또는 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 실리콘 산화물(i-a-SiOx)층을 포함할 수도 있다. 이에 의하면 넓은 에너지 밴드갭에 의한 효과가 향상될 수 있으나, 패시베이션 특성은 진성 비정질 실리콘(i-a-Si)층을 포함하는 경우보다 다소 낮을 수 있다.
이때, 제1 및 제2 패시베이션막(52, 54)은 반도체 기판(110)의 전면 및 후면에 각기 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(110)의 전면 및 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
제1 패시베이션막(52) 위에는 제1 도전형을 가지는 전면 전계 영역(20)이 형성될 수 있다. 그리고 제2 패시베이션막(54) 위에는 제1 도전형과 반대되는 제2 도전형을 가지는 에미터 영역(30)이 위치할 수 있다.
전면 전계 영역(20)은 제1 도전형 도펀트를 포함하여 제1 도전형을 가지는 영역일 수 있다. 그리고 에미터 영역(30)은 제2 도전형 도펀트를 포함하여 제2 도전형을 가지는 영역일 수 있다. 일 예로, 전면 전계 영역(20)이 제1 패시베이션막(52)에 접촉하고 에미터 영역(30)이 제2 패시베이션막(54)에 접촉할 수 있다. 그러면, 태양 전지(100)의 구조가 단순화되고 제1 및 제2 패시베이션막(52, 54)의 터널링 효과가 최대화될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
전면 전계 영역(20) 및 에미터 영역(30)이 반도체 기판(110) 위에서 반도체 기판(110)과 별개로 형성되므로, 반도체 기판(110) 위에서 쉽게 형성될 수 있도록 전면 전계 영역(20) 및 에미터 영역(30)이 반도체 기판(110)과 다른 물질 및/또는 결정 구조를 가질 수 있다.
예를 들어, 전면 전계 영역(20) 및 에미터 영역(30) 각각은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체 등에 제1 또는 제2 도전형 도펀트를 도핑하여 형성될 수 있다. 그러면 전면 전계 영역(20) 및 에미터 영역(30)이 간단한 공정에 의하여 쉽게 형성될 수 있다. 이때, 상술한 바와 같이 제1 및 제2 패시베이션막(52, 54)이 진성 비정질 반도체(일 예로, 진성 비정질 실리콘)으로 구성되면, 우수한 접착 특성, 우수한 전기 전도도 등을 가질 수 있다.
본 실시예에서 전면 전계 영역(20)의 에너지 밴드갭은 반도체 기판(110)의 에너지 밴드갭보다 클 수 있다. 이와 유사하게 에미터 영역(30)의 에너지 밴드갭은 반도체 기판(110)의 에너지 밴드갭보다 클 수 있다. 이에 의하면 에너지 밴드 벤딩이 충분하게 이루어져 정공 또는 전자의 선택적인 수집이 효과적으로 이루어질 수 있다.
그리고 제1 또는 제2 도전형 도펀트로 사용되는 p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 들 수 있고, n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 들 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 도펀트가 제1 또는 제2 도전형 도펀트로 사용될 수 있다.
일 예로, 제1 도전형을 가지는 반도체 기판(110)과 전면 전계 영역(20)이 n형을 가질 수 있고, 에미터 영역(30)이 p형을 가질 수 있다. 이에 의하면, 반도체 기판(110)이 n형을 가져 캐리어의 수명(life time)이 우수할 수 있다. 이 경우에 반도체 기판(110)과 전면 전계 영역(20)이 n형 도펀트로 인(P)을 포함할 수 있고, 에미터 영역(30)이 p형 도펀트로 보론(B)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 도전형을 가지는 반도체 기판(110)과 전면 전계 영역(20)이 p형을 가질 수 있고, 에미터 영역(30)이 n형을 가질 수도 있다.
본 실시예에서 전면 전계 영역(20) 및 에미터 영역(30)은 각기 비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층, 인듐-갈륨-아연 산화물(indium-gallium-zinc oxide, IGZO)층, 티타늄 산화물(TiOx)층 및 몰리브덴 산화물(MoOx)층 중 적어도 하나를 포함할 수 있다. 이때, 전면 전계 영역(20) 또는 에미터 영역(30)에 적용되는 비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층은 제1 또는 제2 도전형 도펀트로 도핑될 수 있다. 그리고 전면 전계 영역(20) 또는 에미터 영역(30)에 적용되는 인듐-갈륨-아연 산화물층, 티타늄 산화물층 및 몰리브덴 산화물층은 산화물층 내에 포함된 물질 외에 제1 및 제2 도전형 도펀트로 사용되는 3족 원소 또는 5족 원소(예를 들어, 보론, 인) 등을 포함하지 않는다. 인듐-갈륨-아연 산화물층, 티타늄 산화물층 및 몰리브덴 산화물층은 그 자체로 전자 또는 정공을 선택적으로 수집하여 n형 또는 p형 도전형 영역과 동일한 역할을 수행할 수 있다. 좀더 구체적으로, 인듐-갈륨-아연 산화물층은 n형의 도전형을 가질 수 있고, 티타늄 산화물층이 n형을 가질 있고, 및 몰리브덴 산화물층은 p형의 도전형을 가질 수 있다.
비정질 실리콘(a-Si)층, 비정질 실리콘 산화물(a-SiOx)층, 비정질 실리콘 탄화물(a-SiCx)층은 비록 결정 구조는 반도체 기판(110)과 다르지만 반도체 기판(110)을 구성하는 반도체 물질(일 예로, 실리콘)을 포함하여 반도체 기판(110)과 유사한 특성을 가질 수 있다. 이에 따라 반도체 기판(110)의 반도체 물질과 다른 물질을 포함할 경우에 발생할 수 있는 특성 차이를 최소화할 수 있다. 이 중에서 비정질 실리콘 산화물층, 비정질 실리콘 탄화물층은 높은 에너지 밴드갭을 가져 에너지 밴드 벤딩이 충분히 일어나도록 하여 캐리어를 선택적으로 통과시킬 수 있다. 그리고 인듐-갈륨-아연 산화물(indium-gallium-zinc oxide, IGZO)층, 티타늄 산화물(TiOx)층 및 몰리브덴 산화물(MoOx)층은 넓은 에너지 밴드갭을 가지며 광 흡수율이 낮아 광 손실을 최소화할 수 있다.
일 예로, 전면 전계 영역(20)이 광 흡수율이 낮은 인듐-갈륨-아연 산화물층, 티타늄 산화물층 및 몰리브덴 산화물층 중 적어도 하나를 포함할 수 있다. 이에 의하여 반도체 기판(110)의 전면에 위치한 전면 전계 영역(20)에서 광이 흡수되는 것을 최소화할 수 있다. 그리고 본 실시예에서 전면 전계 영역(20)은 제1 요철부(112a) 및 제2 요철부(112b)를 포함하는 제1 요철(112) 위에 형성되는데, 인듐-갈륨-아연 산화물층, 티타늄 산화물층, 몰리브덴 산화물층 등은 반도체 기판(110)의 표면 결함과 상관 없이 우수한 특성을 가질 수 있다. 반면, 전면 전계 영역(20)이 비정질 실리콘층, 비정질 실리콘 산화물층, 또는 비정질 실리콘 탄화물층을 포함하면 반도체 기판(110)의 표면 결함에 의하여 형성 조건 등이 우수하지 않은 경우에는 전면 전계 영역(20)의 특성이 저하될 수도 있다.
그리고 에미터 영역(30)이 비정질 실리콘층, 비정질 실리콘 산화물층 및 비정질 실리콘 탄화물층 중 적어도 하나를 포함할 수 있다. 에미터 영역(30)은 반도체 기판(110)과 pn 접합(또는 제2 패시베이션막(54)을 사이에 둔 pin 접합)을 형성하여 광전 변환에 직접 관여하는 층이므로, 반도체 기판(110)과 동일한 반도체 물질(즉, 실리콘)을 포함하여 유사한 특성을 가지도록 하여 캐리어의 이동이 좀더 효과적으로 이루어지도록 할 수 있다.
본 실시예에서 에미터 영역(30)의 두께가 전면 전계 영역(20)보다 클 수 있다. 즉, 광전 변환에 직접 관여하는 에미터 영역(30)이 반도체 기판(110)의 후면에 위치하여 전면으로의 광 흡수를 방해하지 않으면서 위치하기 때문에 상대적으로 두껍게 형성할 수 있다. 그리고 전면 전계 영역(20)은 광전 변환에 직접 관여하지 않으며 반도체 기판(110)의 전면에 위치하여 전면으로의 광 흡수에 관계되므로 상대적으로 얇게 형성될 수 있다. 또한, 에미터 영역(30)이 p형을 가질 경우에 에미터 영역(30)이 보론(B)으로 도핑될 수 있는데 보론은 작은 크기를 가져 쉽게 확산될 수 있으므로 에미터 영역(30)의 두께를 충분하게 확보하여 도펀트가 반도체 기판(110)으로 많이 도핑되는 것을 방지할 수 있다. 여기서, 에미터 영역(30)에 포함되는 도펀트가 반도체 기판(110)으로 많이 도핑되면 태양 전지(100)의 열화가 일어날 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 에미터 영역(30)이 n형을 가질 경우에도 에미터 영역(30)의 두께가 전면 전계 영역(20)보다 클 수 있다.
일 예로, 전면 전계 영역(20)의 두께 : 에미터 영역(30)의 두께의 비율이 1:1.5 내지 1:5.5일 수 있다. 상술한 비율이 1:1.5 미만이면, 에미터 영역(30)이 충분한 두께를 가지지 않아 에미터 영역(30)에 의한 광전 변환이 원활하지 않을 수 있다. 상술한 비율이 1:5.5를 초과하면, 전면 전계 영역(20)의 두께가 너무 얇아 충분한 역할을 하기 어렵거나 에미터 영역(30)의 두께가 커져서 제조 시간이 길어지고 캐리어의 이동 거리가 늘어나서 캐리어 수집 효율이 낮을 수 있다.
그리고 제2 패시베이션막(54)의 두께가 제1 패시베이션막(52)의 두께와 같거나 이보다 클 수 있다. 일 예로, 제2 패시베이션막(54)의 두께가 제1 패시베이션막(52)의 두께보다 클 수 있다. 이는 에미터 영역(30)이 전면 전계 영역(20)보다 두껍게 형성되는 것을 고려하여 에미터 영역(30)의 도펀트가 원하지 않게 반도체 기판(110)으로 도핑되는 것을 방지할 수 있다. 특히, 에미터 영역(30)이 p형을 가질 경우에 에미터 영역(30)에 포함되는 보론이 반도체 기판(110)으로 많이 도핑되는 것을 방지할 수 있다. 예를 들어, 제1 패시베이션막(52) : 제2 패시베이션막(54)의 두께 비율이 1:1 내지 1:2.5일 수 있다. 이러한 비율은 반도체 기판(110)의 패시베이션 특성, 에미터 영역(30)의 도펀트의 특성 등을 고려한 것이나, 본 발명이 이에 한정되는 것은 아니다.
그리고 제1 패시베이션막(52)의 두께에 대한 전면 전계 영역(20)의 두께의 비율보다 제2 패시베이션막(54)의 두께에 대한 에미터 영역(30)의 두께의 비율이 클 수 있다. 이는 에미터 영역(30)의 두께가 전면 전계 영역(20)의 두께보다 상대적으로 많이 크기 때문이다. 일 예로, 제1 패시베이션막(52)의 두께 : 전면 전계 영역(20)의 두께의 비율이 1:1 내지 1:2이고, 제2 패시베이션막(54)의 두께 : 에미터 영역(30)의 두께의 비율이 1:2 내지 1:5일 수 있다. 제1 패시베이션막(52)의 두께 : 전면 전계 영역(20)의 두께의 비율이 1:1 미만이거나 제2 패시베이션막(54)의 두께 : 에미터 영역(30)의 두께의 비율이 1:2 미만이면, 전면 전계 영역(20) 또는 에미터 영역(30)의 역할을 충분하게 수행하기 어려울 수 있다. 제1 패시베이션막(52)의 두께 : 전면 전계 영역(20)의 두께의 비율이 1:2를 초과하거나 제2 패시베이션막(54)의 두께 : 에미터 영역(30)의 두께의 비율이 1:5를 초과하면, 제1 또는 제2 패시베이션막(52, 54)의 두께가 충분하지 않아 패시베이션 특성이 저하되거나 전면 전계 영역(20) 또는 에미터 영역(30)의 두께가 상대적으로 커져서 캐리어의 이동 효율이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
또는, 일 예로, 전면 전계 영역(20)의 두께가 1nm 내지 10nm(일 예로, 3nm 내지 5.7nm)이고, 에미터 영역(30)의 두께가 3nm 내지 15nm(일 예로, 8nm 내지 17.6nm)일 수 있다. 그리고 제1 패시베이션막(52)의 두께가 1nm 내지 5nm이고, 제2 패시베이션막(54)의 두께가 1nm 내지 7nm일 수 있다. 이러한 범위는 전면 전계 영역(20), 에미터 영역(30), 제1 및 제2 패시베이션막(52, 54)이 각기 상술한 효과를 충분하게 나타낼 수 있도록 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
전면 전계 영역(20) 위에는 이에 전기적으로 연결되는 제1 전극(42)이 위치(일 예로, 접촉)하고, 에미터 영역(30) 위에는 이에 전기적으로 연결되는 제2 전극(44)이 위치(일 예로, 접촉)한다.
제1 전극(42)은 전면 전계 영역(20) 위에 차례로 적층되는 제1 투명 전극층(421) 및 제1 금속 전극층(422)을 포함할 수 있다.
여기서, 제1 투명 전극층(421)은 전면 전계 영역(20) 위에서 전체적으로 형성(일 예로, 접촉)될 수 있다. 전체적으로 형성된다고 함은, 빈 공간 또는 빈 영역 없이 전면 전계 영역(20)의 전체를 덮는 것뿐만 아니라, 불가피하게 일부 부분이 형성되지 않는 경우를 포함할 수 있다. 이와 같이 제1 투명 전극층(421)이 전면 전계 영역(20) 위에 전체적으로 형성되면, 캐리어가 제1 투명 전극층(421)을 통하여 쉽게 제1 금속 전극층(422)까지 도달할 수 있어, 수평 방향에서의 저항을 줄일 수 있다. 비정질 반도체층 등으로 구성되는 전면 전계 영역(20)의 결정성이 상대적으로 낮아 캐리어의 이동도(mobility)가 낮을 수 있으므로, 제1 투명 전극층(421)을 구비하여 캐리어가 수평 방향으로 이동할 때의 저항을 저하시키는 것이다.
이와 같이 제1 투명 전극층(421)이 전면 전계 영역(20) 위에서 전체적으로 형성되므로 광을 투과할 수 있는 물질(투과성 물질)로 구성될 수 있다. 즉, 제1 투명 전극층(421)은 투명 전도성 물질로 이루어져서 광의 투과를 가능하게 하면서 캐리어를 쉽게 이동할 수 있도록 한다. 이에 따라 제1 투명 전극층(421)을 전면 전계 영역(20) 위에 전체적으로 형성하여도 광의 투과를 차단하지 않는다.
일 예로, 제1 투명 전극층(421)은 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO) 중 적어도 하나를 포함할 수 있다. 나아가, 제1 투명 전극층(421)은 티타늄(Ti)과 탄탈륨(Ta)가 도핑된 인듐 산화물(indium oxide), 즉 인듐-티타늄-탄탈륨 산화물일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421) 그 외의 다양한 물질을 포함할 수 있다.
이때, 본 실시예의 제1 투명 전극층(421)은 상술한 물질을 주요 물질로 하면서 수소를 포함할 수 있다. 즉, 제1 투명 전극층(421)은 수소를 포함하는, 인듐-틴 산화물(ITO:H), 수소를 포함하는 알루미늄-아연 산화물(AZO:H), 수소를 포함하는 보론-아연 산화물(BZO:H), 수소를 포함하는 인듐-텅스텐 산화물(IWO:H) 및 수소를 포함하는 인듐-세슘 산화물(ICO:H) 중 적어도 하나를 포함할 수 있다.
제1 투명 전극층(421)은 증착에 의하여 형성될 수 있는데, 증착 시에 수소 가스를 함께 주입하면 제1 투명 전극층(421)에 수소가 포함될 수 있다. 이와 같이 제1 투명 전극층(421)이 수소를 포함하면 전자 또는 정공의 이동도(mobility)가 개선될 수 있으며 투과도가 향상될 수 있다.
일 예로, 본 실시예에서 제1 투명 전극층(421)은 ICO:H를 사용하여 광학적 특성을 좀더 향상할 수 있다. 이를 좀더 구체적으로 설명한다. 아래 표 1에 ITO, IWO, ICO, ICO:H의 비저항, 캐리어 밀도, 이동도를 나타내었다.
ITO IWO ICO ICO:H
비저항 [ohm＊cm] 1.98E-04 3.85E-04 3.57E-04 2.23E-04
캐리어 밀도[/cm3] 9.00E+20 2.50E+20 2.50E+20 2.00E+20
이동도 [cm2/V＊s] 35 65 70 130~145
표 1을 참조하면, ITO는 비저항은 다소 낮은 값이기는 하지만, 이를 구성하는 전기적 특성을 구체적으로 살펴보면 캐리어 밀도가 높고 이동도가 매우 낮다. IWO 및 ICO는 ITO에 비하여 캐리어 밀도가 낮고 이동도가 조금 높은 수준으로 비저항이 ITO보다 큰 것을 알 수 있다. 반면, ICO:H는 ITO와 유사한 비저항 수준을 가지면서도 캐리어 밀도가 낮은 수준이면서 수소를 포함하지 않은 ITO, IWO, ICO에 비하여 이동도가 매우 높은 것을 알 수 있다. 이와 같이 낮은 캐리어 밀도 및 높은 이동도를 가지는 ICO:H는 낮은 비저항을 가지면서도 자유 캐리어에 의한 광 흡수를 낮추는 것에 의하여 투과도를 향상할 수 있다. 이에 따라 ICO:H는 낮은 비저항에 의하여 우수한 전기적 특성을 가지면서 투과도를 향상하여 우수한 광학적 특성을 가질 수 있다. 이러한 우수한 광학적 특성은, 광을 직접 이용하지 않은 다른 전기 장치(예를 들어, 디스플레이 장치, 반도체 등)보다, 광을 이용하여 광전 변환을 수행하는 태양 전지에서 우수한 효과를 나타낼 수 있다.
본 실시예에서는 제1 투명 전극층(421) 위에 패턴을 가지는 제1 금속 전극층(422)이 형성될 수 있다. 일 예로, 제1 금속 전극층(422)은 제1 투명 전극층(421)에 접촉 형성되어 제1 전극(42)의 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 투명 전극층(421)과 제1 금속 전극층(422) 사이에 별도의 층이 존재하는 등의 다양한 변형이 가능하다.
제1 투명 전극층(421) 위에 위치하는 제1 금속 전극층(422)은 제1 투명 전극층(421)보다 우수한 전기 전도도를 가지는 물질로 구성될 수 있다. 이에 의하여 제1 금속 전극층(422)에 의한 캐리어 수집 효율, 저항 저감 등의 특성을 좀더 향상할 수 있다. 일 예로, 제1 금속 전극층(422)은 우수한 전기 전도도를 가지는 불투명한 또는 제1 투명 전극층(421)보다 투명도가 낮은 금속으로 구성될 수 있다.
이와 같이 제1 금속 전극층(422)은 불투명하거나 투명도가 낮아 광의 입사를 방해할 수 있으므로 쉐이딩 손실(shading loss)를 최소화할 수 있도록 일정한 패턴을 가질 수 있다. 이에 의하여 제1 금속 전극층(422)이 형성되지 않은 부분으로 광이 입사할 수 있도록 한다. 제1 금속 전극층(422)의 평면 형상은 도 2를 참조하여 추후에 좀더 상세하게 설명한다.
제2 전극(44)은 에미터 영역(30) 위에 차례로 적층되는 제2 투명 전극층(441) 및 제2 금속 전극층(442)을 포함할 수 있다. 제2 전극(44)이 에미터 영역(30) 위에 위치한다는 점을 제외하고는 제2 전극(44)의 제2 투명 전극층(441) 및 제2 금속 전극층(442)의 역할, 물질, 형상 등이 제1 전극(42)의 제1 투명 전극층(421) 및 제1 금속 전극층(422)의 역할, 물질, 형상 등과 동일하므로 이에 대한 설명이 그대로 적용될 수 있다.
본 실시예에서는 제1 투명 전극층(421)의 두께가 제2 투명 전극층(441)의 두께보다 클 수 있다. 즉, 제1 투명 전극층(421)이 광의 반사를 방지할 수 있는 반사 방지막으로서의 역할을 할 수 있도록 상대적으로 큰 두께를 가지고, 반사 방지막으로서의 역할이 크게 필요하지 않은 제2 투명 전극층(441)은 상대적으로 작은 두께를 가질 수 있다.
일 예로, 제2 투명 전극층(441) : 제1 투명 전극층(421)의 두께 비율이 1:1.1 내지 1:4(일 예로, 1:1.2 내지 1:2.25)일 수 있다. 상기 두께 비율이 1:1.1 미만이면, 제2 투명 전극층(441)의 반사 방지막으로서의 역할이 충분하지 않을 수 있다. 상기 두께 비율이 1:4를 초과하면, 제2 투명 전극층(441)의 두께가 충분하지 않아 전기적 특성이 저하되거나 제1 투명 전극층(421)의 두께가 커져서 제조 비용, 제조 시간 등이 증가할 수 있다. 상기 비율이 1:1.2 내지 1:1.25이면 제1 및 제2 투명 전극층(421, 441)에 의한 효과를 충분하게 발휘할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
또는, 일 예로, 제1 투명 전극층(421)의 두께가 70nm 내지 90nm이고, 제2 투명 전극층(441)의 두께가 50nm 내지 80nm일 수 있다. 이러한 범위는 제1 및 제2 투명 전극층(421, 441)이 각기 원하는 특성을 충분하게 구현할 수 있도록 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이때, 본 실시예에서 제1 및 제2 전극(42, 44)에서 제1 금속 전극층(422, 442)은 저온 소성(일 예로, 300℃ 이하의 공정 온도의 소성)에 의하여 소성될 수 있는 물질로 구성될 수 있다. 일 예로, 제1 금속 전극층(422, 442)은 일정한 금속 화합물(일 예로, 산소를 포함하는 산화물, 탄소를 포함하는 탄화물, 황을 포함하는 황화물) 등으로 구성되는 유리 프릿(glass frit)을 구비하지 않고, 전도성 물질과 수지(바인더, 경화제, 첨가제)만을 포함할 수 있다. 유리 프릿을 구비하지 않아 저온에서도 쉽게 소성될 수 있도록 하기 위함이다. 전도성 물질로는 은(Ag), 알루미늄(Al), 구리(Cu) 등을 포함할 수 있으며, 수지로는 셀룰오스계 또는 페놀릭계 등의 바인더, 아민계 등의 경화제 등을 포함할 수 있다.
이와 같이 본 실시예에서는 제1 및 제2 금속 전극층(422, 442)이 각기 제1 및 제2 투명 전극층(421, 441)에 접촉하여 형성되므로, 절연막 등을 관통하는 파이어 스루(fire-through)가 요구되지 않는다. 이에 따라 유리 프릿을 제거한 저온 소성 페이스트를 사용하는데, 이와 같이 제1 금속 전극층(422, 442)은 유리 프릿을 구비하지 않고 전도성 물질과 수지만을 구비하므로 전도성 물질이 소결(sintering)되어 서로 연결되지 않고 서로 접촉하여 응집(aggregation)되어서 전도성을 가질 수 있다.
또는, 제1 및 제2 금속 전극층(422, 442)이 도금에 의하여 형성될 수도 있다.
상술한 제1 및 제2 전극(42, 44)의 제1 및 제2 금속 전극층(422, 442)의 평면 형상을 도 2를 참조하여 좀더 상세하게 설명한다.
도 2는 도 1에 도시한 태양 전지(100)의 제1 및 제2 금속 전극층(422, 442)의 평면도이다. 도 2에서는 반도체 기판(110)과 제1 및 제2 전극(42, 44)의 제1 및 제2 금속 전극층(422, 442)을 위주로 도시하였다.
도 2를 참조하면, 제1 및 제2 금속 전극층(422, 442)은 각기 일정한 피치를 가지면서 서로 이격되는 복수의 핑거 전극(42a, 44a)을 포함할 수 있다. 도면에서는 핑거 전극(42a, 44a)이 서로 평행하며 반도체 기판(110)의 가장자리에 평행한 것을 예시하였으나 본 발명이 이에 한정되는 것은 아니다. 그리고 제1 및 제2 금속 전극층(422, 442)은 각기 핑거 전극들(42a, 44a)과 교차하는 방향으로 형성되어 핑거 전극(42a, 44a)을 연결하는 버스바 전극(42b, 44b)을 포함할 수 있다. 이러한 버스 전극(42b, 44b)은 하나만 구비될 수도 있고, 도 2에 도시된 바와 같이, 핑거 전극(42a, 44a)의 피치보다 더 큰 피치를 가지면서 복수 개로 구비될 수도 있다. 이때, 핑거 전극(42a, 44a)의 폭보다 버스바 전극(42b, 44b)의 폭이 클 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 따라서, 버스바 전극(42b, 44b)의 폭이 핑거 전극(42a, 44a)의 폭과 동일하거나 그보다 작은 폭을 가질 수 있다.
도면에서는 제1 및 제2 금속 전극층(422, 442)이 서로 동일한 평면 형상을 가지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 금속 전극층(422)의 핑거 전극(42a) 및 버스바 전극(42b)의 폭, 피치 등은 제2 금속 전극층(442)의 핑거 전극(44a) 및 버스바 전극(44b)의 폭, 피치 등과 서로 다른 값을 가질 수 있다. 또한, 제1 및 제2 금속 전극층(422, 442)의 평면 형상이 서로 다른 것도 가능하며, 그 외의 다양한 변형이 가능하다.
이와 같이 본 실시예에서는 태양 전지(100)의 제1 및 제2 전극(42, 44) 중에 불투명한 또는 금속을 포함하는 제1 및 제2 금속 전극층(422, 442)이 일정한 패턴을 가져 반도체 기판(110)의 전면 및 후면으로 광이 입사될 수 있는 양면 수광형(bi-facial) 구조를 가진다. 이에 의하여 태양 전지(100)에서 사용되는 광량을 증가시켜 태양 전지(100)의 효율 향상에 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 전극(44)의 제2 금속 전극층(442)이 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되는 구조를 가지는 것도 가능하다. 이에 대해서는 추후에 도 5 및 도 6을 참조하여 상세하게 설명한다.
본 실시예에 따르면, 전면 전계 영역(20)이 제1 패시베이션층(52)을 사이에 두고 반도체 기판(110)의 전면 쪽에 위치하고 에미터 영역(30)이 제2 패시베이션층(54)을 사이에 두고 반도체 기판(110)의 후면 쪽에 위치한다. 이에 의하여, 전면 전계 영역(20)의 두께를 상대적으로 작게 하여 광 손실을 최소화할 수 있으며, 에미터 영역(30)의 두께를 상대적으로 크게 하여 광전 변환이 원활하게 이루어지도록 하고 패시베이션 특성을 향상할 수 있다. 그리고 반도체 기판(110)이 도핑 영역을 구비하지 않고 베이스 영역(10)으로만 이루어져 우수한 패시베이션 특성을 가질 수 있다. 이와 함께, 반도체 기판(110)의 전면 쪽에 위치하는 제1 패시베이션막(52) 및 제1 투명 전극층(421)과, 반도체 기판(110)의 후면 쪽에 위치하는 제2 패시베이션막(54) 및 제2 투명 전극층(441)의 두께 관계, 두께 비율, 그리고 전면 전계 영역(20), 에미터 영역(30), 제1 및 제2 패시베이션막(52, 54) 및 제1 및 제2 투명 전극층(421, 441)의 물질 등을 함께 한정하여, 패시베이션 특성을 최대화하고 전류 밀도를 극대화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 최대화할 수 있다.
상술한 태양 전지(100)는 다양한 공정에 의하여 형성될 수 있다. 도 3a 내지 도 3e를 참조하여 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 상세하게 설명한다. 도 3a 내지 도 3e은 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법을 도시한 단면도들이다.
먼저, 도 3a에 도시한 바와 같이, 반도체 기판(110)에 제1 및 제2 요철(112, 114)를 형성한다. 좀더 구체적으로, 앞서 설명한 바와 같이 습식 식각에 의하여 제1 및 제2 요철(112, 114)의 제1 요철부(112a, 114a)를 형성하고, 그 다음에 반응성 이온 식각에 의하여 제1 요철(112)의 제2 요철부(112b)를 형성할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 요철(112, 114)을 형성할 수 있다.
이어서, 도 3b에 도시한 바와 같이, 반도체 기판(110) 위에 제1 및 제2 패시베이션막(52, 54)을 형성할 수 있다. 제1 및 제2 패시베이션막(52, 54)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 패시베이션막(52, 54)이 형성될 수 있다. 제1 및 제2 패시베이션막(52, 54)은 동시에 형성될 수도 있고 순차적으로 형성될 수도 있다
이어서, 도 3c에 도시한 바와 같이, 제1 및 제2 패시베이션막(52, 54) 위에 전면 전계 영역(20) 및 에미터 영역(30)을 형성한다. 좀더 구체적으로, 제1 패시베이션막(52) 위에 전면 전계 영역(20)을 형성하고 제2 패시베이션막(52) 위에 에미터 영역(30)을 형성한다.
전면 전계 영역(20) 및 에미터 영역(30)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD), 저압 화학 기상 증착법(LPCVD) 등)에 의하여 형성될 수 있다. 제1 또는 제2 도전형 도펀트는 전면 전계 영역(20) 및 에미터 영역(30)을 형성하는 반도체층을 성장시키는 공정에서 함께 포함되도록 할 수도 있고, 반도체층을 형성한 후에 이온 주입법, 열 확산법, 레이저 도핑법 등에 의하여 도핑될 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 전면 전계 영역(20) 및 에미터 영역(30)이 형성될 수 있다. 전면 전계 영역(20) 및 에미터 영역(30)은 동시에 형성된 후에 도핑될 수도 있고 순차적으로 증착 및/또는 도핑될 수도 있다.
일 예로, 전면 전계 영역(20) 및 에미터 영역(30) 이들을 구성하는 주요 물질의 원료 물질(예를 들어, 실란(SiH4) 가스)과 함께 도펀트 물질을 포함하는 기체, 수소 기체(H2) 및 캐리어 기체(일 예로, 아르곤 기체(Ar) 또는 질소 기체(N2))를 혼합한 기체를 주입하여 형성될 수 있다.
여기서, 전면 전계 영역(20)이 n형인 반도체층을 포함하는 경우에, 도펀트 물질을 포함하는 기체는 포스핀 가스(PH3)를 사용할 수 있으며, 에미터 영역(30)이 p형인 경우에는 도펀트 물질을 포함하는 기체는 지보란 가스(B2H6)를 사용할 수 있다. 실란 가스에 대한 도펀트 물질을 포함하는 기체의 비율이 높을수록 보다 높은 도핑 농도를 가지는 반도체층을 형성할 수 있다.
예를 들어, 전면 전계 영역(20)에서, 실란 가스에 대한 도펀트 물질을 포함하는 기체의 비율은 0 초과 0.5% 이하일 수 있으며, 이때, 수소 가스에 대한 실란 가스의 비율은 1 내지 20%일 수 있다. 또한, 전면 전계 영역(20)에서, 실란 가스에 대한 도펀트 물질을 포함하는 기체의 비율은 0.5 초과 1.0% 이하일 수 있으며, 이때실란 가스에 대한 수소가스의 비율은 20 내지 70%일 수 있다.
상기 0.5 초과 1.0% 이하의 기체 비율에서, 실란 가스에 대한 수소 가스의 비율은 20 내지 70퍼센트의 범위일 수 있고, 도펀트 가스가 증가함에 따라 수소 가스의 양도 증가하는 방향을 가질 수 있다. 이 경우, 도핑된 반도체층은 진성 반도체층보다 높은 수소 농도를 가질 수 있다.
상술한 범위 내에서, 전면 전계 영역(20)은 충분한 도핑 농도를 가질 수 있으며, 수소 기체에 의한 안정성 및 적절한 증착 속도를 유지할 수 있다.또한, 에미터 영역(30)에서, 실란 가스에 대한 도펀트 물질을 포함하는 기체의 비율은 0 초과 0.3% 이하일 수 있으며, 이때, 수소 가스에 대한 실란 가스의 비율은 1 내지 120%일 수 있다. 또한, 에미터 영역(30)에서, 실란 가스에 대한 도펀트 물질을 포함하는 기체의 비율은 0.3 초과 1.0% 이하일 수 있으며, 이때, 수소 가스에 대한 실란 가스의 비율은 20 내지 200%일 수 있다. 상술한 범위 내에서, 에미터 영역(30)은 충분한 도핑 농도를 가질 수 있으며, 수소 기체에 의한 안정성 및 적절한 증착 속도를 유지할 수 있다. 그러나 본 발명이 이러한 수치 범위에 한정되는 것은 아니다. 전면 전계 영역(20)과 에미터 영역(30)의 형성에 있어서, 실란 가스에 대한 도펀트 가스의 비율의 범위는 상술한 바와 같이 서로 다르다. 즉, 전면 전계 영역(20)의 형성 시 사용되는 실란 가스에 대한 도펀트 가스의 비율의 범위는, 에미터 영역(30)의 형성 시 사용되는 실란 가스에 대한 도펀트 가스의 비율의 범위보다 넓을 수 있다.
한편, 전면 전계 영역(20)과 에미터 영역(30)의 형성에 있어서, 증착 온도는 100 내지 250도일 수 있고, 이 경우, 실란 가스에 대한 수소 가스의 비율은 2 내지 30%일 수 있다. 또한, 보다 좁은 범위에서는 전면 전계 영역(20)과 에미터 영역(30)의 형성에 있어서, 증착 온도는 140 내지 200도일 수 있고, 이 경우, 실란 가스에 대한 수소 가스의 비율은 5 내지 20%일 수 있다. 즉, 본 실시예에 있어서, 증착 온도와 실란 가스에 대한 수소 가스의 비율은 서로 비례 관계에 있으며, 이에 따라 증착 온도가 높을 수로 실란 가스에 대한 수소 가스의 비율은 높을 수 있다. 이와 같은 범위 내에서 수소 기체에 의한 안정성을 향상시킬 수 있으며, 적절한 증착 속도를 유지할 수 있다.
한편, 본 실시예에서 전면 전계 영역(20)의 에너지 밴드갭은 반도체 기판(110)의 에너지 밴드갭보다 클 수 있다. 이와 유사하게 에미터 영역(30)의 에너지 밴드갭은 반도체 기판(110)의 에너지 밴드갭보다 클 수 있다. 이를 통해, 전면 전계 영역(20)과 에미터 영역(30)은 캐리어(전자 및 정공)를 선택적으로 수집할 수 있다. 여기서, 전면 전계 영역(20)과 에미터 영역(30)의 밴드갭 역시 실란 가스에 대한 수소 가스의 비율에 의존할 수 있다.
전면 전계 영역(20)과 에미터 영역(30)의 형성에 있어서, 실란 가스가 제공되고, 도펀트를 포함하는 가스가 제공되지 않는 경우 (즉, 진성 반도체)에 있어서, 전면 전계 영역(20)의 밴드갭이 에미터 영역(30) 밴드갭보다 크도록 형성될 수 있다. 즉, 실란 가스에 대한 수소 가스의 비율을 제어하여 전면 전계 영역(20)의 진성 반도체의 에너지 밴드갭을 에미터 영역(30)의 진성 반도체의 에너지 밴드갭보다 크도록 형성한다. 이 경우,에미터 영역(30)에 대한 전면 전계 영역(20)의 밴드갭 비율은 1 내지 1.15일 수 있다.
한편, 전면 전계 영역(20)과 에미터 영역(30) 각각이 1.7 내지 1.8의 밴드갭을 가지는 경우, 실란 가스에 대한 도펀트를 포함하는 가스의 비율은 전면 전계 영역(20)을 형성하는 경우가 에미터 영역(30)을 형성하는 경우보다 높을 수 있다. 즉, 전면 전계 영역(20)을 형성하는 경우의 실란 가스에 대한 도펀트를 포함하는 가스의 비율이 실란 가스에 대한 도펀트를 포함하는 가스의 비율보다 3 내지 10배 클 수 있다.
한편, 전면 전계 영역(20)과 에미터 영역(30) 각각이 1.6 내지 1.7의 밴드갭을 가지는 경우, 실란 가스에 대한 도펀트를 포함하는 가스의 비율은 전면 전계 영역(20)을 형성하는 경우가 에미터 영역(30)을 형성하는 경우보다 높을 수 있다. 즉, 전면 전계 영역(20)을 형성하는 경우의 실란 가스에 대한 도펀트를 포함하는 가스의 비율은, 실란 가스에 대한 도펀트를 포함하는 가스의 비율보다 1 내지 8배 클 수 있다.
본 실시예에 있어서, 실란 가스에 대한 도펀트 가스의 비율을 제어하여, 전면 전계 영역(20)과 에미터 영역(30) 각각의 에너지 밴드갭을 효과적으로 제어할 수 있다.한편, 본 실시예에 있어서, 전면 전계 영역(20)이 n형의 도전형을 가지고, 에미터 영역(30)이 p형의 도전형을 가지는 것으로 설명하였지만, 이는 본 발명의 기술적 사상을 설명하기 위한 예시적인 것이며, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 따라서, 상술한 바와 반대로, 전면 전계 영역(20)이 p형의 도전형을 가지고, 에미터 영역(30)이 n형의 도전형을 가지도록 형성될 수 있음은 물론이다. 나아가, 전면 전계 영역(20)이 태양 전지의 전면에 배치되고, 에미터 영역(30)이 태양 전지의 후면에 배치된 것으로 설명하였지만, 이 역시 예시적인 것이며, 전면 전계 영역(20)과 에미터 영역(30)의 배치는 서로 바뀔 수 있다. 이 경우, 전면 전계 영역(20)은 후면 전계 영역으로 지칭될 수 있다.
이어서, 도 3d에 도시한 바와 같이, 전면 전계 영역(20) 및 에미터 영역(30) 위에 제1 및 제2 투명 전극층(421, 441)을 형성한다. 좀더 구체적으로, 전면 전계 영역(20) 위에 제1 투명 전극층(421)을 형성하고, 에미터 영역(30) 위에 제2 투명 전극층(441)을 형성할 수 있다.
제1 및 제2 투명 전극층(421, 441)은, 일 예로, 증착법(예를 들어, 화학 기상 증착법(PECVD)), 코팅법 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 및 제2 투명 전극층(421, 441)을 형성할 수 있다.
일 예로, 제1 및 제2 투명 전극층(421, 441)은 이들을 구성하는 주요 물질의 원료 물질과 함께 수소 기체(H2) 및 캐리어 기체(일 예로, 아르곤 기체(Ar) 또는 질소 기체(N2))를 혼합한 기체를 주입하여 형성될 수 있다. 그러면, 제1 및 제2 투명 전극층(421, 441) 내에 수소가 포함되어 이에 따른 효과를 구현할 수 있다. 일 예로, 캐리어 기체에 대한 수소 기체의 비율(예를 들어, H2/N2의 비율 또는 H2/Ar의 비율)이 0.5 내지 5%(일 예로, 부피%)일 수 있다. 상기 비율이 0.5% 미만이면 수소에 의한 효과가 충분하지 않을 수 있다. 그러나 본 발명이 이러한 수치 비율에 한정되는 것은 아니다. 그리고 상기 비율이 5%를 초과하면, 수소 기체에 의하여 안정성이 저하될 수 있고 증착 속도가 낮아질 수 있다. 좀더 구체적으로, 캐리어 기체에 대한 수소 기체의 비율(즉, H2/N2의 비율)이 0.5% 내지 2% 일 수 있다. 이러한 범위에서 안정성을 좀더 향상하고 증착 속도를 높일 수 있기 때문이다. 그러나 본 발명이 이러한 수치 범위에 한정되는 것은 아니다.
그리고 본 실시예에서는 수소 기체 및 질소 기체와 함께 산소 기체를 더 포함할 수 있다. 산소는 주요 물질의 원료 물질로 포함되지만, 추가적으로 산소 기체를 더 주입하여 제1 및 제2 투명 전극층(421, 441) 내의 산소 비율을 적절한 비율로 유지할 수 있다. 일 예로, 캐리어 기체에 대한 산소 기체의 비율(예를 들어, O2/N2의 비율 또는 O2/Ar의 비율)이 15 내지 40%(일 예로, 부피%)일 수 있다. 이러한 비율이 15% 미만이면 산소 기체에 의한 효과가 충분하지 않을 수 있고, 40%를 초과하면 제1 및 제2 투명 전극층(421, 441)의 전기적 특성이 저하될 수 있다. 그러나 본 발명이 이러한 수치 범위에 한정되는 것은 아니다.
이어서, 도 3e에 도시한 바와 같이, 제1 및 제2 투명 전극층(421, 441) 위에 제1 및 제2 금속 전극층(422, 442)을 형성한다.
일 예로, 전면 전계 영역(20) 및 에미터 영역(30) 중 하나 위(좀더 구체적으로, 제1 및 제2 투명 전극층(421, 441) 중 하나 위)에 제1 저온 페이스트층을 형성하고 이를 건조하여 제1 및 제2 금속 전극층(422, 442) 중 하나를 형성하고, 전면 전계 영역(20) 및 에미터 영역(30) 중 다른 하나 위에 제2 저온 페이스트층을 형성하고 이를 건조하여 제1 및 제2 금속 전극층(422, 442) 중 다른 하나를 형성할 수 있다. 유동성을 가지는 제1 또는 제2 저온 페이스트층을 양면에 원하는 패턴을 가지도록 함께 형성하기 어려울 수 있다. 이를 고려하여 유동성을 가지는 제1 저온 페이스트층을 형성한 후에 건조하여 제1 및 제2 금속 전극층(422, 442) 중 하나를 형성한 상태에서 다른 면에 유동성을 가지는 제2 저온 페이스트층을 형성한다. 그러면, 제2 저온 페이스트층의 형성 시에 제1 저온 페이스트층이 흘러 내리는 등의 문제를 방지할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 저온 페이스트층을 양측에서 동시에 형성한 후에 이를 함께 건조하는 것도 가능하다.
제1 또는 제2 저온 페이스트층은 전도성 물질, 수지(바인더, 경화제, 첨가제 등) 및 용매를 포함할 수 있다. 전도성 물질, 수지의 구성 물질은 이미 설명하였으므로 생략한다. 용매로는 다양한 물질을 사용할 수 있는데, 일 예로, 에테르계 용매를 사용할 수 있다. 이때, 제1 또는 제2 저온 페이스트층은 100 중량부에 대하여 전도성 물질이 85 내지 90 중량부로 포함될 수 있고, 수지가 1 내지 15 중량부로 포함될 수 있으며, 용매가 5 내지 10 중량부로 포함될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이러한 제1 또는 제2 저온 페이스트층은 다양한 방법에 의하여 형성될 수 있는데, 일 예로, 원하는 패턴을 가지는 상태로 인쇄에 의하여 형성될 수 있다. 그러면 단순한 공정에 의하여 원하는 패턴으로 제1 또는 제2 저온 페이스트층을 형성할 수 있다.
제1 또는 제2 저온 페이스트층의 건조는 300℃ 이하의 온도에서 수행될 수 있다. 이러한 온도는 제1 및 제2 패시베이션막(52, 54), 그리고 전면 전계 영역(20) 및 에미터 영역(30)의 열화를 방지할 수 있는 낮은 온도로 한정된 것이다. 그러나 본 발명이 이에 한정되는 것은 아니다.
이와 같은 건조 단계에 의하여 제1 또는 제2 저온 페이스트층의 용매가 날아가서 제거되어 제1 또는 제2 금속 전극층(422, 442)는 산소, 탄소, 황 등을 포함하는 금속 화합물을 포함하지 않고 전도성 물질과 수지로 구성된다.
그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 금속 전극층(422, 442) 중 적어도 하나가 도금에 의하여 형성될 수도 있다. 예를 들어, 제1 또는 제2 금속 전극층(422, 442)이 구리를 전기 도금하여 형성되어 구리를 포함하는 전기 도금층일 수 있다.
첨부한 도면을 참조하여 본 발명의 다른 실시예에 따른 태양 전지를 상세하게 설명한다. 상술한 설명과 동일 또는 극히 유사한 부분에 대해서는 상술한 설명이 그대로 적용될 수 있으므로 상세한 설명을 생략하고 서로 다른 부분에 대해서만 상세하게 설명한다. 그리고 상술한 실시예 또는 이를 변형한 예와 아래의 실시예 또는 이를 변형한 예들을 서로 결합한 것 또한 본 발명의 범위에 속한다.
도 4는 본 발명의 다른 실시예에 따른 태양 전지의 단면도이다.
도 4를 참조하면, 본 실시예에서는 전면 전계 영역(20)이 반도체 기판(110) 또는 제1 패시베이션막(52)에 인접하여 형성되는 제1 전계 부분(저농도 부분)(20a)과, 제1 도전형 도펀트를 제1 전계 부분(20b)보다 높은 도핑 농도로 포함하여 제1 전계 부분(20a)보다 낮은 저항을 가지는 제2 전계 부분(고농도 부분)(20b)을 포함한다. 그리고 에미터 영역(30)이 반도체 기판(110) 또는 제2 패시베이션막(54)에 인접하여 형성되는 제1 에미터 부분(저농도 부분)(30a)과, 제2 도전형 도펀트를 제1 에미터 부분(30a)보다 높은 도핑 농도로 포함하여 제1 에미터 부분(30a)보다 낮은 저항을 가지는 제2 에미터 부분(고농도 부분)(30b)을 포함한다.
제1 전계 부분(20a) 또는 제1 에미터 부분(30a)은 반도체 기판(110)에 일정한 전계를 형성하여 반도체 기판(110)을 패시베이션하는 역할을 할 수 있다. 그리고 제2 전계 부분(20b) 또는 제2 에미터 부분(30b)은 제1 또는 제2 투명 전극층(421, 441)의 컨택 특성을 개선하고 제1 또는 제2 투명 전극층(421, 441)과의 일 함수(work function)의 불일치를 최소화하는 역할을 할 수 있다.
이때, 전면 전계 영역(20)의 두께에 대한 제2 전계 부분(20b)의 두께의 비율이 35 내지 55%일 수 있고, 에미터 영역(30)의 두께에 대한 제2 에미터 부분(30b)의 두께의 비율이 30 내지 50%일 수 있다. 일 예로, 제1 전계 부분(20a)의 두께가 1nm 내지 4nm일 수 있고, 제2 전계 부분(20b)의 두께가 1nm 내지 5nm(일 예로, 2nm 내지 5nm)일 수 있다. 그리고 제1 에미터 부분(30a)의 두께가 5nm 내지 10nm일 수 있고, 제2 에미터 부분(30b)의 두께가 3nm 내지 8nm일 수 있다. 이러한 범위 내에서 제1 전계 부분(20a)과 제2 전계 부분(20b), 그리고 제1 에미터 부분(30a)과 제2 에미터 부분(30b)의 상술한 역할을 충분하게 수행할 수 있다.
이때, 일 예로, 제1 전계 부분(20a)의 두께가 제2 전계 부분(20b)의 두께보다 클 수 있다. 이와 유사하게 제1 에미터 부분(30a)의 두께가 제2 에미터 부분(30b)의 두께보다 클 수 있다. 패시베이션하는 역할을 수행하는 제1 전계 부분(20a) 또는 제1 에미터 부분(30a)은 두께가 작으면 패시베이션 효과가 상대적으로 저하될 수 있다. 반면, 제2 전계 부분(20b) 또는 제2 에미터 부분(30b)은 상대적으로 작은 두께를 가져도 그 역할을 충분히 수행할 수 있다. 이에 의하여 제1 전계 부분(20a)의 두께를 제2 전계 부분(20b)의 두께보다 크게 하고 제1 에미터 부분(30a)의 두께를 제2 에미터 부분(30b)의 두께보다 크게 하여, 패시베이션 효과 및 제1 또는 제2 투명 전극층(421, 441)과의 접촉 특성을 모두 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 제1 전계 부분(20a)의 두께가 제2 전계 부분(20b)의 두께보다 작은 것도 가능하며 그 외의 다양한 변형이 가능하다.
그리고 제1 에미터 부분(30a)의 도핑 농도에 대한 제2 에미터 부분(30b)의 도핑 농도의 비율이 제1 전계 부분(20a)의 도핑 농도에 대한 제2 전계 부분(20b)의 도핑 농도의 비율과 같거나 그보다 클 수 있다. 또는, 제1 에미터 부분(30a)에서 제2 도전형 도펀트의 도핑 농도가 제1 전계 부분(20a)에서 제1 도전형 도펀트의 도핑 농도와 같거나 그보다 작을 수 있다. 일 예로, 제1 에미터 부분(30a)의 도핑 농도에 대한 제2 에미터 부분(30b)의 도핑 농도의 비율이 제1 전계 부분(20a)의 도핑 농도에 대한 제2 전계 부분(20b)의 도핑 농도의 비율보다 크거나, 제1 에미터 부분(30a)에서 제2 도전형 도펀트의 도핑 농도가 제1 전계 부분(20a)에서 제1 도전형 도펀트의 도핑 농도보다 작을 수 있다.
이는 제1 에미터 부분(30a)이 p형을 가질 때 제2 도전형 도펀트로 보론을 사용할 수 있는데, 보론은 반도체 기판(110)과 제2 패시베이션막(54)의 계면으로 확산하여 계면 특성을 저하시킬 수 있다. 그리고 보론의 양이 증가할수록 반도체 기판(110) 또는 제2 패시베이션막(54)의 수소가 빠른 외부 확산 속도(out-diffusion rate)로 외부 확산되어 패시베이션 특성이 저하될 수 있다. 이를 고려하여 제1 에미터 부분(30a)의 도핑 농도를 제1 전계 부분(20a)의 도핑 농도보다 작게 할 수 있고, 이에 의하여 상술한 관계가 만족될 수 있다.
예를 들어, 제1 전계 부분(20a)의 도핑 농도에 대한 제2 전계 부분(20b)의 도핑 농도의 비율이 1보다 크고 1.3 이하이고, 제1 에미터 부분(30a)의 도핑 농도에 대한 제2 에미터 부분(30b)의 도핑 농도의 비율이 1보다 크고 1.5 이하일 수 있다. 일 예로, 제1 전계 부분(20a)의 도핑 농도에 대한 제2 전계 부분(20b)의 도핑 농도의 비율이 1.05 내지 1.3일 수 있고, 제1 에미터 부분(30a)의 도핑 농도에 대한 제2 에미터 부분(30b)의 도핑 농도의 비율이 1.05 내지 1.5일 수 있다. 이러한 범위는 제1 및 제2 전계 부분(20a, 20b)과 제1 및 제2 에미터 부분(30a, 30b)의 효과를 최대화할 수 있는 범위로 한정된 것이나, 본 발명이 이에 한정되는 것은 아니다.
도 5는 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 5를 참조하면, 본 실시예에서는 제2 금속 전극층(442)이 패턴을 가지지 않고 반도체 기판(110)의 후면 쪽에서 제2 금속 전극층(442) 위에 전체적으로 형성될 수 있다. 이에 의하여 제2 금속 전극층(442)이 반도체 기판(110)의 후면 쪽에서 반사막으로 기능하여 반도체 기판(110) 및 에미터 영역(30)을 통과하여 제1 금속 전극층(442)에 도달하는 광을 반사하여 재사용할 수 있다. 이에 의하여 광량을 증가시켜 광전 변환 효과를 향상할 수 있다.
이때, 제2 금속 전극층(442)은 반도체 기판(110)의 후면 쪽에서 전체적으로 형성되므로 충분한 저항을 가질 수 있으므로 패턴을 가지는 제1 금속 전극층(421)보다 얇은 두께로 형성될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 태양 전지의 단면도이다.
도 6을 참조하면, 본 실시예에서는 반도체 기판(110)의 후면이 제2 요철(도 1의 참조부호 114)을 구비하지 않아 반도체 기판(110)의 전면보다 작은 표면 거칠기를 가질 수 있다. 일 예로, 반도체 기판(110)의 후면이 경면 연마되어 100nm 이하의 표면 거칠기를 가질 수 있다. 그리고 제2 금속 전극층(442)이 패턴을 가지지 않고 반도체 기판(110)의 후면 쪽에서 제2 금속 전극층(442) 위에 전체적으로 형성될 수 있다. 이에 의하면 반도체 기판(110)의 후면 쪽에서 제2 금속 전극층(442)의 반사 효과를 좀더 향상할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
110: 반도체 기판
10: 베이스 영역
52: 제1 패시베이션막
54: 제2 패시베이션막
20: 전면 전계 영역
30: 에미터 영역
42: 제1 전극
44: 제2 전극

Claims (28)

  1. 반도체 기판;
    상기 반도체 기판의 전면 위에 위치하는 제1 패시베이션막;
    상기 반도체 기판의 후면 위에 위치하는 제2 패베이션막;
    상기 반도체 기판의 전면 쪽에서 상기 제1 패시베이션막 위에 위치하며 상기 반도체 기판과 동일한 도전형을 가지는 전면 전계 영역;
    상기 반도체 기판의 후면 쪽에서 상기 제2 패시베이션막 위에 위치하며 상기 반도체 기판과 반대되는 도전형을 가지는 에미터 영역;
    상기 전면 전계 영역에 전기적으로 연결되는 제1 전극; 및
    상기 에미터 영역에 전기적으로 연결되는 제2 전극
    을 포함하는 태양 전지.
  2. 제1항에 있어서,
    상기 에미터 영역의 두께가 상기 전면 전계 영역보다 큰 태양 전지.
  3. 제2항에 있어서,
    상기 전면 전계 영역의 두께 : 상기 에미터 영역의 두께 비율이 1:1.5 내지 1:5.5인 태양 전지.
  4. 제1항에 있어서,
    상기 전면 전계 영역의 에너지 밴드갭이 상기 반도체 기판의 에너지 밴드갭보다 크고,
    상기 에미터 영역의 에너지 밴드갭이 상기 반도체 기판의 에너지 밴드갭보다 큰 태양 전지.
  5. 제1항에 있어서,
    상기 전면 전계 영역 및 상기 에미터 영역은 각기 도핑된 비정질 실리콘, 비정질 실리콘 산화물, 비정질 실리콘 탄화물, 인듐-갈륨-아연 산화물, 티타늄 산화물 및 몰리브덴 산화물 중 적어도 하나를 포함하는 태양 전지.
  6. 제5항에 있어서,
    상기 전면 전계 영역이 인듐-갈륨-아연 산화물, 티타늄 산화물 및 몰리브덴 산화물 중 적어도 하나를 포함하고,
    상기 에미터 영역이 도핑된 비정질 실리콘, 비정질 실리콘 산화물 및 비정질 실리콘 탄화물 중 적어도 하나를 포함하는 태양 전지.
  7. 제1항에 있어서,
    상기 제1 및 제2 패시베이션막 중 적어도 하나가 진성 비정질 실리콘층을 포함하는 태양 전지.
  8. 제1항에 있어서,
    상기 제2 패시베이션막의 두께가 상기 제1 패시베이션막의 두께와 같거나 이보다 큰 태양 전지.
  9. 제8항에 있어서,
    상기 제1 패시베이션막 : 상기 제2 패시베이션막의 두께 비율이 1:1 내지 1:2.5인 태양 전지.
  10. 제1항에 있어서,
    상기 제1 패시베이션막의 두께에 대한 상기 전면 전계 영역의 두께의 비율보다 상기 제2 패시베이션막의 두께에 대한 상기 에미터 영역의 두께의 비율이 큰 태양 전지.
  11. 제10항에 있어서,
    상기 제1 패시베이션막의 두께 : 상기 전면 전계 영역의 두께의 비율이 1:1.1 내지 1:2이고,
    상기 제2 패시베이션막의 두께 : 상기 에미터 영역의 두께의 비율이 1:2 내지 1:5인 태양 전지.
  12. 제1항에 있어서,
    상기 에미터 영역 및 상기 전면 전계 영역 중 적어도 하나가 제1 부분과 상기 제1 부분보다 높은 도핑 농도를 가지는 제2 부분을 포함하고,
    상기 제1 부분의 두께가 상기 제2 부분의 두께보다 큰 태양 전지.
  13. 제1항에 있어서,
    상기 전면 전계 영역이, 상기 제1 패시베이션막 위에 위치하는 제1 전계 부분과, 상기 제1 전계 부분 위에 위치하며 상기 제1 전계 부분보다 높은 도핑 농도를 가지는 제2 전계 부분을 포함하고,
    상기 에미터 영역이, 상기 제2 패시베이션막 위에 위치하는 제1 에미터 부분과, 상기 제1 에미터 부분 위에 위치하며 상기 제1 에미터 부분보다 높은 도핑 농도를 가지는 제2 에미터 부분을 포함하며,
    상기 제1 에미터 부분의 도핑 농도에 대한 상기 제2 에미터 부분의 도핑 농도의 비율이 상기 제1 전계 부분의 도핑 농도에 대한 상기 제2 전계 부분의 도핑 농도의 비율과 같거나 그보다 크거나, 상기 제1 에미터 부분에서 제2 도전형 도펀트의 도핑 농도가 상기 제1 전계 부분에서 제1 도전형 도펀트의 도핑 농도와 같거나 그보다 작은 태양 전지.
  14. 제13항에 있어서,
    상기 제1 전계 부분의 도핑 농도에 대한 상기 제2 전계 부분의 도핑 농도의 비율이 1보다 크고 1.3 이하이고,
    상기 제1 에미터 부분의 도핑 농도에 대한 상기 제2 에미터 부분의 도핑 농도의 비율이 1보다 크고 1.5 이하인 태양 전지.
  15. 제1항에 있어서,
    상기 제1 전극 및 상기 제2 전극 중 적어도 하나가 투명 전극층 및 상기 투명 전극층 위에 위치하는 금속 전극층을 포함하고,
    상기 투명 전극층이 인듐-틴 산화물(indium tin oxide, ITO), 알루미늄-아연 산화물(aluminum zinc oxide, AZO), 보론-아연 산화물(boron zinc oxide, BZO), 인듐-텅스텐 산화물(indium tungsten oxide, IWO) 및 인듐-세슘 산화물(indium cesium oxide, ICO), 인듐-티타늄-탄탈륨 산화물 중 적어도 하나를 포함하는 태양 전지.
  16. 제15항에 있어서,
    상기 투명 전극층이 수소를 더 포함하는 태양 전지.
  17. 제16항에 있어서,
    상기 투명 전극층이 수소를 포함하는 인듐-세슘 산화물(ICO:H)를 포함하는 태양 전지.
  18. 제1항에 있어서,
    상기 제1 전극은, 상기 전면 전계 영역 위에 형성되는 제1 투명 전극층 및 상기 제1 투명 전극층 위에 위치하는 제1 금속 전극층을 포함하고,
    상기 제2 전극은, 상기 전면 전계 영역 위에 형성되는 제2 투명 전극층 및 상기 제2 투명 전극층 위에 위치하는 제2 금속 전극층을 포함하며,
    상기 제1 투명 전극층의 두께가 상기 제2 투명 전극층의 두께보다 더 큰 태양 전지.
  19. 제18항에 있어서,
    상기 제2 투명 전극층의 두께 : 상기 제1 투명 전극층의 두께의 비율이 1:1.1 내지 1:4인 태양 전지.
  20. 제1항에 있어서,
    상기 반도체 기판 및 상기 전면 전계 영역이 n형을 가지고,
    상기 에미터 영역이 p형을 가지는 태양 전지.
  21. 제1항에 있어서,
    상기 반도체 기판의 전면에 제1 요철부 및 제2 요철부를 구비하는 태양 전지.
  22. 반도체 기판의 전면 및 후면 위에 각기 위치하는 제1 패시베이션막 및 제2 패시베이션막을 형성하는, 패시베이션막 형성 단계;
    상기 반도체 기판의 전면 쪽에서 상기 제1 패시베이션막 위에 위치하며 상기 반도체 기판과 동일한 도전형을 가지는 전면 전계 영역 및 상기 반도체 기판의 후면 쪽에서 상기 제2 패시베이션막 위에 위치하며 상기 반도체 기판과 반대되는 도전형을 가지는 에미터 영역을 형성하는, 도전형 영역 형성 단계;
    상기 전면 전계 영역 위에 위치하는 제1 투명 전극층 및 상기 에미터 영역 위에 위치하는 제2 투명 전극층을 형성하는, 투명 전극층 형성 단계; 및
    상기 제1 투명 전극층 위에 위치하는 제1 금속 전극층 및 상기 에미터 영역 위에 위치하는 제2 투명 전극층을 형성하는, 금속 전극층 형성 단계
    를 포함하는 태양 전지의 제조 방법.
  23. 제22항에 있어서,
    상기 제1 금속 전극층 및 상기 제2 금속 전극층 중 적어도 하나는 패턴을 가지면서 형성되고,
    상기 제1 금속 전극층 및 상기 제2 금속 전극층 중 적어도 하나는, 용매, 전도성 물질 및 바인더를 포함하는 저온 페이스트층을 형성하고 건조하여 형성되거나, 또는 도금에 의하여 형성되는 태양 전지의 제조 방법.
  24. 제22항에 있어서,
    상기 패시베이션막 형성 단계 이전에,
    상기 반도체 기판의 전면 및 후면에 습식 식각을 이용한 텍스쳐링에 의하여 각기 제1 요철부를 형성하는 단계; 및
    적어도 상기 반도체 기판의 전면에 반응성 이온 식각에 의하여 상기 제1 요철부보다 작은 제2 요철부를 형성하는 단계
    를 더 포함하는 태양 전지의 제조 방법.
  25. 제22항에 있어서,
    상기 투명 전극층 형성 단계에서는, 상기 투명 전극층을 증착으로 형성하고, 상기 투명 전극층을 구성하는 원료 물질, 수소 기체 및 캐리어 기체를 주입하는 태양 전지의 제조 방법.
  26. 제25항에 있어서,
    상기 캐리어 기체가 질소 기체 또는 아르곤 기체를 포함하고,
    상기 캐리어 기체에 대하여 상기 수소 기체가 0.5% 내지 5%로 포함되는 태양 전지의 제조 방법.
  27. 제25항에 있어서,
    상기 투명 전극층을 형성하는 단계에서는 상기 원료 물질, 상기 수소 기체 및 상기 캐리어 기체와 함께 산소 기체를 주입하는 태양 전지의 제조 방법.
  28. 제27항에 있어서,
    상기 캐리어 기체에 대하여 상기 산소 기체가 15% 내지 40%로 포함되는 태양 전지의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019216570A1 (ko) * 2018-05-09 2019-11-14 엘지전자 주식회사 태양 전지
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PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20200131

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20180912

Decision date: 20200131

Appeal identifier: 2018101003788