KR20170076698A - 집적 회로의 모듈용 가요성 상호 연결부 및 이의 제조 및 사용 방법 - Google Patents

집적 회로의 모듈용 가요성 상호 연결부 및 이의 제조 및 사용 방법 Download PDF

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conductive
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미툴 달랄
산제이 굽타
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엠씨10, 인크
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Abstract

가요성 상호 연결부들, 가요성 집적 회로 시스템들 및 디바이스들, 및 가요성 집적 회로부를 제조 및 사용하는 방법이 본 명세서에 제시된다. 가요성 집적 회로 시스템은 개별 가요성 상호 연결부에 의해 전기 연결된 제 1 및 제 2 개별 디바이스들을 포함하는 것으로 개시된다. 상기 제 1 개별 디바이스들은 그 외부 표면 상의 제 1 전기 연결 패드를 갖는 제 1 가요성 다-층 집적 회로 (IC) 패키지를 포함한다. 제 2 개별 디바이스는 그 외부 표면 상의 제 2 전기 연결 패드를 갖는 제 2 가요성 다-층 집적 회로 (IC) 패키지를 포함한다. 상기 개별 가요성 상호 연결부는 제 1 개별 디바이스의 제 1 전기 연결 패드에 부착되고, 상기 제 1 전기 연결 패드를 상기 제 2 개별 디바이스의 제 2 전기 연결 패드에 전기 연결시킨다.

Description

집적 회로의 모듈용 가요성 상호 연결부 및 이의 제조 및 사용 방법{FLEXIBLE INTERCONNECTS FOR MODULES OF INTEGRATED CIRCUITS AND METHODS OF MAKING AND USING THE SAME}
관련 특허 출원에 대한 상호 참조 및 우선권 주장
본 출원은 2014년 10월 6일 자로 출원된 미국 가출원 제62/060,147호의 우선권 주장 출원이고, 상기 가출원은 전반적으로 본 명세서에 병합된다.
본 발명은 일반적으로 인쇄 회로 기판 (PCB) 및 집적 회로 (IC)에 관한 것이다. 보다 구체적으로, 본 발명의 양태들은 가요성 집적 회로부에 대한, 굴곡성, 신축성 및 압축성 상호 연결부들 (interconnects)에 관한 것이다.
집적 회로 (IC)는 정보화 시대의 초석이며 오늘날 정보 기술 산업의 기초이다. 집적 회로, 일명 "칩" 또는 "마이크로칩"은 트랜지스터, 커패시터 및 레지스터와 같은 상호 연결된 전자 구성요소들의 집합으로 실리콘 게르마늄과 같은 반도체 재료의 미세 웨이퍼 상에 에칭되거나 각인된다. 집적 회로들은 일부 비-제한적인 예시로서, 마이크로프로세서들, 증폭기들, 플래시 메모리들, 주문형 집적 회로들 (ASICs), 정적 랜덤 액세스 메모리들 (SRAMs), 디지털 신호 프로세서들 (DSPs), 동적 랜덤 액세스 메모리들 (DRAMs), 소거형 프로그램가능 판독 전용 메모리들 (EPROMs), 및 프로그램 가능한 논리 회로 (programmable logic)를 포함한 다양한 형태들을 취한다. 집적 회로들은, 개인용 컴퓨터들, 랩톱 및 태블릿 컴퓨터들, 스마트폰들, 평평한 스크린 텔레비전들, 의료 기기들, 통신 및 네트워킹 장비, 항공기들, 선박 및 자동차들을 포함하여, 수많은 제품에 사용된다.
집적 회로 기술 및 마이크로칩 제조의 발전은 칩 크기의 꾸준한 감소 및 회로 밀도 및 회로 성능의 증가를 초래했다. 반도체 집적화의 규모는 단일 반도체 칩이 미국 페니보다 작은 공간에서 수억 내지 수십억 개의 디바이스들을 보유할 수 있는 수준까지 향상되었다. 게다가, 현대 마이크로칩의 각각의 도선의 폭은 나노 미터의 일 부분 만큼 작게 만들어질 수 있다. 반도체 칩의 동작 속도 및 전체 성능 (예컨대, 클럭 속도 및 신호 네트 스위칭 속도)은 통합 수준에 따라 부수적으로 증가한다. 온-칩 회로 스위칭 주파수 및 회로 밀도의 증가에 발맞춰, 현재 반도체 패키지들은 불과 몇 년 전의 패키지들보다 더 많은 핀 수, 더 큰 전력 손실, 더 많은 보호 기능 및 더 빠른 속도를 제공한다.
통상적인 마이크로 칩들은 일반적으로 정상적인 동작 조건 동안 구부리거나 신축되도록 의도되지 않은 강성 구조들이다. 추가적으로, IC는 전형적으로 IC보다 두껍거나 두껍고 유사하게 강성인 인쇄 회로 기판 (PCB) 상에 실장된다. 두껍고 강성적인 인쇄 회로 기판들을 사용하는 프로세스는 일반적으로 탄성이 요구되는 적용물들에 대해 얇아지거나 의도된 칩들과 호환되지 않는다. 결과적으로, 가요성 중합체 기판 상에 또는 내에 마이크로칩들을 내장하기 위해 많은 스킴들이 제안되었다. 탄성 기판 재료를 사용하는 가요성 전자 회로부는 IC가 무수한 형태로 적용되도록 한다. 이는 결국 강성 실리콘계 전자 디바이스들로 가능하지 않았을 다수의 유용한 디바이스 구성들을 가능하게 한다. 그러나, 일부의 가요성 전자 회로 설계들은 상호 연결 구성 요소들이 구조 변화에 응답하여 유연할 수 없기 때문에, 주변 환경에 충분히 순응할 수 없다. 그러한 가요성 회로 구성들은 손상, 전자 저하가 발생하기 쉽고 엄격한 사용 시나리오에서는 신뢰가 없을 수 있다.
많은 가요성 회로들은 이제 시스템이 늘어나거나 구부러지는 동안 손상되지 않은 채로 유지되는 신축성 및 굴곡성 상호 연결부들을 사용한다. 집적 회로들 내의 "상호 연결부"는, 클록 및 다른 신호들을 분배하고 전기 시스템 전체에 걸쳐 전력/접지를 제공하기 위해 IC 모듈들과 전기적으로 결합된다. 굽힘 및 탄성이 가능한 일부 가요성 상호 연결부들은 엘라스토머에 내장된 금속 세그먼트들을 포함한다. 예를 들어, 하나의 알려진 접근법은 전도성을 유지하면서 상당한 선형 스트레인을 가능하게 하기 위해 실리콘 엘라스토머에 둘러싸인 미세 가공된 꼬임 와이어들 (tortuous wires)을 사용하는 것을 포함한다. 그러나, 탄력적으로 신축성이 있는 금속 상호 연결부들은 기계적 스트레인에 따라 저항이 증가하는 경향이 있다. 그러므로, 다양한 상이한 구성들에서 가요성 전자 회로부의 신속하고 신뢰성있는 제조를 위해 개선된 신축성, 전기 전도성 및 관련 특성들을 가진 개선된 신축성 상호 연결부들에 대한 계속적인 요구가 있다.
본 명세서는 집적 회로의 모듈을 위한 가요성 상호 연결부 및 이의 제조 방법 및 이의 사용 방법을 개시한다. 본 발명의 실시예들은 초박형 내장형 실리콘 IC 다이의 모듈들 간의 신축성 상호 연결부 제조를 포함한다. 본 발명의 양태들은 "극도로 신축성이 있는" 전기 상호 연결부들, 그러한 극도로 신축성이 있는 전기 상호 연결부들을 사용한 가요성 전자 회로부, 및 이들의 제조 방법 및 사용 방법을 위한 것이다. 적어도 일부 실시예들에서, 방법들은, -100% 내지 100%, 및 일부 실시예들에서 최대 -100,000% 내지 +100,000%의 범위와 같은 높은 병진 스트레인 및/또는 180°이상의 범위와 같은 높은 회전 스트레인을 견디며, 비스트레인 상태에서 발견되는 전기적 성능을 실질적으로 유지하는 한편, 신장 및 압축 및 굽힘이 가능한 극도로 신축성이 있는 집적 회로 전자기기들을 제조하기 위해 개시된다. 이와 달리, 강성 단일 결정 반도체 재료들 또는 다른 강성 기판 재료들로 제조된 전자기기들은 비교적 유연하지 못하고 부서지기 쉽다 - 대부분이 약 +/- 2 % 초과의 스트레인을 견딜 수 없다.
가요성 전자 회로들을 제조하는 종래의 방법들은 연속적인 단일-부재 구조체로서 IC 모듈들을 내장하고 있는 재료에 상호 연결부들을 제조하는 것을 수반한다. 이들의 기존 공정들은 다음과 같은 이유로 항상 바람직하지는 않다: (1) 폐기 재료; (2) 기판 공간 (real estate)을 최대화하기 위해 최종 패키지의 형상을 제한함; (3) 각각의 결함 부분에 대한 손실량 초래 및 비용 증가; (4) 재료 비용 증가; 및 (4) 비교적 고가 제조 공정. 이와 달리, 본 발명의 실시예들은, IC 아일랜드들과는 별도로 제조되고 차후에 인접한 IC 아일랜드들의 외부 (상부) 표면들 상의 연결 패드들에 부착 또는 결합되는 가요성 다-층 중합체 (예컨대, 실리콘 (Si)) 상호 연결부들에 관한 것이다. 본 발명의 실시예들은 또한, IC 아일랜드들과는 별도로 제조되고 차후에 인접한 IC 아일랜드들의 외부 (상부) 표면들 상의 연결 패드들에 부착 또는 결합되는 금속 상호 연결부들 (예컨대, 금 (Au) 또는 구리 (Cu) 와이어본드들)에 관한 것이다. 또한, IC 아일랜드들과는 별도로 제조되고 차후에 인접한 IC 아일랜드들의 외부 (상부) 표면들 상의 연결 패드들에 부착 또는 결합되는, 전기 전도성 페이스트로 제조된 신축성 상호 연결부들이 개시된다. 개시된 구성들 중 하나 이상의 이점들은 폐기된 재료의 감소/제거, 최종 패키지의 형상에 관한 제한/비-한정, 수율 손실 최소화, 및 재료 비용 및 제조 비용의 감소를 포함할 수 있다.
본 발명의 양태들은 가요성 집적 회로 시스템에 관한 것이다. 가요성 집적 회로 시스템은 제 1 및 제 2 개별(discrete) 디바이스들을 포함한다. 상기 제 1 개별 디바이스는 그의 제 1 외부 표면 상에 제 1 전기 연결 패드를 갖는 제 1 가요성 다-층 집적 회로 (IC) 패키지를 포함한다. 이에 대하여, 상기 제 2 개별 디바이스는 그의 제 2 외부 표면 상에 제 2 전기 연결 패드를 갖는 제 2 가요성 다-층 집적 회로 (IC) 패키지를 포함한다. 상기 개별 가요성 상호 연결부는 상기 제 1 개별 디바이스의 제 1 전기 연결 패드에 부착 또는 결합되고, 상기 제 1 전기 연결 패드를 상기 제 2 개별 디바이스의 제 2 전기 연결 패드에 전기 연결시킨다.
본 발명의 다른 양태들에 따르면, 극도의 가요성 IC 장치가 제시된다. 상기 IC 장치는 제 1 가요성 중합체 기판 내 또는 상에 내장된 제 1 마이크로칩, 및 상기 제 1 가요성 중합체 기판의 각 측면 상에 배치된 제 1 쌍의 접착제 층들 각각을 갖는 제 1 가요성 다-층 집적 회로 (IC) 패키지를 포함한다. 상기 제 1 IC 패키지는 또한 상기 제 1 접착제 층들 각각에 의해 상기 제 1 가요성 중합체 기판에 부착된 제 1 쌍의 전도성 시트들 각각, 및 상기 제 1 전도성 시트들 중 하나의 외부 표면에 부착된 제 1 전기 연결 패드를 포함한다. 상기 IC 장치는 상기 제 1 IC 패키지와는 별도 및 별개인 제 2 가요성 다-층 IC 패키지를 더 포함한다. 상기 제 2 IC 패키지는 제 2 가요성 중합체 기판 내 또는 상에 내장된 제 2 마이크로칩, 및 상기 제 2 가요성 중합체 기판의 각 측면 상에 배치된 제 2 쌍의 접착제 층들 각각을 포함한다. 상기 제 2 IC 패키지는 또한 상기 제 2 접착제 층들 각각에 의해 상기 제 2 가요성 중합체 기판에 부착된 제 2 쌍의 전도성 시트들 각각, 및 상기 제 2 전도성 시트들 중 하나의 외부 표면에 부착된 제 2 전기 연결 패드를 포함한다. 제 1 및 제 2 IC 패키지들과는 별도 및 별개인 가요성 상호 연결부는 상기 제 1 전기 연결 패드와 상기 제 2 전기 연결 패드를 전기적으로 연결시키며, 그리고 상기 제 1 가요성 다-층 IC 패키지와 상기 제 2 가요성 다-층 IC 패키지를 기계적으로 결합시킨다.
본 발명의 다른 양태들은 가요성 집적 회로들을 제조 및 사용하는 방법들에 관한 것이다. 일 양태에서, 상기 방법은 다음을 포함한다: 제 1 전기 연결 패드를 갖는 제 1 외부 표면을 포함한 제 1 가요성 다-층 집적 회로 (IC) 패키지를 갖는 제 1 개별 디바이스를 제공하는 단계; 제 2 전기 연결 패드를 갖는 제 2 외부 표면을 포함한 제 2 가요성 다-층 집적 회로 (IC) 패키지를 갖는 제 2 개별 디바이스를 제공하는 단계; 및 개별 가요성 상호 연결부를, 상기 제 1 개별 디바이스의 제 1 전기 연결 패드 및 상기 제 2 개별 디바이스의 제 2 전기 연결 패드에 전기 연결시키는 단계.
개시된 구성들 중 임의의 것에 대하여, 가요성 상호 연결부는 하나 이상의 유연한 금속 와이어들을 포함할 수 있다. 유연한 금속 와이어들 각각은 가요성을 증가시키도록 구성된, 평면 내의 루프들 (in-plane loops) 또는 평면 외의 루프들 (out-of-plane-loops) 또는 이들 둘 다를 포함할 수 있다. 개시된 구성들 중 임의의 것에 대하여, 가요성 상호 연결부는 유연한 다-층 반도체를 포함할 수 있다. 이 경우, 제 1 가요성 다-층 IC 패키지, 제 2 가요성 다-층 IC 패키지, 및 가요성 상호 연결부의 유연한 다-층 반도체 모두는 일부 실시예들에 따라, 공통 재료 층들을 포함한다. 개시된 구성들 중 임의의 것에 대하여, 가요성 상호 연결부는 전기 전도성 페이스트로 제조된 전도성 기판을 포함할 수 있다. 이 경우, 가요성 상호 연결부는 기판 상에 인쇄된 금속 상호 연결부들의 웹 (web)을 포함할 수 있다. 개시된 구성들 중 하나 이상 또는 모두는 "극도도 신축성이 있는" IC 디바이스로서 구현될 수 있다.
상기의 개요는 본 발명의 각각의 실시예 또는 모든 양태를 나타내기 위한 것으로 의도되지 않는다. 오히려, 전술한 개요는 단지 본 명세서에 설명된 새로운 양태들 및 특징들의 일부의 예시를 제공한다. 본 발명의 상기의 특징들 및 이점들, 및 다른 특징들 및 이점들은 첨부된 도면 및 첨부된 청구항과 관련하여 취급될 시에 본 발명을 수행하기 위한 대표적인 실시예들 및 모드들의 다음 상세한 설명으로부터 용이하게 명백해질 것이다.
도 1은 본 발명의 양태들에 따른, 유연한 와이어본딩식 (wirebonded) 상호 연결부들에 의해 연결된 집적 회로 (IC) 패키지들을 갖는 가요성 전자 회로 시스템의 예시의 사시도이다.
도 2는 본 발명의 양태들에 따른, 유연한 와이어본딩식 상호 연결부들에 의해 연결된 복수의 다-층 IC 모듈들을 갖는 대표적인 가요성 전자 회로 시스템의 측면 단면도이다.
도 3은 본 발명의 양태들에 따른, 유연한 다-층 중합체 상호 연결부들에 의해 연결된 복수의 다-층 IC 모듈들을 갖는 대표적인 가요성 전자 회로 시스템의 측면 단면도이다.
도 4는 본 발명의 양태들에 따른, 유연한 전도성-페이스트 상호 연결부들에 의해 연결된 복수의 다-층 IC 모듈들을 갖는 대표적인 가요성 전자 회로 시스템의 측면 단면도이다.
도 5는 본 발명의 양태들에 따른, 강요성 집적 회로 시스템을 제조하는 공정 및 조립 흐름 다이어그램이다.
본 발명은 다양한 수정들 및 대안적인 형태들이 가능하고, 일부 대표적인 실시예들이 도면에서 예시로서 도시되고 본 명세서에 상세히 기술될 것이다. 그러나, 본 발명이 개시된 특정 형태들에 제한되도록 의도되지 않는다는 것을 이해해야 한다. 오히려, 본 발명은 첨부된 청구 범위에 의해 정의된 바와 같이 본 발명의 기술 사상 및 권리 범위 내에 있는 모든 수정들, 등가물들, 조합들, 하위 조합들 및 대안들을 포괄하는 것이다.
본 발명은 많은 다른 형태의 구현예를 허용한다. 본 개시는 본 개시의 원리의 예시로서 고려되어야 하며, 본 개시의 광범위한 양태들을 도시된 구현예들에 제한하도록 의도된 것아 아니라는 이해 하에, 대표적인 구현예들이 도면에 도시되고 본원에 상세히 설명될 것이다. 그런 정도로, 예컨대 요약서, 발명의 내용, 및 상세한 설명 부분에 개시되지만 청구범위에 명확히 기술되지 않은 요소들 및 한계들은 함축, 추론, 또는 다른 방식에 의해 단독으로든 집합적으로든 청구범위에 포함되지 않아야 한다. 본 상세한 설명을 위해, 구체적으로 거부되거나 논리적으로 금지되지 않는 한: 단수는 복수를 포함하고 그 반대도 마찬가지이며; "구비한" 또는 "포함하는" 또는 "가지는"과 같은 단어들은 "제한 없이 포함하는"을 의미한다. 아울러, "약", "거의", "실질적으로", "대략" 등과 같은 근사의 단어들은 예컨대 "~에, ~의 가까이에, 또는 ~의 거의 가까이에", 또는 "~의 3 내지 5% 내에", 또는 "용인 가능한 제조 공차 내에", 또는 이들의 임의의 논리적 조합의 의미로 본원에 사용될 수 있다.
"가요성" 및 "신축성" 및 "굴곡성"이라는 용어들은, 그 어근 및 파생어를 비롯하여, 전기 회로부, 전기 시스템들, 및 전기 디바이스들 또는 장치들을 수식하는 형용사로 사용될 때, 전기적 특성을 파괴하거나 차단하거나 절충하지 않으면서, 회로가 각각 수축되고, 신장되고, 및/또는 굴곡될 수 있도록, 가요성 또는 탄성 특성을 가진 적어도 일부 구성 요소들을 포함하는 전자 기기를 포괄하기 위한 것이다. 이러한 용어들은 또한 (구성 요소들 자체가 개별적으로 신축성, 가요성, 또는 굴곡성이든 아니든), 신축성, 굴곡성, 팽창성, 또는 다른 가요성 표면에 적용될 때 기능적으로 유지되고 수용되도록 구성되는 구성 요소들을 구비한 회로를 포괄하기 위한 것이다. "극도로 신축성이 있는 것"으로 간주되는 구성에서, 회로는 파열 또는 파괴 없이 -100% 내지 100%, 및 일부 실시예들에서 최대 -100,000% 내지 +100,000%의 범위와 같은 높은 병진 스트레인 및/또는 180°이상의 범위와 같은 높은 회전 스트레인을 견디며, 비스트레인 상태에서 발견되는 전기적 성능을 실질적으로 유지하는 한편, 신장되고/신장되거나 압축되고/압축되거나 굴곡될 수 있다.
본 명세서에 언급된 개별 "아일랜드들" 또는 "패키지들"은 예컨대 "디바이스 아일랜드" 배치로 배치되는 개별 동작 디바이스들이며, 이들 자체가 본원에 설명된 기능 또는 그 일부를 수행할 수 있다. 동작 디바이스들의 그러한 기능은 예를 들어, 집적 회로들, 물리적 센서들 (예컨대, 온도, pH, 광, 방사선 등), 바이오 센서들, 화학 센서들, 증폭기들, A/D 및 D/A 컨버터들, 광학 포집기들, 전자기 트랜스듀서들, 압전 액추에이터들, 발광 전자 기기들 (예컨대, LED들), 및 이들의 임의의 조합을 포함할 수 있다. 하나 이상의 표준 IC들 (예컨대, 단결정 실리콘 상의 CMOS)를 사용하는 목적 및 이점은, 주지의 공정으로 대량 생산되며 즉시 액세스 가능한 고품질, 고성능, 및 고기능 회로 구성 요소를 사용하는 데에 있고, 이는 수동 수단에 의해 이루어지는 것보다 훨씬 뛰어난 데이터의 생성 및 다양한 기능을 제공한다. 개별 아일랜드들은 직경에 의해 또는 에지에서 측정되는 크기가 약 10 내지 100 마이크로미터 (㎛) 범위일 수 있지만, 이에 제한되지 않는다.
도면을 이제 참조하면, 동일한 도면 부호는 여러 도면에 걸쳐 동일한 구성 요소를 지칭하며, 도 1은, "극도로 신축성이 있는" IC 장치로 적용되거나 통합될 수 있는, 일반적으로 10으로 지정된 가요성 집적 회로 (IC) 시스템의 예시를 도시한다. 개시된 개념들 중 다수는 도면들에 도시된 대표적인 시스템들을 참조하여 논의된다; 그러나, 본 명세서에서 도시된 시스템들은 단지 본 발명의 다양한 독창적인 양태들 및 특징들을 적용할 수 있는 예시적인 적용물들로 제공된다. 이로써, 본 발명의 신규한 양태들 및 특징들은 그 자체로 도면들에 제시된 특정 장치들 및 구성 요소들로 제한되지 않는다. 게다가, 시스템(들)의 선택된 구성 요소들만이 도시되었으며, 이하에서 추가로 상세하게 설명될 것이다. 그럼에도 불구하고, 본 명세서에서 논의된 시스템들 및 디바이스들은 예를 들어, 본 명세서에 개시된 다양한 방법들 및 기능들을 수행하기 위한 다수의 추가 및 대안 특징들, 및 잘 알려진 다른 주변 구성 요소들을 포함할 수 있다. 도시된 구성 요소들 중 일부는 옵션이므로, 제거될 수 있다.
도 1의 가요성 IC 시스템 (10)은 다양한 전자 구성 요소들 (집합적으로 "회로부"로 지칭됨), 이를테면, 적층형 배터리 (12), 한 세트의 마이크로칩들 (14), 센서 (16), 센서 허브 (18), 안테나 (20) 및 여러 가지의 IPD (integrated passive devices) (22A, 22B 및 22C)를 포함한다. 회로부는 본 명세서에 기술된 바와 같이 가요성 - 예컨대 신축성, 굴곡성 및/또는 압축성 - 이 있는 기판 (24)에 적용, 고정, 내장 또는 그렇지 않으면 부착된다. 그러한 바와 같이, 기판 (24)은 플라스틱 재료 또는 엘라스토머 재료, 또는 이들의 조합들로 제조될 수 있다. IC 기재 재료를 위한 적절한 가요성 엘라스토머들의 예시들은 폴리디메틸실록산 (Polydimethylsiloxane, PDMS)을 포함하여, 중합체 유기 규소 화합물들 (organosilicon compounds) (보통 "실리콘들"으로 지칭됨)을 포함한다. 기판 (24)에 적합한 재료들의 다른 비-제한적인 예시들은 폴리이미드, 광패턴가능 실리콘 (photopatternable silicon), SU8 중합체, PDS 폴리더렌 (polydustrene), 파릴렌 (parylene) 및 그의 유도체들 및 공중합체들 (파릴렌-N), 초고 분자량 폴리에틸렌, PEEK (polyether ether ketones), 폴리우레탄, 폴리락트산 (polylactic acid), 폴리글리콜산, 중합체 조성물, 실리콘/실록산, 폴리테트라플루오르에틸렌, 폴리아믹산 (polyamic acid), 폴리메틸 아크릴레이트, 및 이들의 조합들을 포함한다. 기판 (24)은 임의의 가능한 개수의 형상, 크기 및 구성을 취할 수 있다. 도시된 예시에서, 기판은 실질적으로 평평하고, 일부 실시예들에서는, 장형 (elongated) 시트 또는 스트립으로 구성된다.
도 1의 회로부는 다양한 파라미터들 중 임의의 것을 검출하기 위해 하나 이상의 센서들 (16) ("센서 디바이스들" 이라고도 함)을 포함한다. 이들 파라미터들은 임의의 조합으로, 열 파라미터들 (예컨대, 온도), 광학 파라미터들 (예컨대, 적외선 에너지), 전기 화학 및 생화학 파라미터들, 이를테면 pH, 효소 활성, 혈액 성분들 (예컨대, 포도상), 이온 농도, 및 단백질 농도, 전기 파라미터들 (예컨대, 저항, 전도성, 임피던스 등), 음향 파라미터들, 촉각 파라미터들 (예컨대, 압력, 표면 특성, 또는 다른 지형적 특징들) 등을 포함할 수 있다. 이에 대하여, 센서들 (16) 중 하나 이상은 서모커플, 실리콘 밴드 갭 온도 센서, 박막 저항 온도 디바이스, LED 발광기, 광 검출기, 압전 센서, 초음파 센서, 감이온 전계효과 트랜지스터 (ion sensitive field effect transistor) 등일 수 있다. 일부 구현예들에 있어서, 센서들 (16) 중 하나 이상은 차동 증폭기 및/또는 버퍼 및/또는 아날로그 - 디지털 컨버터에 결합될 수 있다. 마이크로제어기 또는 디지털 신호 프로세서 (DSP)의 유형일 수 있는 센서 허브 (18)는 센서(들) (16)로부터의 데이터 신호들을 통합하고 그러한 신호들을 프로세싱하도록 동작된다. 센서(들) (16)로부터의 신호들은 멀티플렉싱 기술들을 사용하여 프로세싱될 수 있으며, 그리고 마이크로칩들 (14) 중 하나 이상을 포함하여, 하나 또는 몇 개의 증폭기/논리 회로들에 의해 스위칭되어 프로세싱될 수 있다.
배터리 (12)는 도 1의 가요성 IC 시스템 (10) 내의 회로부에 전력을 공급하기 위한 전원으로서 작동한다. 크기가 작고, 적절한 배터리 용량 (amp-hour capacity)을 갖는 충분히 긴 수명을 가진 임의의 적합한 배터리가 사용될 수 있다. 외부 전원을 포함하여 시스템 (10)에 전력을 공급하기 위한 대안적인 수단을 사용하는 것 역시 본 발명의 권리 범위 내에 있다. 일부 실시예들에 따르면, 가요성 IC 시스템 (10)은 또한 외부 디바이스들과 무선 통신하기 위한 RF 안테나 (20)를 갖는 데이터 송신 설비를 포함한다. 안테나 (20)는 저주파, 고주파 또는 초고주파 안테나로서 동작될 수 있는 비아들 (vias)을 갖는 인쇄된 트레이스 안테나 코일을 포함하여, 다양한 형태들을 취할 수 있다. 유선 및 무선 신호 전송의 다른 형태들 또한 본 발명의 권리 범위 내에 있다. 각각의 집적 수동 디바이스 (IPD) (22A-22C)는 일부 비-제한적인 예시들로서, 필터, 트랜스포머, 포토다이오드, LED, TUFT, 전극, 반도체, 듀플렉서, 커플러, 위상 시프터, 박막 디바이스, 회로 요소, 제어 요소들, 커패시터들, 레지스터들, 인덕터들, 버퍼 또는 다른 수동 구성 요소를 포함할 수 있다. IPD (22A-22C)는 활성 집적 회로 (예컨대, 마이크로프로세서)에 연결될 수 있는 실리콘 칩을 각각 가진 독립형 디바이스들로서 제조될 수 있다.
기판 (24)이 신축성 또는 압축성을 가진 실시예들에서, 도시된 회로부는 신축성 또는 압축성을 가지기 위해, 그리고/또는 기판 (24)의 그러한 신축성/압축성을 수용하기 위해, 본 명세서에 기술된 것과 같은 적용 가능한 방식들로 구성된다. 유사하게, 기판 (24)이 굴곡성이 있지만 반드시 신축성을 가지지 않는 실시예들에 대해, 도시된 회로부는 굴곡성을 가지기 위해, 그리고/또는 기판의 그러한 굴곡성을 수용하기 위해, 본 명세서에 기술된 것과 같은 적용 가능한 방식들로 구성된다. 예를 들어, 도시된 모듈들 또는 "아일랜드들" 각각은 가요성 와이어본딩식 상호 연결부들을 갖는 하나 이상의 인접한 모듈들에 연결되고, 상기 상호 연결부들 중 일부는 도 1에서 일반적으로 26으로 표시된다. 디바이스 아일랜드에 대한 개별적인 상호 연결부들의 연결 지점은 디바이스 아일랜드 에지를 따라 어디든지 있을 수 있거나, 또는 디바이스 아일랜드의 상부 표면 (즉, 기판 (24) 대향 표면) 상의 한 지점에 있을 수 있다. 본드 와이어들 (26)은 모듈들 상의 외부 실장된 본드 패드들 (28)에 부착되고, 인접한 모듈 상의 해당 외부 실장된 본드 패드 (28) 까지 연장된다. 본드 와이어들은 이를테면 다음과 같은 임의의 공지된 와이어본딩 기술을 통해 부착될 수 있다: 압력 및 초음파 진동 버스트들의 조합을 사용하여 야금 냉간 용접을 형성하는 초음파 본딩; 용접을 형성하기 위해 압력 및 상승 온도의 조합을 사용하는 열 압착 본딩; 및 압력, 상승 온도, 및 초음파 진동 버스트의 조합을 사용하여 용접 조인트를 형성하는 열초음파 본딩.
다음으로, 도 2를 참조하면, 유연한 와이어본딩식 상호 연결부들을 통해 연결된 다층 IC 모듈들을 갖는, 일반적으로 100으로 표시된 대표적인 가요성 전자 회로 시스템의 단면도가 도시된다. 외관이 상이하지만, 도 2의 가요성 IC 시스템 (100)은 도 1 및 3-5에 도시된 예시에 대해 본 명세서에 기술된 다양한 형태들, 옵션 구성들, 및 기능적 대안들 중 임의의 것을 취할 수 있으며, 이로써, 해당 옵션들 및 특징들 중 임의의 것을 포함할 수 있다. 도 1의 시스템 (10)과 같이, 예를 들어, 도 2의 시스템 (100)은 매우 얇고 극도로 신축성이 있는 집적 회로 시스템으로서 구성될 수 있다. 예를 들어, 미가공 다이 (bare die) (비패키징) 반도체 구조들 및 얇은 IC 구조들은 적어도 일부 실시예들에서 바람직하다. 게다가, 시스템 (100)은, "디바이스 아일랜드" 배열로 배치되고 유연한 와이어본딩식 상호 연결부들에 의해 전기 결합된 여러 가지의 개별 디바이스들 - 예컨대, 제 1, 제 2 및 제 3 개별 디바이스들 (102A, 102B 및 102C) - 을 포함한다. 시스템 (100)은 도 2에 도시된 3 개의 개별 디바이스들보다 많거나 적게 개별 디바이스를 포함하는 것으로 고려되고, 개별 디바이스들 각각은 대안적인 형태들 및 구성들을 취할 수 있다.
도 2의 실시예에서, 개별 디바이스들 (102A-102C) 각각은 본 명세서에 기술된 기능들 중 하나 이상을 수행할 수 있는 가요성 다-층 집적 회로 (IC) 패키지를 포함한다. 각각의 개별 디바이스의 다-층 IC 패키지는, 예를 들어, 각각의 가요성 중합체 기판 - 제 1, 제 2 및 제 3 기판들 (106A, 106B 및 106C) 내 또는 상에 내장되는 각각의 마이크로칩 - 제 1, 제 2 및 제 3 마이크로칩들 (104A, 104B 및 104C)을 포함한다. 중합체 기판들 (106A-106C)은 임의의 산업-인식 방식으로 그리고도 1의 기판 (24)과 관련하여 전술한 임의의 재료들로부터 제조될 수 있다. 옵션으로, 기판들 (106A-106C)은 DuPontTM으로부터 구입 가능한 KAPTON® 막과 같은 액정 중합체 또는 폴리이미드 중합체로 제조될 수 있다. 중합체 기판은 약 60 ㎛ 내지 약 85 ㎛, 또는 일부 실시예들에서 약 25 ㎛ 내지 약 50 ㎛, 또는 일부 실시예들에서, 약 7 ㎛ 내지 약 10 ㎛의 두께를 가질 수 있다. 각각의 기판은 또한 구리, 금, 알루미늄 또는 이들의 일부 조합과 같은 전도성 재료의 층 상에 배치된 가요성 중합체의 층을 포함할 수 있다. 일 실시예에서, PCB 금속층들은 폴리머 기판 (106A-106C)의 대향 측면들 상에 패턴화될 수 있다.
마이크로칩들 (104A-104C) 중 하나 이상 또는 모두는 약 2-7 ㎛의 두께, 또는 일부 실시예들에서, 약 5-7 ㎛의 두께, 또는 일부 실시예들에서, 약 3-5 ㎛의 두께, 또는 일부 실시예들에서는 약 2-3㎛의 두께를 갖는 "얇은 칩" 구성일 수 있다. 본 명세서에 기술된 대표적인 시스템들, 방법들 및 디바이스들에서, 각각의 얇은 칩은 하나 이상의 수동 전자 디바이스들 및/또는 하나 이상의 능동 전자 디바이스들일 수 있다. 비교해 보면, 얇은 칩은 예를 들어 대략 35-50 ㎛의 두께, 또는 일부 실시예들에서, 대략 15-25 ㎛의 두께, 또는 일부 실시예들에서, 대략 10-15 ㎛을 갖는 실리콘계 반도체 다이 (104) 상에서 제조될 수 있다. 본 명세서에 기술된 임의의 원리에 따라 내장될 수 있는 디바이스들의 비-제한적인 예시들은 증폭기, 트랜지스터, 포토다이오드 어레이, 광 검출기, 센서, 발광 디바이스, 광발전 디바이스, 반도체 레이저 어레이, 광학 이미징 디바이스, 로직 게이트 어레이, 마이크로프로세서, 광전자 디바이스, 마이크로전자기계 디바이스, 마이크로유체 디바이스, 나노전자기계 디바이스, 열 디바이스 또는 다른 디바이스 구조체들을 포함할 수 있다.
한 쌍의 접착제 층들은 각각의 개별 디바이스 (102A-102C)의 다-층 IC 패키지의 가요성 중합체 기판들 (106A-106C)의 대향 측면들 상에 배치된다. 예시에서, 제 1 가요성 다-층 IC 패키지는 제 1 쌍의 접착층들 (108A)을 포함하며, 상기 접착층들 각각은 제 1 중합체 기판 (106A)의 각각의 측면에 부착된다. 마찬가지로, 제 2 가요성 다-층 IC 패키지는 제 2 쌍의 접착층들 (108B)을 포함하며, 상기 접착층들 각각은 제 2 중합체 기판 (106B)의 각각의 측면에 부착된다. 추가로, 제 3 다-층 IC 패키지는 제 3 쌍의 접착층들 (108C)을 포함하며, 상기 접착층들 각각은 제 3 중합체 기판 (106C)의 각각의 측면에 부착된다. 각각의 접착제 층은 약 8 ㎛ 내지 약 35 ㎛, 또는 일부 실시예들에서, 약 20 ㎛ 내지 약 35 ㎛, 또는 일부 실시예들에서, 약 12 ㎛ 내지 약 15 ㎛, 또는 일부 실시예들에서, 약 8 ㎛ 내지 약 10㎛의 두께를 가질 수 있다. 접착제는 추가 공정의 온도를 견디도록 구성된 전도성 접착제 또는 비-전도성 (유전체) 접착제일 수 있다. 전도성 접착제는 기판의 전도성 재료와 얇은 칩의 상부 표면 상의 전도성 접촉 패드들 사이의 전기 통신을 확립하는데 사용될 수 있다. 일 예시에서, 접착제 층들 (108A-108C)은 DuPontTM으로부터 구입 가능한 PYRALUX® Bond-Ply과 같은 플루오르폴리머 접착제, 폴리이미드 (PI) 접착제, 에폭시 접착제 또는 아크릴 접착제일 수 있다. 옵션으로, 접착층의 재료는 인접한 층들을 고정시킬 수 있는 비-전도성 전기 절연체가 되도록 선택될 수 있다. 각각의 다-층 IC 패키지는 옵션으로 도 2에 나타낸 바와 같이 제 1 접착제 층들 (108A)의 외부 표면들에 부착된 추가 쌍의 접착제 층들 (108D)에 의해, 추가 접착제 층들을 포함할 수 있다. 추가 층들과 함께, 일부 실시예들에 따르면, 접착제의 전체 두께는 85 ㎛만큼 클 수 있다.
도 2에 도시된 바와 같이, 각각의 개별 디바이스 (102A-102C)의 가요성 다-층 IC 패키지는 가요성 중합체 기판들 (106A-106C)의 대향 측면들 상에 한 쌍의 전기 전도성 (중합체 또는 금속) 층들을 더 포함한다. 예를 들어, 제 1 가요성 다-층 IC 패키지는 제 1 접착층들 (108A)을 통해 제 1 가요성 중합체 기판 (106A)에 부착된 제 1 쌍의 금속 시트들 (110A)을 포함한다. 마찬가지로, 제 2 다-층 IC 패키지는 제 2 접착층들 (108B)을 통해 제 2 가요성 중합체 기판 (106B)에 부착된 제 2 쌍의 금속 시트들 (110B)을 포함한다. 추가로, 제 3 다-층 IC 패키지는 제 3 접착제 층들 (108C)을 통해 제 3 가요성 중합체 기판 (106C)에 부착된 제 3 쌍의 금속 시트들 (110C)을 포함한다. 각각의 금속 시트는 약 5㎛ 내지 약 20㎛, 또는 일부 실시예들에서, 약 15㎛ 내지 약 20㎛, 또는 일부 실시예들에서, 약 10㎛ 내지 약 12㎛, 또는 일부 실시예들에서, 약 5㎛ 내지 약 8 ㎛의 두께를 가질 수 있다. 전기 전도성 금속 층들은 예를 들어 구리 또는 알루미늄 또는 이들의 조합으로 제조될 수 있다.
하나 이상의 비아들은 다-층 스택의 상이한 층들 사이의 전도성 연결을 허용하도록 각각의 가요성 다-층 IC 패키지의 외부 층들을 통해 연장되는 (예컨대, 레이저 드릴로) 채널들로서 생성될 수 있다. 도 2에서, 예를 들어, 제 1 다-층 IC 패키지는, (상부) 전도성 시트 (110A) 및 해당 (상부) 접착제 층 (108A)을 통해 제 1 마이크로칩 (104A)으로 연장되는 제 1 쌍의 비아들 (112A)을 포함한다. 동일한 맥락으로, 제 2 다-층 IC 패키지는, (상부) 전도성 시트 (110B) 및 해당 (상부) 접착제 층 (108B)을 통해 제 2 마이크로칩 (104B)으로 연장되는 제 2 쌍의 비아들 (112B)을 포함한다. 마찬가지로, 제 3 다-층 IC 패키지는, (상부) 전도성 시트 (110C) 및 해당 (상부) 접착제 층 (108C)을 통해 제 2 마이크로칩 (104C)으로 연장되는 제 3 쌍의 비아들 (112C)을 포함한다. 이들 비아들이 생성되면, 비아들은 스퍼터링 또는 다른 공지된 기술을 통해 전기 도금되거나 충진되어, 상부 전도성 층으로부터 칩의 전기 접촉 패드로의 전기 연결을 생성할 수 있다. 그 후에, 전도성 층들은 패턴화될 수 있고, 오버레이는 각각의 전도성 층의 외부 표면에 적용될 수 있다. 일부 구현예들에서, 오버레이는 비-전도성 중합체이다.
각각의 개별 디바이스 (102A-102C)의 외부 표면 상에는 인접한 디바이스들과 전기적으로 결합하기 위한 하나 이상의 전기 연결 패드들 (114A, 114B 및 114C) 각각이 있다. 비-제한적인 예시로서, 제 1 개별 디바이스 (102A)는 제 1 마이크로칩 (104A)과의 전기 통신을 제공하기 위해 제 1 다-층 IC 패키지의 상부 표면 상에 2 개의 전기 연결 패드들 (114A)과 함께 도시되는 반면, 제 2 개별 디바이스 (102B)는 제 2 마이크로칩 (104B)과의 전기 통신을 제공하기 위해 제 2 다-층 IC 패키지의 상부 표면 상에 2 개의 전기 연결 패드들 (114B)과 함께 도시된다. 유사하게, 제 3 개별 디바이스 (102C)는 제 3 마이크로칩 (104C)과의 전기 통신을 제공하기 위해 제 3 다-층 IC 패키지의 상부 표면 상에 적어도 하나의 전기 연결 패드 (114C)와 함께 도시된다. 옵션으로, 제 1 개별 디바이스 (102A)는 제 1 가요성 다-층 IC 패키지의 제 1 외부 표면 상에 실장된 해당 세트의 표면-실장-기술 (SMT) 구성 요소들 (118A)을 포함하며, 그리고 제 2 개별 디바이스 (102B)는 제 2 가요성 다-층 IC 패키지의 외부 표면 상에 실장된 제 2 세트의 SMT 구성 요소들 (118B)을 포함한다.
예시된 다-층 IC 패키지들 중 하나 이상 또는 모두는 도 2에 도시된 샌드위치 구조체들보다 추가의 또는 적은 층들을 포함하는 것으로 고려된다. 또한, 청구항에서 명확하게 언급되지 않는 한, 설명 및 청구항에서 "층" 이라는 용어의 사용이 샌드위치 구조의 특정 세그먼트가 연속적이거나 또는 남은 모든 층들 전체에 걸친다는 것 (즉, 같은 공간을 차치하는 것)을 반드시 요구하지 않음을 유의하여야 한다. 일부 적용들에서 바람직하지만, 실제로는 각각의 패키지의 접착제 층들이 동일한 재료로 제조되고 전도성 층들이 동일한 재료로 반드시 제조될 필요는 없다. 게다가, 개별적인 패키지들은 하나 이상의 인접한 디바이스들과 전기적으로 결합하기 전에, 별개의 단일 구조체들로서 진공 적층될 수 있다.
개별 가요성 상호 연결부들은 하나의 개별 디바이스의 전기 연결 패드에 부착되어 상기 전기 연결 패드를 또 다른 개별 디바이스의 전기 연결 패드에 전기적으로 연결시킨다. 도 2의 가요성 IC 시스템 (100)에 따르면, 곡선형 와이어본드 (120AB) 형태의 개별 가요성 상호 연결부는 제 1 개별 디바이스 (102A)의 제 1 (우측) 전기 연결 패드 (114A)에 부착 또는 결합되어 상기 전기 연결 패드를 제 2 개별 디바이스 (102B)의 제 2 (좌측) 전기 연결 패드 (114B)에 전기 연결시킨다. 마찬가지로, 곡선형 와이어본드 (120AC) 형태의 개별 가요성 상호 연결부는 제 1 개별 디바이스 (102A)의 제 1 (좌측) 전기 연결 패드 (114A)에 부착 또는 결합되어 상기 전기 연결 패드를 제 3 개별 디바이스 (102C)의 제 3 (우측) 전기 연결 패드 (114C)에 전기 연결시킨다. 도시된 예시에서, 가요성 상호 연결부들 각각은 예컨대 원형 단면으로 구리 또는 금으로 구성된 하나 이상의 유연한 금속 와이어들을 포함하고, 이때 금속 와이어들 각각은 와이어의 탄성을 증가시키는, 평면 내의 루프들 (이들 중 하나는 도 2의 우측 멀리에 있는 것으로 보일 수 있음) 또는 평면 외의 루프들, 또는 이들 둘 다를 포함할 수 있다. 그러한 평면 내의 루프들 및 평면 외의 루프들의 예시들은, 전반적으로 그리고 모든 목적에 대해 참조로 본 명세서에 병합된, 공동 소유된 미국 특허 제8,536,667호에서 도시 및 기술된다. 평면 내 도는 평면 외의 루프들은 충분한 신축성과 가요성 정도를 확보하는데 도움을 준다. 이들 와이어본딩식 상호 연결부들은 개별 가요성 IC 모듈들과 별도로 제조되고 차후에 상기 개별 가요성 IC 모듈들에 (예컨대, 열초음파 와이어본딩 기술들을 사용하여) 부착된다. 적절한 솔더 조인트들 및 용접부들은 외부 실장 패드들 및 상호 연결부들을 부착시키기 위해 생성되고, 이로 인해, 상호 연결부들의 신뢰성을 확보한다.
도 3은 유연한 다-층 중합체 상호 연결부들을 통해 연결된 다-층 IC 모듈들을 갖는, 일반적으로 200으로 표시된 또 다른 대표적인 가요성 전자 회로 시스템을 도시한다. 동일한 참조 번호는 도 2로부터의 유사한 구조체를 나타내기 위해 도 3 및 4에서 사용된다. 예를 들어, 도 3의 시스템 (200) 및 도 4의 시스템 (300) 각각은, "디바이스 아일랜드" 배열로 배치되고 유연한 전기 상호 연결부들에 의해 전기 결합된 여러 가지의 유사한 개별 디바이스들 - 예컨대, 제 1, 제 2 및 제 3 개별 디바이스들 (102A, 102B 및 102C) - 을 포함한다. 게다가, 가요성 IC 시스템들 (200 및 300)은 명백하게 또는 논리적으로 금지되지 않는 한, 도면들에 도시된 다른 예시들에 관하여 본 명세서에 기술된 다양한 형태들, 옵션 구성들, 및 기능적 대안들 중 임의의 것을 취할 수 있으며, 그 반대일 수도 있다.
개별 가요성 상호 연결부들은 일 측의 개별 디바이스의 전기 연결 패드들에 기계적으로 부착되어, 상기 전기 연결 패드들을 도 3의 타 측의 개별 디바이스들의 전기 연결 패드들에 전기적으로 연결시킨다. 각각의 모듈 (102A-102C)의 상부 측면에는 다른 패키지들에 전기적으로 연결하기 위한 연결 패드 (114A, 114B, 114C)가 제공된다. 도시된 예시에 따르면, 유연한 다-층 반도체 (220AB)의 형태의 제 1 개별 가요성 상호 연결부는 제 1 개별 디바이스 (102A)의 제 1 (우측) 전기 연결 패드 (114A)에 부착 또는 결합되어 상기 전기 연결 패드를 제 2 개별 디바이스 (102B)의 제 2 (좌측) 전기 연결 패드 (114B)에 전기 연결시킨다. 마찬가지로, 유연한 다-층 반도체 (220AC)의 형태의 제 2 개별 가요성 상호 연결부는 제 1 개별 디바이스 (102A)의 제 1 (좌측) 전기 연결 패드 (114A)에 부착되어 상기 전기 연결 패드를 제 3 개별 디바이스 (102C)의 제 3 (우측) 전기 연결 패드 (114C)에 전기 연결시킨다. 일부 실시예들에 따르면, 유연한 다-층 반도체 (220AB) 형태의 제 1 개별 가요성 상호 연결부 및 유연한 다-층 반도체 (220AC)의 형태의 제 2 개별 가요성 상호 연결부는 전통적인 솔더 부착을 사용하여 각각의 전기 연결 패드들 (114A, 114B, 114C)에 부착된다.
개별 가요성 IC 모듈들 (102A-102C)은 기판 내에 내장된 IC와 함께 별도의 패키지들로서 제조된다. 상호 연결부들 (220AB, 220AC)은 IC 모듈들 (102A-102C)과는 별도로 PCB 가요성 기판들로 제조되며, 그리고 신축성을 제공하도록 구불구불한 또는 다른 비-선형 형상으로 절단될 수 있다. 구불구불한 형상들을 갖는 상호 연결부들의 예시들은 미국 특허 제8,389,862호 및 제8,729,524호에 도시 및 기술되고, 이들 특허 둘 다는 전체적으로 그리고 모든 목적을 위해 참조로 본 명세서에 병합된다. 각각의 모듈 (102A-102C)의 상부 측면에는 다른 패키지들에 전기적으로 연결하기 위한 연결 패드 (114A, 114B, 114C)가 제공된다. 특정 IC에 필요한 임의의 SMT 구성 요소들은 패키지의 상부 표면 상에 실장될 수 있다. 적절한 솔더 등을 사용하는 PoP (Package-on-Package) 기술과 유사하게 상부 상에 가요성 모듈들이 서로 스택화되는 것이 가능하다. PoP 구성들을 가진 반도체 디바이스들의 예시들은 미국 특허 제7,696,618호 및 제7,250,675호에 개시되고, 이들 특허 둘다는 전체적으로 참조로 본 명세서에 병합된다. 그렇게 함으로써, 각각의 패키지에 대한 입력-출력 연결 지점들 (I/O들)은 필요한 상호 연결부들의 수를 한정하기 위해 최소화될 수 있다.
제 1 개별 디바이스 (102A)의 가요성 다-층 IC 패키지, 제 2 개별 디바이스 (102B)의 가요성 다-층 IC 패키지, 및 각각의 가요성 상호 연결부 (220AB, 220AC)의 다-층 반도체들은 일부 실시예들에 따르면, 공통 재료 층들을 모두 포함할 수 있다. 예를 들면, 일부 실시예들에 따르면, 각각의 상호 연결부 (220AB, 220AC)는 KAPTON® 막과 같은 액정 중합체 또는 폴리이미드 중합체로 제조될 수 있는 중합체 기판 (206A 및 206B) 각각을 포함한다. 일부 실시예들에 따르면, 가요성 상호 연결부들 (220AB, 220AC)은 가요성 중합체 기판들 (206A, 206B)의 대향 측면들 상에 한 쌍의 전기 전도성 (중합체 또는 금속) 층들 (210A 및 210B) 각각을 더 포함한다. 이들 전기 전도성 층들은 예를 들어 구리 또는 알루미늄 또는 이들의 조합으로 제조될 수 있다. 제 1 및 제 2 쌍들의 접착제 층들 (208A 및 208B)은 가요성 중합체 기판들 (206A, 206B) 각각의 대향 측면들 상에 배치되어 전도성 층들 (210A, 210B) 중 하나를 덮는다. 개별 디바이스들 (102A-102C)의 접착제 층들 (108A-108C)과 유사하게, 가요성 상호 연결부들 (220AB, 220AC)의 접착제 층들 (208A, 208B)은 플루오르폴리머 접착제, 폴리이미드 (PI) 접착제, 에폭시 접착제 또는 아크릴 접착제 이를테면, PYRALUX® Bond-Ply일 수 있다.
도 4는 일반적으로 300으로 표시된 여전히 또 다른 대표적인 가요성 전자 회로 시스템을 도시하고, 상기 시스템은 이번에는 개별 다-층 IC 모듈들을 연결하기 위해 유연한 전도성-페이스트-기반 상호 연결부들을 사용한다. 도시된 예시에 따르면, 전기 전도성 페이스트 (320AB)로 제조된 전도성 기판의 형태의 제 1 개별 가요성 상호 연결부는 제 1 개별 디바이스 (102A)의 제 1 (우측) 전기 연결 패드 (114A)에 부착 또는 결합되어 상기 전기 연결 패드를 제 2 개별 디바이스 (102B)의 제 2 (좌측) 전기 연결 패드 (114B)에 전기 연결시킨다. 마찬가지로, 전기 전도성 페이스트 (320AC)로 제조된 전도성 기판의 형태의 제 2 개별 가요성 상호 연결부는 제 1 개별 디바이스 (102A)의 제 1 (좌측) 전기 연결 패드 (114A)에 부착 또는 결합되어 상기 전기 연결 패드를 제 3 개별 디바이스 (102C)의 제 3 (우측) 전기 연결 패드 (114C)에 전기 연결시킨다. 각각의 가요성 상호 연결부 (320AB, 320AC)는 예를 들어 기판 상에 스크린 인쇄 또는 잉크 젯 인쇄 기술들을 사용하여, 인쇄되거나 그렇지 않으면 패턴화되는 금속 상호 연결부들 (예컨대, 구리 또는 금 또는 전도성 중합체 또는 페이스트)의 웹을 포함할 수 있다.
도 5는 가요성 집적 회로들을 제조하기 위한 대표적인 방법 (400)을 도시한다. 이러한 방법은 도면의 도 1 내지 4에 도시된 다양한 구성들 및 특징들과 관련하여 기술될 것이다; 그러한 참조는 단지 설명 및 해명으로 제공된다. 블록 (401)에서, 방법 (400)은 큰 패널들에 얇은 다이를 내장시키는 단계, 알려진 양호한 가요성 부분들 또는 "KGFP"를 펀칭하는 단계, 및 와플 트레이들 (waffle trays)로 분류하는 단계를 포함한다. 이로써, 개별적인 회로들은 펀칭되기 전에 테스트될 수 있고, 이로 인해 오작동하는 부분들을 분배시킬 수 있는 가능성이 줄어들 수 있다. 다음으로, 방법 (400)은 블록 (403)에 나타낸 바와 같이 가요성 패키지들 (예컨대, 임의의 오작동 회로들이 남아있는 동안 KGFP가 식별되고 분류됨)을 고르고 상기 패키지들을 일시적인 강성 기판들 (일회용 접착제를 갖는 재사용 가능한 기판) 상에 위치시키는 단계를 포함한다. 접착 강도는 광 및/또는 열에 의해 조절될 수 있다. 블록 (405)에서, 와이어본드 가요성 패키지 조립체들은 구리 와이어본딩을 위한 일시적인 캐리어로서 강성 기판들 상에 위치된다. 방법 (400)은 디바이스들의 상부 측면을 캡슐화하고 일시적인 기판을 바닥으로부터 제거하기 위해 블록 (407)으로 진행한다. 블록 (409)은 디바이스들의 바닥 측면을 캡슐화하는 단계 및 다이를 절단하는 단계를 포함한다.
또한 본 명세서에는 가요성 집적 회로들을 조립하는 방법이 제시된다. 이러한 방법은 임의의 논리 순서 및 임의의 논리 조합으로 다음을 포함한다: 제 1 전기 연결 패드를 갖는 제 1 외부 표면을 포함한 제 1 가요성 다-층 집적 회로 (IC) 패키지를 갖는 제 1 개별 디바이스를 제공하는 단계; 제 2 전기 연결 패드를 갖는 제 2 외부 표면을 포함한 제 2 가요성 다-층 집적 회로 (IC) 패키지를 갖는 제 2 개별 디바이스를 제공하는 단계; 및 개별 가요성 상호 연결부를, 제 1 개별 디바이스의 제 1 전기 연결 패드 및 제 2 개별 디바이스의 제 2 전기 연결 패드에 전기 연결시키는 단계. 가요성 상호 연결부는 하나 이상의 유연한 금속 와이어들을 포함할 수 있다. 옵션으로 또는 대안으로, 가요성 상호 연결부는 전기 전도성 페이스트로 제조된 전도성 기판 또는 유연한 다-층 반도체를 포함한다. 제 1 다-층 IC 패키지는 제 1 가요성 중합체 기판 내 또는 상에 내장된 제 1 마이크로칩, 제 1 가요성 중합체 기판 상의 제 1 접착제 층, 및 제 1 접착제 층에 의해 제 1 가요성 중합체 기판에 부착된 제 1 전도성 시트를 포함할 수 있다. 마찬가지로, 제 2 가요성 다-층 IC 패키지는 제 2 가요성 중합체 기판 내 또는 상에 내장된 제 2 마이크로칩, 제 2 가요성 중합체 기판 상의 제 2 접착제 층, 및 제 1 접착제 층에 의해 제 2 가요성 중합체 기판에 부착된 제 2 전도성 시트를 포함할 수 있다.
일부 실시예들에서, 전술한 방법들 각각은 도 5에 도시된 단계들 및/또는 상기 열거된 단계들을 적어도 포함한다. 또한 단계들을 생략하고, 추가 단계들을 포함하고, 그리고/또는 본 명세서에 제시된 순서를 변경하는 것은 본 발명의 권리 범위 및 기술 사상 내에 있다. 상기의 방법들 각각이 관련된 단계들의 단일 시퀀스를 나타낼 수 있음을 또한 유의해야 한다; 그러나 이들 방법들 각각이 체계적이고 반복적인 방식으로 시행될 것으로 기대된다.
본 발명은 본 명세서에 개시된 정확한 구조 및 구성들에 제한되지 않으며; 전술한 설명으로부터 명백한 임의의 및 모든 수정, 변경 및 변형이 첨부된 청구 범위에 정의된 바와 같은 개시 내용의 기술 사상 및 권리 범위 내에 있다. 게다가, 본 개념들은 선행하는 요소들 및 양태들의 임의의 및 모든 조합들 및 하위조합들을 명시적으로 포함한다.

Claims (20)

  1. 제 1 전기 연결 패드를 갖는 제 1 외부 표면을 포함한 제 1 가요성 다-층 (multi-layer) 집적 회로 (IC) 패키지를 갖는 제 1 개별 디바이스;
    제 2 전기 연결 패드를 갖는 제 2 외부 표면을 포함한 제 2 가요성 다-층 집적 회로 (IC) 패키지를 갖는 제 2 개별 디바이스; 및
    상기 제 1 개별 디바이스의 제 1 전기 연결 패드에 부착되고, 상기 제 1 전기 연결 패드를 상기 제 2 개별 디바이스의 제 2 전기 연결 패드에 전기 연결시키는 개별 가요성 상호 연결부 (discrete flexible interconnect);를 포함하는, 가요성 집적 회로 시스템.
  2. 청구항 1에 있어서,
    상기 가요성 상호 연결부는 하나 이상의 유연한 금속 와이어들을 포함하는, 가요성 집적 회로 시스템.
  3. 청구항 2에 있어서,
    상기 하나 이상의 유연한 금속 와이어들은 가요성을 증가시키도록 구성된, 평면 내의 루프들 (in-plane loops) 또는 평면 외의 루프들 (out-of-plane-loops), 또는 이들 둘 다를 포함하는, 가요성 집적 회로 시스템.
  4. 청구항 1에 있어서,
    상기 가요성 상호 연결부는 유연한 다-층 반도체를 포함하는, 가요성 집적 회로 시스템.
  5. 청구항 4에 있어서,
    상기 제 1 가요성 다-층 IC 패키지, 상기 제 2 가요성 다-층 IC 패키지, 및 상기 가요성 상호 연결부의 유연한 다-층 반도체 모두는 공통 재료 층들을 포함하는, 가요성 집적 회로 시스템.
  6. 청구항 1에 있어서,
    상기 가요성 상호 연결부는 전기 전도성 페이스트로 제조된 전도성 기판을 포함하는, 가요성 집적 회로 시스템.
  7. 청구항 6에 있어서,
    상기 가요성 상호 연결부는 상기 기판 상에 인쇄된 금속 상호 연결부들의 웹 (web)을 포함하는, 가요성 집적 회로 시스템.
  8. 청구항 1에 있어서,
    상기 제 1 가요성 다-층 IC 패키지는 제 1 가요성 중합체 기판 내 또는 상에 내장된 제 1 마이크로칩을 포함하며, 그리고 상기 제 2 가요성 다-층 IC 패키지는 제 2 가요성 중합체 기판 내 또는 상에 내장된 제 2 마이크로칩을 포함하는, 가요성 집적 회로 시스템.
  9. 청구항 8에 있어서,
    상기 제 1 가요성 다-층 IC 패키지는 상기 제 1 가요성 중합체 기판 상에 제 1 접착제 층을 더 포함하며, 그리고 상기 제 2 가요성 다-층 IC 패키지는 상기 제 2 가요성 중합체 기판 상에 제 2 접착제 층을 더 포함하는, 가요성 집적 회로 시스템.
  10. 청구항 9에 있어서,
    상기 제 1 가요성 다-층 IC 패키지는 상기 제 1 접착제 층을 통해 상기 제 1 가요성 중합체 기판에 결합된 제 1 전도성 층을 더 포함하며, 그리고 상기 제 2 가요성 다-층 IC 패키지는 상기 제 2 접착제 층을 통해 상기 제 2 가요성 중합체 기판에 결합된 제 2 전도성 층을 더 포함하는, 가요성 집적 회로 시스템.
  11. 청구항 10에 있어서,
    상기 제 1 가요성 다-층 IC 패키지는 상기 제 1 전도성 층 및 상기 제 1 접착제 층을 통해 상기 제 1 마이크로칩으로 연장된 제 1 비아를 더 포함하며, 그리고, 상기 제 2 가요성 다-층 IC 패키지는 상기 제 2 전도성 층 및 상기 제 2 접착제 층을 통해 상기 제 2 마이크로칩으로 연장된 제 2 비아를 더 포함하는, 가요성 집적 회로 시스템.
  12. 청구항 1에 있어서,
    상기 제 1 가요성 다-층 IC 패키지는 상기 제 1 외부 표면 상에 실장된 제 1 세트의 표면-실장-기술 (SMT) 구성 요소들을 포함하며, 그리고 상기 제 2 가요성 다-층 IC 패키지는 상기 제 2 외부 표면 상에 실장된 제 2 세트의 표면-실장-기술 (SMT) 구성 요소들을 포함하는, 가요성 집적 회로 시스템.
  13. 청구항 1에 있어서,
    상기 가요성 상호 연결부는, 대략 100 % 까지 신장되거나, 대략 180 도 까지 굽어지거나, 또는 대략 100 % 까지 신장되고 대략 180 도 까지 굽어질 시에, 실질적으로 동일한 전기 전도성을 유지하는, 가요성 집적 회로 시스템.
  14. 제 1 가요성 다-층 집적 회로 (IC) 패키지로서:
    제 1 가요성 중합체 기판;
    상기 제 1 가요성 중합체 기판 내 또는 상에 내장된 제 1 마이크로칩;
    제 1 쌍의 접착제 층들 - 상기 제 1 쌍의 접착제 층들 각각은 상기 제 1 가요성 중합체 기판의 각 측면 상에 위치됨;
    제 1 쌍의 전도성 시트들 - 상기 제 1 쌍의 전도성 시트들 각각은 상기 제 1 접착제 층들 각각에 의해 상기 제 1 가요성 중합체 기판에 결합됨; 및
    상기 제 1 전도성 시트들 중 하나의 외부 표면에 부착 또는 결합된 제 1 전기 연결 패드;를 포함한, 상기 제 1 가요성 다-층 집적 회로 (IC) 패키지;
    상기 제 1 가요성 다-층 IC 패키지와는 별도 및 별개인 제 2 가요성 다-층 집적 회로 (IC) 패키지로서:
    제 2 가요성 중합체 기판;
    상기 제 2 가요성 중합체 기판 내 또는 상에 내장된 제 2 마이크로칩;
    제 2 쌍의 접착제 층들 - 상기 제 2 쌍의 접착제 층들 각각은 상기 제 2 가요성 중합체 기판의 각 측면 상에 위치됨;
    제 2 쌍의 전도성 시트들 - 상기 제 2 쌍의 전도성 시트들 각각은 상기 제 2 접착제 층들 각각에 의해 상기 제 2 가요성 중합체 기판에 결합됨; 및
    상기 제 2 전도성 시트들 중 하나의 외부 표면에 부착 또는 결합된 제 2 전기 연결 패드;를 포함한, 상기 제 2 가요성 다-층 집적 회로 (IC) 패키지; 및
    상기 제 1 및 제 2 가요성 다-층 IC 패키지들과는 별도 및 별개인 가요성 상호 연결부 - 상기 가요성 상호 연결부는 상기 제 1 전기 연결 패드와 상기 제 2 전기 연결 패드를 전기 연결시킴;를 포함하는, 극도의 가요성 집적 회로 장치.
  15. 제 1 전기 연결 패드를 갖는 제 1 외부 표면을 포함한 제 1 가요성 다-층 집적 회로 (IC) 패키지를 갖는 제 1 개별 디바이스를 제공하는 단계;
    제 2 전기 연결 패드를 갖는 제 2 외부 표면을 포함한 제 2 가요성 다-층 집적 회로 (IC) 패키지를 갖는 제 2 개별 디바이스를 제공하는 단계; 및
    개별 가요성 상호 연결부를, 상기 제 1 개별 디바이스의 제 1 전기 연결 패드 및 상기 제 2 개별 디바이스의 제 2 전기 연결 패드에 전기 연결시키는 단계;를 포함하는, 가요성 집적 회로 조립 방법.
  16. 청구항 15에 있어서,
    상기 가요성 상호 연결부는 하나 이상의 유연한 금속 와이어들을 포함하는, 가요성 집적 회로 조립 방법.
  17. 청구항 15에 있어서,
    상기 가요성 상호 연결부는 유연한 다-층 반도체를 포함하는, 가요성 집적 회로 조립 방법.
  18. 청구항 15에 있어서,
    상기 가요성 상호 연결부는 전기 전도성 페이스트로 제조된 전도성 기판을 포함하는, 가요성 집적 회로 조립 방법.
  19. 청구항 15에 있어서,
    상기 제 1 가요성 다-층 IC 패키지는 제 1 가요성 중합체 기판, 상기 제 1 가요성 중합체 기판 내 또는 상에 내장된 제 1 마이크로칩, 상기 제 1 가요성 중합체 기판 상의 제 1 접착제 층, 및 상기 제 1 접착제 층에 의해 상기 제 1 가요성 중합체 기판에 부착된 제 1 전도성 시트를 포함하는, 가요성 집적 회로 조립 방법.
  20. 청구항 19에 있어서,
    상기 제 2 가요성 다-층 IC 패키지는 제 2 가요성 중합체 기판, 상기 제 2 가요성 중합체 기판 내 또는 상에 내장된 제 2 마이크로칩, 상기 제 2 가요성 중합체 기판 상의 제 2 접착제 층, 및 상기 제 1 접착제 층에 의해 상기 제 2 가요성 중합체 기판에 부착된 제 2 전도성 시트를 포함하는, 가요성 집적 회로 조립 방법.
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