KR20170091828A - 정전 방지 회로 및 이를 포함하는 표시 장치 - Google Patents

정전 방지 회로 및 이를 포함하는 표시 장치 Download PDF

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Abstract

정전 방지 회로는 신호선에 연결되는 제1 전극, 제1 전압에 연결되는 제2 전극 및 제1 노드에 연결되는 게이트 전극을 구비하는 제1 트랜지스터, 상기 신호선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터 및 상기 제1 노드 및 상기 제1 전압 간에 연결되는 제1 커패시터를 포함 할 수 있다.

Description

정전 방지 회로 및 이를 포함하는 표시 장치{ELECTROSTATIC DISCHARGING CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 정전기(또는, 고전압, 과전류)에 기인하는 스트레스를 방지하는 정전 방지 회로 및 이를 포함하는 표시 장치에 관한 것이다.
정전 방지 회로(또는, 정전 방전 회로)는, 정전기(또는, 고전압, 과전류)가 입력 패드 및 출력 패드에 형성되는 경우, 고전압 또는 과전류를 전원 단자로 이동시켜, 고전압 또는 과전류에 의한 스트레스(즉, 반도체 소자에 대한 스트레스)를 방지할 수 있다.
표시 장치는 상대적으로 소형인 트랜지스터로 구현된 정전 방지 회로를 이용하여 패드에 형성되는 정전기를 방전시킴으로써, 패드간의 간격을 좁힐 수 있다. 다만, 트랜지스터는 구성 재료의 특성에 따라 양의 문턱전압 또는 음의 문턱전압을 가지므로, 표시 장치의 정상 구동시 정전 방지 회로에 의한(특히, 트랜지스터의 음의 문턱전압에 기인하여) 신호의 누설(leakage)이 발생할 수 있다.
본 발명의 일 목적은 신호의 누설을 방지할 수 있는 정전 방지 회로를 제공하고자 한다.
본 발명의 다른 목적은 상기 정전 방지 회로를 포함하는 표시 장치를 제공하고자 한다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 정전 방지 회로는, 신호선에 연결되는 제1 전극, 제1 전압에 연결되는 제2 전극 및 제1 노드에 연결되는 게이트 전극을 구비하는 제1 트랜지스터; 상기 신호선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터; 및 상기 제1 노드 및 상기 제1 전압 간에 연결되는 제1 커패시터를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 커패시터는 상기 제2 트랜지스터의 제2 문턱전압을 저장 할 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는 상기 신호선을 통해 제공되는 신호를 제1 기준 전압에 기초하여 클램핑 할 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터의 제2 문턱전압은 상기 제1 트랜지스터의 제1 문턱전압보다 클 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터의 제2 채널은 상기 제1 트랜지스터의 제1 채널보다 길 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터는, 제3 노드에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제1 서브 트랜지스터; 및 상기 신호선에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 보조 트랜지스터를 포함 할 수 있다.
일 실시예에 의하면, 상기 제2 트랜지스터의 제2 채널은 상기 제1 트랜지스터의 제1 채널보다 좁을 수 있다.
일 실시예에 의하면, 상기 제1 트랜지스터는, 상기 신호선에 연결되는 제1 전극, 상기 제1 전압에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제1 보조 트랜지스터; 및 상기 신호선에 연결되는 제1 전극, 상기 제1 전압에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 보조 트랜지스터를 포함 할 수 있다.
일 실시예에 의하면, 정전 방지 회로는, 제2 전압에 연결되는 제1 전극, 상기 신호선에 연결되는 제2 전극 및 제2 노드에 연결되는 게이트 전극을 구비하는 제3 트랜지스터; 상기 제2 전압에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제4 트랜지스터; 및 상기 제2 노드 및 상기 제2 전압 간에 연결되는 제2 커패시터를 더 포함 할 수 있다.
일 실시예에 의하면, 상기 제2 커패시터는 상기 제4 트랜지스터의 제4 문턱전압을 저장 할 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터는 상기 신호선을 통해 제공되는 신호를 제2 기준 전압에 기초하여 클램핑 할 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터의 제4 문턱전압은 상기 제3 트랜지스터의 제3 문턱전압보다 클 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터의 제3 채널은 상기 제3 트랜지스터의 제3 채널보다 길 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터는, 제4 노드에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제1 서브 트랜지스터; 및 상기 제2 전압에 연결되는 제1 전극, 상기 제4 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제2 보조 트랜지스터를 포함 할 수 있다.
일 실시예에 의하면, 상기 제4 트랜지스터의 제4 채널은 상기 제3 트랜지스터의 제3 채널보다 좁을 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터는, 상기 제2 전압에 연결되는 제1 전극, 상기 신호선에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제1 보조 트랜지스터; 및 상기 제2 전압에 연결되는 제1 전극, 상기 신호선에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제2 보조 트랜지스터를 포함 할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 패널은 화소; 외부 장치로부터 신호를 수신하는 패드; 상기 신호를 상기 화소에 전송하는 신호선; 및 상기 패드에 인접하여 배치되는 정전 방지 회로를 포함하고, 상기 정전 방지 회로는, 상기 신호선에 연결되는 제1 전극, 제1 전압에 연결되는 제2 전극 및 제1 노드에 연결되는 게이트 전극을 구비하는 제1 트랜지스터; 상기 신호선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터; 및 상기 제1 노드 및 상기 제1 전압 간에 연결되는 제1 커패시터를 포함 할 수 있다.
일 실시예에 의하면, 상기 정전 방지 회로는, 제2 전압에 연결되는 제1 전극, 상기 신호선에 연결되는 제2 전극 및 제2 노드에 연결되는 게이트 전극을 구비하는 제3 트랜지스터; 상기 제2 전압에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제4 트랜지스터; 및 상기 제2 노드 및 상기 제2 전압 간에 연결되는 제2 커패시터를 더 포함 할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 화소, 제1 패드 및 상기 화소 및 상기 제1 패드를 연결하는 신호선을 구비하는 표시 패널; 제2 패드를 통해 구동제어신호를 수신하고, 게이트 신호 및 데이터 신호 중 적어도 하나를 상기 표시 패널에 제공하는 구동 집적회로; 상기 구동제어신호를 생성하는 타이밍 제어부; 및 상기 제1 패드 및 상기 제2 패드 중 적어도 하나에 인접하여 배치되는 정전 방지 회로를 포함하고, 상기 정전 방지 회로는, 상기 제1 패드 및 상기 제2 패드 중 상기 적어도 하나에 연결되는 제1 전극, 제1 전압에 연결되는 제2 전극 및 제1 노드에 연결되는 게이트 전극을 구비하는 제1 트랜지스터; 상기 제1 패드 및 상기 제2 패드 중 상기 적어도 하나에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터; 및 상기 제1 노드 및 상기 제1 전압 간에 연결되는 제1 커패시터를 포함 할 수 있다.
일 실시예에 의하면, 상기 정전 방지 회로는, 제2 전압에 연결되는 제1 전극, 상기 제1 패드 및 상기 제2 패드 중 상기 적어도 하나에 연결되는 제2 전극 및 제2 노드에 연결되는 게이트 전극을 구비하는 제3 트랜지스터; 상기 제2 전압에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제4 트랜지스터; 및 상기 제2 노드 및 상기 제2 전압 간에 연결되는 제2 커패시터를 더 포함 할 수 있다.
본 발명의 실시예들에 따른 정전 방지 회로는, 정전기(또는, 고전압, 고전류)를 방전하는 경로를 형성하는 트랜지스터의 문턱전압을 보상하므로, 트랜지스터의 문턱전압이 음의 값을 가지거나 또는 음의 방향으로 이동하더라도, 안정적으로 정전 방지 동작을 수행할 수 있다.
또한, 정전 방지 회로는 상기 트랜지스터의 문턱전압의 보상량을 조절하므로, 상기 트랜지스터의 문턱전압이 음의 방향으로 이동하더라도, 안정적으로 정전 방지 동작을 수행할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 정전 방지 회로를 포함하므로, 내부 소자의 스트레스를 감소시키고, 수명을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 정전 방지 회로의 일 예를 나타내는 블록도이다.
도 3은 도 2의 정전 방지 회로의 비교 예를 나타내는 회로도이다.
도 4는 3의 정전 방지 회로에 포함된 트랜지스터의 동작 특성을 예시한 도면이다.
도 5 내지 도 7은 도 2의 정전 방지 회로의 예들을 나타내는 회로도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 주사 구동부(120), 데이터 구동부(130) 및 타이밍 제어부(140)를 포함할 수 있다. 표시 장치(100)는 외부에서 제공되는 영상 데이터(예를 들어, 제1 데이터(DATA1))에 기초하여 영상을 출력할 수 있다. 예를 들어, 표시 장치(100)는 유기 발광 표시 장치일 수 있다.
표시 패널(110)은 제1 패드 블록(111), 신호선들 및 화소(PX)를 포함할 수 있다. 제1 패드 블록(111)은 외부 장치(예를 들어, 주사 구동부(120) 및/또는 데이터 구동부(130))로부터 신호들(예를 들어, 주사신호 및/또는 데이터 신호)을 수신할 수 있다. 신호선들은 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)을 포함할 수 있다(단, n과 m은 각각 2이상의 정수). 화소(PX)는 주사선들(S1 내지 Sn) 및 데이터선들(D1 내지 Dm)의 교차 영역들에 배치될 수 있다. 화소(PX)는 주사신호(즉, 주사선들(S1 내지 Sn)을 통해 제공되는 주사신호)에 응답하여 데이터 신호(즉, 데이터선들(D1 내지 Dm)을 통해 제공되는 데이터 신호)를 저장하고, 저장된 데이터 신호에 기초하여 발광할 수 있다.
실시예들에서, 표시 패널(110)은 정전 방지 회로를 포함할 수 있다. 여기서, 정전 방지 회로는 제1 패드 블록(111)에 인접하여 배치되고, 제1 패드 블록(111)(또는, 제1 패드 블록(111)에 포함된 패드)에 형성되는 정전기(또는, 고전압, 고전류)를 기준 전압으로 방전시킬 수 있다. 여기서, 기준 전압은 표시 장치(100)의 구동 전압, 그라운드 전압 등 일 수 있다. 정전 방지 회로는 정전기에 의한 표시 패널(110) 내부에 구비된 소자들(예를 들어, 화소(PX))의 스트레스를 방지(또는, 해소)할 수 있다. 정전 방지 회로의 구체적인 구성에 대해서는 도 2를 참조하여 설명하기로 한다.
주사 구동부(120)는 주사 구동제어신호(SCS)에 기초하여 주사신호를 생성할 수 있다. 주사 구동제어신호(SCS)는 타이밍 제어부(150)로부터 주사 구동부(120)에 제공될 수 있다. 주사 구동제어신호(SCS)는 스타트 펄스 및 클럭신호들을 포함하고, 주사 구동부(120)는 스타트 펄스 및 클럭신호들에 기초하여 순차적으로 주사신호를 생성하는 시프트 레지스터를 포함하여 구성될 수 있다.
실시예들에서, 주사 구동부(120)는 제2 정전 방지 회로를 포함할 수 있다. 제2 정전 방지 회로는, 제1 정전 방지 회로와 유사하게, 주사 구동부(120)에 포함된 제2 패드 블록(121)에 인접하여 배치되고, 제2 패드 블록(121)(또는, 제2 패드 블록(121)에 포함된 패드)에 형성되는 정전기(또는, 고전압, 고전류)를 기준 전압으로 방전시킬 수 있다. 데이터 구동부(130)는 데이터 구동제어신호(DCS)에 응답하여 데이터 신호를 생성할 수 있다. 여기서, 데이터 구동제어신호(DCS)는 타이밍 제어부(140)로부터 데이터 구동부(130)에 제공될 수 있다. 데이터 구동부(130)는 디지털 형태의 영상 데이터(예를 들어, 제2 데이터(DATA2))를 아날로그 형태의 데이터 신호로 변환할 수 있다. 데이터 구동부(130)는 기 설정된 계조 전압(또는, 감마 전압)에 기초하여 디지털 신호를 생성하고, 계조 전압은 감마 회로(미도시)로부터 데이터 구동부(130)에 제공될 수 있다. 데이터 구동부(130)는 화소열들에 포함되는 화소들에 데이터 신호를 순차적으로 제공할 수 있다.
실시예들에서, 데이터 구동부(130)는 제3 정전 방지 회로를 포함할 수 있다. 제3 정전 방지 회로는, 제2 정전 방지 회로와 유사하게, 데이터 구동부(130)에 포함된 제3 패드 블록(131)에 인접하여 배치되고, 제3 패드 블록(131)(또는, 제3 패드 블록(131)에 포함된 패드)에 형성되는 정전기(또는, 고전압, 고전류)를 기준 전압으로 방전시킬 수 있다.
한편, 주사 구동부(120) 및 데이터 구동부(130)는 하나의 구동 집적회로에 포함되어 구현될 수 있다.
타이밍 제어부(140)는 외부 장치로부터 영상 데이터(예를 들어, 제1 데이터(DATA1)) 및 입력 제어신호들(예를 들어, 수평 동기신호, 수직 동기신호 및 클럭 신호들)을 수신하고, 표시 패널(110)의 영상 표시에 적합한 보정된 영상 데이터(예를 들어, 제2 데이터(DATA2))를 생성할 수 있다. 또한, 타이밍 제어부(140)는 주사 구동부(120), 데이터 구동부(130)를 제어할 수 있다. 타이밍 제어부(160)는 입력 제어신호들에 기초하여 주사 구동제어신호(SCS) 및 데이터 구동제어신호(DCS)를 생성할 수 있다.
도 1에 도시되지 않았으나, 표시 장치(110)는 전원 공급부를 포함할 수 있다. 전원 공급부는 구동 전압을 생성하고, 구동 전압을 표시 패널(110)(또는, 화소(PX))에 공급할 수 있다. 여기서, 구동 전압은 화소(PX)의 구동에 필요한 전원 전압이고, 예를 들어, 구동 전압은 제1 전원전압(ELVDD) 및 제2 전원전압(ELVSS)를 포함할 수 있다. 여기서, 제1 전원전압(ELVDD)은 제2 전원전압(ELVSS)보다 클 수 있다.
도 1을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(100)는 패드 블록들(111, 121, 131)에 인접하여 배치되어 패드 블록들(111, 121, 131)(또는, 패드 블록들(111, 121, 131)에 포함된 패드)에 형성되는 정전기(또는, 고전압, 고전류)를 기준 전압으로 방전시킬 수 있다. 따라서, 표시 장치(100)는 정전기에 기인한 소자의 스트레스를 방지(또는, 해소)할 수 있다.
도 2는 도 1의 표시 장치에 포함된 정전 방지 회로의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 정전 방지 회로(220)은 패드(210)에 인접하여 배치되고, 패드에 형성되는 정전기(또는, 고전압, 저전압)을 기준 전압으로 방전시킬 수 있다. 정전 방지 회로(220)는 반도체 회로(200)에 포함될 수 있고, 예를 들어, 반도체 회로(200)는 표시 패널(110), 구동 집적회로(예를 들어, 주사 구동부(120) 및/또는 데이터 구동부(130)) 일 수 있다.
패드(210)는 외부 장치로부터 제공되는 신호(SIGNAL)을 수신하고, 신호선을 통해 신호(SIGNAL)를 전송할 수 있다.
정전 방지 회로(220)는 제1 클램핑 유닛(D1) 및 제2 클램핑 유닛(D2)을 포함할 수 있다. 제1 클램핑 유닛(D1)은 신호선(또는, 패드(210)) 및 제1 전압(VH) 사이에 연결되고, 신호선(또는, 패드(210))에 정전기가 형성되는 경우, 제1 전압(VH)에 기초하여 정전기를 방전시킬 수 있다. 여기서, 제1 전압(VH)은 신호(SIGNAL)의 정상 범위에 기초하여 기 설정되고, 예를 들어, 신호(SIGNAL)의 정상 범위의 상한 값과 같거나 클 수 있다.
예를 들어, 제1 클램핑 유닛(D1)은, 신호(SIGNAL)이 제1 전압(VH)보다 큰 경우, 신호(SIGNAL)를 제1 전압(VH)에 기초하여 클램핑(또는, 제한)할 수 있다. 예를 들어, 제1 클램핑 유닛(D1)은 신호선(또는, 패드(210)) 및 제1 전압(VH)간의 전류 이동 경로를 형성하고, 전류 이동 경로를 통해 과전류를 제1 전압(VH)으로 내보낼 수 있다.
유사하게, 제2 클램핑 유닛(D2)은 신호선(또는, 패드(210)) 및 제2 전압(VL) 사이에 연결되고, 신호선(또는, 패드(210))에 정전기가 형성되는 경우, 제2 전압(VL)에 기초하여 정전기를 방전시킬 수 있다. 여기서, 제2 전압(VL)은 신호(SIGNAL)의 정상 범위에 기초하여 기 설정되고, 예를 들어, 신호(SIGNAL)의 정상 범위의 하한 값과 같거나 또는 작을 수 있다. 예를 들어, 제2 클램핑 유닛(D2)은, 신호(SIGNAL)이 제2 전압(VL)보다 작은 경우, 신호(SIGNAL)를 제2 전압(VL)에 기초하여 클램핑(또는, 제한)할 수 있다. 예를 들어, 제2 클램핑 유닛(D2)은 신호선(또는, 패드(210)) 및 제2 전압(VL)간의 전류 이동 경로를 형성하고, 전류 이동 경로를 통해 부족 전류를 제2 전압(VL)으로부터 제공할 수 있다.
도 2를 참조하여 설명한 바와 같이, 정전 방지 회로(220)는 신호가 정상 범위를 벗어나는 경우 제1 전압(VH) 및/또는 제2 전압(VL)에 기초하여 신호(SIGNAL)를 제어(또는, 보상)할 수 있다. 따라서, 정전 방지 회로(220)는 패드(210)에 형성되는 정전기(또는, 패드(210) 또는 신호선을 통해 유입되는 정전기)를 방지(또는, 제거)할 수 있다.
도 3은 도 2의 정전 방지 회로의 비교 예를 나타내는 회로도이고, 도 4는 3의 정전 방지 회로에 포함된 트랜지스터의 동작 특성을 예시한 도면이다.
도 2 및 도 3을 참조하면, 제1 클램핑 유닛(D1)은 제1 트랜지스터(T1)로 구현될 수 있다. 제1 트랜지스터(T1)는 신호선에 연결되는 제1 전극, 제1 전압(VH)에 연결되는 제2 전극 및 신호선에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다.
제1 트랜지스터(T1)는 게이트-소스 전압(Vgs)에 기초하여 신호선 및 제1 전압(VH)간에 전류 이동 경로를 형성할 수 있다. 예를 들어, 신호선을 통해 제공되는 신호(SIGNAL)이 제1 전압(VH)보다 큰 경우, 신호(SIGNAL)의 과전류 성분이 제1 트랜지스터(T1)를 통해 제1 전압(VH)으로 흐를 수 있다.
제1 트랜지스터(T1)는 문턱전압(Vth)을 가지고, 제1 트랜지스터(T1)의 문턱전압(Vth)(또는 문턱전압(Vth)의 변환)에 따라, 제1 트랜지스터(T1)는 비정상적으로 동작할 수 있다.
도 4를 참조하면, 제1 트랜지스터(T1)를 구성하는 재료의 특성(예를 들어, 산화물(oxide)의 특성)에 따라 양의 문턱전압 또는 음의 문턱전압을 가질 수 있다.
제1 동작 특성 곡선(411)은 이상적인 문턱전압(예를 들어, OV)을 가지는 제1 트랜지스터(T1)의 동작 특성을 나타낸다. 제1 동작 특성 곡선(411)에 따라 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 0V보다 작은 경우, 제1 트랜지스터(T1)를 통해 흐르는 제1 전류(Id1)의 크기는 약 0 mA일 수 있다. 즉, 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 0V보다 작은 경우, 제1 트랜지스터(T1)는 전류 이동 경로를 형성하지 않을 수 있다. 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 0V보다 큰 경우, 제1 트랜지스터(T1)를 통해 흐르는 제1 전류(Id1)는 특정 값을 가질 수 있다. 즉, 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 0V보다 큰 경우, 제1 트랜지스터(T1)는 전류 이동 경로를 형성하지 않을 수 있다.
제2 동작 특성 곡선(412)은 음의 문턱전압(예를 들어, OV 보다 작은 문턱전압)을 가지는 제1 트랜지스터(T1)의 동작 특성을 나타낸다. 제2 동작 특성 곡선(412)에 따라, 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 0V보다 작은 경우라도, 제1 트랜지스터(T1)를 통해 특정 값을 가지는 제1 전류(Id1)가 흐를 수 있다. 유사하게, 제3 동작 특성 곡선(413)은 양의 문턱전압(예를 들어, OV 보다 큰 문턱전압)을 가지는 제1 트랜지스터(T1)의 동작 특성을 나타낸다. 제3 동작 특성 곡선(413)에 따라, 제1 트랜지스터(T1)의 게이트-소스 전압(Vgs)이 0V(또는, 0V 보다 크더라도), 제1 트랜지스터(T1)를 통해 제1 전류(Id1)는 0mA 일 수 있다.
또한, 제1 트랜지스터(T1)는 사용에 의해 열화되고, 문턱전압(Vth)는 양의 방향 또는 음의 방향으로 이동(또는, 쉬프팅)될 수 있다. 예를 들어, 제1 트랜지스터(T1)는 제1 동작 특성 곡선(411)에 따른 동작 특성을 가지나, 사용에 의해 제1 트랜지스터(T1)는 제2 동작 특성 곡선(412) 또는 제3 동작 특성 곡선(413)에 따른 동작 특성을 가질 수 있다. 이 경우, 제1 트랜지스터(T1)는 정전 방지 기능을 제대로 수행하지 못할 수 있다.
다시 도 3을 참조하면, 제2 클램핑 유닛(D2)은 제2 트랜지스터(T2)로 구현될 수 있다. 제2 트랜지스터(T2)는 제2 전압(VL)에 연결되는 제1 전극, 신호선에 연결되는 제2 전극 및 제2 전압(VL)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다.
제1 트랜지스터(T1)과 유사하게, 제2 트랜지스터(T2)는 게이트-소스 전압(Vgs)에 기초하여 신호선 및 제2 전압(VL)간에 전류 이동 경로를 형성할 수 있다. 예를 들어, 신호선을 통해 제공되는 신호(SIGNAL)이 제2 전압(VL)보다 작은 경우, 신호(SIGNAL)의 부족 전류가 제1 트랜지스터(T1)를 통해 제2 전압(VL)으로 제공될 수 있다.
제2 트랜지스터(T2)는, 제1 트랜지스터(T1)과 유사하게, 문턱전압(Vth)을 가지고, 문턱전압(Vth)은 양의 값 또는 음의 값을 가지며, 또한, 제2 트랜지스터(T2)의 사용에 의해, 문턱전압(Vth)은 양의 방향 또는 음의 방향으로 이동(또는, 쉬프팅)될 수 있다. 이 경우, 제2 트랜지스터(T2)는 정전 방지 기능을 제대로 수행하지 못할 수 있다.
도 3 및 도 4를 참조하여 설명한 바와 같이, 하나의 트랜지스터(예를 들어, 제1 트랜지스터(T1) 또는 제2 트랜지스터(T2))로 구현된 정전 방지 회로는, 트랜지스터의 문턱전압(Vth)의 크기에 따라(또는, 사용에 의해 이동하는 문턱전압(Vth)에 의해) 정전 방지 기능을 제대로 수행하지 못할 수 있다.
한편, 본 발명의 실시예들에 따른 정전 방지 회로(220)는 내부에 포함된 트랜지스터(예를 들어, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2))의 문턱전압(Vth)을 보상하므로, 트랜지스터의 문턱전압(Vth)이 음의 값을 가지거나 또는 음의 방향으로 이동하더라도, 정전 방지 회로(220)는 안정적으로 정전 방지 기능을 수행할 수 있다.
도 5 내지 도 7은 도 2의 정전 방지 회로의 예들을 나타내는 회로도이다.
도 2 및 도 5를 참조하면, 정전 방지 회로(220)(또는, 제1 클램핑 유닛(D1))은 제1 트랜지스터(T1), 제2 트랜지스터(T2) 및 제1 커패시터(C1)를 포함할 수 있다.
제1 트랜지스터(T1)는 신호선에 연결되는 제1 전극, 제1 전압(VH)에 연결되는 제2 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다. 제1 트랜지스터(T1)은 제1 노드(N1)의 제1 노드 전압에 기초하여 신호선과 제1 전압(VH)간에 전류 이동 경로를 형성할 수 있다.
제2 트랜지스터(T2)는 신호선에 연결되는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 노드(N1)의 제1 노드 전압에 기초하여 신호선과 제1 노드(N1)간에 전류 이동 경로를 형성할 수 있다.
제1 커패시터(C1)는 제1 노드(N1) 및 제1 전압(VH) 간에 연결되고, 제2 트랜지스터(T2)를 통해 전송되는 전류(또는, 전하)를 저장할 수 있다.
한편, 제1 노드(N1)의 제1 노드 전압은 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)에 따라, 신호(signal)보다 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)만큼 큰 "SIGNAL + Vth2"이고, 제1 커패시터(C1)는 제1 노드(N1)의 제1 노드 전압을 유지할 수 있다.
제1 트랜지스터(T1)를 통해 흐르는 제1 전류는 제1 트랜지스터(T1)의 제1 게이트-소스 전압(Vgs1) 및 제1 트랜지스터(T1)의 문턱전압(Vth1)간의 전압 차(또는, 상기 전압 차의 제곱)에 비례할 수 있다. 여기서, 제1 트랜지스터(T1)의 제1 게이트-소스 전압(Vgs1)은 제1 노드(N1)의 제1 노드 전압과 신호(SIGNAL)간의 전압 차이고, 예를 들어, 제1 게이트-소스 전압(Vgs1)는 제2 문턱전압(Vth2) 일 수 있다(즉, Vgs1 = V_N1 SIGNAL = SIGNAL + Vth2 - SIGNAL = Vth2). 따라서, 제1 트랜지스터(T1)에 흐르는 제1 전류는 제1 트랜지스터(T1)의 문턱전압(Vth1) 및 제2 트랜지스터(T2)의 문턱전압(Vth2)간의 전압 차(또는, 상기 전압 차의 제곱)에 비례할 수 있다.
제2 트랜지스터(T2)는 제1 트랜지스터(T1)과 인접하여 형성되므로, 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)은 제1 트랜지스터(T1)의 제1 문턱전압(Vth1)과 동일하거나 또는 유사할 수 있다. 이 경우, 제1 트랜지스터(T1)는 도 4를 참조하여 설명한 제1 동작 특성 곡선(411)에 따라 동작할 수 있다. 예를 들어, 제1 트랜지스터(T1)이 음의 문턱전압(Vth1)을 가지더라도, 제1 트랜지스터(T1)의 제1 게이트-소스 전압(Vgs1)은 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)만큼 보상되므로, 제1 트랜지스터(T1)(또는, 제1 트랜지스터(T1)를 포함하는 제1 클램핑 유닛(D1))은 제1 동작 특성 곡선(411)에 따라 동작 할 수 있다.
실시예들에서, 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)은 제1 트랜지스터(T1)의 제1 문턱전압(Vth1)보다 클 수 있다. 이 경우, 정전 방지 회로(220)는 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 음의 문턱전압을 가지더라도, 제1 트랜지스터(T1)(또는, 제1 트랜지스터(T1)를 포함하는 제1 클램핑 유닛(D1))는 도 4에 도시된 제3 동작 특성 곡선(413)에 따라 동작할 수 있다.
예를 들어, 제2 트랜지스터(T2)의 제2 채널은 제1 트랜지스터(T1)의 제1 채널보다 길 수 있다. 이 경우, 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)은 제1 트랜지스터(T1)의 제1 문턱전압(Vth1)보다 클 수 있다. 채널의 길이가 증가함에 따라 문턱전압은 증가하기 때문이다.
도 6을 참조하면, 제2 트랜지스터(T2)는 제1 서브 트랜지스터(T2-1) 및 제2 서브 트랜지스터(T2-2)를 포함할 수 있다. 여기서, 제1 서브 트랜지스터(T2-1)는 제2 서브 트랜지스터(T2-2) 및 제1 트랜지스터(T1)과 각각 실질적으로 동일 할 수 있다. 즉, 제1 서브 트랜지스터(T2-1)의 채널(또는, 채널의 폭 및 길이)은 제2 서브 트랜지스터(T2-2)의 채널(또는, 채널의 폭 및 길이)과 실질적으로 동일하고, 또한, 제1 트랜지스터(T1)의 제1 채널과 실질적으로 동일 할 수 있다. 제1 서브 트랜지스터(T2-1) 및 제2 서브 트랜지스터(T2-2)는 제1 노드(N1) 및 신호선 사이에 직렬 연결될 수 있다. 제1 서브 트랜지스터(T2-1)은 제3 노드(N3)에 연결되는 제1 전극, 제1 노드(N1)에 연결되는 제2 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 제2 서브 트랜지스터(T2-2)는 신호선에 연결되는 제1 전극, 제3 노드(N3)에 연결되는 제2 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 제1 서브 트랜지스터(T2-1) 및 제2 서브 트랜지스터(T2-2)는 제1 노드(N1)의 제1 노드 전압에 기초하여 전류 이동 경로를 형성하되, 제1 트랜지스터(T1)의 제1 채널에 비해 길이가 2배 증가된 채널을 가질 수 있다.
예를 들어, 제2 트랜지스터(T2)의 제2 채널은 제1 트랜지스터(T1)의 제1 채널보다 좁을 수 있다. 이 경우, 제2 트랜지스터(T2)의 제2 문턱전압(Vth2)은 제1 트랜지스터(T1)의 제1 문턱전압(Vth1)보다 클 수 있다. 채널의 폭이 증가함에 따라 문턱전압은 감소하기 때문이다.
도 7을 참조하면, 제1 트랜지스터(T1)는 제1 보조 트랜지스터(T1-1) 및 제2 보조 트랜지스터(T1-2)를 포함할 수 있다. 제1 보조 트랜지스터(T1-1) 및 제2 보조 트랜지스터(T1-2)는 제1 전압(VH) 및 신호선 사이에 상호 병렬 연결될 수 있다. 제1 보조 트랜지스터(T1-1) 및 제2 보조 트랜지스터(T1-2) 각각은 도 5에 도시된 제1 트랜지스터(T1)과 실질적으로 동일할 수 있다. 제1 보조 트랜지스터(T1-1)는 신호선에 연결되는 제1 전극, 제1 전압(VH)에 연결되는 제2 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 제2 보조 트랜지스터(T1-2)는, 제1 보조 트랜지스터(T1-1)와 유사하게, 신호선에 연결되는 제1 전극, 제1 전압(VH)에 연결되는 제2 전극 및 제1 노드(N1)에 연결되는 게이트 전극을 포함할 수 있다. 제1 서브 트랜지스터(T1-1) 및 제2 서브 트랜지스터(T1-2)는 제1 노드(N1)의 제1 노드 전압에 기초하여 전류 이동 경로를 형성하되, 제2 트랜지스터(T2)의 제2 채널에 비해 폭이 2배 증가된 채널을 가질 수 있다.
상술한 바와 같이, 정전 방지 회로(220)는 제1 트랜지스터(T1)의 제1 문턱전압(Vth1)보다 큰 제2 문턱전압(Vth2)을 가지는 제2 트랜지스터(T2)를 포함하므로, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)가 음의 문턱전압을 가지더라도, 정전 방지 회로(220)(또는, 제1 트랜지스터(T1), 제1 클램핑 유닛(D1))는 도 4에 도시된 제3 동작 특성 곡선(413)에 따라 정전 방지 기능을 수행할 수 있다.
다시 도 5를 참조하면, 정전 방지 회로(220)(또는, 제2 클램핑 유닛(D2))은 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제2 커패시터(C2)를 포함할 수 있다.
제3 트랜지스터(T3)는 제2 전압(VL)에 연결되는 제1 전극, 신호선에 연결되는 제1 전극 및 제2 노드(N2)에 연결되는 게이트 전극을 포함할 수 있다. 여기서, 제1 전극은 소스 전극이고, 제2 전극은 드레인 전극일 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)의 제2 노드 전압에 기초하여 신호선과 제2 전압(VL)간에 전류 이동 경로를 형성할 수 있다.
제4 트랜지스터(T4)는 제2 전압(VL)에 연결되는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극 및 제2 노드(N2)에 연결되는 게이트 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 제2 노드(N2)의 제2 노드 전압에 기초하여 제2 전압(VL)과 제2 노드(N2)간에 전류 이동 경로를 형성할 수 있다.
제2 커패시터(C2)는 제2 노드(N2) 및 제2 전압(VL) 간에 연결되고, 제4 트랜지스터(T4)를 통해 전송되는 전류(또는, 전하)를 저장할 수 있다.
한편, 제2 노드(N2)의 제2 노드 전압은 제4 트랜지스터(T4)의 제4 문턱전압(Vth4)에 따라, 제2 전압(VL)보다 제4 트랜지스터(T4)의 제4 문턱전압만큼 큰 "VL + Vth4"이고, 제2 커패시터(C2)는 제2 노드(N2)의 제2 노드 전압을 유지할 수 있다.
제3 트랜지스터(T3)를 통해 흐르는 제3 전류는 제3 트랜지스터(T3)의 제3 게이트-소스 전압(Vgs3) 및 제3 트랜지스터(T3)의 문턱전압(Vth3)간의 전압 차(또는, 상기 전압 차의 제곱)에 비례할 수 있다. 여기서, 제3 트랜지스터(T3)의 제3 게이트-소스 전압(Vgs3)은 제2 노드(N2)의 제2 노드 전압과 저전압(VL)간의 전압 차이고, 예를 들어, 제3 게이트-소스 전압(Vgs3)은 제4 문턱전압(Vth4) 일 수 있다(즉, Vgs3 = V_N2 VL = VL + Vth4 - VL = Vth4).
제4 트랜지스터(T4)는 제3 트랜지스터(T3)과 인접하여 형성되므로, 제4 트랜지스터(T4)의 제4 문턱전압(Vth4)은 제3 트랜지스터(T3)의 제3 문턱전압(Vth3)과 동일하거나 또는 유사할 수 있다. 이 경우, 제3 트랜지스터(T3)는 도 4를 참조하여 설명한 제1 동작 특성 곡선(411)에 따라 동작할 수 있다. 예를 들어, 제3 트랜지스터(T3)이 음의 문턱전압(Vth1)을 가지더라도, 제3 트랜지스터(T3)의 제3 게이트-소스 전압(Vgs3)은 제4 트랜지스터(T4)의 제4 문턱전압(Vth4)만큼 보상되므로, 제3 트랜지스터(T3)(또는, 제3 트랜지스터(T3)를 포함하는 제2 클램핑 유닛(D2))는 제1 동작 특성 곡선(411)에 따라 동작 할 수 있다.
도 5를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 정전 방지 회로(220)는 전류 이동 경로를 형성하는 메인 트랜지스터(예를 들어, 제1 트랜지스터(T1) 또는 제3 트랜지스터(T3))의 문턱전압을 보조 트랜지스터(예를 들어, 제2 트랜지스터(T2) 또는 제4 트랜지스터(T4))를 이용하여 보상하므로, 메인 트랜지스터의 문턱전압(Vth)이 음의 값을 가지거나 또는 음의 방향으로 이동하더라도, 정전 방지 회로(220)는 안정적으로 정전 방지 기능을 수행할 수 있다.
실시예들에서, 제4 트랜지스터(T4)의 제4 문턱전압(Vth4)은 제3 트랜지스터(T3)의 제3 문턱전압(Vth3)보다 클 수 있다. 이 경우, 정전 방지 회로(220)는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 음의 문턱전압을 가지더라도, 제3 트랜지스터(T3)(또는, 제3 트랜지스터(T3)를 포함하는 제2 클램핑 유닛(D2))는 도 4에 도시된 제3 동작 특성 곡선(413)에 따라 동작할 수 있다.
예를 들어, 제4 트랜지스터(T4)의 제4 채널은 제3 트랜지스터(T3)의 제3 채널보다 길 수 있다.
도 6을 참조하면, 제4 트랜지스터(T4)는 제1 서브 트랜지스터(T4-1) 및 제2 서브 트랜지스터(T4-2)를 포함할 수 있다. 제1 서브 트랜지스터(T4-1) 및 제2 서브 트랜지스터(T4-2)는 제2 노드(N2) 및 제2 전압(VL) 사이에 직렬 연결될 수 있다. 제1 서브 트랜지스터(T4-1)는 제4 노드(N4)에 연결되는 제1 전극, 제2 노드(N2)에 연결되는 제2 전극 및 제2 노드(N2)에 연결되는 게이트 전극을 포함할 수 있다. 제2 서브 트랜지스터(T4-2)는 제2 전압(VL)에 연결되는 제1 전극, 제4 노드(N4)에 연결되는 제2 전극 및 제2 노드(N2)에 연결되는 게이트 전극을 포함할 수 있다.
예를 들어, 제2 트랜지스터(T2)의 제2 채널은 제1 트랜지스터(T1)의 제1 채널보다 좁을 수 있다.
도 7을 참조하면, 제3 트랜지스터(T3)는 제1 보조 트랜지스터(T3-1) 및 제3 보조 트랜지스터(T3-2)를 포함할 수 있다. 제1 보조 트랜지스터(T3-1) 및 제2 보조 트랜지스터(T3-2)는 신호선 및 제2 전압(VL) 사이에 상호 병렬 연결될 수 있다. 제1 보조 트랜지스터(T3-1)는 제2 전압(VL)에 연결되는 제1 전극, 신호선에 연결되는 제2 전극 및 제2 노드(N2)에 연결되는 게이트 전극을 포함할 수 있다. 제2 보조 트랜지스터(T3-2)는, 제1 보조 트랜지스터(T3-1)와 유사하게, 제2 전압(VL)에 연결되는 제1 전극, 신호선에 연결되는 제2 전극 및 제2 노드(N2)에 연결되는 게이트 전극을 포함할 수 있다.
상술한 바와 같이, 정전 방지 회로(220)는 제3 트랜지스터(T3)의 제3 문턱전압(Vth3)보다 큰 제4 문턱전압(Vth4)을 가지는 제4 트랜지스터(T4)를 포함하므로, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 음의 문턱전압을 가지더라도, 정전 방지 회로(220)(또는, 제3 트랜지스터(T3), 제2 클램핑 유닛(D2))는 도 4에 도시된 제3 동작 특성 곡선(413)에 따라 정전 방지 기능을 수행할 수 있다.
이상, 본 발명의 실시예들에 따른 정전 방지 회로 및 이를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
본 발명의 실시예들에 따른 정전 방지 회로 및 이를 포함하는 표시 장치는 다양한 디스플레이 시스템에 적용될 수 있다. 예를 들어, 정전 방지 회로 및 이를 포함하는 표시 장치는 텔레비전, 컴퓨터 모니터, 랩탑, 디지털 카메라, 셀룰러 폰, 스마트 폰, PDA, PMP, MP3 플레이어, 네비게이션 시스템, 비디오 폰 등에 적용될 수 있다.
100: 표시 장치 110: 표시 패널
111: 제1 패드 블록 120: 주사 구동부
121: 제2 패드 블록 130: 데이터 구동부
131: 제3 패드 블록 140: 타이밍 제어부
200: 반도체 회로 210: 패드
220: 정전 방지 회로 411: 제1 동작 특성 곡선
412: 제2 동작 특성 곡선 413: 제3 동작 특성 곡선

Claims (20)

  1. 신호선에 연결되는 제1 전극, 제1 전압에 연결되는 제2 전극 및 제1 노드에 연결되는 게이트 전극을 구비하는 제1 트랜지스터;
    상기 신호선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터; 및
    상기 제1 노드 및 상기 제1 전압 간에 연결되는 제1 커패시터를 포함하는 정전 방지 회로.
  2. 제 1 항에 있어서, 상기 제1 커패시터는 상기 제2 트랜지스터의 제2 문턱전압을 저장하는 것을 특징으로 하는 정전 방지 회로.
  3. 제 1 항에 있어서, 상기 제1 트랜지스터는 상기 신호선을 통해 제공되는 신호를 제1 기준 전압에 기초하여 클램핑하는 것을 특징으로 하는 정전 방지 회로.
  4. 제 1 항에 있어서, 상기 제2 트랜지스터의 제2 문턱전압은 상기 제1 트랜지스터의 제1 문턱전압보다 큰 것을 특징으로 하는 정전 방지 회로.
  5. 제 1 항에 있어서, 상기 제2 트랜지스터의 제2 채널은 상기 제1 트랜지스터의 제1 채널보다 긴 것을 특징으로 하는 정전 방지 회로.
  6. 제 1 항에 있어서, 상기 제2 트랜지스터는,
    제3 노드에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제1 서브 트랜지스터; 및
    상기 신호선에 연결되는 제1 전극, 상기 제3 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 보조 트랜지스터를 포함하는 것을 특징으로 하는 정전 방지 회로.
  7. 제 1 항에 있어서, 상기 제2 트랜지스터의 제2 채널은 상기 제1 트랜지스터의 제1 채널보다 좁은 것을 특징으로 하는 정전 방지 회로.
  8. 제 1 항에 있어서, 상기 제1 트랜지스터는,
    상기 신호선에 연결되는 제1 전극, 상기 제1 전압에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제1 보조 트랜지스터; 및
    상기 신호선에 연결되는 제1 전극, 상기 제1 전압에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 보조 트랜지스터를 포함하는 것을 특징으로 하는 정전 방지 회로.
  9. 제 1 항에 있어서,
    제2 전압에 연결되는 제1 전극, 상기 신호선에 연결되는 제2 전극 및 제2 노드에 연결되는 게이트 전극을 구비하는 제3 트랜지스터;
    상기 제2 전압에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제4 트랜지스터; 및
    상기 제2 노드 및 상기 제2 전압 간에 연결되는 제2 커패시터를 더 포함하는 정전 방지 회로.
  10. 제 9 항에 있어서, 상기 제2 커패시터는 상기 제4 트랜지스터의 제4 문턱전압을 저장하는 것을 특징으로 하는 정전 방지 회로.
  11. 제 9 항에 있어서, 상기 제3 트랜지스터는 상기 신호선을 통해 제공되는 신호를 제2 기준 전압에 기초하여 클램핑하는 것을 특징으로 하는 정전 방지 회로.
  12. 제 9 항에 있어서, 상기 제4 트랜지스터의 제4 문턱전압은 상기 제3 트랜지스터의 제3 문턱전압보다 큰 것을 특징으로 하는 정전 방지 회로.
  13. 제 9 항에 있어서, 상기 제4 트랜지스터의 제3 채널은 상기 제3 트랜지스터의 제3 채널보다 긴 것을 특징으로 하는 정전 방지 회로.
  14. 제 9 항에 있어서, 상기 제4 트랜지스터는,
    제4 노드에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제1 서브 트랜지스터; 및
    상기 제2 전압에 연결되는 제1 전극, 상기 제4 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제2 보조 트랜지스터를 포함하는 것을 특징으로 하는 정전 방지 회로.
  15. 제 9 항에 있어서, 상기 제4 트랜지스터의 제4 채널은 상기 제3 트랜지스터의 제3 채널보다 좁은 것을 특징으로 하는 정전 방지 회로.
  16. 제 9 항에 있어서, 상기 제3 트랜지스터는,
    상기 제2 전압에 연결되는 제1 전극, 상기 신호선에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제1 보조 트랜지스터; 및
    상기 제2 전압에 연결되는 제1 전극, 상기 신호선에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제2 보조 트랜지스터를 포함하는 것을 특징으로 하는 정전 방지 회로.
  17. 화소;
    외부 장치로부터 신호를 수신하는 패드;
    상기 신호를 상기 화소에 전송하는 신호선; 및
    상기 패드에 인접하여 배치되는 정전 방지 회로를 포함하고,
    상기 정전 방지 회로는,
    상기 신호선에 연결되는 제1 전극, 제1 전압에 연결되는 제2 전극 및 제1 노드에 연결되는 게이트 전극을 구비하는 제1 트랜지스터;
    상기 신호선에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터; 및
    상기 제1 노드 및 상기 제1 전압 간에 연결되는 제1 커패시터를 포함하는 것을 특징으로 하는 표시 패널.
  18. 제 18 항에 있어서, 상기 정전 방지 회로는,
    제2 전압에 연결되는 제1 전극, 상기 신호선에 연결되는 제2 전극 및 제2 노드에 연결되는 게이트 전극을 구비하는 제3 트랜지스터;
    상기 제2 전압에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제4 트랜지스터; 및
    상기 제2 노드 및 상기 제2 전압 간에 연결되는 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 패널.
  19. 화소, 제1 패드 및 상기 화소 및 상기 제1 패드를 연결하는 신호선을 구비하는 표시 패널;
    제2 패드를 통해 구동제어신호를 수신하고, 게이트 신호 및 데이터 신호 중 적어도 하나를 상기 표시 패널에 제공하는 구동 집적회로;
    상기 구동제어신호를 생성하는 타이밍 제어부; 및
    상기 제1 패드 및 상기 제2 패드 중 적어도 하나에 인접하여 배치되는 정전 방지 회로를 포함하고,
    상기 정전 방지 회로는,
    상기 제1 패드 및 상기 제2 패드 중 상기 적어도 하나에 연결되는 제1 전극, 제1 전압에 연결되는 제2 전극 및 제1 노드에 연결되는 게이트 전극을 구비하는 제1 트랜지스터;
    상기 제1 패드 및 상기 제2 패드 중 상기 적어도 하나에 연결되는 제1 전극, 상기 제1 노드에 연결되는 제2 전극 및 상기 제1 노드에 연결되는 게이트 전극을 구비하는 제2 트랜지스터; 및
    상기 제1 노드 및 상기 제1 전압 간에 연결되는 제1 커패시터를 포함하는 것을 특징으로 하는 표시 장치.
  20. 제 19 항에 있어서, 상기 정전 방지 회로는,
    제2 전압에 연결되는 제1 전극, 상기 제1 패드 및 상기 제2 패드 중 상기 적어도 하나에 연결되는 제2 전극 및 제2 노드에 연결되는 게이트 전극을 구비하는 제3 트랜지스터;
    상기 제2 전압에 연결되는 제1 전극, 상기 제2 노드에 연결되는 제2 전극 및 상기 제2 노드에 연결되는 게이트 전극을 구비하는 제4 트랜지스터; 및
    상기 제2 노드 및 상기 제2 전압 간에 연결되는 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
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