KR20170124621A - 등각 저온 밀봉 유전체 확산 장벽들 - Google Patents

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Abstract

등각 밀봉 유전체 필름들은 3D 토포그래피 위에서 유전체 확산 장벽들로서 적절하다. 실시예들에서, 유전체 확산 장벽은 금속 산화물과 같은 유전체 층을 포함하며, 유전체 확산 장벽은 더 얇은 근접 밀봉 확산 장벽을 위한 PECVD 공정에 의해 퇴적된 종래의 이산화 실리콘 기반 필름으로 달성될 수 있는 것보다 더 큰 점착성 및 밀도를 갖는 원자 층 퇴적(ALD) 기술에 의해 퇴적될 수 있다. 추가 실시예들에서, 확산 장벽은 확산 장벽의 유전 상수를 감소시키기 위해 하이-k 유전체 층 및 로우-k 또는 인터미디에이트-k 유전체 층(예를 들어, 이중층)을 갖는 다층 필름이다. 다른 실시예들에서, 하이-k 유전체 층의 실리케이트(예를 들어, 금속 실리케이트)는 높은 필름 점착성 및 밀도를 유지하는 동안 실리케이트의 실리콘 함량을 조정함으로써 확산 장벽의 k 값을 낮추기 위해 형성된다.

Description

등각 저온 밀봉 유전체 확산 장벽들{CONFORMAL LOW TEMPERATURE HERMETIC DIELECTRIC DIFFUSION BARRIERS}
본 발명의 실시예들은 일반적으로 반도체 장치들에 관한 것으로, 특히 등각 유전체 확산 장벽들에 관한 것이다.
MOSFET들(metal-oxide-semiconductor transistors) 등을 통합하는 집적 회로들과 같은 마이크로전자 장치들은 인접 특징들 사이의 피치들을 감소시키고 3차원 트랜지스터 구조들(예를 들어, finFET들)을 통합함으로써 계속해서 크기를 조정한다. 트랜지스터 밀도 및 비평면이 증가할수록, 인터커넥트 금속화가 또한 증가하여, 인터커넥트 커패시턴스를 증가시키고 전기적 분리를 더 어렵게 한다. 인터커넥트 공정들은 지난 10년간 "로우-k(low-k)" 필름들(예를 들어, ~3.2 아래의 것들)을 ILD들(inter-level dielectrics)의 선택의 재료로 점점 더 통합했으며, 일부는 인접 금속 라인들 사이의 ILD 내의 보이드들이 계획적으로 도입되는 에어 갭 형성을 더 구현한다. 또한, 기본적 3D 구조들로 인해 존재하는 토포그래피는 등각 유전체 층에 의해 밀봉/커버될 필요가 있는 보이드들 및/또는 결함들을 유도할 수 있다.
플라즈마 강화 화학 기상 증착(PECVD) 공정들은 전형적으로 로우-k 인터커넥트 응용들에서의 유전체 퇴적에 사용되지만 높은 점착성(conformality)/스텝 커버리지를 제공하지 않는다. 예를 들어, PECVD 로우-k 필름은 전형적으로 55% 미만의 점착성을 가지는 데 반해(예를 들어, 딥/에치/딥(dep/etch/dep) 타입 시퀀스로 75%에만 근접함) 유전체는 수평(예를 들어, 상단) 표면 상의 퇴적 두께의 55% 미만인 퇴적 두께를 수직(예를 들어, 측벽) 표면 상에 갖는다. CVD 또는 LPCVD(low pressure CVD) 기술들은 더 높은 점착성을 제공하지만, 전형적으로 로우-k 인터커넥트 응용들에 허용가능한 것보다 더 높은 온도들을 필요로 한다.
예를 들어 금속(예를 들어, Cu)의 외확산을 금속 인터커넥트 라인으로부터 주위 ILD 재료로 방지할 뿐만 아니라, 습기 및 습식 화확적 내확산을 주위 ILD로부터(또는 에어 갭 형성 공정에서의 보이드로부터) 3D 구조(예를 들어, 금속 라인, 트랜지스터 등)로 방지하기 위해 유전체 층을 밀봉 시일에 제공하는 것이 종종 바람직하다. 따라서, 완벽한 커버리지 및 필름 치밀화를 3D 토포그래피 위에 달성할 시의 어려움으로 인해, 유전체 확산 장벽에 대한 최소 두께 요건이 존재한다.
따라서, 유전체 확산 장벽 최소 두께를 감소시키는 재료들 및 기술들이 유리하다.
본 발명의 실시예들은 제한이 아닌 예로서 예시되고, 도면들과 관련하여 고려될 때 이하의 상세한 설명과 관하여 더 완전히 이해될 수 있다.
도 1은 일 실시예에 따른 유전체 확산 장벽을 형성하는 방법을 예시하는 흐름도이다.
도 2a, 도 2b, 도 2c, 도 2d, 도 2e, 도 2f, 및 도 2g는 도 1에 예시된 방법의 일 실시예에 따라 제조된 IC를 관통한 단면의 측면도들을 예시한다.
도 3a-도 3b는 본 발명의 실시예들에 따른 유전체 확산 장벽 실시예들의 실험 평가들에 대한 라인 그래프들을 예시한다.
도 4는 도 1 및 도 2a-도 2g에 의해 예시된 방법에 따라 제조된 IC들을 통합할 수 있는 이동 컴퓨팅 플랫폼의 기능 블록도이다.
이하의 설명에서, 다수의 상세들이 진술되지만, 본 발명은 이러한 특정 상세들 없이 실시될 수 있다는 점이 당업자에게 분명할 것이다. 일부 경우들에서, 공지된 방법들 및 장치들은 본 발명의 모호함을 회피하기 위해 상세하게 보다는 오히려 블록도 형태로 도시된다. 본 명세서 도처에서 "일 실시예"에 대한 참조는 실시예와 관련하여 설명되는 특정 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서의 다양한 곳에서 구 "일 실시예에서"의 출현들은 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예가 상호 배타적이지 않은 곳에서 제2 실시예와 결합될 수 있다.
"결합된" 및 "연결된"의 용어들은 그들의 파생어들과 함께, 구성요소들 사이의 구조적 관계들을 설명하기 위해 본 명세서에 사용될 수 있다. 이러한 용어들은 서로에 대한 동의어들로 의도되지 않는다는 점이 이해되어야 한다. 오히려, 특정 실시예들에서, "연결된"은 2개 이상의 요소들이 서로 직접 물리적으로 또는 전기적으로 접촉하는 것을 표시하기 위해 사용될 수 있다. "결합된"은 2개 이상의 요소들이 서로 직접 또는 간접적으로(그들 사이의 다른 개재 요소들과) 물리적으로 또는 전기적으로 접촉하는 것을 표시하고, 2개 이상의 요소들이 (예를 들어, 인과 관계에서와 같이) 서로 협력하거나 상호작용하는 것을 표시하기 위해 사용될 수 있다.
본 명세서에 사용되는 바와 같은 "위에", "아래에", "사이에", 및 "상에"의 용어들은 다른 층들에 대한 하나의 재료 층의 상대 위치를 언급한다. 그와 같이, 예를 들어, 다른 층 위에 또는 아래에 배치된 하나의 층은 다른 층과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 더욱이, 2개의 층 사이에 배치된 하나의 층은 2개의 층과 직접 접촉할 수 있거나 하나 이상의 개재 층들을 가질 수 있다. 대조적으로, 제2 층 상의 제1 층은 제2 층과 직접 접촉한다.
3D 토포그래피 위에서 유전체 확산 장벽들에 적절한 등각 밀봉 유전체 필름들이 본 명세서에 설명된다. 실시예들에서, 유전체 확산 장벽은 종래의 실리콘 이산화물/질화물/탄화물 기반 필름으로 달성될 수 있는 것보다 더 얇은 근접 확산 장벽에 대한 적어도 95%의 점착성(conformality)을 달성하기 위해 원자 층 퇴적(ALD) 기술들에 의해 퇴적되는, 예를 들어 PECVD에 의해 또는 75% 이하의 점착성이 가능한 반복 퇴적/스퍼터 플라즈마 강화 화학 기상 증착(PECVD) 공정에 의해 퇴적되는 유전체 층이다. ALD 유전체 층은 그러한 PECVD 필름들보다 비교적 더 높은 유전 상수를 가질 수 있기 때문에, 커패시턴스에 민감한 구조들에 그러한 재료를 이용하는 것은 직관에 반할 수 있지만, 어떤 "하이-k(high-k)" 유전체 층 재료들의 우수한 스텝 커버리지 및 더 큰 질량/원자 밀도는 감소된 두께의 밀봉 확산 장벽을 가능하게 하는 것으로 발견되었다. 일반적으로, 이러한 높은 질량 및/또는 높은 원자 밀도는 장벽 재료 내의 간극 공간들이 그러한 작은 치수인 상태에서 확산 원자들이 장벽 재료(즉, 더 구불구불한 확산 경로)를 통과하는 것이 어려운 무(no)(또는 매우 낮은) 다공성을 암시한다.
따라서, 확산 장벽에 대해, 적당히 좋은 스텝 커버리지 및 밀봉성만을 갖는 적당한 k 필름과 더 좋은 스텝 커버리지 및 밀봉성을 갖는 더 하이-k 필름 사이의 교환이 유리해질 수 있다. 예를 들어, 어떤 응용들에서, 이러한 확산 장벽의 두께의 감소는 극히 낮은 유전체에 대한 이용가능 체적(예를 들어, 에어 갭에 대한 체적)을 증가시킴으로써 구조(예를 들어, 인터커넥트 ILD 레벨)의 커패시턴스의 순감소(net reduction)를 가능하게 한다.
추가 실시예들에서, 확산 장벽의 유전 상수는 장벽이, 비교적 하이-k(high-k) ALD 층 및 로우-k(low-k) 또는 인터미디에이트-k(intermediate-k) 유전체 층(예를 들어, 이중층)을 포함하는 다층 필름이 되게 하는 곳에서 감소되는 것이 유리하다. 다른 실시예들에서, 비교적 하이-k ALD 층의 실리케이트는 ALD 유전체의 점착성 및 밀도를 이용하기 위해 형성되지만, 실리케이트의 실리콘 함량을 조정함으로써 확산 장벽의 k 값은 더 낮아진다.
도 1은 ILD 내의 인터커넥트 금속화가 동일한 금속화 층의 인접 금속 구조들(예를 들어, 금속 라인들) 사이의 에어 갭들을 통합하는 일 실시예에 따른 유전체 확산 장벽을 형성하는 방법(100)을 예시하는 흐름도이다. 유전체 확산 장벽은 인터커넥트 금속화를 보호하기 위해 금속 라인들의 에어 갭 측벽들 사이에 배치된다. 예시적 인터커넥트 실시예들은 유용한 예시들의 역할을 하지만, 예시적 인터커넥트 맥락에 설명된 유전체 확산 장벽 재료들 및 퇴적 기술들은 밀한 등각 밀봉 유전체 확산 장벽이 엄격한 3D 토포그래피 위에 요구되는 많은 다른 맥락들에 적용가능하다는 점이 주목된다. 예를 들어, 당업자는 finfet에 위에 배치된 확산 장벽, 얕은 트렌치 분리 영역의 라이너, 도파관의 패시베이션 층을 광자 집적 회로 등에 형성하기 위해 본 명세서에 제공된 교시들을 쉽게 구현할 수 있다. 본 명세서에 제공된 교시들은 또한 매우 얇은 밀봉 Cu 캡핑 층들을 이중 다마신(dual damascene) 구조들에 형성하는 것과 같은 일부 2D 응용들에 적용가능하다.
방법(100)은 동작(110)에서 로우-k ILD 구조의 형성으로 시작한다. 도 2a는 방법(100)의 일 실시예에 따라 제조된 마이크로프로세서 또는 다른 로직 장치와 같은 집적 회로(IC)를 관통한 단면의 측면도를 예시한다. 도 2a에서, IC의 트랜지스터들은 기판(201) 내에 배치된다. 기판(201)은 벌크 또는 SOI 포맷 뿐만 아니라, 폴리머 기판들에(예를 들어 TFT 응용들에) 있든지, 임의의 종래의 반도체 기판(예를 들어, 실리콘, Ge, SiGe, SiC, GaAs, InP, GaN 등)을 포함할 수 있다. 기판(201) 내에 배치된 트랜지스터들은 평면 또는 비평면 MOSFET들, 평면 또는 비평면 HEMT들(high electron mobility transistors) 등과 같지만, 이에 제한되지 않는 임의의 종래의 설계로 될 수 있다.
제1 금속 인터커넥트 레벨(205)이 예를 들어 본 기술에 공지된 임의의 이중 다마신 공정에 의해 내장되는 로우-k 유전체 층(210)을 포함하는 로우-k ILD 구조가 기판(201) 위에 배치된다. 예시적 실시예에서, 로우-k 유전체 층(210)은 다공성에 따라, 2.5-3.2의 범위인 유전 상수를 갖는 탄소 도핑 산화물(SiOC:H)이다. 물론, 다른 공지된 로우-k ILD 재료들이 이용될 수도 있고, 실제로 로우-k 유전체 층(210)이 (본 명세서의 다른 곳에 논의된 바와 같이) 어떤 점들에서 희생적인 예시적 실시예에서, 또한 로우-k 유전체 층(210) 대신에 SiO2, PSG, BPSG, SiOF 등과 같은 종래의 적당한 k 유전체 재료의 층을 사용하는 것이 가능하다. 실시예들에서, 각각의 금속 인터커넥트 라인(205)은 탄탈륨(Ta) 또는 TiN과 같은 장벽 층, 및 구리(Cu) 또는 텅스텐(W)과 같은 충전 금속을 포함한다.
방법(100)을 계속하면, 동작(130)에서, 트렌치들은 금속 인터커넥트들 주위의 로우-k ILD에 에칭된다. 일반적으로, 동작(130)은 보이드들을 금속 인터커넥트 라인들 사이의 공간들로 도입하기 위해 평면 다마신 층 비평면을 제공하는 것을 수반한다. 예시적 자극을 본 명세서에 설명된 높은 등각 유전체 확산 장벽들에 제공하는 것은 급격한 토포그래피의 이러한 도입이다. 그러한 트렌치들을 형성하는 일 예로서, 도 2b는 로우-k ILD 구조 위에 하드 마스크 층(220A)의 퇴적 후에 도 2a에 예시된 집적 회로(IC)를 관통한 단면의 측면도를 예시한다. 하드 마스크 층(220A)은 로우-k SiN:H, SiC:H, SiOC:H, SiCN:H, 또는 SiOCN:H와 같지만, 이들에 제한되지 않는, 그러한 목적들에 적절해질 본 기술에 공지된 임의의 재료일 수 있다(하드 마스크 층(220A)은 전형적으로 PECVD에 의해 퇴적되므로, 상당한 양의 수소가 필름들에 통합됨). 하드 마스크 층(220A)의 두께는 대략 2-50 nm의 범위일 수 있고 재료의 유전 상수(k)는 4-7의 범위일 수 있다. 예시적 실시예에서, 두께는 대략 8 nm이고 k는 대략 4.8이다. 특히, 패턴화를 원조하는 것에 더하여, 하드마스크 층(220A)은 또한 제조 동안 산화 및 부식으로부터 금속 인터커넥트들의 상단 표면을 보호하는 역할을 한다. 예시적 실시예에서, 하드마스크 층(220A)은 비희생적이어서, 금속 인터커넥트들의 (Cu) 표면을 패시베이션하는 곳에 남고 따라서 기계 및 일렉트로마이그레이션(electromigration) 고장들을 최소화하기 위해 좋은 접착을 가져야 한다.
동작(130)의 예시적 구현을 계속하면, 도 2c는 다층 마스크 및 다층 마스크의 패턴화를 형성하는 부가 마스킹 층들의 퇴적을 예시한다. 비정질 탄소(α-C:H), TiN, 또는 TaN과 같지만, 이들에 제한되지 않는 제2 하드 마스크 층(220B)이 하드 마스크 층(220A) 위에 배치된다. 제2 하드 마스크 층(220B) 위에 임의의 종래의 포토레지스트(220C), 및 이산화 실리콘, 질화 실리콘과 같은 실리콘 함유 재료, 탄소 도핑 산화물 등과 같지만, 이들에 제한되지 않는 유기 ARC(anti-reflective coating), 및/또는 DARC(dielectric ARC)(220D)가 있다. 패턴화는 개구부들(225)이 2개의 인접 금속 인터커넥트 라인(예를 들어, 205A 및 205B) 사이의 공간들에서 로우-k 유전체 층(210) 위에 형성되도록 하는 것이다.
도 2d는 인접 금속 인터커넥트 라인들(205A, 205B) 사이에 배치된 로우-k 유전체(210) 내의 트렌치들(230)의 에칭을 갖는 동작(130)의 예시적 구현을 완료한다. 플루오르화 화학물들(CF4, C2F6, CF3H 등)과 같지만, 이들에 제한되지 않는 임의의 플라즈마 기반 에치들은 로우-k 유전체 층(210)의 상단 표면으로부터 (부분적 희생) 로우-k ILD 층(210)을 통해 적어도 부분적으로 연장되기 위해 트렌치들(230)을 에칭하는데 이용될 수 있고, 기판(201)을 노출시키기 위해 로우-k 유전체 층(210)을 통해 완전히 연장될 수 있다. 물론, 트렌치(230)는 이온 밀링 및 레이저 어블레이션과 같지만, 이들에 제한되지 않는 임의의 다른 공지된 기술에 의해 형성될 수도 있다는 점이 이해된다. 그 다음, 포토레지스트(220C), 제2 하드마스크 층(220B)(예를 들어, TiN), 및 다른 패턴화 재료들은 본 기술에 공지된 건식 플라즈마 에칭 및 습식 화학적 세정의 임의의 조합을 사용하여(전형적으로 산소 플라즈마 또는 수소 플라즈마 다음에 습식 세정에 의해) 제거된다. 동작(130)의 완료 후에, 그리고 도 2d에 예시된 바와 같이, 로우-k ILD 구조는 이제 로우-k 유전체 층(210)의 부분들이 제거되었던 금속 인터커넥트 라인들(205)에 상감된(inlaid) 트렌치들(비아들) 주위에서 금속 인터커넥트 라인들(예를 들어, Cu)이 위로 연장되는 상태에서 급격한 3D 토포그래피를 포함한다. 실시예들에서, 트렌치(230)는 예시적 실시예에서 적어도 5:1의 종횡비 및 7:1보다 더 큰 종횡비를 갖는다. 특히, 하드마스크 층(220A)이 예시적 실시예에서 비희생 층으로 유지되지만, 하드 마스크 층(220A)은 트렌치(230)의 에칭 동안 코너 라운딩으로 인해 고스란히 남아 있지 않을 수 있거나 후속 처리에 의해 완전히 제거될 수 있다.
도 1을 참조하면, 방법(100)은 밀봉 유전체 확산 장벽을 등각 퇴적하는 것을 계속한다. 예시적 인터커넥트 실시예에서, 예시된 도 2e는 유전체 확산 장벽(240)이 트렌치(230)에 근접 라이너를 형성하고, 인접 금속 인터커넥트 라인들(205A, 205B) 사이의 공간을 메울 뿐만 아니라, 하드마스크 층(220A)을 커버하는 것을 도시한다.
일 실시예에서, 밀봉 유전체 확산 장벽(240)의 적어도 일부는 ALD 공정에 의해 퇴적된다. ALD가 일반적으로 본 기술에 공지되어 있지만, 그것은 응용에서 원하는 조성의 필름을 형성하기 위해 자기 제한 반응들이 가능한 허용가능 전구체들의 가용성에 의해 부과되는 실제적 제약들에 의해 제한된다. 따라서, 어떤 전구체들의 광범위한 가용성은 ALD가 게이트 유전체 층들의 형성을 위한 대중적인 기술이 될 수 있게 했지만, 그러한 것은 전형적인 인터커넥트 분리 능력들에 이용되는 유전체 재료들에 해당되지 않았다. 이러한 이유로, PEALD(plasma enhanced ALD), 쿼지(quasi) ALD 기술은 매우 다양한 재료들을 퇴적하는 수단으로 조사되었지만, 이러한 기술에 의해 제조되는 필름들은 대략 16 nm보다 더 큰 두께에서만 균일하게 밀봉되는 것으로 발견되었고 따라서 쿼지 ALD 기술은 특히 유전체 확산 장벽들에 유리하지 않다. 5 nm 미만의 두께들에서의 밀봉 장벽들은 퇴적 또는 스퍼터 처리들 동안 이온 충격에 의한 필름의 치밀화 때문에 필름이 완전 평면 표면 상에 퇴적되는 PECVD/PEALD 기술에 의해서만 가능하다. 그러나, 이러한 이온 충격은 높은 방향이므로, 이온 음영 표면들 상에(예를 들어, 수직 표면들에 가까지) 퇴적된 필름은 더 낮은 밀도이고 밀봉되지 않는다. 본 명세서에 설명된 예시적 실시예들에서, 정확한(true) ALD 공정은 10nm 아래, 특히 8 nm 아래, 및 가장 특히 6 nm 아래의 두께들에서 밀봉되는 유전체 확산 장벽을 형성하기 위해 이용된다. ALD 공정의 높은 점착성(예를 들어, 95% 이상)의 경우, 근접 핀홀 프리 필름을 이러한 매우 낮은 필름 두께들에서 급격한 3D 토포그래피 위에 정착시키는 것이 가능하다.
일 실시예에서, 유전체 확산 장벽(240)을 퇴적하기 전에, 유전체 재료는 ALD 전구체에 대한 직접 노출에 악영향을 받을 수 있는 금속 인터커넥트 라인들(예를 들어, Cu)의 임의의 노출 표면의 직접 노출을 회피하기 위해 PECVD에 의해 퇴적된다. 하드마스크(220A)는 완전히 제자리에 있고 약간의 로우-k ILD는 인터커넥트 라인 측벽 상에 보존되면, 인터커넥트 라인의 상단 표면 및 라이너가 보호될 수 있다. 그러나, 결함들로 인해, 일부 로우-k ILD는 측벽 상에 남지 않을 수 있고 상단 인터커넥트 표면은 하드마스크(220)의 코너 클리핑(corner clipping), 부분 에칭 또는 완전 제거에 노출될 수 있다. 또한, 로우-k ILD들은 주입(pour) 장벽들이고 인터커넥트 라이너(Ta/TaN)의 산화는 그것과 관계없이 가능성을 유지한다. 이러한 목적에 적절한 예시적 유전체 재료들은 SiN:H, SiCN:H, SiC:H, SiOC:H(예를 들어, 하드마스크 층(220A)에 대해 본 명세서의 다른 곳에 설명된 유전 상수들의 범위를 가짐)를 포함하지만, 이들에 제한되지 않고 PECVD에 의해 바람직하게는 2nm 미만의 두께로 퇴적될 수 있지만, 대체 실시예들은 로우-k 인터커넥트 패시베이션 필름을 더 큰 두께들(예를 들어, 4 nm-16 nm)로 퇴적하는 것을 포함한다.
일 실시예에서, 밀봉 유전체 확산 장벽(240)의 적어도 일부는 실리콘 기반 PECVD 필름들(예를 들어, 6보다 더 큼)과 비교하여 비교적 높은 유전 상수를 갖는 ALD 유전체 재료이다. ALD 기술에 의해 형성가능할 본 기술에 공지된 많은 그러한 필름들이 존재하고 일반적으로 그들 중 어느 하나는 유전체 확산 장벽(240), 또는 그것의 일부로 이용될 수 있다. 예시적 실시예에서, 하이-k 유전체 재료는 Al2O3, MgO2, 및 HfO2와 같지만, 이들에 제한되지 않는 금속 산화물이며, 그 모두는 10을 훨씬 넘는 유전 상수를 갖는다. 또한 ALD 기술과 호환가능한 TiO2, TaO2, 및 ZrO2와 같은 다른 전이 금속 산화물들은 대체 실시예들에 이용돌 수 있다.
정확한 ALD 기술을 이용하면, 자기 제한 반응들은 동작(140) 동안 연속적으로 수행된다. 예를 들어, 6-10 nm Al2O3 필름은 트리메틸알루미늄(TMA) 및 H2O 증기를 순차적으로 펄싱함으로써 유전체 확산 장벽(240)으로 퇴적될 수 있으며, 각각의 전구체는 매우 등각의 필름을 반복적으로 형성하기 위해 자기 제한 반응에 참여한다. 이러한 순차적 자기 제한 반응들은 LPCVD 공정들에서 유전체들을 등각 퇴적하는데 요구되는 것들 아래의 온도에서 유리한 높은 점착성을 유전체 확산 장벽(240)에 부여한다. 또한 유리하게, 알루미늄 원자는 8 nm 아래 그리고 심지어 6 nm 아래의 두께들(예를 들어, 3-4 nm)에서 밀봉성이 가능한 밀한 필름을 형성하기 위해 크고 인접 산소 원자들과 단단히 결합된다. Al2O3의 예시적 실시예가 실험적으로 검증되었지만, 유사한 성능은 MgO2 및 HfO2에 기대되고, 유사한 원자 밀도를 갖는 본 기술에 공지된 다른 하이-k 필름들에 기대될 수도 있다. 따라서, 예시적 실시예에서, ALD는 심지어 5-10 nm 범위의 두께들에서 급격한 3D 토포그래피 위에 근접 유전체 필름을 달성하기 위해 이용되고 ALD 기술에 이용되는 종은 존재하는 토포그래피 위에 물리적으로 근접한 필름을 형성하는데 요구되는 최소 두께에서 밀봉성을 제공할 수 있는 밀한 필름을 형성하는 것들이다.
ALD 유전체 층을 이용하는 실시예들은 물론 한 타입보다 많은 유전체 재료(예를 들어, 이중층의 다른 하이-k 재료들)를 포함할 수 있지만, 예시적 실시예에서, ALD 유전체 층은 ALD 재료의 유전 상수 아래의 유전 상수를 갖는 다른 유전체 재료 층과 결합된다. 하나의 그러한 실시예에서, 유전체 확산 장벽(240)은 Al2O3, MgO2, 및 HfO2와 같은 적어도 하나의 금속 산화물, 및 금속 산화물의 유전 상수 아래이지만 주위의 로우-k 유전체 층(예를 들어, 로우-k ILD)210))의 유전 상수 위인 유전 상수를 갖는 적당한 k 재료를 포함한다. 예시적 실시예에서, 적당한 k 재료는 SiON(C):H이다. 그러한 일 실시예에서, SiON(C):H 층은 우선 PECVD에 의해 SiO(C):H 필름을 퇴적한 다음에, 비등각 퇴적 재료의 일부와 떨어져서 스퍼터링하고 그것을 토포그래피 측벽들(예를 들어, 트렌치(230)의 측벽들) 상에 재분배하는 질소 소스(예를 들어, NH3, N2 중 하나 이상)를 포함하는 플라즈마에 의해 그 SiO(C):H 필름을 스퍼터 에칭함으로써 형성된다. 스퍼터 에치는 SiOC:H 필름을 치밀화하고 질소를 통합하여 SiON(C):H를 형성하지만, 그러한 필름은 저절로 15 nm(예를 들어, 16 nm 이상)를 넘지 않는 한 이온 음영 표면들 상에 밀봉되지 않을 것이다. 그러나, 밀봉성이 ALD 필름에 의해 강화되고 이 적절한 k 재료의 유전 상수가 4.4-5.5의 범위에 있는 경우, 유전체 확산 장벽(240)은 감소된 전체 커패시턴스를 가질 수 있다.
실시예들에서, SiON(C):H 및 ALD 유전체는 이중층을 형성하며 SiON(C):H는 제1 층을 형성하거나 ALD 유전체는 제1 층을 형성한다. 예시적 실시예에서, 이중층 유전체 확산 장벽(240)은 제1 층의 SiON(C):H 및 제1 층 상에 배치된 제2 층으로서의 ALD 유전체를 포함한다. 이중층 유전체 확산 장벽(240)의 예시적 두께들은 5와 10 nm 사이이며 SiON(C):H는 3과 6 nm 사이이다(예를 들어, 유전체 확산 장벽(240)의 전체 두께의 반보다 약간 더 많음). ALD 유전체 층을 형성하기 전에 금속 인터커넥트 라인을 패시베이션하기 위해 유전체 층(예를 들어, SiOC:H)이 우선 퇴적되는 일 실시예에서, 패시베이션 유전체 층의 퇴적은 패시베이션 유전체 층의 일부를 더 밀하고, 더 등각의 SiON(C):H 필름으로 변환하기 위해 질소 기반 스퍼터 에치 공정을 개시함으로써 유전체 확산 장벽(240)의 제1 층으로 전이될 수 있다.
추가 실시예들에서, 유전체 확산 장벽(240)은 후속 동작들에 퇴적된 오버라잉(overlying) 층에서 접착 및 에치 프로파일들을 개선할 수 있는 PECVD 퇴적 필름들(예를 들어, 이중층 실시예의 경우에서와 같이 SiON(C):H의 베이스 층 및 SiON(C):H의 캡 층) 사이에 ALD 유전체 재료가 배치되는 삼층 필름 스택이다.
다른 실시예에서, 유전체 확산 장벽(240)은 금속 산화물의 실리콘 합금을 포함한다. 예시적 실시예에서 금속 산화물의 실리콘 합금은 (개별적으로 퇴적된 필름 스택의 고체 상태 확산에 의해 형성되는 합금과 대조적으로) ALD에 의해 형성된다. 하나의 그러한 실시예에서, 적어도 하나의 금속 산화물은 등각 금속 실리케이트 필름을 형성하기 위해 실리콘과 함께 퇴적된다. 그러한 실시예들에서, 유전체 확산 장벽(240)에 통합되는 실리콘의 양은 유전체 확산 장벽(240)의 유전 상수의 원하는 감소를 달성하기 위해 선택되는 바와 같이 1-90%(원자)의 범위일 수 있다. 예를 들어, 금속 산화물이 Al2O3인 일 실시예에서, 실리콘은 Al1 - ySiyOx 유전체 필름을 생성하기 위해 도입된다. 하나의 예시적 Al1 - ySiyOx 실시예에서, 실리콘 함량은 여전히 밀봉 시일을 15 nm 아래, 및 바람직하게는 10 nm 아래의 두께들에서 제공하는 동안 합금의 유전 상수를 7 아래로 감소시키기 위해 적어도 50%(원자)이다. 예를 들어, 동작(140) 동안, TMA/H2O/SiH4/H2O의 ALD 시퀀스는 원하는 실리콘 함량을 달성하기 위해 변화되는 TMA와 SiH4 사이의 듀티 사이클로 수행될 수 있다. 대안 실시예들에서, 다른 금속 실리케이트들은 다른 예시적 금속 산화물들(예를 들어, MgO2, HfO2 등)을 통합하는 유사한 ALD 공정들에 의해 생성될 수 있다. 대안 실시예들에서, 실리콘과 상이한 다른 합금 종은 유전체 확산 장벽(240)의 유전 상수를 낮추기 위해 이용된다. 예를 들어, B2O3, BeO2, Li2O, Na2O 중 어느 하나가 이용될 수 있다.
금속 산화물 층과 같이, 유전체 확산 장벽(240)에 이용되는 합금된 유전체는 ALD 금속 실리케이트 층에 더하여 베이스 PECVD 층 및/또는 캡 PECVD 층을 포함할 수 있다. 예를 들어, 금속 실리케이트 층(Al1 - ySiyOx)은 SiN:H, SiC:H, SiOC:H, 또는 SiCN:H 필름 상에 퇴적되거나 SiN:H, SiC:H, SiOC:H, 또는 SiCN:H 필름에 의해 캡핑될 수 있다. 다른 예로서, 금속 실리케이트 층(Al1 - ySiyOx)은 SiN:H, SiC:H, SiOC:H, 또는 SiCN:H 중 어느 하나에 대한 캡 및 베이스 층 사이에 배치된다.
도 1로 돌아가면, 방법(100)은 동작(150)에서 로우-k 또는 적당한 k(예를 들어, SiO2, PSG, BPSG, SiOF, 폴리머 등) ILD의 비등각 퇴적을 계속한다. 예시적 인터커넥트 실시예에서, 도 2a에 예시된 ILD 구조에 대한 인터커넥트 커패시턴스를 감소시키기 위해 토포그래피 특징들 사이에 남아 있는 공간 내에서 에어 갭들을 생성하는 것은 동작(150)에서의 이러한 비등각 퇴적이다. 도 2f에 도시된 바와 같이, 로우-k ILD(250)의 비점착성으로 인해, 에어 갭(255)은 유전체 확산 장벽(240)에 의해 점유되지 않는 트렌치(230)의 영역 내의 인접 금속 인터커넥트 라인들(205A, 205B) 사이에 형성된다. 따라서, 유전체 확산 장벽(240)의 두께를 1 단위(예를 들어, 8 nm)만큼 감소시키는 것은 에어 갭(255)의 폭을 2 단위(예를 들어, 16 nm)만큼 증가시키고 따라서 커패시턴스의 순(net) 개선(즉, 감소)를 야기할 수 있지만 하이-k 재료는 유전체 확산 장벽(240) 내에 어느 정도 도입될 수 있다는 점이 분명해야 한다.
여전히 도 2f를 참조하면, 실시예들에서, 로우-k ILD(250)는 2.5-3.1의 범위의 유전 상수를 갖는 SiOC:H이다. 어떤 다른 실시예들에서, 로우-k ILD(250)은 대략 2.5 아래의 유전 상수를 갖는 다공성 필름이다. 공지된 바와 같이, 본 기술에서, CMP(chemical-mechanical planarization) 공정은 로우-k ILD(250)의 표면을 평탄화하기 위해 이용될 수 있다.
도 1로 돌아가면, 방법(100)은 장치가 본 기술에 공지된 종래의 처리 및 제조 기술들로 완료되는 동작(160)에서 계속된다. 예를 들어, 도 2g에 예시된 바와 같이, 부가 레벨의 금속 인터커넥트(260)는 로우-k ILD(250)에 배치된다. 도시된 바와 같이, 금속 인터커넥트(260)는 유전체 확산 장벽(240) 및 임의의 나머지 하드마스크 층(220)을 통과하는 것에 의해 금속 충전 (Cu)에 의해 금속 인터커넥트(205)에 결합된다. 그 다음, 부가 에어 갭들은 동작들(110-150)의 맥락에서 본 명세서의 다른 곳에 설명되는 바와 같이 실질적으로 제2 레벨의 금속 인터커넥트에 형성될 수 있다.
도 3a-도 3b는 본 발명의 실시예들에 따른 유전체 확산 장벽 실시예들의 실험 평가들에 대한 라인 그래프들을 예시한다. 응력 측정들은 웨이퍼 바우(wafer bow)를 통해 측정되고 습기 함량과 상관되는 응력의 변화를 기록하는 두꺼운 습기 흡수 산화물을 통해 유전체 확산 장벽 처리를 포함하는 필름 스택을 위해 수집되었다. 도 3a는 6 nm 이상의 Al2O3의 ALD 층이 습기 확산 장벽(밀봉 장벽)의 역할을 하는 평면 라인 추세를 도시한다. 6 nm 아래의 두께들에 대해, 습기가 Al2O3 층을 침투하고 있는 것을 표시하는 웨이퍼 바우는 시간에 따라 변화된다. 도 3b는 SiON(C):H/AlOx 이중층 유전체 확산 장벽에 대한 라인 그래프이다. 알 수 있는 바와 같이, 6 nm SiON(C):H 층 2 nm AlOx 층은 적은 습기 흡수를 나타낸다. 이것은 등각 장벽을 형성하는데 요구되는 하이-k Al2O3의 두께에서 60%보다 더 많은 감소를 나타내고 따라서 커패시턴스는 여전히 극히 얇은 밀봉 장벽(예를 들어, 8nm)을 제공하는 동안 감소될 수 있는 것이 유리하다. 참고로, 적어도 14 nm의 SiON(C)는 유사한 결과들을 제공하기 위해 요구된다. 실리콘 합금 금속 산화물 확산 장벽(예를 들어, 금속 실리케이트)의 실시예들에 관하여, 플롯에 명시적으로 도시되지 않지만, 질소 함량의 두배의 산소 함량을 갖는 SiON 층은 SiN 조성의 밀봉성 균등을 유지하는 것으로 발견되었기 때문에, 50%까지의 금속 종이 Si로 대체되는 금속 실리케이트(예를 들어, 알루미노실리케이트들, Al1 - ySiyOx, 마그네시오실리케이트들(Mg1-ySiyOx) 등) 필름들은 또한 상응하는 금속 산화물의 밀봉성을 유지하는 것으로 기대된다는 점이 주목된다.
도 4는 본 발명의 일 구현에 따른 컴퓨팅 장치(1000)를 예시한다. 컴퓨팅 장치(1000)는 보드(1002)를 수용한다. 보드(1002)는 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하지만 이들에 제한되지 않는 다수의 구성요소들을 포함할 수 있다. 프로세서(1004)는 보드(1002)에 물리적으로 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(1006)은 또한 보드(1002)에 물리적으로 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(1006)은 프로세서(1004)의 일부이다.
그것의 응용들에 따라, 컴퓨팅 장치(1000)는 보드(1002)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이러한 다른 구성요소들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽스 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning 시스템) 장치, 컴파스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 장치(예컨대 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함하지만, 이들에 제한되지 않는다.
통신 칩(1006)은 컴퓨팅 장치(1000)로 그리고 컴퓨팅 장치로부터 데이터의 전송을 위한 무선 통신들을 가능하게 한다. 용어 "무선" 및 그것의 파생어들은 비고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 장치들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 용어는 연관된 장치들이 임의의 와이어들을 포함하지 않는 것을 암시하지 않지만, 일부 실시예들에서 그들은 그렇지 않을 수 있다. 통신 칩(1006)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것의 파생어들 뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이들에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 어느 하나를 구현할 수 있다. 컴퓨팅 장치(1000)는 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용일 수 있고 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신들에 전용일 수 있다.
컴퓨팅 장치(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키지화된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 유전체 확산 장벽이 본 명세서의 다른 곳에 설명된 바와 같이 그들 사이에 배치된 상태에서 금속 인터커넥트들과 같은 하나 이상의 장치들을 포함한다. "프로세서"의 용어는 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하는 임의의 장치 또는 장치의 일부를 지칭할 수 있다.
통신 칩(1006)은 또한 통신 칩(1006) 내에 패키지화된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따르면, 통신 칩의 집적 회로 다이는 유전체 확산 장벽이 본 명세서의 다른 곳에 설명된 바와 같이 그들 사이에 배치된 상태에서 금속 인터커넥트들과 같은 하나 이상의 장치들을 포함한다.
추가 구현들에서, 컴퓨팅 장치(1000) 내에 수용된 다른 구성요소는 유전체 확산 장벽이 본 명세서의 다른 곳에 설명된 바와 같이 그들 사이에 배치된 상태에서 금속 인터커넥트들과 같은 하나 이상의 장치들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 장치(1000)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 이동 전화, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 장치(1000)는 데이터를 처리하는 임의의 다른 전자 장치일 수 있다.
상기 설명은 예시적이고, 비제한적이다. 예를 들어, 도면들 내의 흐름도들은 본 발명의 어떤 실시예들에 의해 수행되는 특정 순서의 동작들을 도시하지만, 그러한 순서는 요구되지 않을 수 있다는(예를 들어, 대안 실시예들은 동작들을 상이한 순서로 수행하고, 어떤 동작들을 결합하고, 어떤 동작들을 오버랩하는 등 할 수 있다는) 점이 이해되어야 한다. 더욱이, 많은 다른 실시예들은 상기 설명을 판독하고 이해하면 당업자들에게 분명할 것이다. 본 발명은 특정 예시적 실시예들을 참조하여 설명되었지만, 본 발명은 설명된 실시예들에 제한되는 것이 아니라, 첨부된 청구항들의 사상 및 범위 내의 수정 및 변경으로 실시될 수 있다는 점이 인식될 것이다. 따라서, 본 발명의 범위는 그러한 청구항들에 권리가 부여되는 균등물들의 전체 범위와 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.

Claims (20)

  1. 집적 회로 구조체로서,
    금속을 포함하는 제1 인터커넥트(interconnect) 구조체 - 상기 제1 인터커넥트 구조체는 기판 상의 제1 로우-k(low-k) ILD(inter-layer dielectric) 층 내에 있음 - ;
    금속을 포함하는 제2 인터커넥트 구조체 - 상기 제2 인터커넥트 구조체는 상기 기판 상의 상기 제1 로우-k ILD 층 내에 있음 - ;
    상기 제1 인터커넥트 구조체 및 상기 제 2 인터커넥트 구조체 사이의 상기 제1 로우-k ILD 층 내의 트렌치 - 상기 트렌치는 하단 및 측벽들을 포함함 - ;
    상기 제1 인터커넥트 구조체의 일부 상에 계속되는 유전체 확산 장벽 층 - 상기 유전체 확산 장벽 층은, 상기 제2 인터커넥트 구조체의 일부 상에 계속되고 상기 트렌치의 상기 하단 및 상기 측벽들을 따라 계속됨 - ;
    상기 트렌치의 상기 하단 및 상기 측벽들을 따라 상기 유전체 확산 장벽 층 상의 제2 로우-k ILD 층; 및
    상기 제2 로우-k ILD 층 내의 에어 갭 - 상기 에어 갭은, 상기 제1 인터커넥트 구조체의 상기 일부 상의 상기 유전체 확산 장벽 층의 상단의 일부 아래에 있는 상단을 포함함 -
    을 포함하는 집적 회로 구조체.
  2. 제1항에 있어서, 상기 유전체 확산 장벽 층과 상기 제1 인터커넥트 구조체 사이의 하드마스크 층을 더 포함하는 집적 회로 구조체.
  3. 제2항에 있어서, 상기 하드마스크 층은 상기 트렌치 내에 있지 않은 집적 회로 구조체.
  4. 제2항에 있어서, 상기 하드마스크 층은 실리콘, 산소, 및 질소를 포함하는 집적 회로 구조체.
  5. 제1항에 있어서, 상기 에어 갭은 전적으로 상기 제2 로우-k ILD 층 내에 있는 집적 회로 구조체.
  6. 제1항에 있어서, 상기 제1 로우-k ILD 층은 2.5-3.2의 범위 내의 유전 상수를 갖는 집적 회로 구조체.
  7. 제6항에 있어서, 상기 제1 로우-k ILD 층은 실리콘, 산소, 탄소, 및 수소를 포함하는 집적 회로 구조체.
  8. 제1항에 있어서, 상기 제2 로우-k ILD 층은 2.5-3.1의 범위 내의 유전 상수를 갖는 집적 회로 구조체.
  9. 제8항에 있어서, 상기 제2 로우-k ILD 층은 실리콘, 산소, 탄소, 및 수소를 포함하는 집적 회로 구조체.
  10. 제1항에 있어서, 상기 유전체 확산 장벽 층은 상기 제1 로우-k ILD 층의 유전 상수보다 크고 상기 제2 로우-k ILD 층의 유전 상수보다 큰 유전 상수를 갖는 집적 회로 구조체.
  11. 집적 회로 구조체를 제조하는 방법으로서,
    금속을 포함하는 제1 인터커넥트 구조체를 형성하는 단계 - 상기 제1 인터커넥트 구조체는 기판 상의 제1 로우-k(low-k) ILD(inter-layer dielectric) 층 내에 있음 - ;
    금속을 포함하는 제2 인터커넥트 구조체를 형성하는 단계 - 상기 제2 인터커넥트 구조체는 상기 기판 상의 상기 제1 로우-k ILD 층 내에 있음 - ;
    상기 제1 인터커넥트 구조체 및 상기 제 2 인터커넥트 구조체 사이의 상기 제1 로우-k ILD 층 내의 트렌치를 형성하는 단계 - 상기 트렌치는 하단 및 측벽들을 포함함 - ;
    상기 제1 인터커넥트 구조체의 일부 상에 계속되는 유전체 확산 장벽 층을 형성하는 단계 - 상기 유전체 확산 장벽 층은, 상기 제2 인터커넥트 구조체의 일부 상에 계속되고 상기 트렌치의 상기 하단 및 상기 측벽들을 따라 계속됨 - ;
    상기 트렌치의 상기 하단 및 상기 측벽들을 따라 상기 유전체 확산 장벽 층 상의 제2 로우-k ILD 층을 형성하는 단계; 및
    상기 제2 로우-k ILD 층 내의 에어 갭을 형성하는 단계 - 상기 에어 갭은, 상기 제1 인터커넥트 구조체의 상기 일부 상의 상기 유전체 확산 장벽 층의 상단의 일부 아래에 있는 상단을 포함함 -
    를 포함하는 방법.
  12. 제11항에 있어서, 상기 유전체 확산 장벽 층과 상기 제1 인터커넥트 구조체 사이의 하드마스크 층을 형성하는 단계를 더 포함하는 방법.
  13. 제12항에 있어서, 상기 하드마스크 층은 상기 트렌치 내에 있지 않은 방법.
  14. 제12항에 있어서, 상기 하드마스크 층은 실리콘, 산소, 및 질소를 포함하는 방법.
  15. 제11항에 있어서, 상기 에어 갭은 전적으로 상기 제2 로우-k ILD 층 내에 있는 방법.
  16. 제11항에 있어서, 상기 제1 로우-k ILD 층은 2.5-3.2의 범위 내의 유전 상수를 갖는 방법.
  17. 제16항에 있어서, 상기 제1 로우-k ILD 층은 실리콘, 산소, 탄소, 및 수소를 포함하는 방법.
  18. 제11항에 있어서, 상기 제2 로우-k ILD 층은 2.5-3.1의 범위 내의 유전 상수를 갖는 방법.
  19. 제18항에 있어서, 상기 제2 로우-k ILD 층은 실리콘, 산소, 탄소, 및 수소를 포함하는 방법.
  20. 제11항에 있어서, 상기 유전체 확산 장벽 층은 상기 제1 로우-k ILD 층의 유전 상수보다 크고 상기 제2 로우-k ILD 층의 유전 상수보다 큰 유전 상수를 갖는 방법.
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