SU1034032A1 - Матричное вычислительное устройство - Google Patents

Abstract

1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу  чеек из N строк и N столбцов, причем первый вход п-ой  чейки всех строк подключен к первому выходу (п-1)-й  чейки той же строки, второй вход п-и  чейки всех столбцов подключен к второму выходу (п -1 )-й  чейки того же столбца, вход суммы каждой  чейки всех строк, за исключением  чеек первой строки и N -го столбца, подключен к выходу  чейки предыдущей строки последующего столбца, вход переноса т -и  чейки каждой строки подключен к выходу переноса (т+1)-и чейки этой же строки, вторые входы  чеек первой строки, за исключением первой  чейки этой же строки, подключены соответственно к входам первого операнда устройства, выходы суммы  чеек N-й строки, за исключением ;первой  чейки этой же строки,  вл ютс  выходами младших разр дов результата устройства, входы сунады  чеек первой строки, за исключением 1Ч-и  чейки,  вл ютс  входаьш старших разр дов второго операнда устройства, первые выходы  чеек N -го столбца подключены к входам переноса этих же  чеек, кажда   чейка содержит одноразр дный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход  чейки соединен с первым выходом  чейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом и выходом  чейки, вход суммы последней соединен с первым входом одноразр дного сумматора, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы переноса и суммы соединены соответственно с выходами переноса и cyMMFJ  чейки, вход переноса кото (Л рой соединен с входом переноса одноразр дного сумматора, отлис чающеес  тем, что, с целью расширени  функциональных возможностей устройства за счет выполнени  операций умножени , введены преобразователь в дополнительный код, узел коррекции, (N-1) KOT-Iмутаторов первого столбца, N коммусо 42. таторов второго столбца, элемент .ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый ВХОД элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен |О к выходу суммы первой. чейки N-и строки, второй вход - к входу управлени  устройства, а выход - к выходу соответствующего младшего разр да результата устройства, первый вход т-го коммутатора первого .столбца подключен к выходу суммы m-и  чейки первого столбца и m-му первому входу узла коррекции, каж ,дый m -п второй вход которого подключен к выходу переноса (т+1) -и . чейки первого столбца, второй .вход гп-го коммутатора первого столбца подключен к входу суммы т-й  чейки первой строки, первый вход k -го коммутатора второго столбца

Description

подключен к входу k-го младшего разр да второго операнда устройства а второй вход - к 1с-му выходу преобразовател  в дополнительный код, выход It-ro коммутатора второго столбца подключен к входу суммы It -и  чейки N -го столбца, tn -И вход преобразовател  в дополнительный код подключен .к входу (п1+1)-го разр да первого операнда устройства выходы узла коррекции подключены соответственно к выходам старших разр дов результата устройства, вход переноса узла коррекции подключен к выходу переноса преобразовател  в дополнительный код, вход управлени  узла коррекции, вход управлени  каждого коммутатора и первый вход первой  чейки первой строки подклйчны к входу управлени  устройства, второй вход первой  чейки первой строки подключен к входу логическог нул  устройства..

2. Устройство по п, 1,. отличающеес  тем, что узел кор (ержит (KlJ-1 ) одноразр дных

рекции содержит

I, (N-1) элементов ИСКЛГОсуммато .ров, ЧАЮЩЕЕ или,

I, (N-1) элементов И, элемент НЕ, причем вход элемента НЕ соединен с входом управлени  у.зла коррекции и с Первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй Bxorf m-ro элемента ИСКЛЮЧАЩЕЕ ИЛИ и первый вход ш-го элемента И соединены соответственно с первым и вторым m-ми входами узла коррекции, п -выход которого соединен с выходом т-го одноразр дного сумматора, первый и второй входы которого соеди нены соответственно свыходами тп-го элемента ИСКЛЮЧАЮСШЕ ИЛИ и m-го , элемента И, второй вход которого соединен с выходом элемента НЕ, вход переноса т-го одноразр дного сумматора, кроме tN-l)-ro, соединен с выходом переноса lm+1)-го одноразр дного сумматора, вход переноса .(N-1 )-го одноразр дного сумматора ;соединен ; с входом переноса блоки коррекции.

Изобретение относитс  к вычислительной технике и может быть использовано в специализированных вычислител х и высокопроизводительных ЭВМ дл  одноактного выполнени  опер ццй умножени  и делени  над целыми и дробными двоичными числами, представленных в пр мых кодах.

Известно матричное вычислительное устройство, содержащее матрицу  чеек из N+1 строк и N столбцов, причем кажда   чейка содержит одноразр дный сумматор, элемент ИСКЛЮЧАЮ1ЦЕЕ ИЛИ и элемент И l.

Недостатком этого устройства  вл ютс  значительные „аппаратурные затраты.

Известно матричное устройство дл  умножени  и делени , содержащее столбец из N цифровых компараторов и матрицу  чеек из N строк, перва  :;трока которой включает N  чеек, а кажда  последующа  строка содержит на одну  чейку больше чем предыдуща , причем все  чейки матрицы включают два элемента И, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент мажоритарной логики, три входа и три выхода , вход переноса и выход переноса, вход суммы и выход суммы С 2 .

недостатками данного устройства  вл ютс  значительные аппаратурные затраты и сложность поразр дного секционировани .

Наиболее близким по технической ,сущности к предлагаемому  вл етс  ;вычислительное устройство, со .держащее матрицу  чеек из N 5 строк и N столбцов, причем

первый вход h-ой  чейки всех строк подключен к nepBoi-iy выходу (п-1)-ой ( чейки той же строки, второй вход iS -и  чейки всех столбцов подключен

0 ко второму выходу (п-1)-й  чейки того же столбца, вход суммы каждой  чейки всех строк, за исключением  чеек первой строки и N -го столбца, подключен .к выходу суммы  чейки

5 передающей строки последующего

столбца, вход переноса m-и  чейки 1 аждой строки подключен к выходу переноса (п +1)-й  чейки этой же строки, вторые входы  чеек первой строки подключены к входам первого

операнда устройства, выходы суммы  чеек N -и строки подключены к выходам младших разр дов результата, входы суммы  чеек первой строки и N-ro столбца подключены к входам

5 второго операнда устройства, выходы переноса  чеек первого столбца  вл ютс  выходами старших разр дов результата, первые выходы  чеек N-ro столбца подключены к входам

0 переноса этих же  чеек, выход переноса пл-и  чейки первого столбца подключен к первому входу  чейки того же столбца, а также кажда   чейка содержит одноразр дный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход  чейки соединеи с первым выходом  чейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом и выходом  чейки, вход суммы которой соединен с первым входе одноразр дного сумматора, второй вход которого соединен с выходом элемента ИСКЛЮЧАВДЕВ ИЛИ, а выходы переноса и суммы соединены (Соответственно с выходами переноса и суммы  чейки, вход переноса которой соединен с входсм переноса одноразр лного сумматора {п; 2, 3,...,N; ni 1,2,... N-1)C33. ,

Недостаток известного устройства - невозможность выполнени  операции умножени .

Цель изобретени  - расширение функциональных возможностей вычисли1тельного устройства за счет выполiнени  операций умножени .

Поставленна  цель достигаетс  тем, что вычислительное устройство, содержащее матрицу  чеек из N стро и .N столбцов (где N - разр дность операндов), причем первый вход П-й  чейки врех строк (П 2,3,... подключен к первому выходу (п-1)-й  чейки той же строки, второй вход h-й  чейки всех столбцов подключен к второму выходу (  чейки того же столбца, вход сукмы каждой  чейки всех строк, за исключением  чеек первой строки и N -го столбца подключен к выходу суммы  чейки предыдущей строки послед тощего столбца, вход переноса m -и  чеГжи каждой строки (т 1,2,..., N -1 подключен к выходу переноса (т+1)-и

 чейки этой же строки, вторые входы

; чеек первой строки, за исключением первой  чейки этой же строки, подключены соответственно к входам первого операнда устройства, выходы суммы  чеек N-Й строки, за исключением первой  чейки этой же строки,  вл ютс  выходами г-шадших разр дов результата устройства, входы суммы  чеек первой строки, за исключением N-й  чейки,  вл ютс  входами старших разр дов второго операнда устройства , первые выходы  чеек N-ro столбца подключены к входам переноса этих же  чеек, кажда   чейка содержит одноразр дный сукматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первь1й вход  чейки соединен с первым выходом  чейки и nepBtJM входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторыми входом и выходом  чейки, вход сукмы последней соединен с первым входом одноразр дного сумматора, второй вход которого соединен с выходом элемента ИСКЛОЧАЮЩЕЕ ИЛИ, а выходы переноса и сум-

пел соединены соответственно с выходами переноса и сумкы  чейки, ;вход переноса которой соединен с входом переноса которой соединен с входом переноса одноразр дного сумматора, введены преобразователь в дополнительный код, узел коррекции , (N-1) коммутаторов первого столбца, N коммутаторов BTOpoiro столбца, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ,

0 причем первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, подключен к выходу суьмы первой  чейки N-й строки, второй вход - к входу управлени   устройств а, а выход этого элемента - К

5 выходу соответствующего младшего разр да результата устройства, первый вход т-го коммутатора первого столбца подключен к выходу суммы m-и  чейки первого столбца и т-му первому входу узла коррекции, каж0 дый 1П-Й второй вход которого подключен к выходу переноса (т+1)-и  чейки первого столбца/ второй вход. m-го KONMyTaTopa первого столбца подключен к входу суммы го-й  чейки

5 первой строки, первый вход It-го коммутатора второго столбца (k 1,2...., N) подключен к входу I: -го глладшего разр да второго операнда устройства, а второй вход 0 к 1с-му выходу преобразовател  в дополнительный код, выход k-го ко№ утатора второго столбца подключен к входу суммы 1с-и  чейки N-ro столбца, m-и вход преобразовател 

5 в дополнительный код подключен к входу (т+1)-го разр да первого операнда устройства, выходы узла коррекции соответственно подключены к выходам старших разр дов резуль0 ;тата устройства, вход переноса узла коррекции подключен к выходу пере- iHoca преобразовател  в дополнительный код, вход управлени  узла коррекции , вход управлени  каждого комму5 татора и первый вход первой  чейки ртерврй строки подключен к входу |управлени  устройства, второй вход первой  чейки первой строки подключен к входу логического нул  устрой0 ртва.

Причем узел коррекции содержит (N-1) одноразр дных сумматоров, i(N-l) элемент вИСКЛЮЧАЮЦЕЕ ИЛИ, (N-1) элементми, элемент НЕ, причем-вход

5- элемента НЕ соединен с входом управлени  узла коррекции и с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход т-то элемента ИСКЛЮЧАЮ ЦЕЕ ИЛИ и первый вход m -го элемента И соединены соответственно с первым и вторым tn -ми входами узла коррекции, m-и которого соединен с выходом m-го одноразр дного cyNwaTopa, первый и второй

5 входы которого соединены соответственно с выходами m -го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ н т-го элемента И, второй вход которого соедийен с выходом элемента НЕ, вход переноса одноразр дного суглиатора, кроме , (N-1)-го, соединен с выходом перенос ( h-1+ll-ro одноразр дного сумматора, вход переноса (N-l)-ro одноразр дного сумматора соединен с входом переноса блока коррекции. На фиг. 1 приведена структурна  схема матричного вьлчислительного устройства, на фиг. 2 - функциональ на  схема  чейки. Матричное вычислительное устройство (фиг. 11 содержит первые 1, вторые 2 и треть.и 3 информационные входы устройства, старшие 4 и младшие 5 выходы устройства, вход 6 управлени  устройства,  чейки 7, ко мутаторы второго столбца с пр мым 8 и инверсным 9 первого столбца выходом , элемент ИСКЛЮЧАЮЩЕЕ ИЛ1 10, преобразователь 11 в дополнительный код, содержащий элементы НЕ 12, одноразр дные сумматоры 13, входы, подключаем1ле к сигналу логической единицы,14, входы 15, подключаемые к сигналу логического нул , узел 16 коррекции, содержащий также элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 17 элементы И 18, одноразр дные сумматоры 19 элемент НЕ 20 и вход 21 переноса. Кажда   чейка 7 включает элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 22, одноразр дный сумглатор 23, первый 24 и второй 25 входы, вход 26 суммы, вход 27 переноса , первый 28 и второй 29 выходы, выход 30 суммы и выход 31 переноса. Матричное вычислительное устройство оперирует с мантиссами операндов .. На входы 1 подают мантиссы либо множител , либо делимого. В случае, когда разр дность мантиссы делимого больше N-1, оставшиес  разр ды подают на входы 2. На входы 3 подаю разр ды мантиссы либо множимого, либо делител . На выходах 4 формируютс  либо старшие разр ды-произведени , либо частное от делени , на выходах 5 - либо f/шадшие разр ды произведени , либо остаток от делени . Управление матричным вычислитель ным устройством осуществл етс  чере входы 6 управлени . При логическом нуле на этом входе выполн етс  умножение , а при логической единице деление . Сигнал логической единицы на входе управлени  коммутаторов св зывает их выходы с первыми входа ми, а сигнал логического нул  - с BTOpbiMH их входами. Преобразбватель 11 формирует код дополнени  от множимого, необходимы л  выполнени  умножени , при делеии этот код игнорируетс , Узел 16 коррекции при вглюлнении множени  учитывает биты переноса сумму на выходах  чеек 1-го столба , возникающих при суммировании сех частичных произведений и попраок . При делении узел 16 коррекции ыполн ет в соответствии с алгоритом деление без восстановлени  статка, инвертирование знаковых разг  дов всех промежуточных остатков. Матричное вычислительное устройтво работает следующим образом, При умножении на входы 6 подают сигнал логического нул . Умнох ение выполн етс  старшими разр дами вперед, причем коды множимого поразр дно перемножаютс  на разр ды преОбразованного множител , представленного в системе счислени  с цифрами 1-1, -1-1 ). Произведение двух чисел вычисл етс  по следующей формуле C(-6) п (c..) где С - мантисса произведени  в 2N 2 разр дов; В - модуль кода множимого; CQ -нулева  сумма, равна  мантиссе кода множител ; sicjn(o.)- знак t -го разр да преобразованного кода множител ; Пд - нулевое частичное произведение , равное модулю множимого , М - разр дность пр чмых кодов операндов. При умножении целых чисел самый младший разр д произведени  игнорируетс . Дл  вьтолнени  делени  на входы 6 (фиг. 1/ необходимо подать сигнал .логической единицы. Деление в матричiHOM вычислительном устройстве выполн етс  по 1-1етоду без восстановлени  остатка. При этом в зависимости от соотношени  между Делимьл А и делителем В деление выполн етс  после сдвига А или без. этого сдвига. В первом случае необходимо, чтобы А В , а во втором возможно , но сами /Ч и В должны быть нормализованными дроб ми, т.е. содержать в старших разр дах мантисс единицы. Наличие элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 позвол ет сформировать дополнительный (N-i-1 1-й разр д пр мого кода .частного дл  первого случа  и N-й разр д частного дл  второго случа . Наличие единицы на ставшем разр де выходов 4 свидетельствует о-том, что О 1. Делимое поступает -со сдвигом на разр д в сторону старших разр дов . Необходимость этого сдвига

Claims (2)

1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу ячеек из N строк и N столбцов, причем первый вход η-ой ячейки всех строк подключен к первому выходу (п-1)-й ячейки той же строки, второй вход η-й ячейки всех столбцов подключен к второму выходу (η -1 )-й ячейки того же столбца, вход суммы каждой ячейки всех строк, за исключением ячеек первой строки и N -го столбца, подключен к выходу суммы ячейки предыдущей строки последующего столбца, вход переноса -й ячейки каждой строки подключен к выходу переноса (т+1)-й'ячейки этой же строки, вторые входы ячеек первой строки, за исключением первой ячейки этой же строки, подключены соответственно к входам первого операнда устройства, выходы суммы ячеек N-й строки, за исключением первой ячейки этой же строки, являются выходами младших разрядов результата устройства, входы суммы ячеек первой строки, за исключением •Ν -й ячейки, являются входами старших разрядов второго операйда устройства, первые выходы ячеек N -го столбца подключены к входам переноса этих же ячеек, каждая ячейка содержит одноразрядный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход ячейки соединен с первым выходом ячейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом и выходом ячейки, вход суммы последней соединен с первым входом одноразрядного сумматора, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы переноса и суммы соединены соответственно с выходами переноса и суммы ячейки, вход переноса которой соединен с входом переноса одноразрядного сумматора, отличающееся тем, что, с целью расширения функцйональных возможностей устройства за счет выполнения операций умножения, введены преобразователь в дополнительный код, узел коррекции, (Ν-1) коммутаторов первого столбца, N коммутаторов второго столбца, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен ‘к выходу суммы первой.ячейки N-й строки, второй вход - к входу управления устройства, а выход - к выходу соответствующего младшего .разряда результата устройства, первый вход гл-го коммутатора первого столбца подключен к выходу суммы m-й ячейки первого столбца и m-му первому входу узла коррекции, каж,дый m —й второй вход которого подключен к выходу переноса (т+1) -й .ячейки первого столбца, второй вход m-го коммутатора первого столбца подключен к входу суммы т-й ячейки первой строки,. первый вход к -го коммутатора второго столбца

SU.,„ 1034032 подключен к входу к-го младшего разряда второго операнда устройства, а второй вход - к к-му выходу· преобразователя в дополнительный код, выход к-го коммутатора второго столбца подключен к входу суммы Il —й ячейки N -го столбца, tn -Й вход преобразователя в дополнительный код подключен к входу (т+1)-го разряда первого операнда устройства, выходы узла коррекции подключены соответственно к выходам старших разрадов результата устройства, вход переноса узла коррекции подключен к выходу переноса преобразователя в дополнительный код, вход управления узла коррекции, вход управления каждого коммутатора и первый вход первой ячейки первой строки подключены к входу управления устройства, второй вход первой ячейки первой строки подключен к входу логического нуля устройства. .

2. Устройство по π. 1, отличающееся тем, что узел кор рекции содержит (N-1) одноразрядных суммато.ров, (N-1) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, (N-1) элементов И, элемент НЕ, причем вход элемента НЕ соединен с входом управления узла коррекции и с Первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вхоД m-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ И первый вход m-го элемента И соединены соответственно с первым и вторым m-ми входами узла коррекции, tn -выход которого соединен с выходом m-го одноразрядного сумматора, первый и второй входа которого соеди?» йены соответственно с'выходами m-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и m-го элемента И, второй вход которого соединен с выходом элемента НЕ, вход переноса m-го одноразрядного сумматора, кроме (N-l)-ro, соединен с выходом переноса (tn+1)-го одноразрядного сумматора, вход переноса (N-1 )-го одноразрядного сумматора ;соединен_;с входом переноса блока коррекции.