SU1492473A1 - Счетное устройство - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в устройствах обработки цифровой информации. Цель изобретени  - повышение надежности устройства. Устройство содержит входную шину 1, шину 2 установки, матрицу 3 пам ти, блок 4 установки, счетчик 5 адреса. Введение буферного регистра 6, сумматора 7, формировател  8 импульсов и дешифратора 9 позвол ет увеличить емкость счетного устройства без пропорционального увеличени  количества использованных элементов. 3 ил.

Description

(Л

о to

sj

00

- 14ч; 47

Изобретение отиосичт  к импульсной технике и может 6i,iTii испо. и.чонан п аппаратуре обработки цифроно информации .

Цель изобретени  - понмшение надежности устройств; путем его упрощени  .

На фиг. 1 показана функциональна  схема преллаг  емого устройства; на фиг. 2 - фop п poвaтeль импульсов; на фиг. 3 - блок установки.

Устройство (фиг. 1) содержит входную игину 1, шипу 2 установки, матрицу 3 гтам тИу блок А установки, счетчик 5 адреса, буферный регистр 6, сумматор 7, формирователь 8 импульсов и де1Ш1фратор 9 нулевого ад- jieca, выход которого соединен с установочным входом фop иpoвaтeл  импул. сов и синхровходом блока установки, первый выход последнего подключен к установочному входу счетчика адреса , а второй выход к установочному входу буферного регистра, к входу переноса сумматора и к первому управл ющему входу формировател  импульсов , второй управл ющий вход которого подключен к выходу переноса сумматора , ши}1а 2 установки соединена с информационным входом блока установки , входна  шина 1 подключена к синхровходам счетчика 5 адреса, де- 1Ш1фратора 9 нулевого адреса и формировател  импульсов, первый выход последнего подключен к синхровходу буферного регистра, а второй выход к входу записи матрицы пам ти, информационные выходы счетчика 5 ад- I реса соединены с информационными

входами дешифратора 9 нулевого адреса и с адрес}1ыми входами матрицы пам ти. Информационные входы и выходы буферного регистра соединены соответственно с информационными выходами матрицы пам ти и с первыми ин формацдюнными входам сумматора, вторые информащшнные входы которого подключены к нулевой шине, а инфор- ма1р1онные выходы - к информационным входам матригда пам ти.

Формирователь 8 импульсов (фиг. 2 содержит первый 10, второй 11 и третий 12 элементы И-НЕ, инвертор 13 и триггер 1А, тактовый вход которого соединен с выходом первого элемента И-НЕ и  вл етс  вторым выходом формировател  импульсов, вход асинхронной установки триггера 14 в 1  в

0

5

0

5

0

5

0

5

л етс  ус 1 ан()1К)чным входом формировател  импульсов, инверсный выход триг- ера соединен с перв(,гм входом третьего элемента И-НЕ 12,второй вход ко- тсфого  вл етс  первым управл ющим входом формировател  импульсов, а выход соединен с первыми входами первого 10 и второго 11 элементов И- ПЕ, второй вход первого элемента И-НЕ соединен с выходом инвертора 13, вход которого подключен к синхровходу формировател  импульсов и к второму входу второго элемента И-НЕ, выход которого  вл етс  первым выходом формировател  импульсов.

Блок 4 установки (фиг. 3) содержит первый 15 и второй 16 триггеры и элемент И 17, выход которого  вл етс  первым входом блока установки и соединен с информационным входом второго триггера, выход которого  вл етс  вторым выходом блока установки , а тактовый вход соединен с тактовым входом первого триггера и  вл етс  синхровходом блока уста- )1овки, первый вход элемента И соединен с выходом первого триггера, а второй вход подключен к информационному входу первого триггера и  вл етс  информационным входом блока установки.

После включени  напр жени  питани  состо ни  триггеров 14 и 16, счетчика 5 адреса и матрицы 3 пам ти неопределенны.

Состо нием триггера 15 можно пренебречь , так как на шине 2 установки присутствует логический О. Поэтому на первом выходе блока 4 установки создаетс  нулевой уровень, который не мешает работе счетчика 5 адреса.

При подаче на входную шину 1 импульсной последовательности после некоторой серии счетчик 5 адреса становитс  в положение, соответствующее нулевому состо нию.

Дешифратор 9 выдает импульс нулевого адреса, которьй поступает на тактовый вход триггера 14 формировател  импульсов и тактовый вход триггеров 15 и 16 блока установки.

Допустим, что на инверсном выходе триггера 15 нулевой потенциал. Тогда, учитыва , что на шине 2 уста- })овки, соединенной с информационным D-входом триггера 16, присутствует нулевой потенциал (сигнал установки отсутствует), импульс с дешифратора

51

9 перебрасывает тригт ер 15, но состо ние на первом выходе блока установки не измен етс  и по-прежнему равно нулевому потенциалу. Если на втором выходе блока А установки (инверсный выход триггера 16) нулевой потенциал, то в момент прихода импульса на тактовый вход триггера 16 на информационном нходе присутствует нулевой потенциал, триггер 16 перебрасываетс  и на втором выходе блока установки устанавливаетс  высокий потенциал.

Кроме , импульс по установоч- ioNry входу постуттает на формировател 8 импульсов, т.е. на S-вход триггера 1А. Допустим, что триггер 14 в результате воздействи  импульса на S-вход устанавливаетс , т.е. на инверсном выходе по вл етс  нулевой пoтeнн aл.

Высокий уровень с триггера 16 (инверсный выход) поступает на вход элемента И-НЕ 12, а на второй вход этого элемента поступает низкий уровень. На выходе элемента 12 высокий потенциал, который поддерживает в открытом состо нии элементы 10 и 11. На их выходах присутствуют пр ма  и обратна  входна  импульсные последовательности.

Во врем  прохождени  импульса нулевого адреса на втором выходе формировател  импульсов присутствует высо

кий уровень, что соответствует режиму считывани  из матрицы 3 пам т:;, а на первом выходе формировател  S импульсов - низкий ypoFteHb, что соответствует режиму записи в буфер ,

ныи регистр 6.

Однако, учитыва , что на втором выходе блока 4 установки логическа  1 на входе переноса сумматора 7 и разрешение работы буферного регистра 6, работу устройства не рассмат- ривают, так как результат в этом случае получаетс  не прогнозируемый. Основным результатом п рассматриваемом варианте  вл етс  установка триггеров 14, 15, 16,

На шину 2 подают сигнал установки, длительность которого должна быть больше длительности работы счетчика 5.

Поскстльку на инверсном выходе триг гера 15 высокий уровень и сигнал установки характеризуетс  высоким уровнем , то на выходе элемента И 17 соз

Q

5

0

0

5

0

0

5

736

даетс  также: нысокиГ) уровень, который сбрасывает счетчик 5, что соответствует его перероду в нулевое состо ние . В результате образуетс  импульс нулевого адреса, который перебрасывает тригг ер 16, триггер 15 (на инверсном выходе - нулевой уровень ) и триггер 14 (на инверсном вы- ходе - нулевой уровень).

По окончании дейстни  импульса нулевого адреса состо ние счетчика 5 адреса не измен етс , буферный регистр 6 находитс  в обнуленном состо нии , матрица 3 пам ти переходит в режим записи, при котором и нулевую  чейку записываетс  нуль.

По переднему нарастающему фронту первого импульса (входна  последовательность с шины 1) счетчик 5 адреса измен ет свое состо ние и выставл ет адреса первой  чейки.

При этом состо ние второго выхода блока 4 установки также не измен етс , состо ние буферного регистра 6 обнуленное состо ш1е. По окончании действи  импульса (в паузе) матрица 3 пам ти переходит в режим записи и перва   чейка пpи имaeт О.

Цикл обнуле1ш  матриць 3 пам ти продолжаетс  в течение времени, определ емого емкостью счетчика 5 адреса и перио;1о« следовани  входной импульсной последовательности.

Как только счетчик 5 адреса вновь вернетс  в нулевое состо ние, на выходе дешифратора 9 по вл етс  импульс нулевого адреса, который устанавливает высокий уфовень на инверсных нькодах триггеров 15 и 16, так как на информационном входе триггера 15 нулевой уровень.

Высокий уровень на втором вьсходе блока установки снимает потенциал обнул ющий буферньп регистр 6, кроме этого, он соответствует .чог И- ческой 1, действующей на входе переноса сумматора.7.

По окончании действи  имнульса нулевого адреса состо ние счетчика 5 адреса не измен етс , буферный регистр 6 находитс  в режиме чтени . Из буферного регистра 6 считываетс  О. Учитыва  1 на входе переноса, с выхода сумматора 7 1 записываетс  в ну.чевую  чейку матрицы 3 пам ти , так как на ее установочном входе действует низкий потенциал.

,, Рассмотрим состо ние, при котором н о Rcex разр дах нулевой  чейки матрицы 3 пам ти записаны 1. В момент импульса нуленого адреса происходит считывание из нулевой  чейки и запись в буферный регистр.

По окончании действи  импульса нулевого адреса буферный регистр переходит л режим считывани , а матрица п 1м ти - в режим записи, при этом состо т1е счетчика 5 адреса еще не изменилось и соответствует адре- I,-у нулевой  чейки.

Все единицы из буферного регистра 6 поступают на сумматор 7, на входе переноса которого также при- сутствует 1. В результате на выходе переноса по вл етс  1,а на запись в нулевую  чейку поступают О.

Первый импульс устанавливает счетчик 5 адреса в состо ние, соответствующее первой  чейке, переводит триггер 14 формировател  импульсов в состо ние, при котором на его инверсном выходе по вл етс  низкий уровень .

Во врем  действи  следующего импульса перва   чейка матрицы 3 пам т находитс  в режиме считывани  и отдает О, а буферньш регистр 6 - в режиме записи и пршпчмает эти О.

По окончании действи  этого импульса буферный рег истр переходит в режим считывани , а перва   чейка - в-режим записи. Поскольку в буферном регистре 6 - О, на входе переноса сумматора 7 , то на выходе сумматора 7 в М1тадшем разр де присутствует 1, что и записы- выетс  в первую  чейку.

Счетчик 5 адреса отрабатывает цикл, вновь организуетс  импульс нулевого адреса, и цикл записи информации в нулевую  чейку до ее заполнени , повтор етс .

Claims (1)

1. Формула изобретени 

   Счетное устройство, содержащее входную шину, 1Ш1ну установки, матри- пам ти, счетчик адреса, блок установки , отличающеес  тем, что, с целью повышени  надежности путем его упрощени , в него введены буферный регистр, сумматор, формирователь импульсов и дешифратор нулевого адреса, выход которого соединен с установочныи входом формировател  импульсов и с синхровходом блока ус

   5

   0

   5

   0

   5

   0

   5

   0 5

   тановки, первый выход которого под- юирчен к установочному входу счетчика адреса, а второй выход - к уста- | новочному входу буферного регистра, входу переноса сумматора и первому управл ющему входу формироватап  импульсов, второй управл ющий вход которого подключен, к выходу переноса сумматора, щина установки соединена с информационным входом блока установки , входна  шина подключена к синхровходам счетчика адреса, дешифратора нулевого адреса и формировател  импульсов, первый выход которого подключен к синхровходу буферного регистра, а второй выход - к входу записи матрицы пам ти, информационные выходы счетчика адреса соединены с информационными входами дешифратора нулевого адреса и с адресными входами матрицы пам ти, информационные входы и выходы буферного регистра соединены соответственно с информационными выходами матрицы пам ти и с первыми информационными входами сумматора, вторые информационные входы которого подключены к нулевой шине, а информационные выходы - к ин- формаи 1онным входам матрицы пам ти, причем формирователь импульсов содержит первый, второй и третий элементы И-НЕ, инвертор и триггер, тактовый вход которого соединен с выходом первого элемента И-НЕ и  вл етс  вторым выходом формировател  импульсов, вход асинхронной установки триггера в 1  вл етс  установочным входом формировател  импульсов, инверсный выход триггера соединен с первым входом третьего элемента И-НЕ, второй вход которого  вл етс  первым управл ющим входом формировател  импульсов , а выход соединен с первыми входами первого и второго элементов И-НЕ, второй вход первого элемента И-НЕ соединен с выходом инвертора, вход которого подключен к синхровходу формировател  импульсов и к второму входу второго элемента И-НЕ, выход которого  вл етс  первым выходом формировател  импульсов, а блок установки содержит в своем составе, первый и второй триггеры и элемент И, выход которого  вл етс  первым входом блока установки и соединен с информационным входом второго триггера , выход которотю  вл етс  вторым выходом блока установки, а тактовый

   вход соединен с тактовым входом пер- ного триггера и  вл етс  синхровхо- дом блока установки, первый вход элемента И соединен с выходом первого триггера, а второй вход подключен к информационному входу первого триггера и  вл етс  информационным входом блока установки.

   I

   о

   13

   и

   15

   Редактор Н. Гунько

   Фиг.З

   Составитель П. Смирнов Техред А.Кравчук

   i

   12

   г

   /«

   Ц3и2.1 И

   10

   17

   16

   8

   15

   Корректор М. Васильева