SU763965A1 - Буферное запоминающее устройство - Google Patents

Description

Изобретение относитс  к передаче дискретной информации, телеграфии и вычислительной технике и в частности к аппаратуре ввода-вывода данных и сопр жений узлов, обладающих разным быстродействием.

Известен асинхронный буферный накопитель, содержащий в каждой ступени два регистра запоминающих так- Q тируемых RS-триггеров и два нетактируемых RS-триггера управлени  1.

Известен также синхронный электронный двоичный запоминающий и сдвиговый регистр, содержащий в каждом . каскаде запоминающую секцию на триггерах со схемами записи и управл ющую секцию на триггере и четырех элементах совпадени  2.

Недостатком известных устройств 20  вл етс  сложность функционального выполнени .

Наиболее близким к изобретению по технической сущности  вл етс  буферное запоминающее устройство, со- 25 держащее в каждой ступени регистр запоминающих D-триггеров, D-входы которых соединены с выходами соответствующих триггеров предыдущей ступени , а входы тактировани  объедине-. 30

ны в шину записи, и управл ющую, секцию, содержащую счетный триггер с установочным входом, элемент совпадени  и элемент запрета с двум  пр мь;ми и инверсным входом 3.

Недостатком этого устройства  вл етс  сложность схемы, обусловленна  применением элементов задержки -f счетных триггеров со сложной структурой в управл ющей секции.

Цель изобретени  - упрощение буферного запоминающего устройства.

Поставленна  цель достигаетс  тем, что в буферном запоминающем устройстве , содержащем регистры хранени  первые входы которых соединены с информационными входами устройства, элементов совпадени , выходы которых подключены ко вторым входам регистров хранени , кроме первого регистра хранени , управл ющие триггеры, шину записи , шину стирани , шину сигнала подтверждени  записи и шину сброса, выхад каждого управл ющего триггера соединен с первым входом данного элемента совпадени  и вторым входом предыдущего элемента совпадени , выход каждого элемента совпадени  подключен к первому входу данного управл ющего триггера и к третьему входу предыдущего элемента совпадени , второй вход Кс1ждого управл ющего триггера соединен с выходом предыдущего элемента совпадени  и четвертым входом данного элемента совпадени , третий вход предпоследнего элемента совпадени  и первый вход последнего управл ющего триггера соединены с шиной стирани , выход последнего элемента совпадени  соединен с шиной сигнала подтверждени  записи, третий вход последнего управл ющего триггера подсоединен к шине сброса, второй вход первого управл ющего триггера соединен со входом первого элемента совпадени  и с шиной записи.

На чертеже представлена функциональна  схема предлагаемого устройства .

Устройство содержит регистры 1.11 ,п хранени ,управл ющие триггеры 2.1-2.т, элементы 3.1-3.т совпадени , шину 4 записи, шину 5 стирани , шину

6сигнала подтверждени  записи, шину

7сброса, информационные входы 8.18 .П, выходы 9.1-9,п устройства. Шины 10-13 служат дл  увеличени  информационной емкости устройства. Дл  удобства по снени работы устройства,оно разбито на ступени, например, первый управл ющий 2.1, первый элемент совпадени  3.1 и первые триггеры регистров хранени  образуют первую ступень и т.д.

Предлагаемое устройство работает следующим образом.

При поступлении импульса записи на шину 4 производитс  запись числа в первые триггеры регистров l.l-l.n хранени ., Опрокидываетс  управл ющий триггер 2.1 и блокируетс  элемент 3.1. Сигнал с выхода триггера 2.1 подтверждает запись числа в первую ступень и разрешает его перезапись вследующую ступень. По окончании импульса записи, если втора  ступень свободна, срабатывает элемент 3.1 и производитс  запись числа во вторые триггеры регистров l.l-l.n хранени . Происходит опрокидывание триггера 2.(т-1), элемент 3.(т-1) блокируетс  и возвращаетс  в исходное состо ние триггер 2.1 первой ступени . Выходные сигналы триггеров 2.1 и 2.(т-1) возвращают элемент 3.1 в исходное состо ние, прекраща  импуль записи и разреша  работу элемента 3,(m-l) и т.д. Запись в зан тую ступень блокируетс  сигналом с единичного выхода ее управл ющего триггера на инверсный вход элемента совпадени  предыдущей ступени. При подаче сигнала стирани  на шину 5 последней ступени управл ющий триггер 2.т возвращаетс  в исходное состо ние и блокируетс  элемент 3.{m-l) предыдущей ступени. При наличии в предпоследней ступени записанного числа, элемент 3.(m-l),срабатывает, производ  перезапись в последнюю ступень, опрокидыва  ее управл ющий триггер 2.т, возвраща  в исходное состо ние триггер 2.(m-l) и блокиру  элемент 3.1. Возврат триггера 2.(m-l) в исходное состо ние устанавливает в исходное состо ние элемент 3.(iTi-l) иразбло- кирует элемент 3.1, разреша  перезапись в предпоследнюю ступень и т.д. При подаче сигнала на шину 7 последней ступени триггер 2.ш возвраща етс  в исходное состо ние и сигнал с его выхода разрешает срабатывание элемента 3.(т-1) и перезапись из предыдущей ступени. Поскольку элемент

5 3.(т-1) в. этом случае не блокируетс , производитс  быстрый последовательный сдвиг всех записанных чисел в последнюю ступень и их стирание. Предлагаемое выполнение буферно0 го запоминающего устройства упрощает его схему, позвол ет выполнить его целиком на интегральных схемах. Задержка продвижени  чисел составл ет 3t на ступень при длительности

5 импульса записи 2t, где Т- врем  задержки срабатывани  логического элемента. При этом запоминающие триггеры должны обладать IИHимaльнoй задержкой, что достигаетс  например

Q в логике при использовании однофазных D-триггеров.

Подача на шину 7 импульса сброса позвол ет упростить процесс стирани  во всех его ступен х. В этом случае дл  очистки необходимо подать потенциальный сигнал только на шину сброса вместо формировани  последовательности импульсов в шину стирани .

Claims (3)

1.Патент Великобритании

№ 1387882, кл. G 11 С 19/00, опуСлик. 1972.

2.Патент Великобритании

tt 1427993, кл. G 11 С 19/00, опублик. 1973.

3.Патент Франции № 2050467, кл. G 11 С 19/00, опублик. 1970 (прототип).

o