TW200401428A - Semiconductor capacitive element, method for manufacturing same and semiconductor device provided with same - Google Patents

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200401428 五、發明說明（1) 一、【發明所屬之技術領域】 本發明係關於一種车道—而+ _ L 與設有該半導體電容元件上s谷兀4 及其製造方法、 -半導體基板上裝L尤有關於利用在 極的半導體電容元件、n 斤开y成、内埋線路作為電 與設有該半導體電容元件之半導體裝置。氣&方法、 +申明术之申請專利範圍主張西元20〇2年4月θ裎 出申請的曰本專利公報第 年？2… 引入以供參考。 ώ 1 “ bdy就之優先推，特此 先前技 以 LSI( 作時發 雜訊產 並使其 為去耦 半導體 一方面 導體裝 體區域 區域内 向上所 密度， 之厚度 在 切換動 有電源 運作， 一種作 將稱為 另 尚，半 之半導 之微小 平面方 高線路 體基板 術】 大型積體電路）為典型的半導體裝置中，因 士邏？值的反向而引起電源之電位改變，而 種電源雜訊影響了半導體裝置之正常 里 口此，為了降低電源雜訊，通常會將 合，容或旁路電容之半導體電容元：(v下 電令）形成並埋入半導體裝置中。 ，隨著近來LSI可缚到的積體程度大幅提 置之尺寸越來越小，故而構成該半導艨裝置 的尺寸也變得越來越小。當此類半導體裝置 的連接線路形成時，由於僅由半導體基板之 开/成之線路無法獲得符合這種高積體餐度之 故需採用多層線路技術，使線路在穿過半導 方向的多層結構中形成。
麵 第5頁 200401428 五、發明說明（2) 、〇$丨2者，在上述的LSI中，由於半導體裝置之運算速度 ，故—般皆希望所形成上 π平乂1&的電阻。由此觀點，尤片 全來得柄Mr彳Μ 在、年之令，電阻較Α1或Α1合 =來=低的Cu(銅）或含主要成分為銅之 =或：主要：分為18之A1合金，而成為廣泛 η!:: ’合金為材料來形成内部線路時， 、牙；耽* σ勿的療氣壓較低，故不若使用A1合金的情 況’欲在銅質導線上藉由鈐★ m ::的形狀變付十分困難。因此，為了使用Cu合 擁有所需形狀之線路，遂按& 神 山 、’ v成 成於半導體基板上之層間介電質：：線路方法，在形 線路溝槽内形成内埋線路即1 f路溝槽，並在該 每Γη人厶/· A ic給 亦P ’在該嵌刻線路方法中， 田CU &金在包括線路溝槽的整個層間介電 後，形成於層間介電質上之多 、 /成之 械研磨）方法的使用來加以轉夕^CU合金乃藉由CMP(化學機 埋）於線路溝槽中 '以作A = ^而^合金膜則僅餘留（内 述’ -種由嵌刻線路架構(；二f 1再者，後文將描 步發展所得之雙嵌刻線路芊 人/線路本構）進一 路技術之架構而獲採用。# 1成為特別適用於多層線 也就是說，根據雙嵌刻線路方法，* 質與上層層間介電質依序形成於半導體：二：間，1電 線路優先形成之後，各貫穿士 ς板上且以下層 質上皆再形成一貫穿？丨盘I層間介電質與上層層間介電 膜形成於兩者的整體表面I ^'線路溝# ’錢在Cu合金 表面上之後，再利用CMP方法、藉著 200401428
Cu合金膜僅餘留在該貫穿孔应 多餘，合金臈加以移除，來槽之内的方式將 路。因此，所獲得之雙嵌刻線 ^ f塞與上層線 該貫穿插塞而與上層線路作電/下層線路係經由 本的降低、與藉由貫穿插；；路從成 製程數目致使LSI達到高TAT( R M f之冋％形成來降低 列蝮踗# Μ在k u 周轉時間）的觀點來看，雙嵌 的單嵌刻架構來得優越。且線路的層 數越多，其效果也越發明顯。
u Γ由這種傲刻線路方法或雙鼓刻線路方法的使用，可 ：:、、上述去耦合電容之半導體電容埋入半導體裝置中。 比方，在日本公開專利公報第2〇〇〇 — 228497號中，便揭示 了種使用上述雙嵌刻線路方法的半導體電容及其製造方 法。如圖11所示，一半導體電容12〇之建構方式，係在下 層構件例如電晶體（未圖示）等所形成的基板1〇〇之上，依 序开> 成一第一層間介電質102、一第一钮刻阻隔膜（又稱為 戒狀膜）104、一第二層間介電質1〇6、一第三層間介電質 11 〇、一第二蝕刻阻隔膜11 2、與一第四層間介電質11 4， 且下部電極l〇8b係以内埋於該第二層間介電質1〇6中的方 式加以形成、而一介電膜（電容層間介電質）116與一上部 電極11 8 b則依序以内埋於該第二蝕刻阻隔膜11 2與第三層 間介電質110上所形成之第一貫穿孔h2中的方式加以形 成。 接著，一種製造習用半導體電容之方法便依圖12A至 1 2 E的製程順序進行描述。
第7頁 200401428 五、發明說明（4) =先，如圖12A所示，第—層間介電質1〇2乃在形 :層構件例如電晶體（未圖示）等的基板丨〇〇之上形成。成在 Ϊ : ^刻阻隔膜1〇4與第二層間介電質1 06依序於第一層間 你貝&〇2之上形成以後，再利用一感光性光阻膜（未9圖 ^ 光罩，對多層線路組成部份1 0 3之對應區域鱼電& =面暴露為止。然後，對應於該多層線路組成二 ： 古^ Γ 弟層間介電質1 〇2的一部份亦皆被餘 M 0 基板100的表面暴露為止，藉以形成一接觸窗 第 後 ::介ί ，tcu膜形成在包括接觸窗hl的 总比電貝1 06與弟一蝕刻阻隔膜1 04之所有表面上 係使用CMP方法將Cu膜加以 上^ 且在成部份1G3之對應區域的方式加以形成， 當該第三#間介雷二式加以形成。接著，㈣12C所示， μ入帝斩g 電貝110、第二蝕刻阻隔膜112、與第四； 200401428 五、發明說明（5) " --- 暴露為止。 然後，^圖12D所示，藉著以感光膜（未圖示）作為光 罩在對電谷組成部份1 〇 5之對應區域内的第二蝕刻阻隔 膜112與第三層間介電質U0進行㈣、直至該下部電極 108b暴露為止、藉以形成一第一貫穿孔h2以後，—介電 U6便在包括第—貫穿孔h2之該第四層間介電質114、第二 :虫刻阻，膜11 2、與第三層間介電質11 0的所有表面上形 :。接著，對應多層線路組成部份i 〇3之區域内的該 省虫^6、吉第二产刻&隔膜112、與第三層間介電質110再被 成1第一 二'線路導線1〇8&的表面暴露為止，藉以形 2„=：：\牙3。然後，如圖12E所示，當Cu膜在包括 阻隔il牙12孔2盘舆笛第-二貫穿孔h3之該介電膜116、第二蝕刻 後，、/、第三層間介電質11〇的所有表面上形成以 止，㈣^ΜΡ_方法移除Cu膜、直至該介電膜116暴露為 上邻雷⑴域的方式加以形成，且在此同時，一 域^方式力膜内埋於電容組成部份105之對應區 將多：：路：：11所示，半導體裝置121之製造方式，係 路導il 0 8 Γ /部份103之對應區域内、藉由連接第一線 及電容組:;第二線路導線118&所得之多層線路119 ,以 部電極108hL卩份105之對應區域内、藉由介電膜116插入下 體化。因而二ΐ部電極118b所得之半導體電容120加以積 ^半導體電容120便可作為半導體裝置121中的
200401428 五、發明說明（6) 去耦合電容。 然而，該半導體電容120的問題，在 大，而習用半導體雷裳盤〗#方，、兵沾 ；/、寄生電各頰 炉+热Γ 電策的問題，則在於其製造1 二:要頗夕的製程數目。亦即’在圖u所示之半導 〇中’該介電膜U6不僅延伸至面對下部電極1〇8 各 Γ ΐ延伸至第一貫穿孔h2之内該第三層間介電質no盘 第，介電質114的側面，而且介電膜116之介電常0數又 較弟二與第四層間介電質n〇與114者為大。於是， :部電極108b以外的部份所形成之介電膜116將使寄生' J變得更大 '因而’特別在以達到高速運算為目的半導體 裝置中’其運算速度將因寄生電容之存在而受到影塑。此 外，如圖121)所示，在上述習用半導體電容12〇的製^方法 中，需有用以形成介電膜116的薄膜形成製程，也導致 製程數目與成本的增加。 ' 為解決此問題，在上述使用雙嵌刻線路方法的半導體 電容及其製造方法之例中，比方日本公開專利公報第 2 0 0 1 - 2 7 4 3 2 8號便揭不了可抑制寄生電容效應發生的半導 體電容與其製造方法。如圖13所示，所揭示的半導體電容 148係具有一下層線路133，形成於一第一層間介電質131 之上，且有一蝕刻阻隔膜132插入於該第一層間介電質131 與下層線路133之間；一電容絕緣膜134，形成於—第二層 間介電質139之内；以及一上部電極137，亦形成於該 層間介電質1 3 9之内’其中該上部電極1 3 7係經由形成於該 第二層間介電夤139之内的貫穿插塞146而連接至形成於一 第10頁 200401428 五 發明說明（7) ___, 钮刻阻隔膜140與一第三層間介電質l4i 147。在半導體電容148之中，由 矣一層線路 作為下部電極之下層線路133之上形成“故絕= 效應的發生便可獲得抑制。 '>·寄生電谷 接著’ 一種用以製造該半導體電容 至1 4G的製程順序進行描述。首先，如圖所_者4Α 阻隔膜132與另一層間介電質（未圖示）依不，虽餘刻 層間介電質131之上以後，如圖14^斤_ 瓜成於弟一 掣裎㈣h 圖所不，11著雙嵌刻線路 表程的使用，便以在形成於另一層間及格 路溝槽(未圖示)中内埋例如Cu等金屬膜的；(未圖？ 路133。接著’如圖14c所示，當該電容膜;下二^泉 極材質膜135在該下層線路丨33之上;；膜㊉、一电 1 q c; αα ^ ^ * 办成以後，該電極材質 Λ 光阻膜136為光罩來進㈣刻，而 1 ί 圖14D所示。隨後，便依序形成第 ^曰間"電質139、|虫刻阻隔膜14〇、與第三層間介電質 然後’如圖1 4 E所示，對今笛-恩人 阻隔膜14。、盥第二；門人：ΐ二二層間介電質141、蝕刻 ”弟—層間介電質1 39進行蝕刻、直至嗜上 電極1 3 7暴露為止，藉以拟士、 |办，， 且主3上# …张-，兮=a 成一貫穿孔142。接著，如圖 1 4 F所不’ 5亥第二層間介雪暂1 ^ 列、亩$ #楚„ 1電1 1 41與蝕刻阻隔膜1 40再被蝕 "直亥弟一層間介電質1 39暴露為止，藉以形成一後 路溝槽143，且同時蝕刻猎办烕線 杰一始故潘貝穿孔142暴露為止，藉以形 制如r寐乃二勺样。然後，如圖14(}所示，一金屬膜145、 例如Cu膜乃在包括該線路溝槽143與144之第三層間介電質
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/儀刻阻隔膜140、與第二層間介電質139之所有表面 上形f1:接下來’將該金屬膜145使用CMP方法加以移除、 直至第二層間介電質141暴露為止，藉以將該金屬膜145埋 入貫穿孔142、以形成貫穿插塞146，且在此同時’也將該 金屬膜145埋入線路溝槽143與144 ’藉以製造如圖13所示 之半導體電谷148。因而該半導體電容148便可成為一去耦 合電容。
在曰本公開專利公報第200 1 -274328號所揭示的半導 體電容148及其製造方法中，雖然半導體電容内發生寄生 電，效應的隋形已獲得抑制，卻仍然存在製程數目增加的 問題。亦即，即使在日本公開專利公報第2 〇 〇丨_ 2 7 4 3 2 8號 所揭示的半導體電容148之製造方法中，如圖14C所示，由 於需有用以形成電容絕緣膜134的薄膜形成製程，如同日 本公開專利公報第2000-228497號所揭示的製造方法之例 一般，故製程數目之增加、及因而帶來之成本提高將無可 三、【發明說明】 由上述内容觀察，本發明之目的乃在提供一種半導體 電容，其配置方式係使用層間介電f内所形成的内埋線路 作為電極，故可防止製程數目的增加並抑制寄生電容效應 的發生，同時提供上述半導體電容之製造方法、盥μ 述半導體電容之半導體裝置。 根據本發明之第一實施態樣，提供了—種以内埋於半
200401428 五、發明說明（9) 導體基板上之層間介電 — 元件，其係包含： 、的線路作為電極的半導體電容 介電i::電極’内埋於半導趙基板上所形成的第—層間 一上部電極，内埋於 刻阻隔；所形成的第二層間介電；：m上之-層钱 一電容絕緣膜，僅形成二之中，以及 間之區域内的該蝕刻阻隔膜所ϋ該上部電極與下部電極 在前述的第—實施、：組成。 膜之厚度係較夾在該第：声二丄2的方式是該電容絕緣 間之區域内的該餘刻阻隔‘二二=τ與該第二層間介電質 二層間介電二：：：式疋該蝕刻阻隔膜之介電常數較該第 層間介ίί的介電質之上形成有 電質之中的内埋線路。 ，、'接至該第三層間介 根據本發明之笫_ 元件的製造方法，其：：用二；：了-種半導體電容 電質：的線路來作為電極，該方法係【：基板上之層間介 膜鱼：；層':路溝槽形成製程，其中，當：第…丨 在該半二半導體基隔 :;卜間介部份之第-區域内 p份之第二區域内的該第-層間介電：及，於電容 電質與苐一兹刻阻 第13頁 200401428 五、發明說明（ίο) 隔膜，各皆受到選擇性的蝕刻，藉以形成第一與第二下層 線路溝槽； 一下層導 部份之第一區 路，並同時在 下層線路溝槽 一貫穿孔 第二層間介電 對應於多層線 質與第二14刻 一貫穿孔，且 第二層間介電 穿孔，以使該 一貫穿插 份之第一區域 並同時在對應 孔内形成一第 在前述的 電膜形 域内的 對應於 中形成 形成製 質依序 路組成 阻隔膜 同時對 質亦受 第二蝕 塞形成 内的該 於電容 —-貝牙 弟一 Μ 了一蝕刻阻隔膜削薄 區域中、夾在 三區域内的钱 該第 刻阻隔 另一個較佳的方 溝槽形成製程，其中 三蝕刻阻隔膜與一第 成製程， 該第一下 電容組成 一下部電 程，其中 形成於該 部份之第 乃受到選 應於電容 到選擇性 刻阻隔膜 製程，用 第一貫穿 組成部份 插塞、用 施態樣中 製程，使 層間介電 膜變薄。 式是其中 ，接續該 三層間介 用以在 層線路 部份之 極； ，當一 第一層 一區域 擇性的 組成部 的姓刻 暴露； 以在對 孔内形 之第二 以作為 ，較佳 對應於 質與第 對應於多層線路組成 溝槽中形成一下層線 第二區域内的該第二 第二蝕刻阻隔膜與 間介電質 内的該第 蝕刻、藉以形成一第 份之第二區域内的該 、藉以形成一第二貫 以及 應於多層 之上以後， 二層間介電 線路組成部 貫穿插塞， 區域内的該第二貫穿 一上部電極。 其中又包括 部份之第二 電質間之第 成一第 的方式是 電容組成 二層間介 又進一步包括了一上層線路 貫穿插塞形成製程，當一第 電質依序形成於該第二層間
第14頁 200401428 五、發明說明（11) ,上以後，對應於多層線路組成邱外 的該弟三層間介電質與第三蝕刻阻 岛之第一區域内 组成部份之第二區域内的該卷以及對應於電容 隔膜皆受㈤選擇性的钱亥,】，藉，質與第三餘刻阻 溝槽與一第二上層線路溝槽；以及一 j —第一上層線路 用以在對應於多層線路組成部份 f層線路形成製程， 層線路溝槽與對應於電容組成部份區域内的該第—上 上層線路溝槽兩者中形成—上層線苐—區域内的該第二 !· 根據本發明之第三實施態▲徂 兀件的製造方法，其係使 y:種丰導體電容 電質中的線路來作為電極’該♦體基板上之層間介 一下層線路溝槽形成製程，复^包，· π 膜與一第一層間介電質依 Τ，虽一弟一蝕刻阻隔 在該半導體基板上對應於多芦半導體基板之上以後， 的該第一層間介電質與第—丄、’、組成部份之第一區域内 組成部份之第二區域内的哕=阻隔膜、以及對應於電容 隔膜，各皆受到選擇性的：：：間介電質與第-蝕刻阻 線路溝槽與一第二下層、線路溝槽藉以分別形成—第一下層 一下層導電膜形成製程， 部份之第一區域内的該第—用Μ在對應於多層線路組成 路，並同時在對應於電容組:f線路溝槽中形成一下層線 下層線路溝槽中形成一下部電=份之第二區域内的該第二 一上層線路溝槽形成製 ' 膜、一第二層間介電質丄其中，當一第二蝕刻阻隔 、 弟二餘刻阻隔膜、以及一第三 第15頁 200401428 五、發明說明（12) 層間介電質依序形成於1亥 於多層線路組成部份之第 钱刻阻隔膜、以及對應於 第三層間介電質與蝕刻阻 第一層 一區域 藉以分 槽； 組成部 阻隔膜 穿孔連 於電容 刻，以 且使該 部份之 中、同 在對應 第 上 質之上 第三層 之第二 各皆受到選擇 第二上 間介電 内的該 成部份 電容組 隔膜， 別形成一第一上層線路溝槽與 貫穿孔形成製程’用以選擇性地 份之第一區域内的該第二層間介 進行蚀刻 接至該第 組成部份 使該第二 笛一 办 ^ —貝牙 導電膜形 第. 藉以形成一第一貫穿 上層線路溝槽 域内的 膜暴露 該第二 之第二區 蝕刻阻隔 孔連接至 成製程， ;同時 該第二 ，並形 上層線 用以分別在對 區域内的該第一貫穿孔與該 0寸形成一第一貫穿 線路， 在 了一 I虫 應於電 與第二 根 於電容組 層線路溝 且兩者皆 洳述的第 刻阻隔膜 容組成部 層間介電 據本發明 成部份之 槽中、同 被用來當 三實施態 削薄製程 份之第二 質間之第 之第四實 插塞與 第二區 時形成 作上苦|5 樣令， ’在貫 區域中 二區域 施態樣 一上層 域内的 一篦一 --- 將對應 電質與 孔，且 並選擇 層間介 成一第 路溝槽 應於多 第一上 線路， 該弟·一 貫穿插 電極。 較佳的方式是 穿孔形成製程 、夾在該第一 内的敍刻阻隔 ，提供了一種 以後，對應 間介電質與 區域内的該 性的#刻， 層線路溝 於多層線路 該第二独刻 使該第一貫 性地將對應 電質進行姓 二貫穿孔， :以及 層線路組成 層線路溝槽 並同時分別 貫穿孔與該 塞與一上層 其中又包括 之後，使對 層間介電質 膜變薄。 設有半導體
第16頁
200401428 五、發明說明（13) 電容元件之半導體贳番 層間介電質中的線路Ϊ作用内埋於半導體基板上之 括·· I作為電極，該半導體電容元件係包 層間 一下部電極，內姐μ 士# 介電質之中； 円埋於丰導體基板上所形成的第 上4電極’内埋於藉由第一 刻阻隔膜所形成的第_屉„ & :併層冤頁上之層蝕 J弟—層間介電質之中；以及 一電容絕緣膜，僅形士认+ + > 極間之區域内@ f 成夾在该上部電極與該下部電 採Π < ^辟円的3亥蝕刻阻隔膜所组成。 膜之ΐ = 實施態樣中，較佳的方式是該電容絕緣 ΐ ^ ΐ 該第一層間介電質與該第二層間介電質 間之區域内的該蝕刻阻隔膜者為小。 方式是該姓刻阻隔膜之介電常數較該第 一層間介電質者為大。 再=一個較佳的方式是該第二層間介電質之上形成 一第二層間介電質、且兮Λ 貝立°玄上4電極係連接至該第三層間介 電質之中的内埋線路。 曰1 採取以上的配置方式，由於該半導體電容 上部電極與下部電極間之夾層區域内' ,θ匕X n彤成的蝕刻阻隔膜所 組成之一電容絕緣膜，故可抑制寄生電容效應的、 而採取另一種配置方式，由於將事先 ^ _ :當作—：容絕緣膜，並不需要用以形成該電容絕：：2 衣程，故製程數目不會增加，也避免了成本的提高二因 此，在使用層間介電質内形成之内埋線路作為電極的配置
第17頁 200401428 五、發明說明（14) 發：防止製程數目的增加’同時亦可抑制寄生電容 四、【實施方式】 半沒r: 1ί考附®1、並利用幾個不同的實施例，來進-步洋細描述本發明的最佳實行方式。 第一實施例 根據該實施例，：1圖0 形；圖2主為一俯視圖，其係 护，豆中4主道圖表方式，j不了—半導體裝置之配置情 俯視圖乂圖路同時！成。圖3為:、
體”的配置情形(以作丁為比較範：成二：體:J4U J ^的第-製造方法。_、4E早與 圖 裝程順序、顯示了使用單喪刻線路方法之半導體電 η-製造方*。_、40、與41為製造丄體： 製程順序、顯示了使用單嵌刻線路方法之半導體電容的 J-製造方法。圖5Α、5Β、與5C為製造流程圖，依製程： 序、顯不了使用雙嵌刻線路方法之半導體電容的第二 方法。圖5D、5Ε、糾為製造流程圖，依製程順序、^ 了使用雙嵌刻線路方法之半導體電容的該第二製造方决尔 圖6Α與6Β為俯視圖，顯示了該實施例巾，組成該半導辦駐 置之主要構件的電導圖案佈局。圖7為一俯視圖—χ 200401428 五、發明說明（15) — 該實施例中，組成該半導體裝置之 局。圖8為一俯視圖，顯干 要構件的電導圖案佈 圖案之一部份的修改範^。了 之實施例中，該電導 顯示了本發明之實施例中，主、、俯視圖，以圖表方式 改範例。圖1〇為一俯視圖，:;圖：：：容之排列區域的修 中，該半導體電容之排列區域“改=頁不了該實施例 如圖1所示，在本發明 列。 中，—以比方翁仆功妝,.以、貫細例的半導體電容1 〇 夕膜（SiN)為材料之篦^ (冠狀膜）2、—以二氧化石夕膜（=弟一银刻阻隔膜 質（下層層間介電質)3、—以科之第-層間介電 膜8、一以s i 〇A 膜為材料之第二蝕刻阻隔 電質)9、-以SiN膜為材料之第三银;：貝(貝牙孔層間介 以Si〇2膜為材料之第三層間 =隔膜19、以及一 依序形成於-半導體基板1上，其貝上並；U介電質)2°係 路等等，其中-下部電細係以埋^成—有電^體^ Φ夕筮-丁 s 6 U王义罘一層間介電質3 中之=下層線路溝槽4β内的方式加 上部電極之第二貫穿插窫彳7 取 用以作為 中之第-*空力1 出 土 1 7β係以内埋於第二層間介電質9 中 貝穿孔1 6内的方式、經由第二蝕刻阻隔膜8而來 成於第：層間介電質之上，而-由上述第i ===膜13則僅在第二貫穿插塞〗：膜： 6B間之央層區域内（在第_ * * 电征 IF Μ内）來$ 隹弟—貝牙插塞面對下部電極6Β之 &域内）形成。该用以作為上部電極之第二貫穿 Ϊ接ί 一 f層線路23β，後者乃利用内埋於第三層間介電” 質20中之第二上層線路溝槽21β的方式加以形成。 第19頁 200401428 五、發明說明（16) 如後文所述，當使用嵌刻後跋 本實施例中之半導體電容多層線路時主 導體基板上同時製造。此外，該多在—共用的半 線路與GO(接地）線路之例巾亦有所^述路在—形成有電源 順序接，依使用單：刻線路方法之製程 1如= 的第一製造方法加以描述。首 板1上，該以比方SiN為材曰體、線路等等之半導體基 為材料之第-層間介電之第阻隔膜2與該以训 加以形成。在此，如ί文所化學氣相沈積）方法 時、該餘刻：業層間介電質3進行㈣ 接I 1只订月匕有而度的可控性。 用，對應於多著已知的光學微影技術之使 3與對應於電容組成部二份11之區域的第-層間介電質 以一層光阻膜作為來罢卞之區域内的第一蝕刻阻隔膜2便 露為止，藉以分別行姓刻、直至半導體基板1暴 層線路溝槽4B。接“第一下層線路溝槽4A與該第二下 Cu膜所組成、且氧$，當利用喷濺方法與電鍍方法、將由 下層線路溝槽4A鱼2需厚度之第一線路膜在包括該第〜 質3的所有表面上、:弟—下層線路溝槽4B之第一層間介電 除、直至該第—厚形成以後，該Cu膜便藉由CMP方法加以移 Cu膜便被埋入對間’1電質3之表面暴露為止，然後，該 路溝槽4A、藉以=於多層線路組成部份11之該第一下層％ 曰 乂成一下層線路6A ’同時亦被埋入對應於
第20頁 200401428 五、發明說明（π) 藉以形成 下 電容組成部份1 2之該第二下層線路溝槽4 Β 部電極6 Β。 然後，如圖4C所示，藉著CVD方法的使用，該以比
SiN為材料且具有5111„至5〇11111之厚度的第二蝕刻阻隔膜8 與以Si〇2為材料之第二層間介電質9遂依序形成於該' 間介電質3、該下層線路6 A、與該下部電極6B的所有表θ 上。 、 接著，如圖4D所示 、 利用對應於該電容組成部份1 2 ^
區域内所形成的光阻膜（未圖示）作為光罩，對應於該 線路組成部份1 1之區域内的第二層間介電質9與第二1列 阻隔膜8便受到選擇性的蝕刻、直至該下層線路6α ^表二 暴路為止’藉以形成一第一貫穿孔15。 然後，如圖4Ε所示，利用對應於該多層線路組成部份 11之區域内所形成的光阻膜（未圖示）作為光罩，對應於該 電容組成部份1 2之區域内的第二層間介電質9亦受到選擇^ 性的蝕刻、直至該第二蝕刻阻隔膜8的表面暴露為止， 以形成一第二貫穿孔16。在此蝕刻製程中，該第二蝕刻曰阻 隔膜8將被持續保留，使其充當半導體電容丨〇之電容絕緣 膜。 、 接著’如圖4F所示，藉著將該半導體基板1暴露於— 種比方CF (氟化碳）氣體的空氣、例如CFj四氟化碳）、 CFr〇2(四氟化碳-氧氣）、cl —馬（四氟化碳—氫氣）等等之 中，對應於該電容組成部份丨2之區域内的該第二蝕刻阻严 膜8便受到選擇性的蝕刻、使其厚度降低，以便充當半導^
第21頁 200401428 五 '發明說明（18) 體電容1 0之電容絕緣膜。 導體電容1 0具有所兩之雷t度值之^擇係為使所得之半 之厚产變猂而之電合值。如眾所知，若電容絕緣膜 經由半導體電容1〇之電容值將變得越大。 容絕緣膜13 : 述之弟二蝕刻阻隔膜8將轉變成一電 度之線在G:示，！由⑸膜所組成、且具有所需厚 资 ν 、 匕括該第一貫穿孔15與第二貫穿孔16之 弟二層間介雷曾q沾& + ± ^ 貝牙扎10之 CMP方|〜、斤有表面上形成以後，該Cu膜乃利用 止，且一第.#空、直至該第二層間介電質9的表面暴露為 认上且一弟一貝穿插塞17A乃以Cu膜内埋之方式、在 於该多層線路組成部份Η $ F七 ’以 成，且在此同_，該作為：=的；第-貫穿孔15中形 以cu膜内埋之方式、在2應二：7貫穿插塞17[亦 的該第二貫穿孔16中形成於该電谷組成部份12之區域内 接著，如圖4H所示’藉著CVD方法的使用，該以比 S i N為材料之第三姓刻阻隔_ 1卩$ ° 間介電質20便依序形成㈣19與該以Sl°2為材料之第三層 然後，如圖41所不’藉著已知的光學微 :’摩該多層線路組成部份u之區域内的第：層：介 光π ϋ ξ==膜19便以一層光阻膜(未圖示)作為 η進爾性的钱刻、直至該第—貫穿插塞m之： =暴路為止’ 1^形成—第—上層線路溝槽21八 2時’對應於該電容組成部份12之區域 在: 質20與第三…隔膜19亦以該光阻膜(未圖示
第22頁 200401428 五、發明說明（19) '~~ ~ 來進行選擇性的蝕刻、直至該第二貫穿插塞〗7B之表面暴 露為止，藉以形成一第二上層線路溝槽2 1 b。然後，當利 用喷濺方法與電鍍方法 '將由Cu膜所組成、且具有所需厚 度之第三線路膜在包括該第一上層線路溝槽21A與第二上 層線路溝槽21B之第三層間介電質20的所有表面上形成以 後’該Cu膜便藉由CMP方法加以移除、直至該第三層間介 電質20之表面暴露為止，然後一上層線路23a係以Cu膜内 埋的方式、在對應於該多層線路組成部份11之區域内的第 一上層線路溝槽21A中形成’且在此同時，該上層線路23β 亦以Cu膜内埋的方式、在對應於該電容組成部份1 2之區域 内的第二上層線路溝槽21B中形成。 因此’半導體裝置26之製造方式，係將多層線路25與 =圖1所示之半導體電容丨〇加以積體化，其中前者乃在該、 夕^線路組成部份11之對應區域内、藉著將下層線路6 A經 由貫穿插塞17A而連接至上層線路23A而獲得，而後者 則藉著將該電容絕緣膜丨3插入下部電極6β與第二貫穿插塞 (&上&部電極）17B之間、並將該第二貫穿插塞ΐ7β連接至該電 ='且成。卩份1 2之對應區域内的上層線路2 3 B而獲得。因而 ，半導體電容10便可作為上述半導體裝置26中的去耦合電 各 ° 接著將參考圖5A至評，依使用雙嵌刻線路方法之製程 =序、，該半導體電容1〇的第二製造方法加以描述。首 、&在貫行了幾乎與上述實施例之半導體電容1〇的第一製 化方去中、如圖4 a與4 B所示者相同的製程順序以後，如圖 200401428 五、發明說明（20) 5A所示’藉著CVJ)方法的使用， 5至之厚度的第二飯刻阻隔；以比方S:N為材料且具有 二層間介電質9、該以SlN為二膜之8第:=〇2為材料之第 該以Si〇2為材料之第三層間二㈣阻隔膜19、與 第一峻路嗜 電貝2〇乃依序形成於包括該 所有表面上。 /毐槽4β之弟一層間介電質3的 用，^ Ϊ π Ϊ f 5β所不’藉著已知的光學微影技術之使 介電質2。與第三蝕刻阻隔膜19 乂1: 3内的該f三層間 份12之區域内的該第三層與;、於谷組成部 皆以-光阻膜(未圖示)作為光罩；= :隔膜” 第。： f 電質9之表面暴露為止，藉以分別形成令 弟一上層線路溝槽2 ] A命够 ,刀〜々欣。系 然後，如圖5C所示m路f槽2ΐβ° 區域内所形成的光阻應=電容組成部份a之 組成部份11之部份區域内θ :胃應於該多層線路 罩，對應於該多層線d =光阻膜(未圖示)作為光 電質9與第二㈣二路膜;之區域内的第二層間介 層線路6A的表面暴露為 =、k擇性的蝕刻、直至該下 使該第-貫穿孔15連接，第一貫穿孔，以便 然後，如_所5至線路溝槽21A。 區域内所形成的光阻膜(’二用/應於該電容組成部份。之 組成部㈣之部份區^內未^不j、以及對應於該多層線路 罩’對綠該電容的光阻膜（未圖示）作為光 、成邛伤12之區域内的第二層間介電質 200401428
五、發明說明（21) 9亦受到選擇性的蝕 露為止，藉以形成第_ 直 弟一蝕刻阻隔膜8的表面暴 洁奸 珉弟〜貫穿孔1 6，以便使該第-言空了丨7 β 連接至該第二上層綠％ 4 I文從邊弟一貝穿孔1 6 _ *, 、、、 溝槽21Β。在此飼刻製程中，兮铉 一蝕刻阻隔膜8將被持續 '1 δ亥弟 、'只保留’以充當一電客絕绫 接著’如圖5 Ε所示，茲装收#必、蓄 、、 _ , 不 精考將該半導體基板11雲认 種比方CF氣體的空氣、々丨‘卞守瓶丞板1暴路於一 机* 例如CF4、CF4-〇9、CF -Η 辇楚 + 中’對應於該電容組成邻 2等之 膜δ ϋ # ^ # 1 2之&域㈣該第^刻阻隔 〜取 &擇陡的蝕刻、使其厚度降低，以便充冬誃雷 :C絕緣膜。此厚度值之選擇係為使所得之電;界 8將韓值。經由此㈣製程，該第二⑽彳阻= 8將轉變成電容絕緣臈丨3。 丨知膜 .、'、後如圖5F所示，當由Cu膜所組成、且呈有所兩 度之第四線路膜在包括镇 ^ 八 斤而厗 2ηί第苐二上線路溝槽21八與216之第三層間介電質 ::有表面亡形成以後，該Cu膜乃利用CMp方法加以移、 二、至該第三層間介電質2〇的表面暴露為止 $膜埋入對應於該多層線路組成部份"之區域内 :! :'5與第一上層線路溝槽2U來形成第-貫穿插塞1 7A 1上層線路23A '以便使㈣—貫穿插塞…與該上層線路 、互相連接，且同時藉著將該cu膜埋入對應於該電容組 $部份1 2之區域内的第二貫穿孔丨6與第二上層線路溝槽 來形成第二貫穿插塞17B與上層線路23β、以便使該% 二貫穿插塞17β與該上層線路23B互相連接、並作為加 電極。 ， 上口丨
200401428 五、發明說明（22) ---—-— 因此，如同上述單嵌刻線路方法之例， 之製造方式，係將多層線路25與如圓j所示之 栌 1。加以積體化，其中前者乃在該多層綠路組成部二電之對 應區域内、藉著將下層線路6A經由第—貫穿插塞HA而連 接至上層線路23A而獲得，而後者則藉著將該電容絕緣膜 13插入下部電極6B與第二貫穿插塞（上部電極）之門' 並將該第二貫穿插塞〗7 B連接至該電容組成部份丨2之對應 區域内的上層線路23B而獲得。因而該半導體電容1〇$ 作為半導體裝置26中的去麵合電容。 圖2為一俯視圖，以圖表方式說明了苴中埋入 施例之半導體電容10的上述半導體裝置26。圖3為一俯： 圖，以圖表方式說明了尚未埋入本實施例之半導體電容1〇 的半導體裝置（以作為比較範例）。—般而言，如圖3所 示，關於以多層線路方式建構電源線路或GND線路之例’ 在呈縱向排列並構成多層線路25之下層線路6a(未圖示）的 第一線路膜6之中，每個電源線路6?與(^])線路“乃以間隔 方式加以放置。同樣地，在呈橫向排列並構成多層線路25 之上層線路23A與23B(未圖示）的第三線路膜23之令，每個 電源線路23P與GND線路23G亦以間隔方式加以放置。該多 層線路25之配置方式，係使下層線路“（未圖示）的電源線 路6 P與上層線路2 3 A的電源線路2 3 P之間、得以藉著由一第 二線路膜17(描述於後）所組成之第—貫穿插塞17A(未圖 示）而在一交又位置27P(圖3)上建立電氣連接關係，且使 下層線路6A的GND線路6G與上層線路23A的(^1)線路23G 之
200401428 五、發明說明（23) 間、得以藉著由該第二線路膜17(未圖示）所組成之* 穿插塞17A(未圖示）而在一交又位置27G上建立電氣連接澤貝 ί個Hi，該上層與下層線路之間的電氣連接係利用複 過固定之貫穿插塞、而建立在交又位置27p與⑽兩 如圖2所示，本實施例之半導體電容1〇係在該 路膜6與第三線路膜23之間的交又位置28上形 六 。在此，圖Η系沿著圖2之“線而顯。 丰V體10之橫剖面圖。亦即，如圖i與2所示，在 置28上形成的半導體電容1〇具有：由呈縱向排列之^一 路削所組成之下部電極6B ;由第二線路膜1?(描述^ = Ϊ = Ϊ穿插塞17B(上部電極），其中第二線路膜 Μ 3 Β Λ /橫向排列之第三線路膜2 3所組成之上層線 = 23Β.，而§亥弟二貫穿插塞丨7β即位在此上層線路的正 ϋ，針以Λ電/絕緣膜13 ’由僅形成於該第二貫穿插塞 插二IT 之區域内、亦即僅形成於該第二貫穿 插基m與下部電極6β之間的第二钮刻阻隔則 。牙 内埋有該半導體電容10之半導體裝置，農主 :具二如圖6Α、6Β、與7所示之佈局的各電導圖案二 Ϊ第I:;/:二導體電容1〇之中、組成該下部電_ 導圖案。瞧顯示了本發明之半導體 ，谷10中、組成該第二貫穿插塞17B之第二線路膜 =。之圖第7則Ϊ示了該半導體電容10之中、組成該上層 線路23B之第二線路膜23的電導圖案。藉著依序覆蓋該第
200401428 五、發明說明（24) 一線路膜6、第二線路膜1 7、與第三線路膜2 3，始構成如 圖2所示之半導體裝置26。在圖6A之橫向上的電源線路 6P(H)與GND線路6G(H)中、在圖6B之橫向上的第二貫穿插 塞17B(H)中、以及以縱向顯示之電源線路23p(v)與(^1)線 路23G(V)中，係設置有一種以增加該半導體電容1〇之電容 值為目的、而增加該下部電極6B面對該第二貫穿插塞ΐ7β 之區域的裝置。再者，當作為上部電極之第二貫穿插塞 17B形成時，由於取決於第二線路膜17的材質、該第二貫 穿=之内埋程度可能有所不足，故希望所形成二第 二貫穿孔16的形狀具有如下佈局，即其中該第二貫穿插塞 1 7B將被分割、直至獲得足夠内埋特性的程度。 ，9為$圖’說明了本實施例之半導體電容工〇被放 t 縱向排列之該第一線路膜6與呈橫向排列之該第 ^線路膜23所圍繞之區域29中的配置情形。—般來說，當 U喪刻線路方法形成以Cu膜為材料之内埋 ^ :r:…細現象、並使』之= 二=成；作為下部電極或上部電 取千蛉體電谷之區域將不再需要。 如上所述’藉著提供一種奘w虚确、止兮*播_為 下部電極與上部電極的外却：置來塑泣該丰導體電容之 外，藉著將本實施例之半υ可使電容值有所增加。此 值。合使用，亦可增加半導體電容之電容 值再者’藉由空白線路區域之使用，亦可使所排列電:半
200401428 五、發明說明（25) 導體電容不會佔據太多的區域。 t匕方，藉由該空白線路區域的使用，以代製 品計算，一半導體電容可被排列在大約30%的半導 °此外’以〇·15^代製程的產品計算，亦 m半導體電容可提供大約9_的電容值。然而，當 體電容時，僅提供了大約mnF的電容值。 其轉換條件係設定如下： 主體晶η尺寸： 18 mm X 18 mm 電容排列區域： 電源線路與G N D線路表咨、玄，ο η η/ Λ Λν 4t,, ^ ^1 〇% ； ^ 雖電容值：^枓速率4⑽之内的m ^8nl^ X 1〇 ! tSiNm(^«t^7.5)^#^ 囚此 ㈣"且隔膜Γ二實：^ 二貫穿插⑽與作為上部電極之第 容絕緣膜1 3，且由於$雷+ / 品5、（面對區域）内的電 阳#、该電容絕緣膜1 3祓去
對區域内，故可抑制寄生電容效鹿 /成於其他的S 實施例中使用單嵌刻 =x生。此外，根據才 法，由於圖= 半導體電容的第-製造力 其具有_之製程的$ 1 =隔膜8乃被㈣、使 13，故不需要用以然後再被用為電容絕緣薦 形成该電容絕緣膜13的製程，也因此靠
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程數目不會增加’於是可避 實施例中使用雙嵌刻線路方 法’由於圖5A中所形成的第 其具有圖5D之製程的所需厚 1 3，故不需要用以形成該電 程數目不會增加，於是可避 層間介電質中所形成之内埋 可防止製程數目的增加，同 生。 免成本的增加。再者，根據本 法之半導體電容的第二製造方 一钮刻阻隔膜8乃被蝕刻、使 度’然後再被用為電容絕緣膜 谷絕緣膜1 3的製程，也因此製 免成本的增加。因此，在使用 線路作為電極的配置方式中， 時也抑制了寄生電容效應的發 顯而匆見的是 不離開本發明之範圍與精神下進 =例J了在 上述實施例中’關於使用嵌一 L正。比方，在 的材質，係使用(：讀。^^方法所形成之内埋線路 要成分為銅之Cu金屬臈亦可被使用。 t ^ ^膜，主 中，當Cu膜形成於層間介電質之匕^卜，在本貫施例 之使用。然而，也可使用以例如Ti(時鈦)糸二略J阻障金屬 Ta(鈕）、與TaN(氮化鈕）等等為材料之)lN(虱化鈦）、 Μ:，等之疊層膜所組成的阻障:屬、或者 再者，猎著形成作為電容絕、> 屬 擁有可自第一階段提供所需 '六、蝕刻阻隔膜、使其 成之後用以降低薄膜厚度的選擇，則在薄膜形 這類蝕刻阻隔膜之材質並不 奋X展程已變得多餘。
Si02(二氧化石夕）、Si0N(氮氧二石貝施,7示的SiN。 s ICN (氮碳化矽）等等皆可俤 1L (碳化矽）、或 使用。而本實施例中作為半導體 200401428 五、發明說明（27) 電谷之上部電極的貫穿插塞，係以Cu*Cu膜為材質紗 ::使用W(鎢）等。可用於層間介電質者亦不限於本實施而 不：Si02 ’也可採用具有低 『低k 值』）之SlQ職氧切）1有機膜等等 200401428 圖式簡單說明 五、【圖式簡單説明】 述及其他關於本發 藉由以下的描述、並結合附圖， 明之目的、優點、與特色將更為顯而 ，為—橫剖面圖，說明了本發明之一實施例的半導 體冤谷配置情形； 圖2為-俯視圖’其係根據本發明之實施例，以圖表 万式顯不了一半導體裝置之配詈蜱 鱼冬爲括 ^ 置障形，其中該半導體電容 興夕層線路係同時形成； 體電ΓΛ一俯視圖，以圖表方式顯示了一尚未形成半導 體電=半導體裝置的配置情形（以作為比輕範例）； 程圖，'4F、4G、4h、與41為製造流 導Ϊ雷ΐ係依使用早後刻線路方法之製程順序、顯示了半 等體電各的第一製造方法； 』干 二製造方法. ％傻序、顯示了半導體電容的第 圖6A與6B為俯視圖，顯 該半導體I W β i # 了本發明之實施例中，組成 二體裝置之主要構件的電導圖案佈局； 半導體裝置之主要構件 本發^之實施例中，組成該
圖荦俯視® ’顯示了本發明之實施例中，該電導 口茶之一部份的修改範例； 汽施W甲4 Ί V 圖9為一俯視圖，以 _ 中，該+導體電容之排表///* 了本發明之實施例 邵列區域的修改範例；
第32頁 200401428 圖式簡單說明 圖1 0為一俯視圖，以圖表方式顯示了本發明之實施例 中，該半導體電容之排列區域的修改範例； 圖11為一橫剖面圖，顯示了一習用半導體電容之配置 情形； 圖12A、12B、12C、12D、與12E為製造流程圖，其係 依製程順序、顯示了習用半導體電容之製造方法； 圖1 3為一橫剖面圖，用以說明一習用半導體電容之配 置情形；以及
圖 14A、14B、14C、14D、14E、14F、與14G 亦為製造 流程圖，其係依製程順序、說明了圖1 3之習用半導體電容 的製造方法。 元件符號說明： .
1〜半導體基板 1 0~半導體電容 100~半導體基板 1 0 2〜第一層間介電質 1 0 3〜多層線路組成部份 1 0 4〜第一蝕刻阻隔膜 1 0 5〜電容組成部份 1 0 6〜第二層間介電質 1 0 8 a〜第一線路導線 1 0 8 b〜下部電極 11〜多層線路組成部份
第33頁 200401428 圖式簡單說明
11 0〜第三層間介電質 11 2〜第二蝕刻阻隔膜 11 4〜第四層間介電質 116〜介電膜 11 8 a〜第二線路導線 11 8 b〜上部電極 11 9〜多層線路 1 2〜電容組成部份 120〜半導體電容 121〜半導體裝置 1 3〜電容絕緣膜 1 31〜第一層間介電質 1 3 2〜蝕刻阻隔膜 1 3 3〜下層線路 1 3 4〜電容絕緣膜 1 3 5〜電極材質膜 1 3 6〜光阻膜 1 3 7〜上部電極 139〜第二層間介電質 1 4 0〜蝕刻阻隔膜 141〜第三層間介電質 142~貫穿孔 1 4 3〜線路溝槽 1 4 4〜線路溝槽
第34頁 200401428 圖式簡單說明 1 4 5〜金屬膜 1 4 6〜貫穿插塞 1 4 7〜上層線路 148〜半導體電容 15〜第一貫穿孔 16〜第二貫穿孔 1 7〜第二線路膜 1 7A〜第一貫穿插塞 17B〜第二貫穿插塞 1 9 ~第三蝕刻阻隔膜 2〜第一蝕刻阻隔膜 20〜第三層間介電質 21 A〜第一上層線路溝槽 2 1B~第二上層線路溝槽 2 3〜第三線路膜 23A〜上層線路 2 3 B〜上層線路 23G〜GND線路 2 3 P〜電源線路 2 5〜多層線路 26〜半導體裝置 27P〜交叉位置 27G〜交叉位置 2 8〜交叉位置
第35頁 200401428 圖式簡單說明 2 9〜區域 3〜第一層間介電質 3 0〜空白線路
4A〜第一下層線路溝槽 4B〜第二下層線路溝槽 6〜第一線路膜 6 A〜下層線路 6 B〜下部電極 6 G〜G N D線路 6 P〜電源線路 8〜第二蝕刻阻隔膜 9〜第二層間介電質 h卜接觸窗 h2〜第一貫穿孔 h3〜第二貫穿孔
第36頁

Claims (1)

  1. 200401428 六、申請專利範圍 1· 一種半導體電容元件， 基板上之一層間介電w 〃係使用内埋於—半 -下部電極作為電極’包含··體 層間介電質中，· 、〇 + ¥體基板上所形成之—笛 Sf7 —— 一上部電極，内埋於經由 刻阻隔膜所形成的一筮_ 中尽间介電質上之—& 二办成的弟—層間介電質中 < 蝕 一電谷絕緣膜，由僅形成於夾在該 ^ 電極間之區域内的兮為 、 〇卩電極與該下却 匕A N的該蝕刻阻隔膜所組成。 /下部 2.如申請專利範圍第〗項之半導體電 電谷絕緣膜之厚戶：传於+ + 件’其中兮 間介雷晰門少ί係較夾在該第一層間介電質盥哕證亥 間，丨電貝間之，區域内的該钱刻阻隔膜者為小:、該弟二層 • σ申请專利範圍第1項之半導體雷六_ 儀刻4阻隔膜之介電常數係較該第二層間介；c該 第Λ ,如申請專利範圍第1項之半導體電容 電：：i ί電質形成於該第二層間介電質之上、且；中一 本係連接至該第三層間介電質之中的内埋 该上部 於本〜一種半導體電容元件的製造方法，其件使用 法包含： 層間介電質中的線路來作為電極，該里方 —下層線路溝槽形成製其中，當一 =與一第一層帛介t質依 f 1刻阻隔 後，在該丰導舻A L外办风 等篮基板之上w 」導基板上對應於〆多層線路組成邙 =内=第一層間介電質與該第一钱刻阻：：伤之第— 應於-電容組成部份之第二區域内的該 1二以及對 "間介電質與 200401428 六、申請專利範圍 該第一链刻阻隔膜，各皆受到 一與第二下層線路溝槽； 一下層導電膜形成製程， 成部份之該第一區域内的該第 層線路’並同時在對應於該電 的該第二下層線路溝槽中形成 一貫穿孔形成製程，其中 第二層間介電質依序形成於該 對應於多層線路组成部份之該 電質與該第二颠刻阻隔膜乃受 一第一貫穿孔，且同時對應於 域内的該第二層間介電質亦受 一第二貫穿孔，以使該第二蝕 一貫穿插塞形成製程，用 伤之該第一區域内的該第一 基’並同時在對應於該電容組 貫穿孔内形成一第二貫穿 選 擇性的姓刻，藉以形成第 第 極 用以在 一下層 容組成 一下部 ，當一 第一層 第一區 到選擇 該電容 到選擇 刻阻隔 以在對 貫穿孔 成部份 插塞、 對應於該 線路溝槽 部份之該 電極； 第二蝕刻 間介電質 域内的該 性的蝕刻 組成部份 性的^虫刻 膜暴露； 應於該多 多層線路組 中形成一下 弟—區域内 阻隔膜與— 之上以後， 第二層間介 、藉以形成 之該第二區 、藉以形成 以及 層線路組成 内形成一第一貫穿插 之該第二 用以作為 區域内的該 一上部電 6.如申請專利範圍第5項 , 更包含—蝕刻阻隔膜削薄 製程之後、使對應於該電容組 在該第一層間介電質與該第二 的該姓刻阻隔膜變薄。 7 ·如申請專利範圍第5項 法 1半導體電容元件的製造方 ^ ’其係在該貫穿孔形成 成部份之該第二區域中、夾 層間介電質間之第三區域内 之半導體電容元件的製造方
    第38頁 200401428 - ^—- - 六、申請專利範圍 法，更包含一上層線路溝槽形成製程，其係接續詼 塞形成製程，當一第三蝕刻阻隔膜與一第三層間^^插 序形成於該第二層間介電質之上以後，對應依 組成部份之該第一區域内的該第三層間介電質^ $二線路 阻隔膜、以及對應於該電容組成部份之該第二^ 二蝕刻 第三層間介電質與第三蝕刻阻隔膜皆受到選&二$内的該 藉以分別形成1 —上層、線路溝槽與一f :上層線=， 槽，以及一上層線路形成製程，用以在對應於卞夕， 組成部份之該第一區域内的該第一上層線路溝二二二，路 該電容組成部份之該第二區域内的該第二^二i ς於 者中形成-上層線路。 屬線路溝槽兩 ”8導體導體電容元件的製造方法’其係使用内埋 於半導體基板上之層間介電質中的線路來作為電極，誃方 法包含·· ν人乃 膜斑一第二冓槽形成製程，纟中，當-第-蝕刻阻隔 版/、弟層間介電質依序形成於該半導體基板之上以 ^在該半導體基板上對應於一多層線路 =内層間介電質與該第一餘刻阻㈣、以：對 之第二區域内的該第-層間介電質與 :ί 膜’各皆受到選擇性的蝕刻，藉以分別形 成第一與第二下層線路溝槽； 一下層導電膜形成製程，用以在 成部份之該第一區域內的兮楚丁 s J 線路組 層線路，並同時在路溝槽中形成一下 丁隹對應於该電谷組成部份之該第二區域内
    200401428 六、申請專利範圍 的該第二下層線路溝槽中形成一下部電極； 一上層線路溝槽形成製程’其中，當一第二 膜、一第二層間介電質、一第三蝕刻阻隔膜、以 層間介電質依序形成於該第一層間介電質之上以 於該多層線路組成部份之該第·一區域内的該第二 質與該蝕刻阻隔膜、以及對應於該電容組成部份 區域内的該第三層間介電質與該蝕刻阻隔膜，各 擇性的蝕刻，藉以分別形成一第一上層線路溝槽 上層線路溝槽； 9 一貫穿孔形成製程，用以選擇性地將對應於 路組成部份之該第一區域内的該第二層間介電質 蝕刻阻隔膜進行蝕刻，藉以形成一第一貫穿孔，' 一貝穿孔連接至該第一上層線路溝槽；同時並選 對應於該電容組成部份之該第二區域内的該第二 ^進行敍刻’以使該第二蝕刻阻隔膜暴露，並形 貫穿孔’且使該第二貫穿孔連接至該第二上層線 以及 ' 導電膜形成製程’用以分別在對應於該多 成部份之該第一區域内的該第一貫穿孔與該第— 溝槽中、同時形成一第一貫穿插塞與一上層線路 分別在對，於該電容組成部份之該第二區域内的 穿孔與該第二上層線路溝槽中、同時形成一第二 與一上層線路，且兩者皆被用來當作上部電極。 9.如申請專利範圍第8項之半導體電容元件 蝕刻阻隔 及一第三 後’對應 層間介電 之該第二 皆受到選 與一第二 該多層線 與該第二 且使該第 择性地將 層間介電 成一第二 路溝槽； 層線路組 上層線路 ，並同時 該第二貫 貫穿插塞 的製造方
    第40頁 200401428 六、申請專利範圍 法 更包含一 製程之後、使 在該第一層間 的該钮 10 用内埋 極，該 層間介 刻阻隔 電極間 11 容絕緣 介電質 12 刻阻隔 13 三層間 電極係 刻阻隔 .一種 於半導 半導體 下部電 電質申 上部電 膜所形 電容絕 之區域 .如申 膜之厚 間之區 .如申 膜之介 .如申 介電質 連接至 餘刻阻隔膜削薄製程，其係在讀貫穿孔形成 對應於該電容組成部份之該第二區域中、夹 介電質與該第二層間介電質間之第三區域内 膜變薄。 一 半導體裝置’設有半導體電容元件，其係使 體基板上之層間介電質中的線路來作為電 裝置包括： ~ 極 内埋於該半導體基板上所形成之 第 極，内 成的一 緣膜， 内的該 請專利 度係較 域内的 請專利 電常數 请專利 係形成 該第三 埋於經由該第 第二層間介電 由僅形成於夾 蝕刻阻隔膜所 範圍第1 0項之 夾在該第一層 該蝕刻阻隔膜 範圍第1 0項之 係較該第二層 範圍第1 0項之 於該第二層間 層間介電質之 一層間介電質上之一蝕 質中；以及 在該上部電極與該下部 組成。 半導體裝置，其中該電 間介電質與該第二層間 者為小。 半導體裝置，其中該蝕 間介電質者為大。 半導體裝置’其中一第 介電質之上、且該上部 中的内埋線路。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI288443B (en) 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
CN1577832A (zh) * 2003-07-07 2005-02-09 松下电器产业株式会社 半导体器件及其制造方法
JP4913329B2 (ja) * 2004-02-09 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
US9318378B2 (en) * 2004-08-21 2016-04-19 Globalfoundries Singapore Pte. Ltd. Slot designs in wide metal lines
US7091614B2 (en) * 2004-11-05 2006-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit design for routing an electrical connection
US7320934B2 (en) * 2005-06-20 2008-01-22 Infineon Technologies Ag Method of forming a contact in a flash memory device
JP5154744B2 (ja) 2005-07-14 2013-02-27 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2007134468A (ja) 2005-11-10 2007-05-31 Kawasaki Microelectronics Kk 半導体集積回路
JP2007149827A (ja) * 2005-11-25 2007-06-14 Fujitsu Ltd 電子部品製造方法および電子部品
US20070152332A1 (en) * 2006-01-04 2007-07-05 International Business Machines Corporation Single or dual damascene via level wirings and/or devices, and methods of fabricating same
US7964470B2 (en) * 2006-03-01 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible processing method for metal-insulator-metal capacitor formation
JP2008270277A (ja) * 2007-04-16 2008-11-06 Nec Electronics Corp 位置ずれ検出パターン、位置ずれ検出方法および半導体装置
DE102007052048A1 (de) * 2007-10-31 2009-05-14 Advanced Micro Devices, Inc., Sunnyvale Doppelintegrationsschema für Metallschicht mit geringem Widerstand
CN102110638B (zh) * 2009-12-23 2013-03-06 中芯国际集成电路制造(上海)有限公司 解决半导体器件在制作过程中放电缺陷的方法及结构
US8138068B2 (en) * 2010-08-11 2012-03-20 International Business Machines Corporation Method to form nanopore array
KR101742176B1 (ko) * 2011-01-31 2017-05-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP5703985B2 (ja) * 2011-06-13 2015-04-22 富士通セミコンダクター株式会社 半導体装置
US9166054B2 (en) 2012-04-13 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11101208B2 (en) * 2019-08-05 2021-08-24 Microchip Technology Incorporated Metal-insulator-metal (MIM) capacitor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6274435B1 (en) * 1999-01-04 2001-08-14 Taiwan Semiconductor Manufacturing Company High performance MIM (MIP) IC capacitor process
KR100280288B1 (ko) 1999-02-04 2001-01-15 윤종용 반도체 집적회로의 커패시터 제조방법
JP3467445B2 (ja) 2000-03-24 2003-11-17 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
US6313003B1 (en) * 2000-08-17 2001-11-06 Taiwan Semiconductor Manufacturing Company Fabrication process for metal-insulator-metal capacitor with low gate resistance
KR100338781B1 (ko) * 2000-09-20 2002-06-01 윤종용 반도체 메모리 소자 및 그의 제조방법
US6803306B2 (en) * 2001-01-04 2004-10-12 Broadcom Corporation High density metal capacitor using via etch stopping layer as field dielectric in dual-damascence interconnect process
US6387775B1 (en) * 2001-04-16 2002-05-14 Taiwan Semiconductor Manufacturing Company Fabrication of MIM capacitor in copper damascene process
US6596579B1 (en) * 2001-04-27 2003-07-22 Lsi Logic Corporation Method of forming analog capacitor dual damascene process
US6391707B1 (en) * 2001-05-04 2002-05-21 Texas Instruments Incorporated Method of manufacturing a zero mask high density metal/insulator/metal capacitor
JP2003051501A (ja) 2001-05-30 2003-02-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6413815B1 (en) * 2001-07-17 2002-07-02 Macronix International Co., Ltd. Method of forming a MIM capacitor
US6713840B1 (en) * 2003-02-27 2004-03-30 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insulator-metal device structure inserted into a low k material and the method for making same

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