TW200428593A - Method of fabricating a memory cell with a single sided buried strap - Google Patents
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Description
200428593 五、發明說明（1) — '~ --- 【發明所屬之技術領域】 θ本發明是有關於一種具有電晶體的記憶胞製程，特別 疋有關於種具有垂直式電晶體的動態隨機存取記憶體 (DRAM)之記憶胞製程。 【先前技術】 動 機存取 §己憶體（Dynamic Random Access
Mem〇ry，以下簡稱為DRAM )係以記憶胞（memory cell ) 内電容器的帶電荷（charglng)狀態來儲存資料。而每一 DjAM記憶胞係由一金氧半場效電晶體（m〇sfet)以及一電容 ，==成，該金氧半場效電晶體（M〇SFET)的源極係與該電 容裔電性連接。為數眾多的記憶胞係構成一記憶胞陣列 (Cell array) ’該記憶胞陣列再與周邊電路（peripheral circuit)連結而製作出—DRAM元件。 广近年來’在元件積集度要求越來越高的情況下，使得 金氧半場效電晶體的尺寸必須不斷地縮小才能提升⑽純元 件的積集度。例如，利用立體化（three —dimensi〇nal)電 谷器取代傳統的平面電容器。
以下利用第1A〜1H圖來說明習知之具有垂直式電容器 之記憶胞製程。 首先’請參閱第1A圖，先於一矽基底1〇〇上形成一墊 層（_pad layer)l 1〇圖案，該墊層丨丨〇係包含一氧化墊層（未 圖示）與一氮化矽層（未圖示）。然後，以該墊層11 〇圖案為 #刻罩幕’定義一深溝槽1 1 2於該基底1 〇 〇中。接著，利用
0548-9629twf(nl)；91261;Jacky.ptd 第6頁 200428593
習知製程形成一溝槽電容（未圖示）於該深溝槽丨丨2之下 (lowerportion)。 冲 請參閱第1B圖，形成一領圈氧化層（c〇1 laF 〇xide layer)114於該深溝槽112上部（upper p〇rti〇n)之側壁 上，且該領圈氧化層114位於該溝槽電容（未圖示）之上 方。然後’形成一多晶矽層1 1 6填滿該深溝槽1丨2。 请蒼閱第1 C圖，去除部分該多晶矽層1 1 6直到剩餘之 多晶矽層1 1 6 ’表面低於該基底1 0 〇表面。 請參閱第1 D圖，進行一蝕刻程序，去除部分該領圈氧 化層11 4直到剩餘之領圈氧化層11 4，表面低於剩餘之吝曰 日日 矽層11 6 ’表面。如此，即形成一開口 11 8。 請參閱第1 E圖，形成一經摻雜之多晶矽層（例如摻雜 磷或砷，未圖示）填滿該開口 11 8，然後回|虫該經摻雜之多 晶石夕層而形成一埋藏層1 2 0於該開口 11 8之底部。 請參閱第1 F圖，形成一絕緣層（未圖示）填滿該開口 11 8，然後部分回蝕該絕緣層而形成一絕緣層1 2 2於該埋藏 層120上。
請參閱第1G圖，利用熱氧化法（thermal oxidation) 形成一閘極氧化層1 2 4於該開口 11 8之側壁上。然後再形成 一閘極1 2 6於該絕緣層1 2 2上。 請參閱第1 Η圖，形成一絕緣間隙壁（s p a c e r) 1 2 8於該 開口 11 8上部之侧壁上，然後形成一導體層1 3 0填滿該開口 118。之後，形成淺溝槽隔離（shallow trench isolation， STI)132 而定義主動區（active areas)，以及
0548-9629twf(n 1):91261 ;Jacky.ptd 第7頁 200428593 五、發明說明（3) 去除該塾層110而形成平坦之該基底1〇〇表面。 請參閱第1H圖’形成一字元線（w〇rd line)134於該導 體層130上。接著’進行離子植入製程而形成一汲極區ι36 於該基底1 0 0表面中。由於上述眾製程的高溫使得該埋藏 層120向外擴散（out-diffuse)而形成一源極區138。 .然而’由於上述習知製程所形成的源極區丨3 8係一環 狀，當相鄰記憶胞之源極區丨3 8的間距” dπ隨著尺寸縮小化 而越來越接近時，這會造成嚴重漏電流（leakage)之問 題。因此，如何解決上述問題乃成為業界重要之 美國專利第6432774號有揭示一種具有垂直式電晶體 的記憶胞製程，雖然該方法可形成單邊之源極區，然而該 方法所製作之部分相鄰記憶胞的源極區係互相面對面，因 此在11 " m以下的製程中可能會有上述之漏電問題。 美國專利第5 5 1 9 2 3 6號有揭示一種具有垂直式電晶體 的記憶胞製程，該方法係藉由光阻罩幕之微影蝕刻方Μ式去 除邊侧壁的氧化層，而能夠形成單邊之源極區。然而該 方法可能會因為有光阻罩幕對不準的問題，所以該法= 狹窄之溝槽製程中並不方便使用。 / 【發明内容】 ★、慨有鑑於此，本發明的主要目的係提供一種具有單邊埋 藏帶（single sided buried strap)之記憶胞的製造方 法0 又口 本發明的另一目的係提供一種具有單邊埋藏帶
200428593 五、發明說明（4) (single sided buried 製造方法。 s t r a p )之隨機動態存取記憶胞的 本發明提供一種具有單邊埋藏帶之記憶胞的製造方 法，包括下列步驟： 提 形 以 底中； 形 形 形 槽； 去 去 開口， 導體層 壁； 對 程； 進 壁上， 一氧化 去 形 供一基底； 成一圖案化之墊 該墊層為罩幕， 層於該基底上； 去除部分基底而形成一溝槽於該基 成一溝 成一領 成一第 除部分 除位於 其中剩 之頂部 該溝槽之下部； 於該溝槽之上部的周圍壁上； 導體層於該溝槽電容上方，並填滿該溝 槽電容於 圈絕緣層 該第一導 該第一導 體層至一既定溝槽深度； 體層上方之該領圈絕緣層而形成一 絕緣層之頂部表面低於剩餘之第一 餘之領圈 表面，而該開口具有一第一側壁與一第二侧 該第一側壁之表面進行一含氟離子之傾角度植入製 行一熱氧化製程，而形成一第一氧化層於該第一側 以及形 層之厚 除該第 成當作 成一第 氧化層於該第二侧壁上，其中該第 第二氧化層之厚度； 而露出該第二側壁； 是一埋藏帶的一第二導體層於該開口之底 度大於該 二氧化層
0548-9629twf(nl);91261;Jacky.ptd 第9頁 200428593 五、發明說明（5) 部’其中該第二導體層係藉由該第一氧化層而與該第一侧 壁絕緣隔離； 形成一絕緣層於該第二導體層上； 形成一閘極絕緣層於該第二侧壁上； 形成當作是一閘極的一第三導體層於部分該開口中； 形成一間隙壁於該開口之側壁上； 形成一第四導體層填滿該開口； 形成一第五導體層於該第四導體層上；以及 形成一源極區與一汲極區於該基底中。 如此’根據本發明方法，可以解決習知之源極漏電問 通（或稱埋藏層結合問題，Bs mergence issue)。 更者’本發明方法可適用於0 · 11 // m以下的溝槽製 程’而能夠達成元件縮小化之目的。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂’下文特舉出較佳實施例，並配合所附圖式，作詳 細說明如下： 【實施方式】 以下利用第2 A〜2 J圖來說明本發明之具有單邊埋藏帶 (single sided buried strap)之記憶胞（memory cell)的 製程，在此以DR AM胞為例，但並非限定本發明。 首先，請參閱第2A圖，先於一半導體基底200上形成 圖案化的一墊層（pad lay er)210。該半導體基底2〇〇可以 是由蠢晶石夕（e p i t a X i a 1 s i 1 i c ο η)或絕緣層上有石夕
0548-9629twf(nl);91261;Jacky.ptd 第10頁 200428593 五、發明說明（6) (silicon on insulator)所製作而成，在此為簡化說明， 該半導體基底2 0 0係以p型；ε夕基底2 0 0為例。而該墊層2 1 〇係 由一氧化墊層202與一氮化矽層204所堆疊組成，該氧化墊 層2 0 2可以是經由氧化法所形成之S i 02層，該氮化矽層2 〇 4 可以是經由C V D (化學氣相沉積）法所形成之氮化矽 (Si3N4/SiN)層。該墊層210之厚度範圍約係1 5 0 0〜3 0 0 0埃。 然後，以該墊層210為蝕刻罩幕，定義一深溝槽（deep trench)212於該基底200中。接著，利用習知製程形成一 溝槽電容（trench capacitor，未圖示）於該深溝槽212之 下部（lower portion)。 為避免混淆本案之特徵，形成溝 槽電容之習知製程（例如請參考美國專利第6 1 9 0 9 8 8號與美 國專利第6326261號）在此不予救述。 請參閱第2B圖’形成一領圈氧化層（collar oxide layer)214於該深溝槽21 2上部（upper portion)之側壁 (sidewalls)上，且該領圈氧化層214位於該溝槽電容（未 圖示）之上方，該領圈氧化層2 1 4例如是由CVD法所形成之 S i 〇2層，其厚度例如是2 0 0〜1 〇 〇 〇埃。然後，形成一第一導 體層2 1 6填滿該深溝槽2 1 2並延伸至該墊層2 1 〇上，該第一 導體層2 1 6例如是經由C V D法所形成之摻雜有坤（a s )或碟之 多晶矽。 請參閱第2C圖，先利用CMP(化學機械研磨）法去除位 於該墊層21 0上之該第一導體層2 1 6，然後再用蝕刻法部分 回蝕該第一導體層2 1 6直到剩餘之第一導體層2 1 6，表面低 於該基底2 0 0表面一既定溝槽深度（例如3 Q 〇 〇〜5 〇 Q 〇埃）。
0548-9629twf(nl);91261;Jacky.ptd 第11頁 200428593 五、發明說明（7) 請參閱第2D圖，進行一過蝕刻程序（〇veretch p r 〇 c e s s ) ’去除部分該領圈氧化層2丨4直到剩餘之領圈氧 化層2 1 4表面低於剩餘之第一導體層2 1 6，表面。如此，即 形成一開口 2 1 8，而該開口 2 1 8具有一第一側壁2 1 8 1與一第 二侧壁 2 1 8 2。 ' 請參閱第2 E圖，第2 E圖係本發明之關鍵步驟，對該第 一侧壁2 1 8 1之表面進行一含氟離子之傾角度植入製程 (angle implantati〇n) 2 2 0，其中該含氟離子之傾角度植 入製程2 2 0係植入F+離子或6?2+離子於該第一侧壁2181表 面。在此舉一例說明該含氟離子之傾角度植入製程22〇之 製程條件’其製私條件包括·能量範圍係1 5〜3 〇 k e V以及劑 量範圍係 1 E1 4〜4. 5E1 5 i ons/cm2。 請參閱第2F圖，進行溫度範圍係9〇〇〜95〇。〇的一熱氧 化製程（thermal oxidation)，而形成一第一氧化層224於 該第一侧壁228 1上，以及同時形成一第二氧化層226於該 第二側壁2282上，其中該第一氧化層224之厚度"b"大於該 弟一氧化層226之厚度cn ，而第一氧化層224與第二氧化 層2 2 6例如是S i 〇2層。這裡要特別說明的是，該第一氧化層 224之厚度”1)’’也要大於該領圈氧化層214’之厚度n an。本 步驟之第一氧化層2 24的成長速率大於第二氧化層226之理 論與貫驗係揭示於「Solid State Technology 31， 2 0 0 2 October 雜誌中Debra S· Woolsey 所寫的” Enhance(i discrete DMOS power trench gate oxide growth”」（如 附件），該附件中的第3圖係顯示經過F+或別2+離子植入之石夕
0548-9629twf(nl);91261;Jacky.ptd 200428593 五、發明說明（8) 基底’其氧化層厚度（經由9 0 0〜9 5 0 °C之熱氧化製程）是未 經過該離子植入之矽基底的2〜3倍。 請參閱第2G圖，利用等向性蝕刻（如濕蝕刻）去除該第 二氧化層226而露出該第二侧壁2182，此時第一氧化層224 仍存在於該第一侧壁2 1 8 1上。這裡要特別說明的是，由於 第一氧化層2 2 4比第二氧化層2 2 6厚，所以本發明不必像習 知般地需要額外之罩幕保護第一氧化層224，因而本發明 比習知方法簡化製程與節省成本。 請參閱第2 G圖，利用沉積與回蝕製程，形成當作是一 埋藏帶（buried strap, BS)的一第二導體層228於該開口 218之底部，其中該第二導體層228係藉由該第一氧化層 2 2 4而與該第一側壁2 1 8 1絕緣隔離。該第二導體層2 2 8例如 是摻雜有坤（A s )或石粦之多晶石夕。 請參閱第2 Η圖，形成一絕緣層2 3 0於該第二導體層2 2 8 上，該絕緣層2 3 0例如是CVD法所形成之Si 〇2層，一般稱之 為TT0( trench top oxide)層。接著，利用溫度範圍約係 800 1000 c之熱氧化法（thermal oxidation)，形成例如 是Si〇2層的一閘極絕緣層2 3 2於該第二侧壁2182上。然後， 再形成例如是經摻雜的多晶矽之一第三導體層234 (當作是 閘極）於部分該開口218中。第2H圖中的符號2 3 6係表示第 一導體層2 28經過上述與後述之高溫製程後所向外擴散 out-diffuse)之摻雜區，當作是一源極區（㈣叮⑶ regi〇n)236 〇 請參閱第2 I圖，刹田、拉a 也 利用"L積與回蝕製程，形成例如是
200428593 五、發明說明（9)
Si 02層的一絕緣間隙壁（spacer) 2 38於該開口 218上部之侧 壁上，然後形成一第四導體層240填滿該開口 218。之後， 例如以CMP製程去除該墊層2 1 〇而形成平坦之該基底2 0 0表 面。接著，形成淺溝槽隔離（shallow trench isolation， STI)242 而定義主動區（activeareas)。 ， 請參閱第2 J圖，形成當作是字元線（word 1 ine)的第 五導體層244於該第四導體層240上。接著，進行η型離子 (例如磷或砷離子）之植入製程而形成一汲極區（dra i η region) 246於該基底2 0 0表面中。 【本發明之特徵及優點】 <験 本發明方法之特徵在於：對第一側壁表面進行含氟離 子之傾角度植入製程。進行熱氧化製程，形成一第一氧化 層於第一側壁上，以及形成一第二氧化層於第二側壁上， 第一氧化層厚度大於第二氧化層厚度。去除第二氧化層。 形成埋藏帶於開口底部，埋藏帶係藉由第一氧化層而^第 一侧壁絕緣隔離。 如此，根據本發明方法，可以解決習知之源極漏電問 題C或稱埋藏層結合問題，BS mergence issue)。更者， 本發明方法可適用於〇· U ^以下的溝槽製程，而能 成元件縮小化之目的。 •除 上’然其並非用以 脫離本發明之精神 雖然本發明已以較佳實施例揭露如 限定本發明，任何熟習此技藝者，在不
200428593
0548-9629twf(nl);91261;Jacky.ptd 第15頁 200428593 圖式簡單說明 第1 A〜1 Η圖係顯示習知之具有垂直式電容器之記憶胞 的製程剖面圖。 第2 Α〜2 J圖係顯示本發明之具有單邊埋藏帶之記憶胞 的製程剖面圖。 [符號說明] 習知部分（第1A〜1H圖 100 110 112 114 116 118 120 122 124 126 矽 墊 深 領 多 開 埋 絕 閘 閘 1 2 8〜絕 130〜導 1 3 2〜淺 134〜字 1 3 6〜汲 1 3 8〜源 基底； 層； 溝槽； 圈氧化層 晶碎層， π ； 藏層； 緣層； 極氧化層 極； 緣間隙壁 體層； 溝槽隔離 元線； 極區， 極區。
0548-9629twf(nl);91261;Jacky.ptd 第16頁 200428593 圖式簡單說明 本案部分（第2A〜2J圖） 2 0 0〜半導體基底； 2 0 2〜氧化墊層（例如是8丨02層）； 2 0 4〜氮化矽層； 2 1 0〜塾層； 2 1 2〜深溝槽； 2 1 4〜領圈氧化層； 2 1 4 ’〜剩餘之領圈氧化層； 216〜第一導體層； 2 1 6 ’〜剩餘之第一導體層； 2 1 8〜開口； 2 1 8 1〜第一側壁； 2 1 8 2〜第二側壁； 2 2 0〜含氟離子之傾角度植入製程； 2 24〜第一氧化層； 2 2 6〜第二氧化層； 228〜第二導體層（埋藏帶）； 2 3 0〜絕緣層； 2 3 2〜閘極氧化層； 2 34〜第三導體層（閘極）； 2 3 6〜源極區， 2 3 8〜絕緣間隙壁； 240〜第四導體層； 242〜淺溝槽隔離；
0548-9629twf(nl);91261;Jacky.ptd 第17頁 200428593
0548-9629twf(nl);91261;Jacky.ptd 第18頁
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- 200428593 六、申請專利範圍 1. 一種具有單邊埋藏帶之記憶胞的製造方法，包括下 列步驟： 提供 形成 形成 形成 一基底，該基底具有一溝槽； 一溝槽電容於該溝槽之下部； 一領圈絕緣層於該溝槽之上部的周圍壁上； 一第一導體層於該溝槽電容上方，並填滿該溝 去除部分該第一導體層與部分該領圈絕緣層而形成一 開口，其中剩餘之領圈絕緣層之頂部表面低於剩餘之第一 導體層之頂部表面，而該開口具有一第一侧壁與一第二側 壁； 對該第一侧壁之表面進行一含氟離子之傾角度植入製 程； 化製程，而形成一第一氧化層於該第一側 一第二氧化層於該第二側壁上，其中該第 大於該第二氧化層之厚度； 氧化層而露出該第二侧壁；以及 一埋藏帶的一第二導體層於該開口之底 導體層係藉由該第一氧化層而與該第一侧 一熱氧 及形成 之厚度 該第二 當作是 該第二 離。 申請專 進行 壁上，以 一氧化層 去除 形成 部，其中 壁絕緣隔 2 ·如 憶胞的製 形成 形成 利範圍第1項所述之具有單邊埋藏帶之記 造方法，更包括下列步驟： 一絕緣層於該第二導體層上； 一閘極絕緣層於該第二侧壁上；0548-9629twf(n 1 );91261; Jacky. ptd 第19頁 200428593 六、申請專利範圍 形成〆閘極於該開口中；以及 形成，源極區與一汲極區於該基底中。 3.如申請專利範圍第1項所述之具有單邊埋藏帶之記 憶胞的製造方法，其中該溝槽之形成步驟包括： 形成〆圖案化的墊層（pad layer)於該基底上；以及 · 以該墊層為罩幕，去除部分該基底而形成該溝槽於該 基底中。 ‘ 4 ·如申請專利範圍第1項所述之具有單邊埋藏帶之記 憶胞的製造方法，其中該基底係一矽基底。 5 ·如申請專利範圍第3項所述之具有單邊埋藏帶之記 憶胞的製造方法，其中該墊層係由一氧化墊層與一氮化層丨_ 所堆疊組成。 6 ·如申請專利範圍第1項所述之具有單邊埋藏帶之記 憶胞的製造方法，其中該領圈絕緣層係一 S i 〇2層。 7 ·如申請專利範圍第1項所述之具有單邊埋藏帶之記 憶胞的製造方法，其中該第一導體層係一經摻雜之多晶石夕 層。 8 ·如申明專利範圍第1項所述之具有單邊埋藏帶之記 憶胞的製造方法，其中該含氟離子之傾角度植入製程係植 入F+離子或BF/離子於該第一側璧表面。 9 ·如申請專利範圍第1項所述之具有單邊埋藏帶之記 憶胞的製造方法，其中該含氟離孑之傾角度植入製程之能 量範圍係1 5〜3 0 k e V。 1 0 ·如申請專利範圍第9項所述之具有單邊埋藏帶之記200428593 六、申請專利範圍 憶胞的製造方法，其中該含氟離子之傾角度植入製程之劑 量範圍係1E14〜4.5E15 ions/cm2。 11.如申請專利範圍第1項所述之具有單邊埋藏帶之記 憶胞的製造方法，其中該熱氧化製程之溫度範圍係9 0 0〜 9 5 0 °C。 1 2.如申請專利範圍第1項所述之具有單邊埋藏帶之記 憶胞的製造方法，其中該第二導體層係一經摻雜之多晶矽 層 〇 1 3.如申請專利範圍第2項或所述之具有單邊埋藏帶之 記憶胞的製造方法，其中該閘極氧化層係經由熱氧化法 (thermal oxidation)所形成的Si 02 層。 1 4.如申請專利範圍第1 3項所述之具有單邊埋藏帶之 記憶胞的製造方法，其中該熱氧化法之溫度範圍係 8 0 0 〜1 0 0 0 〇C。 1 5. —種具有單邊埋藏帶之記憶胞的製造方法，包括 下列步驟： 提供一基底； 形成一圖案化之墊層於該基底上； 以該墊層為罩幕，去除部分基底而形成一溝槽於該基 底中 形戍一溝槽電容於該溝槽之下部； 形成一領圈絕緣層於該溝槽之上部的周圍壁上； 形成一第一導體層於該溝槽電容上方，並填滿該溝0548-9629twf(nl);91261;Jacky.ptd 第21頁 200428593$ =部分該第一導體層至/既定溝槽深度； 開口，其中：：：—導體層上方之該領圈絕緣層而形成-導體層之頂部#領圈絕緣層之頂部表面低於剩餘之第-壁；9 、° 、面，而該開口具有一第一側壁與一第二侧 程； 對該第 侧壁之表面進行’含氟離子之傾角度植入製進行一熱氧化製程，而形成一第一氧化層於該第一側 壁^ ’以及形成—第二氧化層於該第二側壁上，其中該第 一氧化層之厚度大於該第二氧化層之厚度； 去除4第二氧化層而露出該第二側壁； 形成當作是一埋藏帶的一第二導體層於該開口之底 部，其中該第二導體層係藉由該第一氧化層而與該第一侧 壁絕緣隔離； 形成一絕緣層於該第二導體層上； 形成一閘極絕緣層於該第二側壁上； 形成當作是_閘極的一第彡導體層於部分該開口中； 形成一間隙壁於該開口之侧壁上；形成一第四導體層填滿該開口； 形成一第五導體層於該第四導體層上；以及 形成一源極區與一汲極區於該基底中。 1 6 ·如申請專利範圍第丨5項所述之具有單邊埋藏帶之 記憶胞的製造方法，其中該基底係/矽基底。 1 7.如申睛專利範圍第1 5項所述之具有單邊埋藏帶之0548-9629twf(nl);91261;Jacky.ptd 第22頁 200428593 六、申請專利範圍 記憶胞的製造方法，其中該含氟離子之傾角度植入製程係 植入F+離子或BF2+離子於該第一侧壁表面。 1 8.如申請專利範圍第1 5項所述之具有單邊埋藏帶之 記憶胞的製造方法，其中該含氟離子之傾角度植入製程之 條件包括：能量範圍係15〜30keV以及劑量範圍係1E14〜 4. 5E1 5 i〇ns/cm2 〇 1 9.如申請專利範圍第1 5項所述之具有單邊埋藏帶之 記憶胞的製造方法，其中該熱氧化製程之溫度範圍係 9 0 0 〜9 5 0 °C。 2 0.如申請專利範圍第1 5項或所述之具有單邊埋藏帶 之記憶胞的製造方法，其中該閘極氧化層係經由熱氧化法 (thermal oxidation)所形成的Si 層。 «0548-9629twf(nl);91261;Jacky.ptd 第23頁
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