TW201250958A - Semiconductor device and method of forming pad layout for flipchip semiconductor die - Google Patents

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201250958 六、發明說明： 【優先權主張】 本申請案是2009年4月29日申請的美國申請案號 12/432,137的一部分接續案，並且根據美國專利法第12〇 條主張前述申請案的優先權。 【發明所屬之技術領域】 本發明係有關於半導體裝置，並且更具體而言係有關 於一種形成用於覆晶半導體晶粒的墊佈局的半導體裝置及 方法。 【先前技術】 半導體裝置常見於現代的電子產品中。半導體裝置在 電性構件的數目及密度上有所不同。離散的半導體裝置一 般包含一種類型的電性構件，例如，發光二極體、小 信號的電晶體、電阻器' 電容器、電感器以及功率金屬氧 化物半導體場效電晶體（MOSFET)。積體化半導體裝置通常 包含數百個到數百萬個電性構件。積體化半導體裝置的例 子包含微控制器、微處理器、電荷耦合裝置（CCD)、太陽能 電池以及數位微鏡裝置（DMD)。 半導體裝置可執行廣大範圍的功能，例如：信號處理、 高速的計算、傳送及接收電磁信號、控制電子裝置、轉換 太陽光成為電力以及產生用於電視顯示器之可見的投影。 半導體裝置可見於娛樂、通訊、電力轉換、網路、電腦以 201250958 及消費性產品的領域中β ^ ^ τ +導體裝置亦可見於軍事應用、 航空、>飞皁、工辈用伙庄.丨口。 -、 工制崙以及辦公室設備。 半導體裝置係利用半導产 體材料的電氣特性。半導體材 料的原子結構係容許其導雷序 ^ Λ i? Β ^ ^ ^ 藉由一電場或基極電流的 施加或疋透過摻雜的製程來操控。摻雜係將雜質引入半導 體材料中以操控及控制半導體裝置的導電度。 一半導體裝置係包合Φ命^ 匕3主動及被動的電氣結構。包含雙 載子及場效電晶體的主勒；έ士播# “ ^, 的主動結構係控制電流的流動。藉由改 變摻雜的程度以及一電場或基極電流施加的位準，電曰體 不是提升就是限制電流的流動。包含電阻器、電容器：電 感器的被動結構係產生執行各種電氣功能所必要的一種電 壓及電流間之關係。被動及主動結構係電連接以形成電 路’此係使得半導體裝置能夠執行高速的計算以及其它有 用的功能。 半導體裝置一般是利用兩種複雜的製程，亦即，前端 製造及後端製造來製成，每一種都牵涉到可能有數百道的 步驟。前端製造係牵涉到在一半導體晶圓的表面上複數個 晶粒的形成。每個晶粒通常是相同的並且包含由電連接主 動及被動構件所形成的電路。後端製造係牽涉到從晶圓成 品單切（singulating)個別的晶粒及封裝該晶粒以提供結構的 支撐及環境的隔離。 半導體製造的一項目標是生產出更小的半導體裝置。 越小的裝置通常消耗更低的電力，具有更高的效能，並且 可更有效率地被生產出。此外，越小的半導體裝置具有更 201250958 小的覆蓋區（footprint)，此係為更小的最終產品所期望的。 更小的晶粒尺寸可藉由在前端製程中以更小及更高密度的 主動及被動構件來產生晶粒的改良而達成。後端製程可藉 由在電氣互連及封裝材料上的改良以產生更小的覆蓋區之 半導體裝置封裝。 在一覆晶封裝中，一半導體晶粒通常是以該晶粒的主 動側面對一封裝基板來安裝到該基板。半導體晶粒中的電 路與基板中的電路之互連係藉由凸塊來完成，該些凸塊係 附接到該晶粒上之一陣列的互連墊，並且連結到該基板上 之一對應互補的陣列的互連墊。 半導體晶粒上用於信號、電源及接地功能的墊傳統上 疋分佈在該陣列的各處，並且基板上對應的墊係連接至適 當的電路而到外部的第二層級的互連。該第二層級的互連 具有比覆晶的.互連大的間距’因此基板上的繞線傳統上是 成扇形展開。在半導體晶粒上的墊以及封裝的外部接腳之 間扇形展開的繞線係被形成在該封裝基板内的多個金屬 ± 〇 多層的基板係昂貴的，並且在習知的覆晶建構中，光

k亏生現象可能嚴重地限制封裝的效能。 201250958 在一習知的覆晶封裝中’半導體晶粒13上的輸入/輸出 墊（統稱為信號墊）係被配置在一實質覆蓋該晶粒的主動表 面12的區域陣列中’即如在大致於圖1中的10之平面圖 中所示者。分別有關半導體晶粒13的信號、電源及接地功 能的信號墊18及19、電源墊14以及接地墊16係分佈在該 陣列内的多個列與行的各個地方。尤其，某些信號墊ΐδ係 被配置在該陣列的周邊，而其它信號墊丨9則否。通常會做 某種設計上的努力以配置該些墊，使得各種的信號墊係被 電源墊及/或接地墊所圍繞、或至少是與電源墊及/或接地墊 相鄰的。 許多習知的覆晶封裝是利用陶瓷基板做成的。陶瓷基 板可以相對廉價地用大數量的層做成，並且盲貫孔可在陶 究層中毫無困難地做成。在被做成配合習知的陶瓷基板來 使用之習知的晶片中’墊的間距通常是在i 5〇微米（μηι)至 25 0μηι的範圍中，並且許多晶片典型是225μηι的格距。 基板中扇形展開的繞線（亦即，連接基板上對應的墊與 封裝的外部端子之基板上的佈線）係以多個被圖案化以提供 4號佈線以及電源及接地佈線的金屬層來加以實施。一對 應於晶粒的墊佈局1 〇之基板墊的配置係被展示在一大致於 圖2中的20之平面圖中。信號墊28及29、電源墊24以及 接地墊26係以一互補陣列配置在基板表面22上，因而它 們可以分別接收及連結到附接至該晶粒上對應的墊之信 號 '電源以及接地凸塊。在習知的配置中，某些與信號繞 線相關連的墊28係位在該陣列的周邊，而其它墊29則否。 7 201250958 用於在該陣列的周邊的信號墊之逸散的繞線可能直接橫過 在下方的晶粒邊緣2 3而為該基板的最上面的金屬層中之線 路30 °該基板上之不在該陣列的周邊的墊係藉由短的線路 以及貫孔而連接到該基板中較深的金屬層。信號墊29係藉 由短的線路（信號短線段（stub)或凸出（j〇g))32透過信號貫孔 34連接至下方的數個金屬層之一金屬層中的信號線路。同 樣地’電源墊24係藉由短的線路（電源短線段或凸出）36透 過電源貫孔38連接至下方的一金屬層中的電源線路，並且 接地墊26係藉由短的線路（接地短線段或凸出）4〇透過接地 貫孔42連接至下方的一金屬層中的電源線路。 在一具有大約1000個外部端子的典型習知的封裝中， 有至少2或3層的號佈線以及至少4或5層的電源及接 地佈線在基板中，此係導致有總數大約是6或8或是更多 的層。一般而言，信號佈線層數目的增加需要電源及接地 層之伴隨的增加’因為需要在封裝中維持一傳輸線的電氣 環境，此進一步增加總層數。該對於額外層的需要亦產生 較長的信號路徑以及許多層至層的貫孔，再加上不希望有 的電性寄生現象及效能的劣化。 【發明内容】 對於一種容納信號墊以及電源墊及接地墊的晶粒墊佈 局存在著需求，其為覆晶半導體晶粒所需且增加繞線密度 及最小化必要的互連層數目。於是，在一實施例中，本發 明是一種製造一半導體裝置之方法，其係包括以下的步 201250958 驟：提供一具有一晶粒墊佈局的半導體晶粒，其中信號墊 主要位在該半導體晶粒的一周邊區域中，並且電源塾及接 地墊主要位在該半導體晶粒的該些信號墊的一内側的區域 中；在該些信號墊、電源墊以及接地墊之上形成複數個凸 塊；提供一基板；以及在該基板之上形成複數個具有互連 位置的導電線路。該些凸塊係比該些互連位置寬。該方法 進一步包含以下步驟：將該些凸塊連結至該些互連位置使 得該些凸塊覆蓋該些互連位置的一頂表面及多個側表面， 以及在該半導體晶粒及基板之間的該些凸塊的周圍沉積一 封裝材料。 在另一實施例中，本發明是一種製造一半導體裝置之 方法，其係包括以下步驟：提供一半導體晶粒；提供一基 板；在該基板之上形成複數個具有互連位置的導電線路， 其係以一其中信號位置係位在靠近該基板的一周邊並且電 源位置及接地位置係位在該些信號位置的内側之佈局來配 置；以及在該半導體晶粒及基板之間形成一互連結構使得 該些互連結構覆蓋該些互連位置的一頂表面及多個側表 面 ° 在另一實施例中’本發明是一種製造一半導體裂置之 方法，其係包括以下步驟：提供一半導體晶粒；提供_基 板；在該基板之上形成複數個具有互連位置的導電線路， 其係以一其中信號位置主要位在該基板的一周邊區域中並 且電源位置及接地位置主要位在該基板的該些信號塾之_ 内側的區域中之佈局來配置；將該半導體晶粒連結至該此 9 201250958 互連位置；以及在該半導體晶粒及基板之間沉積一封裝材 料。 在另一實施例中，本發明是一種半導體裝置，其係包 括一具有一晶粒墊佈局的半導體晶粒，其中信號墊主要位 在該半導體晶粒的一周邊區域中’並且電源墊及接地塾主 要位在該半導體晶粒的該些信號墊的一内側的區域中。複 數個具有互連位置的導電線路係被形成在一基板之上。該 半導體晶粒係連結到該些互連位置。一封裝材料係沉積在 該半導體晶粒及基板之間。 【實施方式】 本發明在以下參考圖式的說明中係以一或多個實施例 加以描述，其中相同元件符號代表相同或類似元件。儘管 本發明是依據達成本發明目的之最佳模式描述，但熟習此 項技術者將瞭解本發明欲涵蓋如隨附申請專利範圍所界定 之可内含於本發明之精神及範嘴内的替代物、修改及等效 物以及如以下揭示内容及圖式所支持之其等效物。 半導體裝置一般是使用兩個複雜的製程來製造：前端 製造與後端製造。前端製造係牵涉到在半導體晶圓表面上 形成多個晶粒。該晶圓上之各晶粒含有主動及被動電性構 件’其係電連接以形成功能電路。諸如電晶體及二極體之 主動電性構件係具有控制電流流動之能力。諸如電容器、 電感器、電阻器及變壓器之被動電性構件係產生執行電路 功能所必要的一種電壓及電流間之關係。 10 201250958 被動及主動構件藉由—系列製程步驟形成於半導體晶 圓表面上’包括摻雜、沉積、微影、姓刻及平坦化。摻雜 、系藉由諸如離子植入或熱擴散之技術將雜質引入半導體材 料中。摻雜製程改變主動裝置中半導體材料之導電度，從 而將該半導體材料轉變成絕緣體、導體，或是響應於電場 或基極電流而動態地改變該半導體材料之導電度。電晶體 a有摻雜類型及程度不同之區域，其視需要來加以配置以 使6亥電晶體能夠在施加電場或基極電流時促進或限制電流 流動。 = 動及被動構件係由具有不同電特性之材料層形成。 該等層可藉由多種沉積技術形成，該些沉積技術部分是由 所：積之材料類型決定的。舉例而言，薄膜沉積可包括化 學氣相沉積（CVD)、物理氣相沉積（pVD)、電解的電鐘及無 電的電鍍製程。每個層一般是經圖案化以形成主動構件、 被動構件或各構件間電連接的部分❶ 該些層可使用微影進行圖案化，其牽涉到使光敏材料 (例如光阻）沉積於待圖案化的層之上。使用光以將圖案自光 ^轉印於光阻上。使用—溶劑移除光阻圖案曝光之部分， 路出待圖案化之下層部分。移除該光阻之其餘部分，留下 丄圖案化的層。或者，某些類型的材料係使用諸如無電 的電鑛及電解的電鑛之技術藉由使材料直接沉積於由先前 積/蝕刻製程所形成的區域或空隙令而加以圖案化。 在現有圖案之上沉積-材料薄膜可能會放大下面的圖 案且產生非均勻平坦的表面。生產較小且較密集封裝之主 11 201250958 動及被動構件需要均句平坦的表面。可使用平坦化以自晶 圓表面移除材料且產生均勻平坦的表面。平坦化係牵涉到 用抛光塾抛光晶圓的表面。在拋光期間將研磨材料及腐蝕 性化子添加至晶圓的表面。研磨劑的機械作用與化學品 的腐蝕作用組合可移除任何不規則的表面構形，從而產生 均勻平坦的表面。 後端製造係指將晶圓成品切割或單切成個別晶粒且接 著封裝遠晶粒以提供結構的支撐及環境的隔離。為了單切 晶粒，沿著晶圓非功能區（稱為切割道或劃線）將晶圓劃痕並 切斷。使用雷射切割工具或鋸條單切晶圓。在單切之後， 將個m安裝於—封裝基板上，該封裝基板包括接腳或 接觸墊以供與其他系統構件互連。接著使半導體晶粒上所 形成之接觸墊連接至封裝内之接觸墊。該電連接可由焊料 凸塊、柱形凸塊' 導電膏或焊線（wireb〇nd)形成。使一封裝 材料或其它模製材料沉積於封裝之上以提供物理支撐及電 隔離。接著將成品封裝插入一電系統中，且使半導體裝置 之功能可供其他系統構件利用。 圖3係描繪具有多個安裝於其表面上之半導體封裝的 晶片載體基板或印刷電路板（PCB)52之電子裝置5〇。視應 用而定’電子裝置50可具有-種類型之半導體封裝或^ 類型之半導體封裝。不同類型之半導體封裝係為了說明之 目的而展示於圖3中。 電子裝置50可以是一使用該些半導體封裝以執行一或 多種電功能之獨立的系統。或者，電子裝置5〇可以是一較 12 201250958 大系先之子構件。舉例而言，電子裝置5〇可以是行動電話、 個人數位助理（PDA)、數位視訊攝影機⑴vc)、或是其它電 子通訊裝置的-部份。或者是，電子裝置50可以是-可插 入電腦中之顯示卡、網路介面卡或其他信號處理卡。該半 導體封'可包括微處理器、記憶體、特殊應用積體電路 (ASIC)邏輯電路、類比電路、rf電路、離散裝置或盆他 半導體晶粒或電性構件。小型化及重量減輕是這些產：能 夠被市場接受所不可少的。在半導體裝置間的距離必須縮 短以達到更高的密度。 在圖3中’ PCB 52係、提供—般的基板以供安裝在該PCB 上之半導體封裝的結構支樓及電氣互連。導電的信號線路 54—係利用热鑛、電解的電锻、無電的電錄、網版印刷、或 其匕適合的金屬沉積製程而被形成在Η的一表面之上 或是在層内。信號線路54提供在半導體封裝、安裝的構件、 以及其它外部的系統構件的每一個之間的電通訊。線路Μ 亦提供電源及接地連接給每個半導體封裝。 在某些實施例中，一车道 牛導體裝置具有兩個封裝層級。 第層級的封裝是一種用於將本道π ^ 用於將牛導體晶粒機械及電氣地附 接至一中間載體的技術。筮一 Τ第一層級的封裝係牵涉到將該中

間載體機械及電氣地附接$ prR . 丨π接至PCB。在其它實施例中，一半 導體裝置可以只有該第一層級的 ^層級的封裝，其中晶粒是直接機 械及電氣地安裝到PCB上。 為了說月之目的’包含打線接合封裝％及覆晶58之 數種類型的第一層級的封裝係被展示在pcB 52上。此外， 13 201250958 包含球狀栅格陣列（BGA)6()、凸塊晶片載體（bcc)62、 型封裝（mP)64、平台拇格陣列（lga)66、多晶片^ ⑽m)68、四邊扁平無引腳封裝卿)7〇及四邊扁平封裝 72之數㈣型的第二層級的封裝係被展示安裝在pa ^ j。視系統需求而；t，以第-及第二層級的封裝類型的任 :,、組合來組態的半導體封裝的任何組合及其它電子 連接至PCB 52。在某些實施例中，電子裝置5()包含單 接的半導體封裝’而其它實施例需要多個互連的封裳。藉 由在單-基板之上組合—或多個半導體封裝，製造商可^ 預製的構件納入電子裝置及系統中。由於半導體封裳包括 複雜的功能，因此可使用較便宜構件及流線化製程來製造 電子裝置。所產生的裝置不太可能發生故障且製造費用較 低，從而降低消費者成本。 圖扣七係展示範例的半導體封裝。圖43係描緣安裝 在PCB 52上的DIP 64之進一步的細節。半導體晶粒μ係 包括-含有類比或數位電路的主動區4，該些類比或數位 電路係被實施為形成在晶粒内之主動裝置、被動裝置、導 電層及介電層並且根據該晶粒的電設計而電互連。例如， 該電路可包含形成在半導體晶粒74的主動區域内之一或多 個電晶體、二極體、電感器、電容器、電阻器、以及=它 電路兀件。接觸墊76是一或多層的導電材料，例如鋁（八丨）、 銅（Cu)、錫（Sn) '鎳（Ni)、金（An)或銀（Ag)，並且電連接至 形成在半導體晶粒74内之電路元件。在DIp 64的組裝期 間，半導體晶粒74係利用一金矽共晶層或例如是熱環氧樹 201250958 脂的黏著劑材料 含-種例p , 間載體78。封裝主體係包 線82係在半導體晶粒74及? ：導線8。及卜 材料84係為了 if 之間知供電互連。封裝 微粒進入”V? 積封裝之上以防止濕氣及 '-封裝且污染晶粒74或焊線82。 圖仆係描繪安裝在pCB 52上之 節。半導體晶粒88係利用一種 …步細 樹脂勒英从』， 用種底添填充（underfiH)或是環氧 t曰黏者材料92而被安裝在載體9〇 觸墊96及98之η姐碰哲a 焊線94係在接 之間k供第一層級的封裝互連。 或封裝材料刚係沉積在半導體 ^化。物 日粒88及焊線94之上以 :支撐及電氣隔離給該裝置。接觸塾1〇2係利用一 被形解的電錢或無電的電錢之合適的金屬沉積製程而 電連接$ PCB 52的一表面之上以避免氧化。接觸塾102係 PCB 52中的—或多個導電信號線路54。凸塊1〇4 形成在咖62的接觸塾98以及咖52的接觸塾1〇2之 間0 在圖4c中’半導體晶粒58係以覆晶型第一層級的封裝 式面向下安裝到中間载體1〇6。半導體晶粒㈣主動區 1〇8係包含類比或數位電路’該些類比或數位電路係被 施為根據該晶粒的電設計所形成的主動裝置、被動裝 、導電層及介電層。例如，該電路可包含一或多個電晶 體、-=體、電感器、電容器'電阻器以及主動區域⑽ 、”匕電路元件。半導體晶粒5 8係透過凸塊11 〇電氣及 機械地連接至載體106。 15 201250958 BGA60係以BGA型第二層級的封裝方式利用凸塊112 電氣及機械地連接至PCB 52 »半導體晶粒58係透過凸塊 110、信號線114及凸塊112電連接至Pcb 52中的導電信 號線路54。一種模製化合物或封裝材料116係沉積在半導 體晶粒58及載體106之上以提供物理支撐及電氣隔離給該 裝置。該覆晶半導體裝置係提供從半導體晶粒58上的主動 裝置到PCB 52上的導電跡線之短的導電路徑，以便縮短信 號傳播距離、降低電容以及改善整體電路效能。在另一實 施例中，半導體晶粒58可在無中間載體1〇6的情況下，利 用覆晶型第一層級的封裝直接機械及電連接至PCB 52。 在一覆晶互連墊佈局中，所有或是基本上所有的信號 墊都是位在半導體晶粒及對應的封裝基板的邊緣部份中。 該些晶粒的信號墊係被配置在接近半導體晶粒的周邊之晶 粒表面上，並且該些晶粒的電源及接地墊係被配置在晶粒 表面上信號墊的内側。在對應的封裝基板上之信號墊係以 一種與該晶粒墊佈局互補的方式被配置。信號線係從晶粒 邊緣下方的信號墊被繞線（routed)離開晶粒覆蓋區，並且電 源及接地線係被繞線至該晶粒覆蓋區下方的貫孔。 3亥些墊佈局係在晶片邊緣處提供高的信號線路逸散的 、’堯線始、度。S亥封裝基板具有較少的金屬層，因而利用該墊 佈局建構的封裝可用更低的成本製成。因為金屬層較少， 且因為貫孔的數目減少或是完全從信號傳送路徑消除，電 性寄生現象係被降低並且該封裝可具有改良的效能。 用於覆BB互連的晶粒塾佈局可以使得信號塾主要位 201250958 在接近半導體晶粒的周邊，並且接地及電源墊主要位在該 些信號墊的内侧。該些信號墊可用一大致平行於該晶粒邊 緣的列被配置。或者是，該些信號塾係以一個陣列的兩個 或疋多個平行於該晶粒邊緣的列被配置。在某些實施例 中，在相鄰列中的墊是交錯的。半導體晶粒上設置該列或 陣列的信號墊的區域係被稱為該晶粒的一周邊區域。 在其它實施例中，該些接地及電源墊係以一接近該半 導體晶粒的中心之矩形陣列被配置。或者是，該半導體晶 粒的一中央區域沒有墊。該些電源及接地墊亦可用一平行 於該晶粒邊緣且靠近該些信號墊的列被配置、或可用一陣 列的兩個或是多個平行於該晶粒邊緣且靠近該些信號墊的 列被配置。半導體晶粒上設置該列或陣列的電源及接地墊 的區域係被稱為該晶粒的一内側的區域。 圖5係展示晶粒塾佈局12〇的一實施例。信號墊122 係以平行於晶粒邊緣丨26的列被配置在晶粒表面丨24上靠 近s亥半導體晶粒的周邊處。信號墊丨22具有比圖1的習知 混合的塾陣列中之墊更細的間距。電源墊128及接地墊13〇 係以一陣列被配置在晶粒表面12 4的一内 '側的區域上。晶 粒表面124的一中央區域132不包含任何墊（包括電源墊 128及接地塾13〇在内 一對應於圖5的晶粒墊佈局120之基板墊的配置係被 展示在一大致於圖6中的134之平面圖中。信號墊136、電 源塾138及接地墊14〇係以一互補陣列被配置在基板表面 142上，因而其可接收且分別連結至該些附接到該半導體晶 17 201250958 粒上之對應塾的信號、電源及接地凸塊。在此配置中，所 有與信號繞線相關連的墊13 6係位在該陣列的周邊，並且 用於該陣列的周邊上的信號墊之逸散的繞線可直接橫過在 下方的晶粒邊緣144以作為在該基板之最上面的金屬層中 的線路146。在該基板上未在該陣列的周邊之信號墊136及 電源墊1 38係藉由短的線路及貫孔連接至該基板中較深的 金屬層。電源墊1 3 8係藉由短的線路（電源短線段或凸 出）148透過電源貫孔15〇連接至下方的一金屬層中的電源 線路，並且接地墊140係藉由短的線路（接地短線段或凸 出）152透過接地貫孔154連接至下方的一金屬層中的電源 線路。 在圖5及6中’所有的信號線都從信號墊丨36繞線穿 離晶粒覆蓋區’並且所有的電源及接地線都繞線至晶粒覆 蓋區下方的貫孔。於是，信號路徑中不需要短線段或貫孔， 因而避免了信號傳送中的寄生現象。在可利用的線路形成 技術所容許下，信號線路可以盡可能靠近地繞線，儘管若 信號線路做的太靠近’信號干擾可能發生在相鄰的線中。 在可利用的線路形成及凸塊連結技術所容許下，信號墊j 36 可被做成盡可能的靠近。 圖7係展示覆晶封裝15 6的一部份，該覆晶封裝i 5 6 具有一安裝在基板158的一表面的一晶粒附接區域上之半 導體晶粒157。包含信號墊159、電源墊16〇及接地墊161 的晶粒墊係被形成在半導體晶粒丨57的主動側丨55上或是 在主動側1 55中》導電球或凸塊係附接到該些晶粒墊，並 18 201250958 且至基板158的覆晶互連是藉由將該些球或凸塊連結到該 基板之上方的金屬層162中對應的經圖案化的線路的互連 位置上而達成。信號凸塊1 63係附接到信號墊丨5 9且連結 到信號線路164上之互連位置。電源凸塊165係附接到電 源墊160且連結到電源線路166上之互連位置，並且接地 凸塊167係附接到接地墊161且連結到接地線路168上之 互連位置。 基板158可以是一增層（build_up)型基板，其具有一或 多層較薄之交替的介電層及金屬層黏貼到一較厚之中間的 兩層的基板（稱為核心）的上表面及下表面的每個表面上。增 單一金屬 單一金屬 ，此總共 較薄的單 端上，此 三個較薄 頂端與底 式的層會 的電路佈 層式基板158在頂端與底端上通常有相同數目的 層。因此，一種1 _2_ 1增層式基板係具有一較薄的 層和一介電層一起黏貼到該核心的頂端與底端上 有四個金屬層。一種2·2_2增層式基板係具有兩個 一金屬層和介電層一起黏貼到該核心的頂端與底 總：有六個金屬層。-種3-2-3增層式基板係具有 的單一金屬層基板和介電層一起黏貼到該核心的 端上，此總共有八個金屬層。每一組額外的増層 ”"頁著地升同增層式基板的成本，因此需要較少層 局是所期望的。 曰 琢、層式製程可能需要藉 層的方式掄* ^ ^ 5 八施加一種介電材料在該核心的表面上、 先前建立的取疋 9層式的層的表面上，接著金屬化該介雷 表面並且1电 精由—光罩及蝕刻製程來圖案化該金屬化。 19 201250958 基板158係包含作為核心的一印刷電路板，該印刷電 路板在一介電質的頂表面及底表面上具有經圖案化的金屬 層，亦即為一種兩金屬層的基板。該介電質在印刷電路板 中的厚度通常是約500μιη。實務上，在該核心上之金屬層 中的特徵間距具有在大約1 〇〇μιη的範圍中之下限’並且貫 孔抓取（capture)墊直徑具有在大約3〇〇μηι的範圍中之下 限。相對地，在該較薄的單一增層式的層中之介電質的厚 度通常是約50μτη。在增層式的層上之金屬層通常是比在該 較厚的核心上之金屬層薄。在增層式的層内之金屬層中的 特徵間距具有在大約5〇μηι的範圍中之下限，並且貫孔抓取 塾直徑具有在大約12〇μηι的範圍中之下限。 在圖7的實施例中之基板158是一個增層式1-24類型 的四金屬層基板。換言之，基板丨58係包含形成在中間較 厚的兩金屬層基板172上之上方及下方薄的單一金屬層基 板170及171。該兩金屬層基板172具有經圖案化的上方及 下方的金屬層173及174。該單一金屬層基板i7〇及171具 有經圖案化的金屬層1 62及176。每個經圖案化的金屬層 62 173、174及176都具有用於信號、電源及接地電路的 線路。例如，金屬層173係包含專用於接地電路的線路177 以及專用於電源電路的線路丨78，並且金屬層丨74係包含電 源線路1 79及接地線路1 80。 下方的金屬層17 6係被圖案化以提供用於該封震安裝 在一例如是裝置的主機板的印刷電路板上的第二層級焊料 凸塊互連的連結位置。尤其，接地凸塊181、信號凸塊182 20 201250958 及電源凸塊1 83係附接到排列在封裝基板158的底面邊緣 上的接地凸塊位置1 84、信號凸塊位置1 85及電源凸塊位置 1 86。核心接地凸塊187及核心電源凸塊1 88係附接到排列 在封裝基板158的底面上之晶粒下方的核心接地凸塊位置 1 89及核心電源凸塊位置1 90。 上方的接地線路168及電源線路166係包含用於接地 及電源凸塊167、165的覆晶安裝之位置，並且藉由在晶粒 覆蓋區下方的貫孔191及192連接至金屬層173中的線路 177及178。線路177及178係藉由貫孔198及193連接至 金屬層174中的線路180及194。於是，線路180及194係 藉由貫孔而連接至第二層級互連位置189及19〇(核心接地 及核心電源）與184及186(接地及電源）。 晶粒信號墊159係被配置在靠近半導體晶粒的周邊 處，並且在基板1 5 8上之對應的信號線路導線丨64係繞線 在晶粒邊緣195的下方而離開晶粒覆蓋區。信號線路164 係直接繞線到基板15 8大致覆蓋該些第二層級信號凸塊位 置185的區域，因而上方的金屬層162中的信號線路至凸 塊位置185的連接可被縮短並且主要是藉由貫孔196及197 達成的，而在下方的金屬層173、174及176内具有最小的 k號電路。該些第二層級信號凸塊以及該些向下延伸的貫 孔可位在接地及電源凸塊及貫孔之間並且靠近接地及電源 凸塊及貫孔。 一般而§，封裝基板中的接地線與信號線隔開的距離 較佳是具有至少相當於和相鄰信號線間的距離相同的數量 21 201250958 級，因而由信號產生的電場線走到接地而不是干擾到其它 k號。因此，該第二金屬層丨73較佳是主要運作為一接地 面，並且在上方的金屬層中的介電質厚度約等於或小於在 上方的層上之相鄰信號線間的最小間隔。於是，用於封裝 156的扇形展開的接地電路大部份是形成在該第二金屬層 173中，該第二金屬層173係僅藉由該薄的上方層的介電質 以和該上方的金屬層162隔開。在該上方及下方的單一金 屬層基板中的介電質厚度可以是約5〇μηι，因此在相鄰的信 號線間之標稱距離是約5〇μιη或更大的情況中，接地線及信 號線之所期望的間隔係可獲得，而提供一穩定的微帶 (nncrostrip)控制的阻抗傳輸線環境給信號。 如下所瀹述，有一些情況是小數目之選定的信號墊係 位在aa粒的一内側的區域中（換言之，在晶粒的核心電路區 域内)之接地及電源墊間。在設計需要時、或是晶粒電路使 其為更佳的情況中，—位在半導體晶粒的核心電路區域内 之接也或電源墊間的信號墊可具有一在基板上且在該晶身 的核“電路區域的覆蓋區内之對應的墊，並且可在一貫^ 中直接進步向下穿過該基板核心而繞線到一底層。 其它增層式基板亦可被利用，儘.管如上指出的，隨^ 額外的層增加’成本會升高’因而具有較少層的基板可| 是較佳的〇在—#。Λ A U , 種2-2-2基板被使用的情形中，頂端及底立 增層式的層可, 戍乎疋如同以上針對1-2-1基板所描..述地;| 圖案化。在中簡ώΛ* «· _L ca 、 1的基板上之金屬層可主要被利用於電源姜 線’並且在該φ pq X甲間的基板之上及之下的增層式的層上之j 22 201250958 f層可主要被利用作為接地面。在增層式基板採用較多數 :的層之情形中’在基板層上之佈局可被配置成使得信號 貝孔在可行的圍内被接地貫孔及電源貫孔所圍繞，以降 低信號因電性寄生現象的劣化。 種四層的增層型0_4_0積層（laminate)基板可在無增 :式的層之情形下被利用，此係提供符合核心基板之粗略 X 1·規則的特徵間距及貫孔抓取塾設計^避免對於增層的 需要可在積層製備中提供顯著的成本降低。 .a其它的晶粒墊佈局可被做成為晶粒信號墊是配置在靠 近曰曰粒的周邊處’並且晶粒電源及接地墊是配置在該些信 'U墊的内側上。在其它佈局配置中’信號墊係以一種與晶 佈局互補的方式被配置、或是以信號線從信號塾在晶 粒邊緣下方繞線離開晶粒覆蓋區並且電源及接地線繞線到 在B曰粒覆蓋區下方的貫孔的方式被配置。冑8a_8b、9a 9b、 l〇a l〇b以及Ua_llb係展示塾佈局及對應的基板之四個說 明的例子》 圖8a的Ba粒塾佈局2〇〇中，信號塾2〇2係以一陣列 的兩個：行於晶粒邊緣2〇6之交錯的列被配置在晶粒表面 上罪近半導體晶粒的周邊處。信號墊2〇2係被展示具有 大、、.勺和例如圖5的單-列的實施例中之墊相同的間距，並 且因：可在T導體晶粒的周邊上容納更多數目的信號塾。 或者疋，#口單一列的實施例中之墊相同數目的墊可容納在 兩列中並且交錯’目而墊間距及墊直徑以及對應的互連凸 塊或球可以是較大的，此降低了製造成本。類似於圖5,電 23 201250958 源墊208及接地墊21 0係以一陣列被配置在晶粒表面的一 内側的區域上’該陣列具有一沒有塾的中央區域。應注意 到的是’在一典型的晶粒中可存在比圖式中展示者多更多 的晶粒墊’其中某些晶粒具有數百個塾。例如，半導體晶 粒可具有總共500個墊，包含15〇個電源及接地墊以及35〇 個信號墊。 一對應於圖8a的晶粒墊佈局200之基板墊的配置係被 展示在一大致於圖8b的212處之平面圖中。信號墊214、 電源塾2 1 6以及接地塾2 1 8係以一互補於圖8a的晶粒塾佈 局之陣列被配置在基板表面220上，因而其可接收並且分 別連結至該些附接到半導體晶粒204上對應的墊之信號、 電源及接地凸塊。在此配置中，所有與信號繞線相關連的 墊214係以一陣列的兩個交錯的列被配置在該陣列的周邊 處，並且用於該陣列的周邊上之信號墊的逸散的繞線可直 接橫過在下方的晶粒邊緣222而成為該基板之最上面的金 屬層中的線路224。儘管信號墊214具有大約和圖6中的墊 相同的間距，但信號線路224具有的間距大約是信號線路 146間距的一半。換言之，對於一特定的墊間距而言，逸散 密度可加倍。在基板220上未在該陣列的周邊之信號墊214 及電源墊216係藉由短的線路及貫孔連接至該基板中較深 的金屬層。在圖8b中，電源墊216係藉由電源短線段或凸 出226透過電源貫孔228連接至在下方的一金屬層中之電 源線路。接地墊2 1 8係藉由接地短線段或凸出2 3 〇透過接 地貫孔232連接至在下方的一金屬層中之電源線路。 24 201250958 圖9a係展示晶粒整佈局234，其中信號塾236係以一 平行於晶粒邊緣2 4 0的列配置在晶粒表面2 3 8上靠近該晶 粒的周邊處。信號墊236係被展示具有和圖5中的塾大約 相同的間距。電源墊242及接地墊244亦以一平行於晶粒 邊緣240且在該列的信號墊236内側的列配置。在該列中， 電源墊242可以和接地墊244為交替的。所有的塾可藉由 交錯安排内側列中的墊與外側列中的信號墊而更緊密地形 成。 通常’晶粒的主動層中的輸入/輸出電路係沿著該晶粒 周邊且靠近一或多個邊緣被配置。將所有的墊限制到靠近 半導體晶粒的周邊的列而形成一塾環’此係容許藉由減少 在SB粒上的繞線量而在晶粒成本上有所降低，並且晶片咬 計工具可被利用在建構該晶粒上。 一對應於圖9 a的晶粒塾佈局2 3 4的基板塾的配置係被 展示在一大致於圖9b的250處之平面圖中。信號墊252、 電源墊254及接地墊256係以一互補於圖9a的晶粒墊佈局 234的陣列被配置在基板表面258上，因而其可接收並且分 別連結至該些附接到半導體晶粒238上對應的墊之信號、 電源及接地凸塊。在此配置中’所有與信號繞線相關連的 墊252係以一列被配置在該陣列的周邊處，並且用於該陣 列的周邊上的信號墊之逸散的繞線可直接橫過在下方的晶 粒邊緣260以作為該基板之最上面的金屬層中的線路μ】。 在基板258上該些信號墊的内側且靠近該陣列的周邊處之 接地墊256及電源墊254係藉由短的線路及貫孔而連接至 25 201250958 該基板中較深的金屬層。在圖9b中，電源墊254係藉由電 源短線段或凸出264透過電源貫孔266連接到在下方的一 金屬層中之電源線路。接地墊256係藉由接地短線段或凸 出268透過接地貫孔269連接到在下方的一金屬層中之電 源線路。 在圖9a與9b中，小數目的接地墊及/或小數目的電源 墊可以位在該外側列中，較靠近晶粒邊緣處。在該基板中， 接地墊及/或電源塾可用一對應的方式被配置。配置係可以 具有最多10%、較通常是小於約5%、更通常是〇%或小於 約2%的接地及電源墊在外側列中，但是將電源或接地墊設 置在外側列中會導致在信號墊逸散密度上的降低。該信號 墊逸散密度可藉由最小化電源或接地墊在墊的外圍中的數 目來最大化。在某些實施例中，在外側列中並沒有電源墊 或接地墊。類似地，小數目的信號墊可設置在該晶粒的外 圍内側的電源及接地墊之間，並且在該基板中，該些信號 墊可用一對應的方式被配置。然而，此種配置可能需要利 用到一下方的基板層，需要使用貫孔且增加了信號路徑長 度。 如上所指出的，信號墊逸散密度係在接地及/或電源墊 在外側列中的數目最小化時為最大化，於是該逸散密度可 在沒有接地墊或電源塾在外側列中為最大值。然而，為了 信號的電磁屏蔽，一用於射頻（RF)信號的信號墊可能在一側 有一相鄰的接地墊、或是可在兩側旁邊有一信號墊以及一 接地墊。信號墊逸散密度可被折衷到一有限的範圍，並且 26 201250958 在一靠近晶粒的外圍之信號塾的兩側或三側上配置電源及/ 或接地墊可提供有用的折衷方案。 在圖1 0a的晶粒墊佈局270中，信號墊271係以一平行 於晶粒邊緣273的列配置在晶粒表面272上靠近該晶粒的 周邊處。信號塾2 7 1係被展示具有和圖5中的塾大約相同 的間距。電源墊274及接地塾275係以一平行於晶粒邊緣 273且在該列的信號墊27 1内側的列被配置。電源墊274及 接地墊275已經減少。換言之，約具有如同在圖9a中所示 的電源及接地墊的一半。電源墊274在該列中係與接地塾 275交替。所有的墊可藉由交錯安排内側列中的墊與外側列 中的信號墊而更緊密地形成。 如在圖10b中所繪’減少電源及接地墊係容許一佈局 能夠在半導體晶粒的覆蓋區下具有更大的接地貫孔及電源 貫孔’其係在大致於276處之平面圖中展示一對應於圖i〇a 的晶粒墊佈局270之基板墊的配置。信號墊278、電源塾 279及接地墊280係以一互補於圖i〇a的晶粒墊佈局的陣列 被配置在基板表面281上，因而其可接收並且分別連結至 該些附接到半導體晶粒272上對應的墊之信號、電源及接 地凸塊。在此配置中，所有與信號繞線相關連的墊278係 以一列被配置在該陣列的周邊處，並且用於該陣列的周邊 上的信號墊之逸散的繞線可直接橫過在下方的晶粒邊緣 282以作為基板28 1最上面的金屬層中的線路283。在基板 28 1上#號墊内側且靠近該陣列的周邊的接地墊28〇及電源 墊279係藉由短的線路及貫孔連接至該基板中較深的金屬 27 201250958 層。電源墊279係藉由電源短線段或凸出284透過電源貫 孔285連接到在下方的一金屬層中之電源線路。接地墊280 係藉由接地短線段或凸出2 8 6透過接地貫孔2 8 7連接到在 下方的一金屬層申之電源線路。 接地及電源貫孔的直徑一般是做成大約是線間距的2 到3倍。對於較大的電源及接地貫孔尺寸而言，交替的短 線段可具有不同的長度，因而如同在圖1〇b中所示，該電 源及接地貫孔係以一交錯的陣列被配置。對於大約丨〇〇μιη 的信號線逸散間距而言’在該接地貫孔及電源貫孔間之有 效的貫孔間距可以是約220μπι，並且該貫孔直徑可以是大 到約25Ομιη。具有較大貫孔的基板可以較不昂貴地製造， 並且此種配置可在成品封裝的成本上提供顯著的降低。 在圖11 a的晶粒墊佈局288中，信號墊289係以一大致 正交的陣列的兩個平行於晶粒邊緣291的列被配置在晶粒 表面290上靠近該半導體晶粒的周邊處。每個列中的信號 墊289係被展示具有大約和圖8a的外側列中之墊相同的間 距，並且該内側及外側列係被隔成比圖5中的單一列内的 相鄰墊稍微開一些。換言之，在圖丨la的正交的周邊陣列中 有和圖8a之交錯的周邊陣列相同數目的信號墊289。在圖 11 a中，s亥正交的周邊信號間距陣列所占的面積稍大於圖8a 之交錯的周邊信號間距陣列所占的面積；然而’該正交的 陣列中最相近的墊間的間距係小於該交錯的陣列中最相近 的墊間的間距，因而互連的幾何（亦即墊間距及墊直徑）以及 對應的互連凸塊或球可更大降低製造成本。電源墊292及 28 201250958 接地墊293係類似於圖5 & 8a以一陣列被配置在該晶粒表 面之一内側的區域上，該陣列具有—沒有墊的中央區域。 一對應於晶粒墊佈局288之基板墊的配置係被展示在 大致於圖1 lb中的294處之平面圖中。信號墊295、電源 墊296及接地墊297係以一互補於圖i丨a的晶粒墊佈局288 的陣列被配置在基板表面298上，因而其可接收並且分別 連結至6亥些附接到半導體晶粒290上對應的墊之信號、電 源及接地凸塊。在此配置中，所有與信號繞線相關連的墊 2 95係以一正交的陣列的兩個列被配置在該陣列的周邊 處’並且用於該陣列的周邊上的信號墊之逸散的繞線可直 接橫過在下方的晶粒邊緣300以作為該基板最上面的金屬 層中的線路302。在基板298上未在該陣列的周邊之信號墊 295及電源墊296係藉由短的線路及貫孔連接至該基板中較 深的金屬層。電源墊296係藉由電源短線段或凸出3〇4透 過電源貫孔306連接至在下方的一金屬層中之電源線路。 接地墊297係藉由接地短線段或凸出3 10透過接地貫孔3 12 連接至在下方的一金屬層中之電源線路。 在圖8b、9b、10b及1 lb的實施例中的信號線係從信 號墊繞線穿離晶粒覆蓋區’並且所有的電源及接地線係繞 線到晶粒覆蓋區下方的貫孔。信號線路可全部繞線在該基 板上之單一上方的金屬層中。於是，在信號路徑中不需要 短線段或貫孔，因而避免信號傳送中的寄生現象。在可利 用的線路形成的技術容許下，該些信號線路可做成盡可能 的靠近。在可利用的線路形成及凸塊連結的技術容許下， 29 201250958 该些信號墊可做成盡可能的靠近β 2前的例子係崎其中沒有接地互連或電源互連是位 在最靠近晶粒及基板上之晶粒覆蓋區的周邊的信號互連之 間的實施例。沒有信號互連是位在該核心陣列相當内側而 大約在晶粒及晶粒覆蓋區的中間之電源及接地互連之間。 在某些情況中’一或一些信號互連可被設置在該核心陣列 之内，通常是與接地互連相鄰的，於是用以將基板中的一 或一些化號線繞線到在晶粒覆蓋區下方的貫孔以和該基 板中之下方的金屬層連接、或是將該基板上方的金屬層中 的此種彳§唬線從該晶粒覆蓋區的相當内側而在晶粒邊緣之 下向外繞線。在某些情況中，在信號互連間的一或一些電 源互連、或較通常是較外圍的一或一些接地互連可被設置 在#近該晶粒的周邊，因而靠近該基板上之晶粒覆蓋區的 周邊。某些電路設計係將一時脈信號互連設置成較靠近一 接地互連。 所有或貫質所有的晶粒信號塾係以一列或是以一陣列 被配置在靠近晶粒周邊處。所有或實質所有的晶粒電源及 接地塾係設置在實質所有的晶粒信號墊的内側。尤其，分 開靠近周邊的信號墊與核心中的接地及電源墊的優點可能 會隨著未分開的墊數目或比例增加而顯著地劣化。未在一 周邊列或一周邊陣列中的信號墊比例通常是小於所有信號 塾的約10%，較通常是小於所有信號墊的約5%，並且更通 常是所有信號墊的0%或是在〇%至約2%的範圍中。未在信 號塾的周邊列或周邊陣列内側的接地或電源墊比例通常是 30 201250958 小於所有電源及接地墊的約丨〇%，較通常是小於所有電源 及接地墊的大約5%，並且更通常是所有信號墊的〇%或是 在〇%至約2%的範圍中。 信號塾係以一列或是以一陣列沿著晶粒的整個周邊， 亦即’沿著矩形晶粒所有四個邊緣被配置。在某些實施例 中’信號塾係沿著比所有的晶粒邊緣少的邊緣被配置，並 且特別可在其中信號塾是以一周邊列或是一周邊陣列沿著 四個晶粒邊緣的任兩個或多個邊緣被配置的實施例中實現 優點。 覆晶封裝可利用具有較少層的基板做成，並且在各種 的層上之電路可有效地根據功能來配置，此係降低基板成 本且改進效能。 圖12-17係描述其它具有各種互連結構的實施例，該些 互連結構可和如圖5-11中所述的包含信號墊、電源墊及接 地塾的晶粒墊佈局結合而被利用。更明確地說，半導體晶 粒的接觸墊以及對應的互連導電線路可對應於晶粒墊佈局 中的信號墊、電源墊或接地墊。圖12a係展示一具有—種例 如疋矽、鍺、砷化鎵、磷化銦或碳化矽的主體基板材料 以供結構支撐的半導體晶圓320。複數個半導體晶粒或構件 324係形成在晶圓320上且藉由如上所述的切割道3八 開。 刀 —圖12b係展示半導體晶圓32〇的一部份的橫截面圖。 每個半導體晶㉟324具有一背表面328以及包含: 冤路的主動表面3 3 0，該類比或數位電路被實施為形成在 31 201250958 a亥aa粒内且根據5亥晶粒的電設計及功能電互連的主動來 置、被動裝置、導電層以及介電層。例如，該電路可包含 一或多個電晶體 '二極體以及其它形成在主動表面33〇内 之電路元件以實施類比電路或數位電路，例如數位信號處 理器（DSP) ' ASIC、記憶體或是其它信號處理電路。半導體 晶粒324亦可包含整合被動裝置（IPD)，例如電感器、電容 器及電阻器’以供RF信號處理使用。在一實施例中，半導 體晶粒3 2 4是一覆晶類型的半導體晶粒。 一導電層332係利用PVD、CVD、電解的電鍍、無電 的電鍍製程、或是其它合適的金屬沉積製程而形成在主動 表面330之上。導電層332可以是A卜cu、Sn、Ni、Au' Ag、或是其它合適的導電材料的一或多層。導電層3 32係 運作為電連接至主動表面3 30上的電路之接觸塾。 圖12c係展示具有一形成在接觸墊332之上的互連結構 的半導體晶圓320的一部份。一導電凸塊材料334係利用 —蒸鍍、電解的電鍍、無電的電鍍、球式滴落（ball dr〇p)、 或是網版印刷製程而沉積在接觸墊332之上。凸塊材料334 可以是A卜Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料、及其組 合，其具有一選配的助熔（flux)溶劑。例如，凸塊材料334 可以是共晶Sn/Pb、高鉛的焊料或是無鉛的焊料。凸塊材料 334是大致順應的（compliant)並且在相當於約2〇〇克的垂直 荷重的力下進行大於約25μπι的塑性變形。凸塊材料3Μ係 利用一合適的附著或連結製程連結到接觸墊332。例如，凸 塊材料334可以壓縮連結到接觸墊332。凸塊材料334亦可 32 201250958 藉由加熱该材料超過其熔點來進行回焊以形成球或凸塊 336，即如同在圖i2d中所示者。在某些應用中，凸塊336 係進行二次回焊以改善至接觸墊332的電連接。凸塊336 係代表一種可形成在接觸墊332之上的互連結構類型。該 互連結構亦可以使用柱形凸塊、微凸塊或是其它電互連。 圖12e係展示互連結構的另一實施例，其係以複合的凸 塊338形成在接觸墊332之上，該凸塊338包含一不可熔 或不可分解的部份340以及可熔或可分解的部份342<>該可 熔或可分解的肖質以及不可熔或不可分解的肖質係針對凸 塊338關於回焊條件所界定的。該不可熔的部份可以

Cu Ni向鉛的焊料、或是錯錫合金。該可炫的部 77 342可以疋Sn、無鉛的合金、Sn_Ag合金、Sn Ag Cu合 金、Sn-Ag姻（In)合金、共晶焊料、錫和Ag、或扑的合 金、或是其它相對低溫熔化的焊料。在一實施例中，給定 言接觸塾332 ΙΟΟμτη的寬度或直徑’該不可溶的部份州 冋度大約是45μηι並且可熔的部份342高度大約是3邛爪。 圖12f係展不互連結構的另一實施例，其係形成在接觸 口 332之上而成為導電柱346之上的凸塊344。凸塊344是 :炫或可分解的，並且導電柱346是不可炫或不可分解的。 °關：2可分解的特質以及不可熔或不可分解的特質係相 以八° 2條件加以界定。凸塊344可以是Sn'無鉛的合金、 錫 =合金、Sn.Ag_Cu合金、Sn Ag_In合金、共晶焊料、 導二Η…b的合金、或是其它相對低溫熔化的焊料。 346可以是Au、Cu、Ni、高鉛的焊料、或是鉛錫合 33 201250958 金。在一實施例中’導電柱346是一 Cu柱，並且凸塊344 是一焊料蓋。給定一接觸墊332 ΙΟΟμηι的寬度或直徑，導 電柱346高度大約是45μπι，並且凸塊344高度大約是35μιη。 圖12g係展示互連結構的另一實施例，其係形成在接 觸塾332之上而為具有突點（aSperity)350的凸塊材料348。 類似於凸塊材料334，凸塊材料348在回焊條件下是軟的且 可變形的，具有低的屈伏強度（yield strength)以及高的致衰 壞伸長率（elongation to failure)。突點350係以電鍍的表面 處理而形成，並且為了說明之目的係在圖式中被誇大展 示。突點350的等級一般是在大約1-25μιη的數量級。該突 點亦可形成在凸塊336、複合的凸塊338以及凸塊344上。 在圖12h中，半導體晶圓32〇係利用一鋸條或雷射切 割工具352透過切割道326被單切為個別的半導體晶粒 324 〇 圖13a係展示一具有導電線路356的基板或Pcb 354。 基板354可以是單面FR5層壓板或是雙面BT-樹脂層壓板。 半導體晶粒324係被設置以使得凸塊材料334係和導電線 路356上之互連位置對準，請參見圖21a_21ge或者是，凸 塊材料334可和形成在基板354上的導電墊或是其它互連 位置對準。凸塊材料3 3 4係比導電線路3 5 6寬。在一實施 例中，對於150μηι的凸塊間距，凸塊材料334具有小於 ΙΟΟμηι的寬度’並且導電線路或墊356具有35μιη的寬度。 接觸墊332及導電線路356可對應於圖5_丨丨的晶粒墊佈局 中之信號墊、電源塾或接地墊。 34 201250958 一壓力或力F係被施加至半導體晶粒324的背表面328 =將凸塊材料334壓到導電線路356之上。該力F可在高 '皿下把加。由於凸塊材们34之順應的本質，該凸塊材料 係變形或突出在導電料356的頂表面及側表面周圍，被 稱亡導線上的凸塊(B0L)e尤其，在相當於大約2〇〇克的垂 直荷重之力F 了，壓力的施加係使得凸塊材料叫進行大 於約25μιη的塑性變形並且覆蓋導電線路的頂表面及側表 面，即如同在圖13b中所示者。凸塊材料334亦可藉由將 該凸塊材料和導電線路實體接觸並且接著在一回焊溫度下 回焊該凸塊材料以冶金連接至導電線路356。 " 藉由使得導電線路356比凸塊材料334窄，導電線路 的間距可被降低以增加繞線密度以及1/〇數目。較窄的導電 線路356係，降低使凸塊材料334變形在導電線路的周圍所 需的力F。例如’該必要的力F可以是使凸塊材料抵靠比凸 塊材料寬的導電線路或塾變形所需的力之3㈣較小的 壓力F對於細間距互連及小的晶粒維持具有一指定容限之 共面性以及達成均勻的z向變形及高可靠度的互連結合是 有用的。此外，將凸塊材料334變形在導電線路356的周 圍係將該凸塊機械式鎖到該線路以避免在回谭期間晶粒移 動或是晶粒浮接。 圖13c係展示形成在半導體晶粒324的接觸墊332之上 的凸塊336。半導體晶粒324係被設置以使得凸塊336和導 電線路356上的互連位置對準。或者是，凸塊州可和形 成在基板354上的導電墊或其它互連位置對準。凸塊336 35 201250958 係比導電線路356寬。接觸墊332及導電線路356可對應 於圖5 - 1 1的晶粒墊佈局中的信號墊、電源墊或接地墊。 一壓力或力F係被施加至半導體晶粒324的背表面328 以將凸塊3 3 6壓到導電線路3 5 6之上。該力F可在高溫下 施加。由於凸塊336之順應的本質，該凸塊係變形或突出 在導電線路356的頂表面及側表面周圍。尤其，壓力的施 加係使得凸塊材料336進行塑性變形並且覆蓋導電線路356 的頂表面及侧表面。凸塊3 3 6亦可藉由在回焊溫度下使該 凸塊和s玄導電線路貫體接觸以冶金連接至導電線路3 5 6。 藉由使得導電線路3 5 6比凸塊3 3 6窄，導電線路的間 距可被降低以增加繞線密度及I/O數目。較窄的導電線路 3 56係降低將凸塊336變形在導電線路的周圍所需的力F。 例如，該必要的力F可以是使一凸塊抵靠一比該凸塊寬的 導電線路或塾變形所需的力之30_50%。較低的壓力F對於 細間距互連及小的晶粒維持在一指定容限内的共面性以及 達成均勻的z向變形及高可靠度的互連結合是有用的。此 外’將&塊336變形在導電線路356的周圍係將該凸塊機 械式鎖到該線路以避免在回焊期間的晶粒移動或晶粒浮 接。 圖13d係展示形成在半導體晶粒324的接觸墊332之 上的複合的凸塊338。半導體晶粒324係被設置以使得複合 的凸塊338和導電線路356上的互連位置對準。或者是， 複合的凸塊338可和形成在基板354上的導電墊或其它互 連位置對準。複合的凸塊338係比導電線路说寬。接觸 36 201250958 墊3 32及導電線路3 56可對應於圖丨的晶粒墊佈局中的 信號墊、電源墊或接地墊。 一壓力或力F係被施加至半導體晶粒324的背表面328 以將可熔的部份342壓到導電線路356之上。該力F可在 高溫下施加。由於可熔的部份342之順應的本質，該可熔 的部份係變形或突出在導電線路356的頂表面及側表面周 圍。尤其，壓力的施加係使得可熔的部份342進行塑性變 形並且覆蓋導電線路356的頂表面及側表面❶複合的凸塊 338亦可藉由在回焊溫度下使可熔的部份和該導電線路 實體接觸以冶金連接至導電線路356。該不可炼的部份 在壓力或溫度的施加期間並不熔化或變形，並且保持其高 度及形狀而作為在半導體晶粒324及基板354間之一垂直 的間隙。該在半導體隸3 2 4及基板3 5 4間之額外的位移 係在配接的表面之間提供較大的共面性容限。 在-回焊製程期間’半導體晶粒324上之大數目的(例 士數千個）複合的凸塊338係附接到基板的導電線路 之互連位置。某些凸塊338可能未能夠適當地連接到 、路356特別疋當晶粒324被扭曲時。回想起複合的 凸塊338係比導電線路州冑。在施加—適當的力之下， 該可溶的部份342係變形或突出在導電㈣356的頂表面 ^則表面周圍’並且將複合的凸& 338機械式鎖到該導電 、路。錢械式緊密連接係藉由該可熔的部份⑷的本質 該本質是比導電料356軟且更順應，因而變形 在该導電線路的頂表面之上以及在該導電線路的側表面周 37 201250958 圍以得到較大的接觸表面積。在複合的凸塊3 3 8以及導電 線路350之間的機械式緊密連接係在回焊期間將該凸塊保 持在該導電線路’亦即，該凸塊及導電線路並不失去接觸。 於是’複合的凸塊338配接到導電線路356係減少凸塊互 連的失敗。 圖13e係展示形成在半導體晶粒324的接觸墊332之上 的導電柱346及凸塊344。半導體晶粒324係被設置以使得 凸塊344和導電線路356上之互連位置對準。或者是，凸 塊344可和形成在基板354上的導電墊或其它互連位置對 準。凸塊344係比導電線路356寬。接觸墊332及導電線 路3 5 6可對應於圖5 -11的晶粒墊佈局中的信號塾、電源塾 或接地塑*。 一壓力或力F係被施加至半導體晶粒324的背表面328 以將凸塊344壓到導電線路356之上。該力F可在高溫下 施加。由於凸塊344之順應的本質，該凸塊係變形或突出 在導電線路356的頂表面及側表面周圍。尤其，壓力的施 加係使得凸塊344進行塑性變形並且覆蓋導電線路356的 頂表面及側表面。導電柱346及凸塊344亦可藉由在回焊 溫度下使該凸塊和該導電線路實體接觸以冶金連接至導電 線路356。導電柱346在壓力或溫度的施加期間並不熔化或 變形，並且保持其高度及形狀而成為在半導體晶粒324及 基板354間之一垂直的間隙。該在半導體晶粒324及基板 354間之額外的位移係在配接的表面之間提供較大的共面 性容限。該較寬的凸塊344及較窄的導電線路356具有類 38 201250958 似以上針對凸塊材料334及&塊336所述的低必要的壓力 及機械式鎖住的特點及優點。 圖13f係展示形成在半導體晶粒324的接觸墊之上 的八有大點350的凸塊材料348。半導體晶粒324係被設置 、使付凸塊材料3 4 8係和導電線路3 5 ό上的互連位置對 準。或者是，凸塊材料348可和形成在基板354上的導電 墊或其8匕互連位置對準。凸塊材料348係比導電線路356 寬 壓力或力F係被施加至半導體晶粒324的背表面328 以將凸塊材料348壓到導電線路356之上。該力F可在高 ⑽下施加。由於凸塊材料348之順應的本質，該凸塊係變 形或大出在導電線路356的頂表面及側表面周圍。尤其， 壓力的施加係使得凸塊材料348進行塑性變形並且覆蓋導 電線路356的頂表面及側表面。此外，突點35〇係冶金連 接至導電線路356。突點350的尺寸係做成大約的 數量級。 圖13g係展示基板或PCB 358具有成角度或傾斜的側 邊之梯形導電線路360。凸塊材料361係被形成在半導體晶 津324的接觸墊332之上。半導體晶粒324係被設置以使 ^凸塊材料361和導電線路360上的互連位置對準。或者 疋，凸塊材料361可和形成在基板358上的導電墊或其它 互連位置對準。凸塊材料36丨係比導電線路寬。接觸 墊332及導電線路36〇可對應於圖5_n的晶粒墊佈局中的 信號墊、電源墊或接地墊。 一壓力或力F係被施加至半導體晶粒324的背表面328 39 201250958 以將凸塊材料361壓到導電線路360之上。該力F可在言 溫下施加。由於凸塊材料361之順應的本質，該凸塊材= 係變形或突出在導電線路360的頂表面及側表面周圍。尤 其，壓力的施加係使得凸塊材料361在力F下進行塑性變 形，以覆蓋導電線路360的頂表面以及傾斜的側表面。凸 塊材料3 61亦可藉由將該凸塊材料和導電線路實體接觸並 且接著在一回焊溫度下回焊該凸塊材料以冶金連接至導電 線路360。 圖14a-14d係展示半導體晶粒324以及具有一不可熔身 不可分解的部份364及可炫或可分解的部份鳩之細長名 ，的凸塊362之-臟實施例。該不可炫的部份⑽可& 是Au、Cu' Ni、高船的焊料、或是錯錫合金。該可炼的^ 份366可以是Sn、無錯的合金、合金、Sn_Ag-Cu ^ 金Sn Ag-In合金、共晶焊料、錫和Ag、&或抑的合金 或是其它相對低溫炼化的谭料。該不可炼的部份3“比該 可熔的部份366構成複合的凸塊362之較大的一部分。該 不可炼的部份364係固定到半導體晶粒似的接觸塾3仏 …+導體晶粒324係被設置以使得複合的凸塊如係和 形成在基板370上之導電線路抓上的互連位置對準即 如同在圖14a中所 +本 、* a ”者。複σ的凸塊362係沿著導電線路 3⑽Γ，亦即，該複合的凸塊具有模形，沿著導電線路 ’度方向上較長’而橫跨該導f線路的方向上較窄。 362之漸縮特點係出現在沿著導電線路368的 X向上。圖14a令的綠圖係展示該較短的特點或變窄的 40 201250958 漸縮是與導電線路368共線的。垂直於圖14a的圖"b中的 緣圖係展示該楔形複合的㈣362之較長的特點。複合的 ㈣362之較短的特點係比導電線路地冑。該可炫的部 份366在壓力施加及/或以熱回焊時分解在導電線路挪的 周圍’即如圖Me及14d中所示者。該不可炫的部份糾 在回焊期間並不熔化或變形，並且保持其外形及形狀。嗜 不可溶的部份的尺寸可被設為在半導體晶MM及基 板370之間提供一間隙距離。一例如是Cu 〇sp的處理可施 加到基板370。接觸塾332及導電線路368可對應於圖Mi 的晶粒墊佈局中的信號墊、電源墊或接地墊。 在-回焊製程期間，半導體晶粒324上之大數目的(例 如，數千個）複合的凸塊362係附接到基板37〇的導電線路 368上之互連位置。某些凸塊362可能未能夠適當地連接到 導電線路368’特別是半導體晶粒324被扭曲時。回想起複 合的凸塊362係比導電線路368寬，在施加一適當的力之 下，該可熔的部份366係變形或突出在導電線路368的頂 表面及側表面周圍，並且將複合的凸塊362機械式鎖到該 導電線路。該機械式緊密連接係藉由該可熔的部份366之 本質而形成，該本質係比導電線路368軟且較順應的，因 而變形在該導電線路的頂表面及側表面周圍以得到較大的 接觸面積。複合的凸塊362的楔形係增加在該凸塊及導電 線路間的接觸面積，例如，沿著圖14b及14d之較長的特 徵方向增加，而沒有犧牲到沿著圖14a及14c之較短的特徵 方向上的間距。在複合的凸塊362及導電線路368間之機 41 201250958 械式緊祖連接係在回焊期間將該凸塊保持在該導電線路， 亦即’該凸塊及導電線路並不失去接觸。於是，配接到導 電線路3 6 8之複合的凸塊3 6 2係減少凸塊互連的失敗。 圖15a-15d係展不半導體晶粒324的一 B OL實施例， 其中類似於圖1 2 c ’凸塊材料3 7 4係形成在接觸墊3 3 2之 上。在圖15a中，凸塊材料374是大致順應的，並且在一相 當於大約200克的垂直荷重之力下進行大於約25μηι的塑性 '^形。凸塊材料3 7 4係比基板3 7 8上的導電線路3 7 6寬。 複數個突點380係以一大約1 -25 μηι的數量級之高度形成在 導電線路376上。 半導體晶粒324係被設置以使得凸塊材料3 74和導電 線路376上的互連位置對準。或者是，凸塊材料374可和 形成在基板378上的導電墊或其它互連位置對準。一壓力 或力F係被施加至半導體晶粒324的背表面328以將凸塊 材料374壓到導電線路376及突點38〇之上，即如同在圖 15b中所示者。該力F可在高溫下施加。由於凸塊材料374 之順應的本質，該凸塊材料係變形或突出在導電線路376 的頂表面及側表面以及突點38〇周圍。尤其，壓力的施加 係使得凸塊材料374進行塑性變形並且覆蓋導電線路376 的頂表面及側表面以及突點38〇β凸塊材料374的塑性流動 係在該凸塊材料與導電線路376的頂表面及側表面以及突 點380之間產生巨觀的機械式緊密連接點。凸塊材料μ 的塑性流動係發生在導電線路376的頂表面及側表面以及 突點380周圍，但並不過度地延伸到基板⑺之上，否則 42 201250958 可能造成電氣短路及豆它缺吆。„ 格反，、匕缺陷。在該凸塊材料與導電線路 3 7 6的頂表面及側表面以及穿 次犬點380之間的機械式緊密連接 係在不顯著增加連結力之下，提 r 奴仏具有個別的表面間較 大的接觸面積之強健的連接β左呤 此J逆筏在，亥凸塊材料與導電線路376 的頂表面及側表面以及突赴々0Θ iiL， 大點380之間的機械式緊密連接亦 降低在例如是封裝的後锖_ # „ 衣幻傻々良私期間杈向的晶粒移動。接觸 塾332及導電線路376可制·；ϋ·ίΑ[Εΐ c， ^ 』對應於圖5·11的晶粒墊佈局中的 信號墊、電源墊或接地墊。 圖15c係展示其中凸塊材料374比導電線路3%窄的另 BOL實細例。-壓力或力F係被施加至半導體晶粒似 的背表® 328以將凸塊材料374 s到導電線路m及突點 3 80之上。該力F可在高溫下施加。由於凸塊材料μ之順 應的本質，該凸塊材料係變形或突出在導電線路3%的頂 表面及突，點38〇之上。尤其，壓力的施加係使得凸塊材料 374進行塑性變形並且覆蓋導電線路376的頂表面及突點 380。凸塊材料374的塑性流動係在該凸塊材料以及導電線 路376的頂表面及突，點之間產生巨觀的機械式緊密連 接點。在該凸塊材料以及導電線路376的頂表面及突點 之間的機械式緊密連接係在不顯著增加連結力之下，提供 一具有個別的表面間較大的接觸面積之強健的連接。在該 凸塊材料以及導電線路376的頂表面及突點38〇之間的機 械式緊密連接亦降低在例如是封裝的後續製程期間橫向的 晶粒移動。 圖15d係展示另一 B〇L實施例，其中凸塊材料形 43 201250958 成在導電線路376的一邊緣之上，亦即，部份的凸塊材料 在。亥導電線路之上，而部份的凸塊材料則不在該導電線路 之上。一壓力或力F係被施加至半導體晶粒324的背表面 328以將凸塊材料374壓到導電線路376及突點38〇之上。 该力F可在高溫下施加。由於凸塊材料374之順應的本質’ 該凸塊材料係變形或突出在導電線路376的頂表面及側表 面及大.點380之上。尤其，壓力的施加係使得凸塊材料3 進行塑性變形並且覆蓋導電線路376的頂表面及側表面及 突點380。凸塊材料374的塑性流動係在該凸塊材料與導電 線路376的頂表面及側表面以及突點38〇之間產生巨觀的 機械式緊密連接。在該凸塊材料與導電線路376的頂表面 及側表面以及突點380之間的機械式緊密連接係在不顯著 增加連結力之下提供一具有個別的表面間較大的接觸面積 之強健的連接《在該凸塊材料與導電線路376的頂表面及 :表面以及突‘點380之間的機械式緊密連接亦降低在例如 疋封裝的後續製程期間橫向的晶粒移動。 圖16a-16c係展示半導體晶粒324的一 b〇l實施例， 其中類似於圖12c，凸塊材料384形成在接觸墊332之上。 -尖端386係、從凸塊材才斗384 #主體延伸成為一階梯形凸 塊，其中尖端386比凸塊材料384的主體窄，即如同在圖 16a中所不者。半導體晶粒324係被設置以使得凸塊材料 和基板390上的導電，線路388上之互連位置對準。更明確 地說，尖端386係被設置在導電線路388上的互連位置之 中央上。或者是’凸塊材料384及尖# 386可和形成在基 44 201250958 板390上的導電墊或其它互連位置對準。凸塊材料π*係 比基板390上的導電線路388寬。 導電線路388是大致順應的，並且在一相當於大約 克的垂直荷重的力之下進行大於約25μηι的塑性變形。一厣 力或力F係被施加至半導體晶粒324的背表面328以將尖 端384壓到導電線路388之上。該力F可在高溫下施加: 由於導電線路388之順應的本質，該導電線路係變形在尖 端3 86的周圍，即如同在圖16b中所示者。尤其，壓力的 施加係使得導電線路388進行塑性變形並且覆蓋尖端3% 的頂表面及側表面。接觸墊332及導電線路388可對應.於 圖5-11的晶粒墊佈局中的信號墊、電源墊或接地墊。 圖16c係展示另一 B0L實施例，其中圓形的凸塊材料 394係形成在接觸墊332之上。一尖端396係從凸塊材料 394的主體延伸以形成一柱形凸塊，其中該尖端比凸塊材料 394的主體窄。半導體晶粒324係被設置以使得凸塊材料 3 94和基板400上的導電線路398上之互連位置對準，更明 確地說’尖端396係被設置在導電線路398上的互連位置 之中央上。或者是’凸塊材料394及尖端396可和形成在 基板400上的導電墊或其它互連位置對準。凸塊材料394 係比基板400上的導電線路398寬。 導電線路398是大致順應的，並且在一相當於大約2〇〇 克的垂直荷重的力之下進行大於約25μτη的塑性變形。一壓 力或力F係被施加至半導體晶粒324的背表面328以將尖 端396壓到導電線路398之上。該力f可在高溫下施加。 45 201250958 由於導電線路398之順應的本質，該導電線路係變形在尖 端396周圍。尤其，壓力的施加係使得導電線路398進行 塑性變形’並且覆蓋尖端396的頂表面及側表面》接觸墊 332及導電線路398可對應於圖5-11的晶粒墊佈局中的信 號墊、電源墊或接地墊。 圖133-13§、143-14(1及153-150中所述的導電線路亦可 以是如圖16a-16c中所述之順應的材料。 圖1 7a-1 7b係展示半導體晶粒324的一 BOL實施例， 其中類似於圖1 1 c ’凸塊材料4〇4係形成在接觸墊332之 上。凸塊材料404是大致順應的，並且在一相當於大約2〇〇 克的垂直荷重的力之下進行大於約25μηι的塑性變形。凸塊 材料404係比基板408上的導電線路406寬。一具有開口 412及導電的側壁414之導電貫孔410係穿過導電線路406 而形成，即如同在圖17a中所示者。接觸墊332及導電線路 406可對應於圖5-1 1的晶粒塾佈局中的信號塾、電源塾或 接地塾。 半導體晶粒324係被設置以使得凸塊材料404和導電 線路406上的互連位置對準，請參見圖21-21ge或者是， 凸塊材料404可和形成在基板408上的導電墊或其它互連 位置對準。一壓力或力F係被施加至半導體晶粒324的背 表面328以將凸塊材料404壓到導電線路406之上並且壓 入導電貫孔410的開口 412中。該力F可在高溫下施加。 由於凸塊材料404之順應的本質，該凸塊材料係變形或突 出在導電線路406的頂表面及側表面周圍且進入到導電貫 46 201250958 孔410的開口 412中，即如同在圖17b中所示者。尤其， 壓力的施加係使得凸塊材料404進行塑性變形並且覆蓋導 電線路406的頂表面及側表面且進入到導電貫孔41 〇的開 口 412中。因此’凸塊材料4〇4係電連接至導電線路4〇6 及導電的側壁414以供穿過基板4〇8的z向垂直的互連使 用。凸塊材料404的塑性流動係在該凸塊材料與導電線路 406的頂表面及側表面以及導電貫孔41〇的開口 412之間產 生機械式緊密連接。在該凸塊材料與導電線路4〇6的頂表 面及側表面以及導電貫孔41〇的開口 412之間的機械式緊 密連接係在不顯冑增加連結力之了提供-具有個別的表面 間較大的接觸面積之強健的連接。在該凸塊材料與導電線 路406的頂表面及側表面以及導電貫孔41〇的開口 412之 間的機械式緊密連接亦降低在例如是封裝的後續製程期間 橫向的晶粒移動。由於導電貫孔41〇係和凸塊材料4〇4 一 起被形成在該互連位置之内’因此總基板互連面積係減少。 在圖 13a-13g、14a_14d、15a_15d、16a i6c 及 pa· 的B〇L實施例中，藉由使導電線路比互連結構窄，導電線 路的間距可被降低以增加繞線密度及1/〇數目。較窄的導電 線路係降低將互連結構變形在導電線路的周圍所需的力 F。例如，該必要的力F可以是使一凸塊抵靠一比該凸塊寬 的導電線路或塾變形所需的力之30-50%。該較低的塵力F 對於細間距互連及小的晶粒維持在一指定容限内的丘面性 以及達成均句的z向變形及高可靠度的互連結合是有用 的。此外，將互連結構變形在導電線路的周圍係將該凸塊 47 201250958 機械式㈣該線路以豸免在回嬋期間@晶粒移動或晶粒浮 接。 圖1 8a-18c係展示一種模具底膠填充（MUF)製程以將封 裝材料沉積在半導體晶粒及基板間的凸塊周圍。圖i8a係展 示半導體晶粒324利用圖13b的凸塊材料334而安裝到基 板354’並且被設置在凹槽（chase)模具42〇的上方模具支撐 件416及下方模具支撐件418之間。圖13a_i3g、丨仏-丨以、 15a-15d、16心16〇及17a-17b之其它的半導體晶粒及基板之 組合亦可设置在凹槽模具420的上方模具支撐件416及下 方模具支撐件418之間。該上方模具支撐件416係包含可 壓細的4 離型膜（releasing film)422。 在圖18b中’上方模具支撐件416及下方模具支撐件 41 8被放在一起以封入半導體晶粒324及基板354，其具有 一開放空間在該基板之上且在該半導體晶粒及基板之間。 可壓縮的離型膜422係貼合半導體晶粒324的背表面328 及側表面以阻擋封裝材料在這些表面上的形成。一種處於 液態的封裝材料424係利用喷嘴426而被注入到凹槽模具 420的一側中，而一選配的真空輔助428從相反的側邊吸壓 以將該封裝材料均勻地填入基板354之上的開放空間以及 在半導體晶粒324及基板354之間的開放空間《封裝材料 424可以是聚合物複合材料（例如，具有填充劑的環氧樹 脂、具有填充劑的環氧丙烯酸酯）、或是具有適合的填充劑 之聚合物。封裝材料424是非導電的並且在環境上保護半 導體裝置免於接觸到外部的元素及污染物。可壓縮的材料 48 201250958 422係避免封裴材料424流到半導體晶 々/曰，主I 外们牙表面328 及側表面的周圍。封裝材料424係被固化。半 粒324的f表面328及側表面係保持露出自封裝材料424曰曰。 圖18c係展示MUF及模具過度填充（m〇f)，亦即， 沒有可壓縮的材料422下的一實施例。半導體晶粒似及 基板354係被設置在凹槽模I 420的上方模具支擇件416 及下方模具支撐件418之間。該上方模具支擇件416及下 方模具支撐件418係被放在—起以封人半導體晶粒似及 基板354’其具有一開放空間在該基板之上、在該半導體晶 粒的周圍且在該半導體晶粒及基板之間。處於液態的封： 材料424係利用噴嘴426而被注人到凹槽模具仙的一側 中，而一選配的真空輔助428係從相反的側邊吸壓以將該 封裝材料均句地填入在半導體晶粒324的周圍且在基板ΜΑ 之上的開放空間以及在半導體晶粒324及基板354之間的 開放空間。封裝材料424係被固化。 圖19係展示將封裝材料沉積在半導體晶粒324的周圍 且在半導體晶粒324及基板354之間的間隙中的另—實施 例j半導體晶粒324及基板354係藉由屏障（dam)43〇圍住。 封裝材料432係以液態從噴嘴434分配到屏障43〇中，以 填入基板354之上的開放空間以及在半導體晶粒324及基 板354之間的開放空間。從喷嘴434分配的封裝材料 的量係被控制在不覆蓋半導體晶粒324的背表面328或側 表面下填入屏障430。封裝材料432係被固化。 圖20係展示在圖18a、18c及19的muf製程之後的半 49 201250958 導體晶粒324及基板354。封裝材料424係均勻地散佈在基 板354之上且在半導體晶粒324及基板354之間的凸塊材 料334的周圍。 圖2 1 a-2 1 g係展示在基板或PCB 440上之各種的導電線 路佈局的俯視圖。在圖2 1 a中，導電線路442是一形成在基 板440上具有一體型（integrated)凸塊墊或互連位置444之直 的導體。基板凸塊墊444的側邊可以是和導電線路442共 線的。在習知技術中，一焊料對準開口（SR〇)通常是形成在 該互連位置之上，以在回焊期間限制凸塊材料。該Sr〇會 增加互連間距且減少I/O數目。相對地，遮罩層446可形成 在基板440的一部份之上；然而，該遮罩層並未形成在導 電線路442的基板凸塊墊444的周圍。換言之，導電線路 442中被設計來和凸塊材料配接的部份並沒有原本用於在 回焊期間凸塊限制的遮罩層446的任何SR〇。 半導體晶粒324係被設置在基板44〇之上，並且凸 材料係和基板凸㈣444對準。凸塊材料係藉由使該凸 材料和該凸塊墊實體接觸並且接著在_回焊溫度下回焊 凸塊材料以電氣且冶金連接至基板凸塊墊444。 在另-實施例中’-導電凸塊材料係利用一㈣、 :的電鍵、無電的電鑛、球式滴落或網版印刷製程以沉 板凸塊塾444之上。該凸塊材料可以是A卜Sn、Ni

Au、Ag、Pb、Bi、Cu、焊料以及复紐人 H, ^ 組合，其具有一選配 助熔溶劑。例如，該凸塊材料可以是 疋井晶Sn/Pb、高鉛的 或是無錯的焊料。該凸塊材料係利用-合適的附著 50 201250958 =製程來連結到基板凸塊塾444。在—實施例中，該凸塊 枓係错由加熱該材料超過其㈣來回焊，以形成凸塊或 互連448:即如同在圖21b中所示者。在某些應用中凸塊 448 ^進行二次回焊以改善到基板凸塊塾444的電氣接觸。 在該窄的基板凸塊墊444周圍的凸塊材料係在回焊期間維 持晶粒的位置。 在高繞線密度的應用中，最小化導電線路442的逸散 間距是所期望的。在導電線路442之間的逸散間距可藉由 消除用=回焊限制目的之遮罩層，亦即，藉由在沒有遮罩 層下回焊凸塊材料而被減少。由於沒有SR〇被形成在晶粒 凸塊墊332或基板凸塊墊444的周圍，所以導電線路442 可用較細的間距形成，亦即，導電線路442可被設置成較 靠在起或疋較罪近附近的結構。在基板凸塊塾444周圍 、有SRO之下’導電線路442間的間距係給定為 P = D + PLT+W/2，其中D是凸塊448的基底直徑，pLT是晶 粒设置容限，並且w是導電線路442的寬度。在一實施例 中’給定ΙΟΟμιη的凸塊基底直徑、1〇μηι的pLT、以及3〇μηι 的線路線寬’導電線路442之最小的逸散間距是125μηι。 该無遮罩的凸塊形成係免去需要考量到如習知技術中可見 的相鄰開口間之遮罩材料的孔帶（ligament)間隔、焊料遮罩 對準容限（SRT)、以及最小可解析的SRO。 當該凸塊材料在沒有遮罩層下被回焊以將晶粒凸塊墊 3 32冶金且電連接至基板凸塊墊444時，潤濕及表面張力係 使知該凸塊材料維持自我局限（self_c〇nfinement)且被保持 51 201250958 在晶粒凸塊塾332與基板凸塊墊444及基板440中緊鄰導 電線路442且實質在該凸塊墊的覆蓋區中的部份之間的空 間内。 為了達成遠所要的自我局限性質，凸塊材料可在置放 於晶粒凸塊墊3 3 2或基板凸塊墊444上之前被浸沒在一助 熔溶劑中，以選擇性地使得該凸塊材料所接觸的區域比導 電線路442周圍的區域更濕潤。該熔化的凸塊材料係由於 該助熔溶劑的可濕性而維持局限在實質由凸塊墊所界定的 區域内。該凸塊材料並不溢出到較不濕潤的區域。一薄的 氧化層或是其它絕緣層可形成在其中不打算有凸塊材料的 區域之上，以使該區域較不濕潤。因此，晶粒凸塊墊332 或基板凸塊墊444周圍並不需要有遮罩層44〇。 圖21c係展示平行的導電線路452為直的導體之另一實 施例，其中一體型矩形凸塊墊或互連位置454形成在基板 450上在此例中，基板凸塊墊454係比導電線路452寬， 但是小於配接的凸塊寬度。基板凸塊墊454的側邊可以是 平行於導電線路452。遮罩層456可形成在基板45〇的一部 份之上；然而，該遮罩層並未形成在導電線路452的基板 凸塊塾454的周圍。換言之，導電線路452中被設計以和 凸塊材料配接的部份並沒有原本用於在回焊期間凸塊限制 的遮罩層446的任何SRO。 圖21d係展示以多個列的一陣列配置的導電線路46〇 及462的另一實施例，其中偏置的一體型凸塊墊或互連位 置464形成在基板466上以得到最大的互連密度及容量。 52 201250958 交替的導電線路460及462係包含一用於繞線到凸塊墊464 的肘部。每個基板凸塊墊464的側邊係和導電線路46〇及 462共線的。遮罩層468可形成在基板466的一部份之上； 然而，遮罩層468並未形成在導電線路46〇及462的基板 凸塊墊464的周圍。換言之，導電線路46〇及462中被設 計以和凸塊材料配接的部份並沒有原本用於在回焊期間凸 塊限制的遮罩層468的任何SRO。 圖2 1 e係展示以多個列的一陣列配置的導電線路47〇 及472的另一實施例，其中偏置的一體型凸塊墊或互連位 置474形成在基板476上以得到最大的互連密度及容量。 交替的導電線路470及472係包含一用於繞線到凸塊墊474 的肘部。在此例中’基板凸塊墊474是圓形的並且比導電 線路470及472寬，但是小於配接的互連凸塊材料的寬度。 遮罩層478可形成在基板476的一部份之上；然而，遮罩 層478並未形成在導電線路470及472的基板凸塊墊474 的周圍。換言之，導電線路470及472中被設計以和凸塊 材料配接的部份並沒有原本用於在回焊期間凸塊限制的遮 罩層478的任何SRO。 圖2 1 f係展示以多個列的一陣列配置的導電線路480 及482的另一實施例，其中偏置的一體型凸塊墊或互連位 置484形成在基板486上以得到最大的互連密度及容量。 交替的導電線路480及482係包含一用於繞線到凸塊墊484 的肘部。在此例中，基板凸塊墊484是矩形的並且比導電 線路480及482寬，但是小於配接的互連凸塊材料的寬度。 53 201250958 遮罩層488可形成在基板486的一部份之上；然而，遮罩 層488並未形成在導電線路"ο及482的基板凸塊墊484 的周圍。換言之，導電線路48〇及482中被設計以和凸塊 材料配接的部份並沒有原本用於在回焊期間凸塊限制的遮 罩層488的任何SRO。 作為互連製程的一例子，半導體晶粒324係被設置在 基板466之上，並且凸塊材料334係和圖2id的基板凸塊 墊464對準。凸塊材料334係藉由如同圖13a_13g、14a_14d、 15a-15d、16a-16c及17a_17b所述’加壓該凸塊材料或是藉 由使邊凸塊材料和該凸塊墊實體接觸並且接著在一回焊溫 度下回焊該凸塊材料，以電氣及冶金連接至基板凸塊塾 464 ° 在另一實施例中，一導電凸塊材料係利用 ..... 瘵鍛 ^ 解的錢、無電的電鐘、球式滴落或網版印刷的製程沉希 在基板凸塊墊464之上。該凸塊材料可以是Al、Sn、Ni、 AU、Ag、Pb、Bi、Cu、^、m_^^_ 7助熔溶劑。例如，該凸塊材料可以是共晶sn/pb、高錯的 焊料、或是無鉛的焊料。該凸塊材料係利用—合適的 或連結製程連結到基板凸塊墊464。在—實施射，該凸塊 材枓㈣由加熱該材料超過其熔點而被回痒以 互連490’即如同在圖21g中所示者 5 承皆應用中，Λ i金 490係進行二次回焊以改善到基板凸塊塾4 龙 -亥乍的基板凸㈣偏腳的凸塊材料係維持在 晶粒的置放。凸塊材料334或凸塊49〇 Β J形成在圖21a_2ig 54 201250958 的基板凸塊墊配置上。 在高繞線密度的應用中，最小化圖2 1 a-2 1 g的導電線路 460及462或是其它導電線路配置的逸散間距是所期望的。 在導電線路460及462之間的逸散間距可藉由消除用於回 焊限制目的之遮罩層，亦即，藉由在沒有遮罩層下回焊凸 塊材料而被減少。由於沒有SRO被形成在晶粒凸塊墊3 32 或基板凸塊墊464的周圍，所以導電線路460及462可用 較細的間距形成，亦即，導電線路460及462可被設置成 較靠在·一起或是較靠近附近的結構。在基板凸塊塾464周 圍沒有SRO之下’導電線路460及462間的間距係給定為 P=D/2+PLT+W/2，其中D是凸塊490的基底直徑，ρ[τ是 晶粒設置容限’並且W是導電線路460及462的寬度。在 一實施例中，給定ΙΟΟμιη的凸塊基底直徑、ι〇μιη的Plt、 以及30μιη的線路線寬，導電線路46〇及462之最小的逸散 間距是125μηι。該無遮罩的凸塊形成係免去需要考量到如 習知技術中可見的相鄰開口間之遮罩材料的孔帶間隔、 SRT、以及最小可解析的sr〇。 當該凸塊材料在沒有遮罩層下被回焊以將晶粒凸塊墊 332冶金且電連接至基板凸塊墊464時，潤濕及表面張力係 使得該凸塊材料維持自我局限且被保持在晶粒凸塊墊332 與基板凸塊墊464及基板466中緊鄰導電線路46〇及462 且實質在該凸塊墊的覆蓋區中的部份之間的空間内。 為了達成該所要的自我局限性質，凸塊材料可在置放 於晶粒凸塊墊332或基板 4丞极凸塊墊464上之前被浸沒在一助 55 201250958 熔溶劑中，以選擇性地使得該凸塊材料所接觸的區域比導 電線路460及462周圍的區域更濕潤。該熔化的凸塊材料 係由於該助熔溶劑的可濕性而維持局限在實質由凸塊墊所 界疋的區域内。該凸塊材料並不溢出到較不濕潤的區域。 一薄的氧化層或是其它絕緣層可形成在其中不打算有凸塊 材料的區域之上，以使該區域較不濕潤。因此，晶粒凸塊 墊332或基板凸塊塾464周圍並不需要有遮罩層468。 在圖22a中，遮罩層492係沉積在導電線路494及496 的一部份之上。然而，遮罩層492並未形成在一體型凸塊 墊498之上。因此，在基板5〇〇上的每個凸塊墊498都沒 有SRO。一非濕性遮罩補片（patch)5〇2係被形成在基板5〇〇 上且在一體型凸塊墊498的陣列内的空隙中，亦即，在相 鄰的凸塊墊之間。該遮罩補片502亦可形成在半導體晶粒 3 24上且在晶粒凸塊墊498的陣列内的空隙中。更一般而 言’該遮罩補片係被形成在任何配置中的一體型凸塊塾附 近’以避免溢出到較不濕潤的區域。 半導體晶粒324係被设置在基板5〇〇之上，並且凸塊 材料係和基板凸塊墊498對準。該凸塊材料係藉由如同圖 13a-13g、l4a-14d、15a-15d、16a-16C 及 17a.17b 所述地壓 下該凸塊材料或是藉由使該凸塊材料和該凸塊墊實體接觸 並且接著在一回焊溫度下回焊該凸塊材料，以電氣且冶金 連接至基板凸塊墊498。 在另一實施例中，一導電凸塊材料係利用一蒸鍍、電 解的電鍍、無電的電鍍、球式滴落、或是網版印刷的製程 56 201250958 沉積在晶粒的一體型凸塊墊498之上。該凸塊材料可以是 Α卜Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料及其組合，其具 有 選配的助熔溶劑。例如，該凸塊材料可以是共晶 Sn/Pb、高鉛的焊料、或是無鉛的焊料。該凸塊材料係利用 一合適的附著或連結製程連結到一體型凸塊墊498 ^在一實 施例中，該凸塊材料係藉由加熱該材料超過其熔點來進行 回焊，以形成球或凸塊504。在某些應用中，凸塊504係進 行二次回焊以改善至一體型凸塊墊498的電氣接觸。該凸 塊亦可壓縮連結到一體型凸塊墊498。凸塊5〇4係代表一種 可形成在一體型凸塊墊498之上的互連結構的類型、該互 連結構亦可以使用柱形凸塊、微凸塊、或其它電互連。 在高繞線密度的應用中，最小化逸散間距是所期望 的°為了減少在導電線路494及496間的間距，該凸塊材 料係在一體型凸塊墊498周圍沒有遮罩層之下進行回焊。 在導電線路494及496之間的逸散間距可藉由消除用於回 焊限制目的之遮罩層以及該一體型凸塊墊周圍相關的 SR〇 ’亦即，藉由在沒有遮罩層下回焊凸塊材料而被減少。 遮罩層492可形成在導電線路494及496以及基板500中 遠離一體型凸塊墊498的一部份之上；然而，遮罩層492 並未形成在一體型凸塊墊498的周圍^換言之，導電線路 494及496中被設計以和凸塊材料配接的部份並沒有原本用 於在回焊期間凸塊限制的遮罩層492的任何sr〇。 此外’遮罩補片502係被形成在基板5〇0上且在一體 型凸塊墊498的陣列内的空隙中。遮罩補片5〇2是非濕性 57 201250958 材料。遮罩補片502可以是和遮罩層492相同的材料並且 在相同的處理步驟期間施加、或為不同的材料而在不同的 處理步驟期間施加。遮罩補片502可藉由對於一體型凸塊 塾498的陣列内之線路或墊的部份選擇性的氧化、電鐘、 或其它處理來加以形成。遮罩補片5〇2係限制凸塊材^流 到一體型凸塊墊4 9 8且避免導電凸塊材料滲到相鄰的結構。 當該凸塊材料係利用設置在一體型凸塊墊498的陣列 内之空隙的遮罩補片502進行回焊時，潤濕及表面張力係 使得該凸塊材料局限且保持在晶粒凸塊墊332與一體型凸 塊墊498及基板500中緊鄰導電線路494及496且實質在 s玄一體型凸塊墊498的覆蓋區中的部份之間的空間内。 為了達成所要的局限性質，該凸塊材料可在置放於晶 粒凸塊墊332或一體型凸塊墊498上之前被浸沒在一助熔 溶劑中，以選擇性地使得該凸塊材料所接觸的區域比導電 線路494及496的周圍區域更濕潤。該熔化的凸塊材料係 由於該助熔溶劑的可濕性而維持局限在實質由凸塊墊所界 疋的區域内。該凸塊材料並不溢出到較不濕潤的區域。一 薄的氧化層或是其它絕緣層可形成在其中不打算有凸塊材 料的區域之上，以使該區域較不濕潤。因此，晶粒凸塊墊 332或一體型凸塊墊498的周圍並不需要遮罩層492。 由於晶粒凸塊墊332或一體型凸塊墊498的周圍沒有 形成SRO,所以導電線路494及496可用較細的間距形成’ 亦即，導電線路可較靠近相鄰的結構來設置，而不會接觸 且形成電氣短路◊假設相同的焊料對準設計規則，導電線 58 201250958 路494及496之間的間距係給定為p=(1 id + w)/2 ,其中d 是凸塊504的基底直徑，並且w是導電線路494及々'%的 寬度。在-實施例中，給定1〇〇_ @凸塊直徑以及2 — 的線路線寬，導電線路494 & 496之最小的逸“— 6 5 μ m。該凸塊形成係免去需要考量到如習知技術中可見的 相鄰開π間之遮罩材料的孔帶間隔、以及最小可解析的 S R〇 〇 /圖23係展示堆4封裝（P〇p)5()5，其中半導體晶粒州 係利用晶粒附接黏著劑510而堆疊在半導體晶粒$⑽上。 半導體晶才立506 * 508分财有一包含類比或數位電路的 主動表面’ 類比或數位電路被實施為形成在該晶粒内且 根據該晶粒的電設計及功能來電互連的主動裝置、被動裝 置、導電層以及介電層❶例如，該電路可包含一或多個電 晶體、二極體以及其它形成在該主動表面内之電路元件以 實施類比電路或數位電路，例如：DSp、asic、記憶體或 其它信號處理電路。半導體晶粒5〇6及5〇8亦可包:例如 是電感器、電容器及電阻器的IPD，以供RF信號處理使用。 半導體晶粒506係利用圖i3a_13g、14a_14d、15a_i5d、 16a-16c& 17a_17b的實施例中之任一實施例，利用形成在 接觸墊518上之凸塊材料516而被安裝到形成在基板514 上的導電線路512。接觸墊518及導電線路512可對應於圖 5-11的晶粒墊佈局中的信號墊、電源墊或接地墊。半導體 曰曰粒5 08係利用焊線522電連接至形成在基板514上之接 觸墊520。焊線522之相反端係連結到半導體晶粒5〇6上之 59 201250958 接觸墊524。 遮罩層5 26係被形成在基板514之上且開口超過半導 體晶粒506的覆蓋區。儘管遮罩層526在回焊期間並不限 帝J凸塊材料5 1 6到導電線路5丨2，該開放的遮罩可運作為一 屏I1早以避免在MUF期間封裝材料528遷移到接觸墊52〇或 焊線522。封裝材料528係類似於圖18a_18c沉積在半導體 S曰粒508及基板514之間。遮罩層526係阻擋MUF封裝材 料528到達接觸墊52〇及焊線522，否則可能會造成缺陷。 遮罩層526係容許較大的半導體晶粒被設置在一特定的基 板上’而無封裝材料528流出到接觸墊52〇之上的風險。 儘官本發明的一或多個實施例已詳細地解說，熟習此 項技術者將會體認到可在不脫離如以下的申請專利範圍中 所闡述之本發明的範疇下，對於該些實施例進行修改及調 適0 【圖式簡單說明】 圖1係以平面圖描繪在一晶粒上用於一覆晶封裝之一 習知的墊佈局； 圖2係以平面圖描繪在一覆晶基板上的墊及繞線的配 置； 圖3係描繪一安裝到其表面之不同類型的封裝的pcB丨 圖4a-4c係描繪安裝到該PCB的半導體封裝之進一步 备田節； 圖5係描繪在一晶粒上用於一覆晶封裝之一塾佈局； 60 201250958 圖6係描繪在一覆晶基板上的墊及繞線之一配置； 圖7係描繪安裝在一基板上的一覆晶之—部份，其係 具有一晶粒墊佈局以及基板墊配置； 圖8a-8b係描繪在一晶粒上用於一覆晶封裝之一第一 墊佈局； 圖9a-9b係描繪在一晶粒上用於一覆晶封裝之一第二 墊佈局； 圖10a-10b係描繪在一晶粒上用於一覆晶封裝之一第 三墊佈局； 圖11 a-1 1 b係描繪在一晶粒上用於一覆晶封裝之一第 四墊佈局； 圖12a-12h係描繪形成在一半導體晶粒之上用於連結 至一基板上的導電線路之各種的互連結構； 圖13a-13g係描繪該半導體晶粒以及連結到該些導電 線路的互連結構； 圖14a-14d係描繪具有一連結到該些導電線路之楔形 的互連結構的半導體晶粒； 圖15a-15d係描繪該半導體晶粒以及連結到該些導電 線路的互連結構的另一實施例； 圖16a-16c係描繪連結到該些導電線路的階梯形凸塊 以及柱形凸塊互連結構； 圖1 7a-1 7b係描繪具有導電貫孔的導電線路； 圖18a-18c係描繪在該半導體晶粒及基板之間 底膠填充； 具 201250958 圖19係描繪在該丰導，s相芬其此* 干等體Ba拉及基板之間的另一模具底 膠填充； 圖20係描繪在模具底膠填充後之半導體晶粒及基板； 圖21a-21g係描緣具有開放的谭料對準的導電線路之 各種配置； 圖22a-22b係描繪且右力道 ,θ A1 八有在導電線路間的補片之開放的 烊料對準；並且 圖23 W具有遮罩層屏障以在模具底膠填充期間抑 制封裝材料之POP。 【主要元件符號說明】 10 晶粒墊佈局 12 主動表面 13 半導體晶粒 14 電源墊 16 接地塾 18 信號墊 19 信號墊 20 基板墊的配置 22 基板表面 23 在晶粒邊緣的下方 24 電源墊 26 接地墊 28 信號墊 62 201250958 29 信號墊 30 線路 32 短的線路 34 信號貫孔 36 短的線路 38 電源貫孔 40 短的線路 42 接地貫孔 50 電子裝置 52 印刷電路板 54 線路 56 打線接合封裝 58 覆晶 60 球狀柵格陣列 62 凸塊晶片載體 64 雙排型封裝 66 平台柵格陣列 68 多晶片模組 70 四邊扁平無引 72 四邊扁平封裝 74 半導體晶粒 76 接觸墊 78 中間載體 80 導線 63 201250958 82 焊線 84 封裝材料 88 半導體晶粒 90 載體 92 底膠填充或環氧樹脂黏著材料 94 焊線 96 接觸墊 98 接觸墊 100 模製化合物或封裝材料 102 接觸墊 104 凸塊 106 中間載體 108 主動區域 110 凸塊 112 凸塊 114 信號線 116 模製化合物或封裝材料 120 晶粒墊佈局 122 信號墊 124 晶粒表面 126 晶粒邊緣 128 電源墊 130 接地墊 132 中央區域 64 201250958 134 基板墊的配置 136 信號墊 138 電源墊 140 接地墊 142 基板表面 144 在晶粒邊緣的 146 線路 148 短的線路 150 電源貫孔 152 短的線路 154 接地貫孔 155 主動側 156 覆晶封裝 157 半導體晶粒 158 基板 160 電源墊 161 接地墊 162 上方的金屬層 163 信號凸塊 164 信號線路 165 電源凸塊 166 電源線路 167 接地凸塊 168 接地線路 65 201250958 170 單一金屬層基板 171 單一金屬層基板 172 兩金屬層基板 173 上方的金屬層 174 下方的金屬層 176 經圖案化的金屬層 177 線路 178 線路 179 電源線路 180 接地線路 181 接地凸塊 182 信號凸塊 183 電源凸塊 184 接地凸塊位置 185 信號凸塊位置 186 電源凸塊位置 187 核心接地凸塊 188 核心電源凸塊 189 核心接地凸塊位置 190 核心電源凸塊位置 191 貫孔 192 貫孔 193 貫孔 194 線路 66 201250958 195 在晶粒邊緣的下方 196 貫孔 197 貫孔 198 貫孔 200 晶粒塾佈局 202 信號墊 204 晶粒表面 206 晶粒邊緣 208 電源墊 210 接地墊 212 基板墊的配置 214 信號墊 216 電源墊 218 接地墊 220 晶粒墊佈局 222 在晶粒邊緣的下方 224 線路 226 電源短線段或凸出 228 電源貫孔 230 接地短線段或凸出 232 接地貫孔 234 晶粒塾佈局 236 信號墊 2 3 8 晶粒表面 67 201250958 240 晶粒邊緣 242 電源墊 244 接地墊 250 基板墊的配置 252 信號墊 254 電源墊 256 接地墊 25 8 基板表面 260 在晶粒邊緣的下方 262 線路 264 電源短線段或凸出 266 電源貫孔 268 接地短線段或凸出 269 接地貫孔 270 晶粒墊佈局 271 信號墊 272 晶粒表面 273 晶粒邊緣 274 電源墊 275 接地墊 276 基板墊的配置 278 信號墊 279 電源墊 280 接地墊 68 201250958 281 基板表面 282 在晶粒邊緣的下方 283 線路 284 電源短線段或凸出 285 電源貫孔 286 接地短線段或凸出 287 接地貫孔 2 8 8 晶粒塾佈局 289 信號墊 290 晶粒表面 291 晶粒邊緣 292 電源墊 293 接地墊 294 基板墊的配置 295 信號墊 296 電源墊 297 接地墊 298 基板表面 300 在晶粒邊緣的下方 302 線路 304 電源短線段或凸出 306 電源貫孔 310 接地短線段或凸出 312 接地貫孔 69 201250958 320 半導體晶圓 322 主體基板材料 324 半導體晶粒或構件 326 切割道 328 背表面 330 主動表面 332 導電層 334 凸塊材料 3 3 6 球或凸塊 338 複合的凸塊 340 不可熔的部份 342 可熔的部份 344 凸塊 346 導電柱 348 凸塊材料 350 突點 \ 352 鋸條或雷射切割工具 354 基板 356 導電線路

358 基板或PCB 360 導電線路 361 凸塊材料 362 複合的凸塊 364 不可熔或不可分解的部份 70 201250958 366 可熔或可分解的部份 3 6 8 導電線路 370 基板 374 凸塊材料 3 76 導電線路 378 基板 380 突點 384 凸塊材料 386 尖端 388 導電線路 390 基板 394 凸塊材料 396 尖端 398 導電線路 400 基板 404 凸塊材料 406 導電線路 408 基板 410 導電貫孔 412 開口 414 導‘電的側壁 416 上方模具支撐件 418 下方模具支撐件 420 凹槽模具 71 201250958 422 424 426 428 430 432 434 440 442 444 446 448 450 452 454 456 460 462 464 466 468 470 472 可壓縮的離型膜 封裝材料 喷嘴 輔助 屏障 封裝材料 喷嘴 基板 導電線路 基板凸塊墊 遮罩層 凸塊或互連 基板 導電線路 基板凸塊塾 遮罩層 導電線路 導電線路 基板凸塊墊 基板 遮罩層 導電線路 導電線路 基板凸塊墊 72 474 201250958 476 478 480 482 484 486 488 490 492 494 496 498 500 502 504 505 506 508 510 512 514 516 518 520 基板 遮罩層 導電線路 導電線路 基板凸塊塾 基板 遮罩層 凸塊或互連 遮罩層 導電線路 導電線路 凸塊墊 基板 遮罩補片 球或凸塊 堆疊封裝 半導體晶粒 半導體晶粒 晶粒附接黏著劑 導電線路 基板 凸塊材料 接觸墊 接觸墊 73 201250958 522 焊線 524 接觸墊 526 遮罩層 528 封裝材料

Claims (1)

1. 201250958 七、申請專利範圍： 1. 一種製造半導體裝置之方法，其係包括： 提供具有晶粒墊佈局的半導體晶粒，其中信號墊主要 位在該半導體晶粒的周邊區域中，並且電源墊及接地墊主 要位在該半導體晶粒的該些信號塾的内側的區域中； 在該些信號墊、電源墊以及接地墊之上形成複數個凸 塊； 提供基板； 在該基板之上形成具有互連位置的複數個導電線路， 該些凸塊係比該些互連位置寬； 將該些凸塊連結至該些互連位置，使得該些凸塊覆蓋 該些互連位置的頂表面及側表面；以及 在遠半導體晶粒及基板之間的該些凸塊的周圍沉積封 裝材料。 2. 如申請專利範圍第1項之方法，其中該些凸塊係包含 可溶的部份以及不可溶的部份。 3. 如申請專利範圍第丨項之方法，其進一步包含以大致 平仃於该半導體晶粒的邊緣之周邊列或是周邊陣列配置該 些信號墊。 4. 如申請專利範圍第丨項之方法，其進一步包含以交錯 的配置或正交的配置來配置該些信號墊在相鄰的列中。 5·如申請專利範圍第1項之方法，其中少於1〇%的該些 電源墊及接地墊係位在該周邊區域之内並且少於1〇%的 S玄些信號墊係位在該内側的區域之内。 75 201250958 6. 如申請專利範圍第】項之方法，其進一步包含在該基 板遠離該些互連位置的區域之上形成遮罩層。 ^土 7. —種製造半導體裝置之方法，其係包括： 提供半導體晶粒； 提供基板； 在該基板之上形成具有互連位置的複數個導電線路， 其係以信號位置係位在靠近該基板的周邊並且電源位置及 接地位置係位在該些信號位置的内側之佈局來配置；以及 在該半導體晶粒及基板之間形成互連結構，使得該些 互連結構覆蓋該些互連位置的頂表面及側表面。 8. 如申請專利範圍第7項之方法，其進一步包含在該半 導體晶粒及基板之間沉積封裝材料。 9. 如申請專利範圍第7項之方法，其中該互連結構係包 έ可炫的部份以及不可熔的部份。 ,|0.如中請專利範圍第7項之方法，其進-步包含以大 致平订於4基板的邊緣之周邊列或是周邊陣列配置該些信 號位置。 ·如申請專利範 , π <万法，其進一步包含以父 :的配置或是正交的配置來配置該些信號位置在相鄰的列 中。 7項之方法，其進一步包含以陣 置在靠近該基板的中心處。 7項之方法，其中該半導體晶粒 12. 如申請專利範圍第 列配置該些電源及接地位 13. 如申請專利範圍第 的中央區域並沒有墊。 76 201250958 14_一種製造半導體裝置之方法，其係包括： 提供半導體晶粒； 提供基板； 在該基板之上形成具有互連位置的複數個導電線路， 其係以信號位置主要位在該基板的周邊區域中並且電源位 置及接地位置主要位在該基板的信號墊之内側的區域中之 佈局來配置； 將該半導體晶粒連結至該些互連位置；以及 在該半導體晶粒及基板之間沉積封裝材料。 15. 如申請—專利範圍第14項之方法，其進一步包含在該 半導體晶粒之上形成互連結構，該互連結構包含可熔的部 份以及不可熔的部份。 16. 如申請專利範圍第14項之方法，其中少於1〇%的該 些電源位置及接地位置係位在該周邊區域之内。 17·如申請專利範圍第14項之方法，其中少於1〇%的該 些信號位置係位在該内側的區域之内。 18. 如申請專利範圍第14項之方法，其進一步包含以大 致平行於該基板的邊緣的周邊列或是周邊陣列來配置該些 信號位置。 19. 如申請專利範圍第14項之方法，其進一步包含以陣 列配置該些電源位置及接地位置在靠近該基板的中心處。 20·如申請專利範圍第丨4項之方法，其進一步包含以交 錯的配置或是正交的配置來配置該些信號位置在相鄰的列 中0 77 201250958 21. —種半導體裝置，其係包括： 具有晶粒墊佈局的半導體晶粒，其中信號墊主要位在 該半導體晶粒的周邊區域中，並且電源墊及接地墊主要位 在該半導體晶粒的該些信號塾的内側的區域中； 基板； 形成在该基板之上的具有互連位置的複數個導電線 路’其中s玄半導體晶粒係連結到該些互連位置；以及 沉積在該半導體晶粒及基板之間的封裝材料。 22. 如申請專利範圍第21項之半導體裝置，其進一步包 合形成在该半導體晶粒之上的互連結構，該互連結構包含 可熔的部份以及不可熔的部份。 23. 如申請專利範圍第21項之半導體裝置，其中少於 1 0%的該些電源墊及接地墊係位在該周邊區域之内。 24. 如申請專利範圍第21項之半導體裝置，其中少於 10%的該些信號墊係位在該内側的區域之内。 25·如申請專利範圍第21項之半導體裝置，其中該些信 號塾係以交錯的配置或是正交的配置來加以配置在相鄰的 列中。 八、圖式： (如次頁） 78