TW201947901A

TW201947901A - 傳輸以極化碼編碼的資料的方法與使用其的電子裝置

Info

Publication number: TW201947901A
Application number: TW108108326A
Authority: TW
Inventors: 謝欣霖
Original assignee: 財團法人工業技術研究院
Priority date: 2018-05-17
Filing date: 2019-03-12
Publication date: 2019-12-16
Also published as: TWI678898B; EP3570442A1; US20190356418A1

Abstract

本發明涉及一種傳輸以極化碼編碼的資料的方法以及一種使用所述方法的電子裝置。資料傳輸方法包括（不限於）：確定用於傳輸的位元序列；將位元序列劃分成第一位元序列以及第二位元序列；產生以極化碼編碼的第一傳輸位元流，第一傳輸位元流從最可靠到最不可靠排序且包括第一位元序列；產生以極化碼編碼的第二傳輸位元流，第二傳輸位元流從最可靠到最不可靠排序且包括第二位元序列，其中第一傳輸位元流具有與第二傳輸位元流相同的長度；傳輸第一傳輸位元流；以及傳輸第二傳輸位元流。

Description

傳輸以極化碼編碼的資料的方法與使用其的電子裝置

本發明是有關於一種由電子裝置使用的傳輸以極化碼編碼的資料的方法和一種使用所述方法的電子裝置。

目前，在5G通訊領域中，已提出各種技術來提高控制通道的可靠性。在常規LTE通訊系統中，已使用物理下行鏈路控制通道（physical downlink control channel；PDCCH）來攜帶下行鏈路控制資訊（downlink control information；DCI），所述下行鏈路控制資訊通常用來指示針對每用戶裝置的下行鏈路（downlink；DL）或上行鏈路（uplink；UL）的資源指定。 DCI具有可取決於具體部署情形而改變的不同格式。圖1示出通過DCI 101分配資源的常規技術。根據DCI 101，可為第一用戶（user equipment；UE）分配第一下行鏈路許可102，且可為第二用戶分配第二下行鏈路許可103。在第一用戶對根據DCI的第一下行鏈路許可102進行解碼時，第一用戶將從如由物理下行鏈路共享通道（physical downlink shared channel；PDSCH）中的第一下行鏈路許可102指示的物理資源獲得所述第一用戶的酬載，且在第二用戶對根據DCI的第二下行鏈路許可103進行解碼時，第二將從如由PDSCH中的第二下行鏈路許可103指示的另一物理資源獲得所述第二的酬載。

極化碼是目前已知的錯誤更正碼。在5G通訊領域中，已證明極化碼能夠可靠地用於在現場試驗期間控制通道的通道編碼。因此，已在如圖2中所見的未來5G通訊系統中採用極化碼，所述圖2繪示極化碼將是待用於傳輸DCI 201的通道編碼方案。使用極化碼的通訊通道極化成兩個類型的通道，因為每一個通道將是幾乎無雜訊的通道或非常嘈雜的通道。幾乎無雜訊的通道將用於傳輸，且非常嘈雜的通道將被凍結且單獨留下不使用。因此，借助極化碼編碼的位元流（也就是極化序列）通常將具有借助幾乎無雜訊的通道傳輸的資訊位元和借助非常嘈雜的通道傳輸的凍結位元。

圖3示出使用極化碼的常規通道編碼方案的方塊圖。尺寸N內核的極化可靠性序列可被表徵為具有位元索引U={U0,U1,…,UN-1}，可靠性被表徵為W(U₀ )＜W(U₁ )＜…＜W(U_N-1 )，這意味著更高編索引位元（higher indexed bits）是更可靠的。凍結集合索引大致被表徵為UF={U₀ ,U₁ ,…,U_|UF|-1 }。包括迴圈冗餘檢查（cycle redundancy check；CRC）位元或PC碼位元的資訊位元被表徵為U_I ={U_|UF| ,U_|UF-1| ,…,U_N-1 ,U_F ,U_F+1 ,…,U_N-1 }。舉例來說，饋入定序為{B₀ ,B₁ ,…,B₉ }的10個位元且根據圖4中所繪示的U_i 索引在U₀ 、U₁ 、…、U_N-1 當中選擇10個位置，所述U_i 索引待由從0~63編索引的64位元極化碼編碼用於傳輸。10個位元將由64個索引的最末10個索引（索引401）放置，且因此將由如圖4中所繪示的編索引57 58 60 31 47 55 59 61 62 63的位元來放置。

一般來說，假設存在待在具有以常規極化碼編碼的N個位元的位元流中傳輸的A個位元，那麼A個位元將在A個最可靠的位置（即，可靠性序列U的最末A個索引）中攜帶，在傳輸之前由極化編碼器編碼。

圖4A示出典型的極化編碼和解碼程式。|A|位元的集合A放置在可靠位置中以在饋入到極化編碼器中之前形成尺寸|B|＞|A|的更大的集合B。在極化編碼之後，具有尺寸|B|的集合C可通過待由接收器接收為尺寸|B|位元的集合Y的通道來傳輸。尺寸|A|的初始集合A'可以有可能通過對來自極化解碼器的|B|位元進行解碼來從Y恢復。

由於A表示為A={A0,A1,…,A9}，所以假設A的尺寸是10，B和C的尺寸是64，那麼C將是編碼成64個位元的A。因此，對圖3的情形來說，左側上的輸入位元將是包括A的10個位元的64個位元且54個凍結位元設定為二進位值0，且右側上的輸出位元將是64個位元。圖4B示出作為實例的對10個位元進行編碼的尺寸64極化編碼器。U索引從最不可靠索引到最可靠索引排序。因此，將挑選出待放置到編碼A位元中的最可靠U索引位元。對圖4的情形來說，U索引位元的10個最可靠位元401是i=57,58,60,31,47,…,62,63)。 U索引位元的其餘位元用作設定為二進位值0的凍結位元。因此，參考圖4B，A0放置在U31中，A1放置在U47中，A2放置在U55中…A9放置在U63中，等等。 U索引位元的其餘位元設定為二進位值0。通過使用圖3的通道編碼方案，可計算出C的集合。

為了進一步提高DCI可靠性，已提出若干技術。一個技術是通過減少常規DCI的位元的數目來使用緊湊DCI。由於具有更少的位元通常將使得可靠性提高，所以這種技術將提高DCI的可靠性。然而存在缺點，所述缺點包括系統或調度可靠性降低以及盲檢測的數目增大。另一技術是重複傳輸PDCCH。然而，雖然重複將提高傳輸可靠性，但是將不可避免地增大傳輸延遲。因此，在這個時候，可實現控制通道可靠性提高且同時還最小化上文所描述缺點的技術可以是有幫助的。

因此，本發明涉及一種由電子裝置使用的傳輸以極化碼編碼的資料的方法和一種使用所述方法的電子裝置。

在示例性實施例中的一個中，本發明涉及一種由傳輸器使用的資料傳輸方法，方法包括（不限於）：確定用於傳輸的位元序列；將位元序列劃分成第一位元序列和第二位元序列；產生以極化碼編碼的第一傳輸位元流，第一傳輸位元流從最可靠到最不可靠排序且包括第一位元序列；產生以極化碼編碼的第二傳輸位元流，第二傳輸位元流從最可靠到最不可靠排序且包括第二位元序列，其中第一傳輸位元流具有與第二傳輸位元流相同的長度；傳輸第一傳輸位元流；以及傳輸第二傳輸位元流。

在示例性實施例中的一個中，本發明涉及一種電子裝置，電子裝置包括（不限於）：傳輸器；以及處理器，耦合到傳輸器且配置成至少執行：確定用於傳輸的位元序列；將位元序列劃分成第一位元序列和第二位元序列；產生以極化碼編碼的第一傳輸位元流，第一傳輸位元流從最可靠到最不可靠排序且包括第一位元序列；產生以極化碼編碼的第二傳輸位元流，第二傳輸位元流從最可靠到最不可靠排序且包括第二位元序列，其中第一傳輸位元流具有與第二傳輸位元流相同的長度；通過使用傳輸器來傳輸第一傳輸位元流；以及通過使用傳輸器來傳輸第二傳輸位元流。

為了使得本發明的前述特徵和優點便於理解，下文詳細描述帶有附圖的示例性實施例。應理解，前文總體描述和以下詳細描述都是示例性的，並且希望提供對如所要求的本發明的進一步闡釋。

然而，應理解，此概述可能不含有本發明的所有實施例，且因此並不意味以任何方式為限制性或限定性的。此外，本發明將包括對本領域的技術人員顯而易見的改進和修改。

現在將詳細參考本發明的當前示例性實施例，附圖中示出了所述示例性實施例的實例。只要可能，相同附圖標號在附圖和描述中用以代表相同或相似部件。

本發明提出一種傳輸以極化碼編碼的資料的方法和一種傳輸以極化碼編碼的資料的電子裝置。所述方法可適用於傳輸例如DCI的控制通道資訊。儘管本發明的其餘部分描述傳輸DCI（其通常在PDCCH內攜帶），但如在本發明中描述的技術可擴展其它類型的控制通道資訊。另外，本發明提出傳輸完整控制通道資訊（例如，全部DCI）以及呈緊湊形式但具有智慧重複的控制通道資訊（例如，緊湊DCI）。

圖5示出根據本發明的示例性實施例中的一個的借助極化碼編碼的控制通道傳輸的方案。圖5的方案適合於完整DCI和緊湊DCI兩者。假設基站已確定將具有位元序列的完整DCI傳輸到用戶，且A代表完整DCI，那麼提出的技術會將A拆分成兩個部分，即A1和A2，使得A=(A1 U A2)，其中A1是第一位元序列且A2是第二位元序列。換句話說，A1是完整DCI的一部分且A2是完整DCI的另一部分，但本發明不限於將DCI僅拆分成兩個部分。提出的技術可擴展到將DCI拆分成大於兩個部分。A1的長度可與A2的長度相同、可小於或大於A2的長度。

A1將放置到第一傳輸位元流501的一部分中，所述第一傳輸位元流接著由極化編碼器編碼，從最可靠到最不可靠排序，且待在時間T1處傳輸。待編碼的第一傳輸位元流501將進一步包括後接A1的第一凍結位元集合F1。A2將同樣放置到第二傳輸位元流502的一部分中，所述第二傳輸位元流接著由極化編碼器編碼，從最可靠到最不可靠排序，且待在時間T2處傳輸。此外，待編碼的第二傳輸位元流502將同樣包括後接第二凍結位元集合（F2）的A1。A1是已重複一次的第一位元序列。對包括A1的第一傳輸位元流501的編碼和對包括A1和A2的第二傳輸位元流502的編碼可基於任何已知的極化碼技術。第一傳輸位元流501通常將與第二傳輸位元流502具有相同長度，且時間T2將發生在時間T1之後。

對圖5的實施例來說，A1將比A2含有更關鍵的資訊且因此首先傳輸A1。在這個示例性實施例中，A1的長度比A2長且因此大多數資訊在時間T1處傳輸，且A1將隨後由例如用戶的接收器端解碼。待編碼在時間T2處傳輸的第二傳輸位元流502包括佔據第二傳輸位元流502的最可靠位置的A2，且A1將在比A2的位置更不可靠的位置中重複一次。然而，由於A1重複一次，所以A1將同樣很可能可靠地由用戶解碼。在獲得A1和A2兩者之後，完整DCI將是除A2之外還有A1。

圖5A繪示根據本發明的示例性實施例中的一個的借助尺寸64極化編碼器編碼的控制通道傳輸的實例。參考圖5的實例，假設A是10個位元={M0,M1,M2,…,M9}，A1是4個位元={M0,M1,M2,M3}，且A2是6個位元={M4,M5,…,M9}。在時間T1處，4個A1位元將與60個凍結位元組合且裝載到圖5A的尺寸64極化編碼器的左側中。特定來說，M0放置在U59中，M1放置在U61中，M2放置在U62中，且M3放置在U63中。因此，可通過尺寸64極化編碼器來計算出第一傳輸位元流501的64個位元。在時間T2處，具有A2位元的10個位元比與54個凍結位元組合的A1位元放置在更可靠的位置中，接著將64個總位元裝載到64位元極化編碼器的左側中，其中M4放置到U47中，M5放置到U55中，M6放置到U59中，M7放置到U61中，M8放置到U62中，M9放置到U64中，M0放置到U31中，M1放置到U57中，M2放置到U58中，且M3放置到U60中。因此，可相應地通過圖5A的尺寸64極化編碼器來計算出第二傳輸位元流502的64個位元。

除額外使用CRC位元以進一步提高A1和A2的可靠性外，圖6示出與圖5類似的方案。此外，在第一傳輸位元流601中，A1將後接CRC1，且A2同樣在第二傳輸位元流602中重複但A2相對於A1的位置翻轉了。如圖6中所繪示，第一傳輸位元流601包括由極化碼編碼且從最可靠到最不可靠排序的序列A1、序列CRC1、序列A2、序列CRC12以及序列F1。相較於圖5的示例性實施例，第一傳輸位元流601進一步包括第一錯誤更正位元集合CRC1，所述第一錯誤更正位元集合可基於任何已知的錯誤更正方案且保護A1的訊號完整性。第二錯誤更正位元集合（CRC12）將保護A1與隨後的A2的組合的訊號完整性。類似地，第二傳輸位元流602含有由極化碼編碼且從最可靠到最不可靠排序的序列A2、序列CRC2、序列A1、序列CRC21以及序列F2。相較於圖5的示例性實施例，第二傳輸位元流602進一步包括第三錯誤更正位元集合CRC2，所述第三錯誤更正位元集合可基於任何已知的錯誤更正方案且保護A2的訊號完整性。第四錯誤更正位元集合（CRC21）將保護A2與隨後的A1的組合的訊號完整性。

對第一傳輸位元流601來說，假設A1在解碼時不含有錯誤，那麼可通過使用CRC1來檢測和調整A1的完整性。由於A2比A1在更不可靠的位置中傳輸，所以A2可具有通過使用CRC12發現的不可校正的錯誤位元。即使A2無法可靠地解碼，但在時間T2處，A2在第二傳輸位元流602中高度可靠的位置處重複。由於A1在時間T1處校正且A2在時間T2處放在可靠位置中，所以A2在時間T2處可以是高度可靠的。一旦在由CRC2檢查之後認為A2高度可靠，那麼可從A2+A1的組合中挑出A1且通過使用CRC21來校正A1。

已從第二傳輸位元流602解碼的A1可與來自第一傳輸位元流601的A1進行比較，因為假設來自第一傳輸位元流601和第二傳輸位元流602兩者的A1是相同的。類似地，可以包括重複以及CRC檢查的多個方式來檢查和校正A2的訊號完整性，所述CRC檢查包括CRC2、CRC21以及CRC12。

一般來說，在接收第一傳輸位元流601後，用戶就可對從第一傳輸位元流601接收到的資料進行緩衝。在接收第二傳輸位元流602後，用戶就將能夠基於放在可靠位置中的A1或A2而從A1或A2獲得最可靠的位元流。在獲得最可靠位元流（其為A1或A2中的一個）之後，用戶將能夠基於重複及/或CRC檢查來獲得另一位元流。

為了進一步詳細敘述如圖5和圖6中所繪示的使用緊湊資料、重複資訊以及錯誤更正碼的概念，圖7示出借助極化碼編碼的控制通道傳輸的若干變體。可基於用戶相對於其服務基站的部署位置來選擇若干變體中的一個。更具體地說，圖7繪示包括第一情形701、第二情形702、第三情形703以及第四情形704的四個變體。

對第一情形701來說，第一傳輸位元流可包括A1和F1且在時間T1處傳輸，第二傳輸位元流可包括後接A1的A2，A1後接F2。第一情形701中的A1針對第二傳輸位元流重複但在更不可靠的位置中。當在第一情形701下操作時，所有用戶可在時間T1處對A1進行解碼。替代性地，用戶可劃分成靠近基地台覆蓋範圍（cell）邊緣處的基地台邊緣用戶（edge UE）和不靠近基地台覆蓋範圍的任何邊緣處的鄰近基地台用戶。由於將細胞的邊緣處的訊號視為更不可靠，所以可要求邊緣用戶在時間T1處獲得第一傳輸位元流且在時間T2處獲得第二傳輸位元流兩者，以便可靠地獲得A1和A2兩者。對將能夠獲得更可靠訊號的鄰近基地台用戶來說，鄰近基地台用戶將僅需要在時間T2處對第二傳輸位元流進行解碼以可靠地獲得A1和A2兩者。因此，在第一情形701下，鄰近基地台用戶可節省功率。

對第二情形702來說，第一傳輸位元流可包括A1、A2以及F1且在時間T1處傳輸，第二傳輸位元流可包括後接F2的A2。第二情形702中的A2針對第一傳輸位元流重複但在更不可靠的位置中。當在第二情形702下操作時，鄰近基地台用戶將僅需要獲得第一傳輸位元流且對第一傳輸位元流進行解碼以得到A1和A2兩者。基地台邊緣用戶將對從在時間T1處傳輸的第一傳輸位元流解碼的資料進行緩衝。在接收在時間T2處傳輸的第二傳輸位元流之後，基地台邊緣用戶將能夠可靠地對來自第二傳輸位元流的A2進行解碼。通過將A2當作有效事前資訊，基地台邊緣用戶將能夠可靠地對來自經緩衝資料的A1進行解碼。

對第三情形703來說，第一傳輸位元流可包括A2、A1以及F1且在時間T1處傳輸，第二傳輸位元流可包括後接F2的A1。第三情形703中的A1針對第一傳輸位元流重複但在更不可靠的位置中。當在第三情形703下操作時，鄰近基地台用戶將僅需要獲得第一傳輸位元流且對第一傳輸位元流進行解碼以得到A1和A2兩者。基地台邊緣用戶將對從在時間T1處傳輸的第一傳輸位元流解碼的資料進行緩衝。在接收在時間T2處傳輸的第二傳輸位元流之後，基地台邊緣用戶將能夠可靠地對來自第二傳輸位元流的A1進行解碼。通過將A1當作有效事前資訊，基地台邊緣用戶將能夠可靠地對來自經緩衝資料的A2進行解碼。

對第四情形704來說，第一傳輸位元流可包括後接F1的A1，且第二傳輸位元流可包括後接F2的A2。當在第四情形704下操作時，在不考慮是基地台邊緣用戶或鄰近基地台用戶的情況下，所有用戶將需要在時間T1處獲得A1。此外，所有用戶將需要在時間T2處獲得A2。所有用戶將需要對第一傳輸位元流和第二傳輸位元流兩者進行解碼以便獲得A1和A2。

圖8示出根據本發明的示例性實施例中的一個的借助極化碼編碼的控制通道傳輸的另一組替代變體。四個變體包括第一情形801、第二情形802、第三情形803以及第四情形804，所述情形類似於圖3的四個情形701、情形702、情形703、情形703。但對每一個情形來說，第一傳輸位元流和第二傳輸位元流在不同的頻帶或頻率塊中傳輸。舉例來說，第一情形801的第一傳輸位元流在f₁ 頻帶或頻率塊中傳輸，且第一情形801的第二傳輸位元流在f₂ 頻帶或頻率塊中傳輸，其中f₁ 與f₂ 不同或不與f₂ 重疊。此外，對每一個情形來說，第一傳輸位元流和第二傳輸位元流可在相同時隙中同時傳輸。

圖9示出另一示例性實施例，所述示例性實施例類似於圖6且使用錯誤校正碼，且逆轉第一傳輸位元流與第二傳輸位元流之間的A1和A2的對應可靠性次序。然而，第一傳輸位元流601在f₁ 頻帶或頻率塊上傳輸且第二傳輸位元流602在f₂ 頻帶或頻率塊上傳輸。第一傳輸位元流601和第二傳輸位元流602可在相同時隙中同時傳輸。

圖10示出根據本發明的示例性實施例中的一個的具有借助極化碼編碼的CRC位元的控制通道傳輸的位元映射。假定完整DCI具有從b₀ 到b_k-1 編號的k個位元，那麼可將k個DCI位元拆分成包括b₀ ~b₅ 的A1和包括b₆ ~b_k-1 的A2。A1和A2逆轉第一傳輸位元流與第二傳輸位元流之間的對應可靠性次序，但含有DCI位元的相同子集合。

圖11示出根據本發明的示例性實施例中的一個的由電子裝置使用的傳輸以極化碼編碼的資料的方法。所述方法適合於傳輸控制通道的資訊，所述控制通道可以是DCI或其它控制通道。電子裝置可以是用戶或具有5G能力和超出5G能力的任何通訊裝置。電子裝置還可以是基站或在無線接入網或核心網路中的任何通訊設備。

在步驟S1101中，電子裝置將確定用於傳輸的位元序列（例如，A=A1+A2+…）。在步驟S1102中，電子裝置將把位元序列（例如，序列A）劃分成至少第一位元序列（A1）和第二位元序列（A2）。在步驟S1103中，電子裝置將產生以極化碼編碼的第一傳輸位元流（A1+F1），所述第一傳輸位元流從最可靠到最不可靠排序。第一傳輸位元流包括後接第一凍結位元集合（F1）的第一位元序列（A1）。在步驟S1104中，電子裝置將產生以極化碼編碼的第二傳輸位元流（A2+F2），所述第二傳輸位元流從最可靠到最不可靠排序。第二傳輸位元流包括後接第二凍結位元集合（F2）的第二位元序列（A2）。第一傳輸位元流通常將具有與第二傳輸位元流相同的長度。在步驟S1105中，電子裝置將傳輸第一傳輸位元流。在步驟S1106中，電子裝置將傳輸第二傳輸位元流。值得注意的是，步驟S1105可發生在步驟S1106之前或之後。步驟S1105和步驟S1106還可同時發生。可將含於第一位元序列（A1）中的資訊視為比含於第二位元序列（A2）中的資訊更關鍵。

在示例性實施例中的一個中，第二傳輸位元流可進一步包括第一位元序列（A1），所述第一位元序列位於第二位元序列（A2）之後和第二凍結位元集合（F2）之前。在示例性實施例中的一個中，第一傳輸位元流進一步包括第二位元序列（A2），所述第二位元序列位於第一位元序列（A1）之後和第一凍結位元集合（F1）之前。在示例性實施例中的一個中，第一傳輸位元流的傳輸可發生在第二傳輸位元流的傳輸之後，其中將第二位元序列（A2）視為比第一位元序列（A1）更關鍵，且第二傳輸位元流可進一步包括第一位元序列（A1），所述第一位元序列位於第二位元序列（A2）之後和第二凍結位元集合（F2）之前。

在示例性實施例中的一個中，第一傳輸位元流可進一步包括第一錯誤更正位元集合（CRC1），所述第一錯誤更正位元集合用於檢查第一位元序列（A1）且位於第一位元序列（A1）與第一凍結位元集合（F1）之間。在示例性實施例中的一個中，第一傳輸位元流可進一步包括第二錯誤更正位元集合（CRC12），所述第二錯誤更正位元集合用於檢查後接第二位元序列（A2）的第一位元序列（A1），且位於第二位元序列（A2）之後和第一凍結位元集合（F1）之前。在示例性實施例中的一個中，第二傳輸位元流可進一步包括第三錯誤更正位元集合（CRC2），所述第三錯誤更正位元集合用於檢查第二位元序列（A1），且位於第二位元序列（A2）之後和第二凍結位元集合（F2）之前。在示例性實施例中的一個中，第二傳輸位元流可進一步包括第四錯誤更正位元集合（CRC21），所述第四錯誤更正位元集合用於檢查後接第一位元序列（A1）的第二位元序列（A2），且位於第一位元序列（A1）之後和第一凍結位元集合（F2）之前。

在示例性實施例中的一個中，第一傳輸位元流的傳輸可發生在第一頻帶中，且第二傳輸位元流的傳輸可發生在另一頻帶但在相同時隙中。在示例性實施例中的一個中，第一位元序列（A1）可與第二位元序列（A2）具有不同長度。

圖12示出根據本發明的示例性實施例中的一個的使用傳輸以極化碼編碼的資料的方法的電子裝置。電子裝置可以是用戶或具有5G能力和超出5G能力的任何通訊裝置。電子裝置還可以是基站或在無線接入網或核心網路中的任何通訊設備。基站可包括（不限於）硬體處理器1201、硬體收發器1202以及非暫時性儲存介質1203。硬體處理器1201電性連接到硬體收發器1202和非暫時性儲存介質1203，且配置成至少用於實施由電子裝置使用的傳輸以極化碼編碼的資料的方法以及所述方法的示例性實施例和替代變體，且方法可包括（不限於）：確定用於傳輸的位元序列；將位元序列劃分成第一位元序列（A1）和第二位元序列（A2）；產生以極化碼編碼的第一傳輸位元流，第一傳輸位元流從最可靠到最不可靠排序且包括後接第一凍結位元集合（F1）的第一位元序列（A1）；產生以極化碼編碼的第二傳輸位元流，第二傳輸位元流從最可靠到最不可靠排序且包括後接第二凍結位元集合（F1）的第二位元序列（A2），其中第一傳輸位元流具有與第二傳輸位元流相同的長度；傳輸第一傳輸位元流；以及傳輸第二傳輸位元流。

硬體收發器1202可包括配置成分別在射頻中或在毫米波頻率中傳輸和接收訊號的一個或多個傳輸器和接收器。硬體收發器1202還可進行例如低雜訊放大、阻抗匹配、頻率混合、上變頻或下變頻、濾波、放大等的操作。硬體收發器1202可各自包括配置成在上行鏈路訊號處理期間從類比訊號格式轉換成數位訊號格式且在下行鏈路訊號處理期間從數位訊號格式轉換成類比訊號格式的一個或多個類比/數位（analog-to-digital；A/D）轉換器和數/模（digital-to-analog；D/A）轉換器。硬體收發器1202可進一步包括天線陣列，所述天線陣列可包括傳輸和接收全向天線波束或定向天線波束的一個或多個天線。

硬體處理器1201配置成處理數位訊號且根據本發明所提出的示例性實施例來進行所提出的網路切片方法的程式。此外，硬體處理器1201可接入儲存由硬體處理器1201指定的程式設計碼、碼本配置、經緩衝資料以及記錄配置的非暫時性儲存介質1203。硬體處理器1201可通過使用例如微處理器、微控制器、DSP晶片、FPGA等的可程式設計單元來實施。也可用單獨的電子裝置或IC來實施硬體處理器1201的功能。應注意，可用硬體或軟體來實施硬體處理器1201的功能。

鑒於前述描述，本發明適合於用於無線通訊系統，且能夠提高以極化碼編碼的控制通道傳輸的可靠性而同時最小化與常規極化碼傳輸方案相關聯的缺點。

本申請的所揭露實施例的詳細描述中使用的元件、動作或指令不應解釋為對本發明來說為絕對關鍵或必要的，除非明確地如此描述。此外，如本文中所使用，不定冠詞“一（a/an）”中的每一個可包括大於一個項目。如果希望表示只有一個專案，那麼將使用術語“單個（a single）”或類似語言。此外，如本文中所使用，在多個項目和/或多個項目類別的列表之前的術語“中的任一個（any of）”希望包括所述項目和/或項目類別個別地或結合其它項目和/或其它項目類別“中的任一個（any of）”、“中的任何組合（any combination of）”、“中的任何多個（any multiple of）”和/或“中的多個的任何組合（any combination of multiples of）”。另外，如本文中所使用，術語“集合（set）”希望包括任何數目的專案，包括零個。另外，如本文中所使用，術語“數目（number）”希望包括任何數目，包括零個。

將對本領域的技術人員顯而易見的是，在不脫離本發明的範圍或精神的情況下，可對所揭露實施例的結構作出各種修改和變化。鑒於前述，希望本發明涵蓋本發明的修改和變化，前提是所述修改和變化落入所附權利要求書和其等效物的範圍內。

101、201‧‧‧下行鏈路控制資訊

102‧‧‧第一下行鏈路許可

103‧‧‧第二下行鏈路許可

401‧‧‧索引

501、601‧‧‧第一傳輸位元流

502、602‧‧‧第二傳輸位元流

701、801‧‧‧第一情形

702、802‧‧‧第二情形

703、803‧‧‧第三情形

704、804‧‧‧第四情形

1201‧‧‧硬體處理器

1202‧‧‧硬體收發器

1203‧‧‧非暫時性儲存介質/儲存介質

A、A'、B、C、Y‧‧‧集合

A1‧‧‧第一位元序列

A2‧‧‧第二位元序列

b₀、b₁、b₂、b₃、b₄、b₅、b_K-2、b_K-1‧‧‧位元索引

B₀、B₁、B₂、B₆₀、B₆₁、B₆₂、B₆₃‧‧‧輸出位元

BCH‧‧‧廣播通道

CRC1‧‧‧第一錯誤更正位元集合

CRC12‧‧‧第二錯誤更正位元集合

CRC2‧‧‧第三錯誤更正位元集合

CRC21‧‧‧第四錯誤更正位元集合

DCI‧‧‧下行鏈路控制資訊

DL-SCH‧‧‧下行鏈路共享通道

f₁、f₂‧‧‧頻帶或頻率塊

F1‧‧‧第一凍結位元集合

F2‧‧‧第二凍結位元集合

LDPC‧‧‧低密度奇偶檢查碼

PCH‧‧‧呼叫通道

PDSCH‧‧‧物理下行鏈路共享通道

S1101、S1102、S1103、S1104、S1105、S1106‧‧‧步驟

T1、T2‧‧‧時間

TrCH‧‧‧傳輸通道

U₀、U₁、U₂、U₃、U₄、U₅、U₆、U₇、U₃₁、U₆₀、U₆₁、U₆₂、U₆₃、U_i、U_N/2-1、U_N/2、U_N-1‧‧‧位元索引

UCI‧‧‧上行鏈路控制資訊

UL-SCH‧‧‧上行鏈路共享通道

W_N-2‧‧‧通道編碼矩陣

X₀、X₁、X_N/2-1、X_N/2、X_N-1‧‧‧輸出位元

圖1示出通過控制通道分配資源的常規技術。

圖2示出用於在5G通訊系統中對DCI進行通道編碼的極化碼的使用。

圖3示出使用極化碼的常規通道編碼方案的方塊圖。

圖4示出常規極化碼的位元序列。

圖4A示出典型的極化編碼和解碼程式。

圖4B示出作為實例的對10個位元進行編碼的尺寸64極化編碼器。

圖5示出根據本發明的示例性實施例中的一個的借助極化碼編碼的控制通道傳輸的方案。

圖5A示出根據本發明的示例性實施例中的一個的借助極化碼編碼的控制通道傳輸的實例。

圖6示出根據本發明的示例性實施例中的一個的具有借助極化碼編碼的CRC位元的控制通道傳輸的方案。

圖7示出根據本發明的示例性實施例中的一個的借助極化碼編碼的控制通道傳輸的替代變體。

圖8示出根據本發明的示例性實施例中的一個的借助極化碼編碼的控制通道傳輸的另一組替代變體。

圖9示出借助極化碼編碼的控制通道傳輸的另一示例性實施例。

圖10示出根據本發明的示例性實施例中的一個的具有借助極化碼編碼的CRC位元的控制通道傳輸的位元映射。

圖11示出根據本發明的示例性實施例中的一個的由電子裝置使用的傳輸以極化碼編碼的資料的方法。

圖12示出根據本發明的示例性實施例中的一個的使用傳輸以極化碼編碼的資料的方法的電子裝置。

Claims

一種由電子裝置使用的傳輸以極化碼編碼的資料的方法，所述方法包括：確定用於傳輸的位元序列；將所述位元序列劃分成第一位元序列以及第二位元序列；產生以極化碼編碼的第一傳輸位元流，所述第一傳輸位元流從最可靠到最不可靠排序且包括所述第一位元序列；產生以極化碼編碼的第二傳輸位元流，所述第二傳輸位元流從最可靠到最不可靠排序且包括所述第二位元序列，其中所述第一傳輸位元流具有與所述第二傳輸位元流相同的長度；傳輸所述第一傳輸位元流；以及傳輸所述第二傳輸位元流。
如申請專利範圍第1項所述的傳輸以極化碼編碼的資料的方法，其中傳輸所述第一傳輸位元流發生在傳輸所述第二傳輸位元流之前，且所述第一位元序列比所述第二位元序列更關鍵。
如申請專利範圍第2項所述的傳輸以極化碼編碼的資料的方法，其中所述第二傳輸位元流進一步包括所述第一位元序列，所述第一位元序列位於所述第二位元序列之後以及第二凍結位元集合之前。
如申請專利範圍第2項所述的傳輸以極化碼編碼的資料的方法，其中所述第一傳輸位元流進一步包括所述第二位元序列，所述第二位元序列位於所述第一位元序列之後以及第一凍結位元集合之前。
如申請專利範圍第1項所述的傳輸以極化碼編碼的資料的方法，其中傳輸所述第一傳輸位元流發生在傳輸所述第二傳輸位元流之後，所述第二位元序列比所述第一位元序列更關鍵，且所述第二傳輸位元流進一步包括所述第一位元序列，所述第一位元序列位於所述第二位元序列之後以及第二凍結位元集合之前。
如申請專利範圍第4項所述的傳輸以極化碼編碼的資料的方法，其中所述第一傳輸位元流進一步包括第一錯誤更正位元集合，所述第一錯誤更正位元集合用於檢查所述第一位元序列，且位於所述第一位元序列與所述第一凍結位元集合之間。
如申請專利範圍第6項所述的傳輸以極化碼編碼的資料的方法，其中所述第一傳輸位元流進一步包括第二錯誤更正位元集合，所述第二錯誤更正位元集合用於檢查後接所述第二位元序列的所述第一位元序列，且位於所述第二位元序列之後以及所述第一凍結位元集合之前。
如申請專利範圍第7項所述的傳輸以極化碼編碼的資料的方法，其中所述第二傳輸位元流進一步包括第三錯誤更正位元集合，所述第三錯誤更正位元集合用於檢查所述第二位元序列，且位於所述第二位元序列之後以及第二凍結位元集合之前。
如申請專利範圍第8項所述的傳輸以極化碼編碼的資料的方法，其中所述第二傳輸位元流進一步包括第四錯誤更正位元集合，所述第四錯誤更正位元集合用於檢查後接所述第一位元序列的所述第二位元序列，且位於所述第一位元序列之後以及所述第二凍結位元集合之前。
如申請專利範圍第1項所述的傳輸以極化碼編碼的資料的方法，其中傳輸所述第一傳輸位元流發生在第一頻帶中，且傳輸所述第二傳輸位元流發生在另一頻帶但在相同時隙中。
如申請專利範圍第1項所述的傳輸以極化碼編碼的資料的方法，其中所述第一位元序列具有與所述第二位元序列不同的長度。
一種電子裝置，包括：傳輸器；以及處理器，耦合到所述傳輸器且配置成至少執行：確定用於傳輸的位元序列；將所述位元序列劃分成第一位元序列以及第二位元序列；產生以極化碼編碼的第一傳輸位元流，所述第一傳輸位元流從最可靠到最不可靠排序且包括所述第一位元序列；產生以極化碼編碼的第二傳輸位元流，所述第二傳輸位元流從最可靠到最不可靠排序且包括所述第二位元序列，其中所述第一傳輸位元流具有與所述第二傳輸位元流相同的長度；通過使用所述傳輸器來傳輸所述第一傳輸位元流；以及通過使用所述傳輸器來傳輸所述第二傳輸位元流。
如申請專利範圍第12項所述的電子裝置，其中所述處理器配置成傳輸所述第一傳輸位元流發生在傳輸所述第二傳輸位元流之前，且第一位元序列比所述第二位元序列更關鍵。
如申請專利範圍第13項所述的電子裝置，其中所述第二傳輸位元流進一步包括所述第一位元序列，所述第一位元序列位於所述第二位元序列之後以及第二凍結位元集合之前。
如申請專利範圍第13項所述的電子裝置，其中所述第一傳輸位元流進一步包括所述第二位元序列，所述第二位元序列位於所述第一位元序列之後以及第一凍結位元集合之前。
如申請專利範圍第12項所述的電子裝置，其中所述處理器配置成傳輸所述第一傳輸位元流發生在傳輸所述第二傳輸位元流之後，所述第二位元序列比所述第一位元序列更關鍵，且所述第二傳輸位元流進一步包括所述第一位元序列，所述第一位元序列位於所述第二位元序列之後以及第二凍結位元集合之前。
如申請專利範圍第15項所述的電子裝置，其中所述第一傳輸位元流進一步包括第一錯誤更正位元集合，所述第一錯誤更正位元集合用於檢查所述第一位元序列，且位於所述第一位元序列與所述第一凍結位元集合之間。
如申請專利範圍第17項所述的電子裝置，其中所述第一傳輸位元流進一步包括第二錯誤更正位元集合，所述第二錯誤更正位元集合用於檢查後接所述第二位元序列的所述第一位元序列，且位於所述第二位元序列之後以及所述第一凍結位元集合之前。
如申請專利範圍第18項所述的電子裝置，其中所述第二傳輸位元流進一步包括第三錯誤更正位元集合，所述第三錯誤更正位元集合用於檢查所述第二位元序列，且位於所述第二位元序列之後以及第二凍結位元集合之前。
如申請專利範圍第19項所述的電子裝置，其中所述第二傳輸位元流進一步包括第四錯誤更正位元集合，所述第四錯誤更正位元集合用於檢查後接所述第一位元序列的所述第二位元序列，且位於所述第一位元序列之後以及所述第二凍結位元集合之前。
如申請專利範圍第12項所述的電子裝置，其中所述處理器配置成傳輸所述第一傳輸位元流發生在第一頻帶中，且傳輸所述第二傳輸位元流發生在另一頻帶但在相同時隙中。
如申請專利範圍第12項所述的電子裝置，其中所述第一位元序列具有與所述第二位元序列不同的長度。