TW406418B - Semiconductor memory and manufacturing method thereof - Google Patents

Description

_406316 五 '發明說明（1) 【發明背景】 本發明係有關SARM(靜態隨機存取記憶裝置），特別係 關於其單元（cell)之尺寸較小並且高速處理得以達成。 【相關技術之說明】 圖1之電路圖係顯示高電阻負載型SRAM之等效電路》 在此高電阻負載型SRAM中，負載R1與R2係由電阻膜例如多 晶矽所製成，因此相較於負載由電晶體所構成之SRAM而 言，其電晶體之數目足夠小。再者，此電阻膜可以多重層 次形成，故而記憶單元之面積可減低並且此SRAM具有高密 度之優點。此型態之SRAM係由二個驅動M0S電晶體（在下文 中稱為驅動電晶體）Qdl與Qd2，以及二個轉移M0S電晶體 (在下文中稱為轉移電晶體）Qtl與Qt2所構成。此等電晶體 係連接於高電阻負載R1與R2、以及作為第一電源供應之 VCC線和作為第二電源供應之GND線、以及字元線WL1和 WL2、以及位元線BL1和BL2上。在SRAM中寫入和讀取資訊 之處理程序已是眾所周知，故省略其說明。

圖2之剖面圖係顯示習知SRAM之例示。圖3A、3B、3C 與3D之平面圖係顯示習知SRAM單元之每一層。兹參照圖 2、3A、3B、3C與3D以說明SRAM之結構。元件分隔氧化膜 202在半導體基底201上形成所需求的圖案。閘極氧化膜 203係形成於由該元件分隔氧化膜2 02所分隔之主動區域 上。在此閘極氧化膜2 0 3上，使用低電阻之多晶石夕與由石夕 化物所製成之多晶矽化金屬（po 1 y c i de )以形成閘電極 204。此閘電極204之部分其作用如同字元線WL1與WL2。N

第6頁 406416 五、發明說明（2) 型雜質係植入由元件分隔氧化膜2〇2所分隔並且由閘電極 204所罩覆之主動區域内，而形成心5電晶體之源極/汲極 區域205。藉著前述製程，具有閘電極2〇4與源極/汲極區 域2 0 5之第一與第二驅動電晶體Qdl與如2、以及第一與第 二轉移電晶體Qtl與Qt2便形成（圖3A)。 接著’第一層間絕緣膜206形成於整個表面上。如圖 3B所示，在驅動電晶體Qdl與Qd2之每一源極區域上開啟接 觸孔207後，矽化物層即形成於整個表面上並且此矽化物 層係形成所需求的圖案，而形成GND線208。在其上形成第 二層間絕緣膜2 0 9後，介於第一層間絕緣膜2 0 6與第二層間 絕緣膜209間之接觸孔21 〇即開啟。高電阻多晶石夕膜形成^ 包含此接觸孔210之區域上並且形成所需求的圖案，而形； 成高電阻負載211 (R1與R2)。接觸孔210係形成為共用接 孔。在構成高電阻負載21!之多晶矽膜之一部份上，如 3C所示，VCC線212係藉選擇性地植入雜質並降低電阻而 成。第二層間絕緣膜213形成於整個表面上。並且位元綠 接觸孔214藉著穿透第一層間絕緣膜2〇6、第二層間絕& 209與第三層間絕緣膜213而開啟，而且到達轉移電晶體螟 Qtl與Qt2之源極區域。鋁膜形成於整個表面上並且= 需求的圖案，如圖3D所示，而形成用以使位元線接觸所 214作位元線接觸之位元線215 (BL1與BL2)。並且鈍化 絕緣膜216形成於整個表面上而完成sram。 間 然而，在此類SRAM中，為了增加記憶單元之密度， 已嘗試減低記憶單元之面積。作為達成此目的之方法之業 406418 五、發明說明（3) 者係由個別的電晶體圖案、高電阻負載、以及第一與第二 電源供應線之設計和佈置圖加已適當地實現。圖2所示之 SRAM係解答之一。無論如何’在此習知SRAM中，每一疊層 於半導體基底上之導電層係從底部起依序由閘電極204、 卩(：(：線212或0〇線208、高電阻負載211、以及位元線215所 構成。因此之故’共用接觸孔21〇係穿透第一層間絕緣膜 206、GND線208與第二層間絕緣膜2〇9，該共用接觸孔21 〇 上共同連接著驅動電晶體之没極區域與閘電極、轉移電晶 體之源極區域與高電阻負載。 如前所述，共用接觸孔210必須穿透GND線208，因此 共用接觸孔210之深度易深》因此之故，在共用接觸孔21〇 之面積為細微結構之情況中，長寬比會變大，則填充高電 阻負載材料於共用接觸孔210内會變得困難並且其成為增 加共用接觸電阻之因素。考慮由微影技術形成共用接觸孔 210時之光罩位置偏移以及存在於共用接觸孔21〇穿透區域 之GND線2 08之圖案位置偏移，則所需之佈置圖邊際]!^!必 須確保共用接觸孔210不短路於GND線208。因此之故，因 為佈置圖邊際MG1之面積必須確實保留於共用接觸孔21〇與 GND線208間’所以此佈置圖邊際區域成為減低記憶單元面 積之障礙。 此外’為了將位元線215連接至形成於半導體基底上 之轉移電晶體之汲極區域上，需要位元線接觸孔214。此 位兀*線接觸孔214係穿透高電阻負載211、VCC線212、GND 線208以及閘電極204 »此位元線接觸孔214之每一層之佈

第8頁 406416 五、發明說明（4) 置圖邊際亦需確實保留。尤其，VCC線212係製成低電阻之 多晶石夕並且相較於金屬材料而言係難以製成低電阻。因此 之故’ VCC線212之面積係儘可能設計地較大，並且必需在 位元線接觸孔214與VCC線212間確實保留佈置圖邊際MG2。 所以’難以減低圖2所示之單元長度L2。在位元線接觸孔 214中，如同共用接觸孔21{)，長寬比變大與接觸電阻增加 之問題亦會發生。 再者’在圖2所示之記憶單元中，gnd線208係延展於 身為最上層之位元線215之正下方’並且第二層間絕緣膜 20 9與第二層間絕緣膜21 3係位於位元線21 5與GND線208 間2藉士，位元線21 5之配線電容會變大，其成為實現記 憶早元高速寫入與讀取之障礙。 若干日本專利公報業已揭露如同此類之SRAM。舉例而 言，日本專利公開公報平7-240477號揭露了使用由多晶矽 所製成之向電阻負載之SRAM。在此SRAM中，閘電極係由第 一層夕晶矽膜所形成，字元線係由第二層多晶矽膜所形 成’、高電阻負載與第一電源供應線係由第三層多晶矽膜所 形成，並且第二電源供應線與位元線係由第一層鋁膜所形 成。在此結構中，連接閘電極與高電阻負載之共用接觸孔 必須穿透作為字元線之第二層多晶矽膜。因此之故，長寬 比會變大並且第二層多晶矽膜之邊際必須確實保留，故而 無法避免前述問題之發生。 日本專利公開公報平8-2741 90號揭露7SRAM。在此 SRAM中，閘電極係由第一層多晶矽膜所形成，第一與第二

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五、發明說明（5) 電源供應線係由鎢膜所形成，高電阻負載係由半絕緣# B 石夕（SIPOS ’semiinsulated polysilicon)所形成，並且位 元線係由銘膜所形成。此SRAM亦有如日本專利公開公報平 7 - 2 4 0 4 7 7號相同之問題。此外，日本專利公開公极平 8-241929號揭露相同類型之SRAM。 【發明概述】 因此本發明之目的係提供半導體記憶裝置及其製造方 法’其減低或不需要接觸孔處之佈置圖邊際並且使記憶單 元之尺寸變小而且減少位元線之配線電容以及使高速處理 成為可能。 為達成前述目的，依據本發明之第一態樣，半導想記 憶裝置中之靜態記憶單元係由一對驅動電晶體、一對轉移 電晶體、-對高電阻負載、一對位元線、第一電源供應線 與第二電源供應線、以及該驅動電晶體與該轉移電晶體之 每一閘，極所構成，並且字元線係由第一層導電膜所形 成，該高電阻負載係由第二層電阻膜所形成，並且該第一 電源供應線與該第二電源供應線係由第三層導電膜所形 成’並且該位元線係由第四層導電膜所形成。 依據本發明之第二態樣，係在第一態樣中，該對驅動 電晶體之閘電極與没極區域係交叉地連接，並且該驅動電 ，體之汲極區域係相同於該對轉移電晶體之源極區域該 咼電阻負載係藉著穿透位於該第一層導電膜與該第二層電 阻膜間m絕緣膜之接觸孔而電性地連接於該相同 源極/汲極區域。

4064：ί 五、發明說明（6) 依據本發明之第三 導電膜係分離地形成所 該第二電源供應線係由 而内連線係由此分離形 位元線與該轉移電晶體 線接觸孔而電性地連接 依據本發明之第四 源供應線與該第二電源 依據本發明之第五 導電膜係低電阻之多晶 阻之多晶矽膜，而該第 屬膜》 依據本發明 導電膜係由低電 多晶矽化金屬膜 態樣，係於 需囷案，並 此分離形成 成圖案之其 之汲極區域 態樣，係於 供應線係平 態樣，係於 矽膜，並且 三層導電膜 第一態樣中，該第三層 且該第一電源供應線與 圖案之一部分所形成， 他部分所形成，並且該 係藉該内連線經由位元 第一態樣中，該第一電 行地延展。 第一態樣中，該第一層 該第二層電阻膜係高電 與該第四層導電膜係金 膜’而該第三層 依據本發明 係包含：藉由餘 緣之驅動電晶體 電晶體主動區域 該驅動電晶體之 在整個表面上形 絕緣膜上開啟第 驅動電晶體與該 之第六態 阻多晶砂 ’並且該 導電膜與 之第七態 刻方式在 與轉移電 之閘極氧 閘電極和 成第一層 一接觸孔 轉移電晶 樣，係於 膜與金屬 第二層電 該第四層 樣的半導 半導體基 晶體之主 化膜上之 該轉移電 間絕緣膜 之步驟， 體之共同 第一態樣中，該第一層 石夕化物膜所疊層而成之 阻膜係高電阻之多晶矽 導電膜係金屬膜。 趙記憶裝置之製造方法 底上形成由絕緣膜所絕 動區域的步驟；藉著該 導電膜而形成字元線與 晶體之閘電極之步驟； 之步驟；在該第一層間 該第一接觸孔係曝露該 源極/汲極區域，並且 4064i£ 五、發明說明（7) 曝露與該驅動電晶體成對之另一驅動電晶體之閘電極；藉 著使多晶矽形成所需圖案以形成高電阻負載之步驟，該高 電阻負載係藉著該第一接觸孔而電性地連接於該共同源極 /汲極區域與該閘電極上；在整個表面上形成第二層間絕 緣膜之步驟；在該第二層間絕緣膜處開啟用以曝露該高電 阻負載之第二接觸孔，並且在該第二層間絕緣膜與該第一 層間絕緣膜處開啟用以曝露該驅動電晶體之源極區域與該 轉移電晶體之〉及極區域之第三與第四接觸孔之步驟；藉著 使該第一金屬膜形成所需圖案以形成電性地連接於該高電 阻負載之第一電源供應線，以及形成電性地連接於該驅動 電晶遨之源極區域之第二電源供應線，並且形成電性地連 接於該轉移電晶韹之没極區域之内連線之步驟；在整個表 面上形成第三層間絕緣膜之步驟；在該第三層間絕緣膜處 開啟用以曝露該内連線之第五接觸孔之步驟；以及藉著使 該第二金屬膜形成所需圖案以形成電性地連接於該内連線 之位元線之步驟。 依據本發明之第八態樣，係於第七態樣中，用以形成 該閘電極與該字元線之該導電膜係由多晶矽膜或多晶矽化 金屬膜所形成。 在本發明之半導體記憶裝置中，亦即，在由一對驅動 ，晶艘與一對轉移電晶體所構成之高電阻負載型SRAM中， 间電阻負載係形成於第二層上’其中該第二層正位於形成 每一電晶體閘電極之第一層上方。因此之故，使每一電晶 體連接於高電阻負载上之共用接觸孔不需穿透第一與第二

五、發明說明（8) 電源供應線層並且介於共肖㈣ 佈置圖邊際係不必要。所以， 供應線間之 再者，第-與第二電源供 ” Ϊ係由此第三層之-部份所構成，且 故，介於位元線接觸孔與電源供應線間之佈Ϊ圖 必要並且記憶單元之面積可以進—步地減低广邊際係不 磨卜楚第一與第二電源供應線係位於高電阻負載之卜 層’因與第二電源供應線可由金屬所負=亡 :。所以’電源供應線可製成低電阻並且電 積可減m位元線之正面面㈣低且 低，故而S己憶資訊之高速處理得以實現。 / 【圖示之簡單說明】 本發明之目的及特徵將因參照下文中附有圖示之 說明而更加明顯，其中之圖示為： 、 圖1之電路圖係顯示高電阻負載SSRAM之等效電路； 圖2之剖面圖係例示習知sraM ; 圖3A之平面囷係顯示習知SRAM之單元之層； 圖3B之平面圖係顯示習知SRAM之單元之層； 圖3C之平面圖係顯示習知SRAM之單元之層； 圖3D之平面圖係顯示習知SRAM之單元之層； 圖4之佈置圖係顯示用以製造本發明SRAM之第一 驟； 圖5之佈置圖係顯示用以製造本發明SRAM之第二步 406416 五、發明說明（9) 驟； 圖6係顯示第二步驟之剖面圖； 圖7之佈置圖係顯示用以製造本發明SRAM之第三步 驟； 圖8係顯示第三步驟之剖面圖； 圖9之佈置圖係顯示用以製造本發明SRAM之第四步 驟； 圖1 0係顯示第四步驟之剖面圖； 圖11之佈置圖係顯示用以製造本發明SRAM之第五步 驟；以及 圖12係顯示第五步驟之剖面圖。 【符號之說明】 201 - 半 導 體 基 底 202〜 元 件 分 隔 氧化 膜 203〜 閘 極 氧 化 膜 204 ~ 閘 電 極 205〜 源 極/ >及極區域 206 ~ 第 層 間 絕緣 膜 207 ~ 接 觸 孔 208〜 GND線 209 - 第 二 層 間 絕緣 膜 210〜 接觸 孔 211 ~ 高 電 阻 負 載

第14頁 4064.6 五、發明說明（ίο) 212 ~ VCC線 21 3〜第三層間絕緣膜 21 4 ~接觸孔 215〜位元線 21 6〜鈍化層間絕緣膜 101〜矽基底 1 0 2〜元件分隔層間絕緣膜 103〜主動區域 104〜閘層間絕緣膜 1 0 5〜多晶矽膜 1 0 6 ~矽化鎢膜 1 0 7 ~閘電極 108 ~輕摻雜汲極區域 I 0 9 ~ 側壁 110〜源極/汲極區域 111〜第一層間絕緣膜 II 2 ~第一共用接觸孔 11 3〜高電阻負載 11 4 ~第二層間絕緣膜 11 5〜第二接觸孔 11 6〜第三接觸孔 11 7〜第四接觸孔 11 8〜阻障膜 119 ~ 鎢

第15頁 406416 五、發明說明（11) 120〜第一金屬膜 121〜VCC線 122〜GND線 1 2 3〜内連線 124〜第三層間絕緣膜 125〜第五接觸孔 1 2 6〜阻障膜 127〜鎢 128 ~第二金屬膜 1 2 9〜鈍化層間絕緣膜 【較佳實施例之說明】 茲參照圖示以詳細說明本發明之實施例。參照圖4至 12說明本發明。圖4至12係佈置圖或剖面圖，其依序地顯 示用以製造圖1所示SRAM等效電路之製造方法之實施例。 在此等佈置圖中’顯示四個單元並且以點狀圖案顯示所說 明之層。刳面圖係顯示圖4中之AA線部分。 圖4之佈置圖係顯示用以製造本發明SRAM之第一步 驟。首先，在圖4中，元件分隔層間絕緣膜102係由選擇性 地氧化P型矽基底101之矽氧化膜所形成。並且轉移電晶體 Qtl與Qt2，以及驅動電晶體Qdl與Qd2之主動區域103係藉 著姓刻而形成。 圖5之佈置圖係顯示用以製造本發明SRAM之第二步 驟。圖6係顯示第二步驟之剖面圖。茲參照圖5與6說明第

第16頁 406416 五、發明說明（12) 二製造步驟》首先’由薄矽氧化膜所製成之閘層間絕緣膜 104形成於主動區域1〇3處。由多晶矽膜105與矽化鎢（wsi) 膜106所疊層成之薄片膜形成於整個表面上。隨後，藉著 微影技術以選擇性地蝕刻此薄片膜而形成轉移電晶體qU 與Qt2 ’和驅動電晶體Qdl與Qd2之每一閘電極1〇7。轉移電 晶體Qtl與Qt2之閘電極1〇7係由字元線WL1與WL2所構成。 隨後’在整個表面上N型雜質例如砷係以輕摻雜狀態而離 子植入輕摻雜汲極（1^〇，11§111:17廿(^6(1(1[3111)區域10 8 中，亦即’以元件分隔層間絕緣膜丨〇2與閘電極丨〇7作為光 罩’而使輕摻雜N型區域形成於主動區域1〇3處。再者，在 矽氧化膜形成於整個表面上之後，非等向性蝕刻即實施於 此石夕氧化膜上並且側壁i 09形成於閘電極1〇7之側表面上。 並且利用側壁109使N型雜質以重摻雜狀態而離子植入主動 區域103内，而形成n型源極/汲極區域11〇。 圖7之佈置圖係顯示用以製造本發明SRAM之第三步 驟。圖8係顯示第三步驟之剖面圖。茲參照圖7與8說明第 三製造步驟。覆蓋著包含閘電極1〇7之p型矽基底1〇1表面 之第一層間絕緣膜11丨係藉由在整個表面上形成化學氣相 沈積（CVD ’chemical vapor deposition)矽氧化膜而形 成。並且在第一層間絕緣膜1U上，開啟用型源極/汲 極區域110之第一共用接觸孔112，其中該源極/汲極區域 110係通用於驅動電晶體Qdl與Qd2之汲極區域以及 晶體Qtl與Qt2之源極區域，如圖！中之等效電路所示。此 時，第一共用接觸孔112之開啟狀態係第一共用接觸孔ιι2

第17頁 406416 五、發明說明（13) 之部分使驅動電晶體Qdl與Qd2之閘電極1〇7之部分曝露。 並且多晶石夕膜或S 1 P0S膜形成於整個表面上且製造所需圖 案之選擇性蝕刻實施於此膜上而形成高電阻負載113(R1與 R2)此時’成為尚電阻負載末端之多晶梦膜部分係形成 於第一共用接觸孔112内部。第一共用接觸孔112係由共用 接觸孔所構成，其中藉著此多晶矽膜使一驅動電晶體之溴 極區域與一轉移電晶體之源極區域和另一驅動電晶體之閘 電極一起電性地連接至高電阻負載113。 圖9之佈置圖係顯示用以製造本發明SRAM之第四步 驟。圖10係顯示第四步驟之剖面圖。茲參照圖9與1〇說明 第四製造步驟。覆蓋著高電阻負載113之第二層間絕緣膜 114係藉由在整個表面上形成CVD矽氧化膜而形成。此時， 為使在後續製程中第一金屬膜之圖案較簡易，故期望表面 藉由化學機械拋光（CMP，chemical mechanical polishing)方法而平坦化。並且在第二層間絕緣膜ιΐ4之 部分中，開啟用以曝露多晶矽膜之其他部份之第二接觸扎 115，其中該多晶矽膜之其他部份係成為高電阻負載113之 另一端。 用以曝露驅動電晶體Qdl與Qd2之源極區域之第三 孔11 6和用以曝露轉移電晶體Qt!與Qt2之源極區域之- ^觸=係Ϊ透過第一層間絕緣膜U1與第二層間絕緣^ 114而開啟。第二接觸孔115、第三接觸孔116與第四 孔117可同時開啟。藉由蝕刻第二層間絕緣膜114 二接觸孔11 5後，繼續地實施蝕刻於第一層間絕緣膜丨^丄

406416 五、發明說明（14) 上，而開啟第三接觸孔i 16與第四接觸孔117。此時，在第 二接觸孔115中，蝕刻之進行係由多晶矽膜（高電阻負載 11 3)所阻止。 鈦（Ti，titanium)膜與氮化鈦（TiN，titanium nitride)膜係形成於第二層間絕緣膜114之整個表面上作 為阻障膜118。隨後，形成於第二接觸孔115、第三接觸孔 11 6與第四接觸孔11 7内之凹面部分係填入鎢丨丨9。此填充 係由鎢膜形成足夠的厚度而填入每一個穿透孔内並且其表 面係藉CMP方法而平坦化，此方法係有用的。在平坦化之 整個表面上，第一金屬膜12〇係由TiN(氮化鈦）膜、A1(鋁） 膜與ΤιΝ(氮化鈦）膜所疊層而成。並且實施蝕刻於此第一 金屬膜120以便獲得所需圖案，而從此部分起，形成vcc線 (第一電源供應層）121、GND線（第二電源供應層）丨22與内 連線123。 此時’ VCC線121透過第二接觸孔〗15而電性地連接於 尚電阻負載113之另一端而構成vcc接觸eGND線122透過第 三接觸孔116而電性地連接於驅動電晶體Qdl與如2之源極 區域而構成GND接觸。内連線123透過第四接觸孔117而電 性地連接於轉移電晶體Qtl與Qt2之源極區域而構成繼電接 觸。 圖11之佈置圖係顯示用以製造本發明SRAM之第五步 驟。圖1 2係顯示第五步驟之剖面圖。茲參照圖〗丨與〗2說明 第五製造步驟。CVD矽氧化膜形成於整個表面上而形成覆 蓋著第一金屬膜120 (VCC線121、GND線122與内連線123)之

第19頁 4064j.£ 五、發明說明（15) 第二層間絕緣膜1 2 4。在第三層間絕緣膜丨2 4中，開啟用以 曝露内連線1 23之部分之第五接觸孔（位元線接觸孔）〗25。 並且Ti膜與TiN膜形成於整個表面上作為阻障膜Mg，隨 後，鎢127即填充於第五接觸孔（位元線接觸孔）125之凹面 部分。對於此填充，可應用相同於第一金屬膜丨2〇所使用 之方法。就此而言，第二金屬膜128係由TiN膜、A1膜與 TiN膜所疊層而成。並且實施蝕刻於此第二金屬膜128上以 獲得所需圖案而形成位元線BL1與BL2。此等位元線BL1與 BL2係透過第五接觸孔125而電性地連接於内連線123並且 進一步地透過此内連線丨23，亦即，第四接觸孔117而電性 地連接於轉移電晶體Qtl與Qt 2之汲極區域。並且第五接觸 孔（位元線接觸孔）1 2 5與第四接觸孔11 7係構成位元線接 觸。隨後，覆蓋著由第二金屬膜128所製成之位元線BL1與 BL2之鈍化層間絕緣膜i 29形成而完成SRAM記憶單元。 在由前述方法所形成之SRAM中，高電阻負載113之多 晶矽膜係形成於位於P型矽基底1 〇 1上之驅動電晶體Qd 1與 Qd2 ’以及轉移電晶體Qti與Qt2之閘電極1〇7之正上層。因 此之故，第一共用接觸孔112，其上一起連接著作為驅動 電晶體之汲極與轉移電晶體之源極之N型源極/汲極區域 11 〇、閘電極1 07以及高電阻負載11 3，僅於第一層間絕緣 膜111上開啟接觸孔。藉此’第一共用接觸孔丨12之深度可 變淺’即使在第一共用接觸孔112之面積製成細微結構之 情況下，長寬比亦不大。並且第一共用接觸孔112可藉由 適當地填充製成高電阻負載113之多晶矽於接觸孔中而形

第20頁 406418 五、發明說明（16) 成並且接觸電阻可減低。再者，第一共用接觸孔112不穿 透其他層並且無須考慮第一共用接觸孔112與其他層間之 干擾。因此之故’如圖2所示之佈置圖邊際MG1不需用以防 止共用接觸孔與GND線間之短路。 再者’第五接觸孔（位元線接觸孔）125，藉其使第二 金屬膜（位元線）128(BL1與BL2)連接於形成於半導體基底 上之轉移電晶體Qtl與Qt2之沒極區域（N型源極/汲極區域 110)，透過由第一金屬膜120所製成之内連線〗23而形成， 其中該第一金屬膜120係與VCC線121和GND線122為同一 層。因此之故，第五接觸孔（位元線接觸孔）125並未穿透 VCC線121和GND線122並且圖2所示之介於位元線接觸和VCC 線間之佈置圖邊際MG2係不必要《藉此，記憶單元面積之 進一步減低即為可能。 如前所述’在本發明實施例之記憶單元中，相較於圖 2所不之習知記憶單元而言，用以配合第一共用接觸孔112 與第五接觸孔（位元線接觸孔）〗25處位置之邊際即不必 要。因此之故，單元長度Li，其為記憶單元中位元線延展 方向之長度以及VCC線與GND線平行配置方向之長度，會減 低並且記憶單元可減低。 在本發明之實際實施例中，記憶單元之尺寸係為 1 04x3.76 // 。相較於圖2所示習知結構之記憶單元尺寸 2+ 08x4· 32 μ m而言，記憶單元之面積約可減低15 %。在 發明之SRAM中，電晶體主動區域1〇3，閘電極（字元 線）107與第二金屬膜（位元線）128之個別佈置圖圖案係無

40641S 五、發明說明（17) '~~' 須就圓3A、3B、3C及3D所示習知SRAM之圖案作太大的改 變。記憶單元光罩之圖案設計並不需要從頭重新設計，此 可使光罩之製造較容易。 再者’在本發明之實施例中，在需要高溫處理以形成 作為高電阻負載113之多晶矽膜後，第一金屬膜12〇與第二 金屬膜（位元線）128形成。因此之故，此等第一與第二金 屬膜可由鋁所製成，尤其由第一金屬膜120所形成之VCC線 121與GND線122可容易地製成低電阻，故每一條線之電路 面積可減低。藉此，位於上方之第二金屬膜（位元線）128 之正面面積可減低並且第二金屬膜（位元線）128之配線電 容減低，所以，記憶單元之高速讀取與寫入資訊可以實 現。同時’如圖2所示之習知結構’ VCC線係由製成低電阻 之多晶矽膜所形成，因此雜質不需植入多晶石夕之一部份， 故關於此之光罩製作製程與雜質植入製程變為不必要而可 使製造方法簡化》 實施例中所描述之閘電極，第一與第二金屬膜之結構 並不僅限於該等結構。舉例而言，閘電極可能係由一層多 晶碎所形成。第一與第二金屬膜之阻障之材料或主要使用 之鋁係可由其他金屬來取代。 〆 如前所述’在本發明中’高電阻負載係形成於第二層 上’該第二層係位於形成驅動電晶體與轉移電晶艘之電極 和子元線之第一層之正上方。因此之故，使每一電晶體連 接至高電阻負載之共用接觸孔不需要穿透第一與第二電源 供應線層並且介於共用接觸孔與每一電源供應線間之佈置 4064.6 五、發明說明（18) 圖邊際係不必要。所以，記憶單元之面積可減低。 再者’内連線係由構成第一與第二電源供應線之第三 層之一部份所構成並且位元線係藉此内連線而電性地連接 於每電的趙之没極區域。因此之故，介於位元線接觸孔 與電源供應線間之佈置圊邊際係不必要並且記憶單元之面 積可進一步地減低。 再者’第一與第二電源供應線係形成於第三層上，該 第二層係位於形成於第二層處之高電阻負載上，因此第一 與第二電源供應線可由具有低熔點之鋁所形成。所以，電 源供應線可製成低電阻並且電源供應線之面積可減低。並 且位元線之正面面積可減低且位元線之電容減低因而記憶 資訊之高速處理可以實現。 雖然本發明業已參照特定的實施例加以說明，惟其並 不僅限於此等實施例而係僅受附隨之申請專利範圍所限 制°應瞭解者乃係熟習此項技術之人士可在不偏離本發明 之範圍與精神下改變與修正實施例。

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Claims (1)

1. 4064：t . ：, 夂、申請專利範圍 —^" ' ' 1 · 一種半導體記憶裝置，其靜態記憶單元係由一對 驅動電晶體、一對轉移電晶趙、一對高電阻負載、一對位 元線、第一電源供應線以及第二電源供應線所構成，其 中： 該驅動電晶體與該轉移電晶體之每一閘電極，以及字 元線係由第一層導電膜所形成； 該高電阻負載係由第二層電阻膜所形成； 該第一電源供應線與該第二電源供應線係由第三層導 電膜所形成；以及 該位元線係由第四層導電膜所形成。 2. 如申請專利範圍第1項之半導體記憶裝置，其中： 、該對驅動電晶體之閘電極與汲極區域係交又地連接， 並且該驅動電晶體之汲極區域係相同於該對轉移電晶體之 源極區域，該高電阻負載係藉著接觸孔而電性地連接於該 相同源極/汲極區域與閘電極上，該接觸孔係穿透介於該 第一層導電膜與該第二層電阻膜間之第一層間絕緣膜。 3. 如申請專利範圍第1項之半導體記憶裝置，其中： 該第三層導電膜係被分離形成為所需求之圖案，並由 此$離形成的之一部份形成該帛-電源供應線與該第 二電源供應線，而内連線係由此分離形成的圖案之其他部 ^所形成，並且該位元線與該轉移電晶體之汲極區域係藉 位7L線接觸孔經由該内連線而電性地連接。 4·如申請專利範圍第3項之半導體記憶裝置，其中： 該第一電源供應線與該第二電源供應線係平行地延

   第24頁 mm

   5.如申請專利範圍第1項之半導體記憶裝置，其中： 該第一層導電膜係製成低電阻之多晶矽膜，而該第二 層電阻膜係高電阻多晶矽膜，並且該第三層導電膜與該第 四層導電膜係金屬膜。 6·如申請專利範圍第1項之半導體記憶裝置，其中： 戶義該第一層導電臈係由低電阻多晶矽膜與金屬矽化物膜 層而成之多晶矽化金屬膜’而該第二層電阻膜係高電 夕曰日石夕膜’並且該第三層導電膜與該第四層導電膜係金 屬膜。 / 7二一種半導體記憶裝置之製造方法，包含： 〇藉由餘刻方式在半導體基底上形成由絕緣膜所絕緣之 驅動$晶體與轉移電晶體之主動區域的步驟； 藉著該電晶體主動區域之閘極氧化膜上之導電膜而形 f字元線與該驅動電晶體之閘電極和該轉移電晶體之閘電 極之步驟； 在签個表面上形成第一層間絕緣膜之步驟； — 在該第一層間絕緣膜上開啟第一接觸孔之步驟，該第 /接觸係曝露該驅動電晶體與該轉移電晶體之共同源極（_ 及極區域’並且曝露與該驅動電晶體成對之另一驅動電 日曰體之閘電極； 藉著使多晶矽形成所需圖案以形成高電阻負載之步 $ 該局電阻負載係藉著該第一接觸孔而電性地連接於該 同源極/汲極區域與該閘電極上；

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   在整個表面上形成第二層間絕緣膜之步驟； 在該第二層間絕緣膜處開啟用以曝露該高電阻負载之 =接觸孔，並且在該第二層間絕緣膜與該第一層間絕緣 Ϊ處開啟用以曝露該驅動電晶體之源極區域與該轉移電晶 體之=極區域之第三與第四接觸孔之步驟； ，著使該第一金屬膜形成所需圊案以形成電性地連接 於該同電阻負載之第一電源供應線，以及形成電性地連接 於該驅動電晶體之源極區域之第二電源供應線，並且形成 電性地連接於該轉移電晶體之汲極區域之内連線之步称； 在整個表面上形成第三層間絕緣膜之步驟； 在該第三層間絕緣膜處開啟用以曝露該内連線之第五 接觸孔之步驟；以及 藉著使該第二金屬膜形成所需圖案以形成電性地連接 於該·内連線之位元線之步驟。 ^如申請專利範圍第7項之半導體記憶裝置之製造方 用以形成該閘電極與該字元線之該導電膜係由多晶矽 膜或多晶矽化金屬膜所形成》