TWI449151B - 靜電放電保護裝置 - Google Patents

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TWI449151B
TWI449151B TW100136118A TW100136118A TWI449151B TW I449151 B TWI449151 B TW I449151B TW 100136118 A TW100136118 A TW 100136118A TW 100136118 A TW100136118 A TW 100136118A TW I449151 B TWI449151 B TW I449151B
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Fu Yi Tsai
Chia Ku Tsai
yan hua Peng
Ming Dou Ker
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Description

靜電放電保護裝置
本發明是有關於一種靜電放電保護裝置，且特別是有關於一種利用寄生的矽控整流器(Silicon Controlled Rectifier,SCR)來逕行靜電放電保護的靜電放電保護裝置。
隨著半導體製程的演進，現今半導體製程中的電晶體的閘極氧化層(gate oxide)愈來愈薄，致使更容易在靜電放電現象發生時受到破壞。因此，發展出一種可以因應現今的半導體製程技術的靜電放電防護的技術，成為該領域設計者一個重要的課題。
在習知的靜電放電保護裝置中，常見利用具有較薄的閘極氧化層的靜電放電保護元件來建構。這種具有較薄的閘極氧化層的靜電放電保護元件卻會在所屬的電路進行正常操作時，產生較大的漏電電流。相對的，若使用具有較厚的閘極氧化層的靜電放電保護元件來建構靜電放電保護裝置，則會使得靜電放電保護裝置較難被觸發，降低了其保護的功效。
此外，習知技術常利用所謂的矽控整流器(Silicon Controlled Rectifier,SCR)來建構靜電放電保護裝置。然習知技術的矽控整流器具有較難觸發(需要較高的觸發電壓)的狀況，經常發生在矽控整流器被啟動前，所屬的電路中的元件(具有較薄的閘極氧化層)就發生損壞的現象，無法有效的達成靜電放電現象的防護功能。
本發明提供多種靜電放電保護裝置，得以利用最小的佈局面積，達到最大的靜電放電保護的效果。
本發明提出一種靜電放電保護裝置，包括至少一第一電晶體以及至少一第二電晶體。第一電晶體具有控制端、第一端、第二端以及基極，其控制端以及其第二端相互耦接，其第一端耦接至銲墊及電壓軌線的其中之一。第二電晶體同樣具有控制端、第一端以及第二端，其第一端與該第一電晶體的基極相互耦接，第二電晶體的基極耦接至第一電晶體的第二端，且第二電晶體的第二端耦接至銲墊及電壓軌線的另一。
本發明另提出一種靜電放電保護裝置，包括第一電晶體以及至少一第二電晶體。第一電晶體具有控制端、第一端、第二端以及基極，其控制端以及其第二端共同耦接至銲墊及電壓軌線的其中之一，其基極以及其第一端相互耦接。第二電晶體具有控制端、第一端、第二端以及基極，其控制端及其第二端耦接至第一電晶體的基極及第一端，第二電晶體的基極以及第二電晶體的第一端耦接至銲墊及電壓軌線的另一。
本發明還提出一種靜電放電保護裝置，包括第一電晶體以及至少一第二電晶體。第一電晶體具有控制端、第一端、第二端以及基極，其控制端以及其第一端共同耦接至銲墊及電壓軌線的其中之一。第二電晶體具有控制端、第一端、第二端以及基極，其控制端耦接至第一電晶體的基極以及第二電晶體的第一端，第二電晶體的基極耦接至第一電晶體的第二端，第二電晶體的第二端耦接至銲墊及電壓軌線的另一。
本發明更提出一種靜電放電保護裝置，包括第一電晶體以及至少一第二電晶體。第一電晶體具有控制端、第一端、第二端以及基極，其第一端以及其第二端分別耦接至銲墊以及電壓軌線，其控制端耦接至電壓軌線及銲墊的其中之一。第二電晶體具有控制端、第一端、第二端以及基極，其控制端耦接至其第二端並耦接至第一電晶體的基極，其第一端以及其基極共同耦接至電壓軌線及銲墊的另一。
基於上述，本發明利用串接的多數個電晶體來形成靜電放電保護裝置，且利用各電晶體的基極、控制端、第一端以及第二端的不同的相互連接方式，來使所產生寄生的矽控整流器的觸發電壓可以有效的降低，使靜電放電保護裝置中的矽控整流器，在靜電放電現象發生時，可以即時的導通以疏導靜電放電現象所產生的大電流，降低靜電放電保護裝置的矽控整流器因過慢導通所產生的閘極氧化層(gate oxide)的損壞的現象。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
請參照圖1A，圖1A繪示本發明的一實施例的靜電放電保護裝置100的示意圖。靜電放電保護裝置100包括電晶體P1~Pj以及電晶體N1~Ni。其中，電晶體Pj的控制端(閘極)以及其第二端(汲極)相互耦接，其第一端(源極)耦接至銲墊PAD。電晶體Pj的基極耦接至電晶體N1，且電晶體Pj的汲極耦接至下一級的電晶體Pj-1。
另外，電晶體P1~Pj-1則串接在電晶體Pj及電晶體N1間，以其中的電晶體P2為例，電晶體P1的基極與電晶體P2~Pj的基極共同耦接，電晶體P1的汲極與其閘極相耦接，電晶體P1的汲極並耦接至電晶體N1~Ni的基極，而電晶體P1的源極則耦接至電晶體P2的閘極及汲極。
電晶體Ni的第二端(源 極)耦接至電壓軌線BL所提供的接地電壓GND。此外，電晶體N1~Ni的控制端(閘極)均耦接至其第一端(汲極)，且電晶體N1~Ni依序串接在電晶體P1以及電壓軌線BL間。值得一提的是，電晶體N1~Ni的基極共同耦接至電晶體P1的汲極。
在本實施例中，當銲墊PAD上發生靜電放電現象，且所產生的靜電放電電流是由銲墊PAD流出時，所產生的靜電放電電流可以透過串接的電晶體P1~Pj的通道進行宣洩，並透過電晶體N1~Ni的基極流向電壓軌線BL。
或者，靜電放電電流亦可以由電晶體P1的汲極透過寄生的二極體順向導通流向電晶體P1~Pj的基極，並透過串接的電晶體N1~Ni的通道流向電壓軌線BL，使靜電放電電流可以有效的宣洩。
請同時配合參照圖1B，圖1B繪示本發明靜電放電保護裝置100實施例的結構的剖面圖。其中，電晶體P1~Pj建構在N型的井區(N-well)110上，而電晶體N1~Ni則建構在P型的井區(P-well)120上。N型的井區110上配置多個P型的重參雜區(P+)112~116作為電晶體P1~Pj的源極及汲極。另外，N型的井區110上配置一個N型的重參雜區(N+)111以作為電晶體P1~Pj共同的基極。另外，P型的井區120上配置多個N型的重參雜區(N+)123~127作為電晶體N1~Ni的源極及汲極。P型的井區120上還配置P型的重參雜區(P+)121以及122，其中的重參雜區121為電晶體N1~Ni的共同基極，而重參雜區122則用來作為電晶體N1的基極並藉以連接至電晶體P1的汲極(P型的重參雜區116所構成)。
值得注意的是，本實施例中的靜電放電保護裝置100中，N型的重參雜區111、N型井區110、P型井區120以及N型的重參雜區123形成寄生的電晶體BJT1，而P型的重參雜區112、N型井區110、P型井區120以及P型的重參雜區121則形成寄生的電晶體BJT2。電晶體BJT1以及電晶體BJT2則相互耦接成矽控整流器。這個由電晶體BJT1以及電晶體BJT2所構成的矽控整流器在銲墊PAD上發生靜電放電現象時，可以被快速的觸發，並提供宣洩靜電放電電流的路徑。
請重新參照圖1A，在本實施中，電晶體N1~Ni為N型的電晶體，而電晶體P1~Pj則為P型的電晶體。並且，電晶體N1~Ni以及電晶體P1~Pj的個數可以依據靜電放電保護裝置100所屬的電路特性以及電晶體N1~Ni及P1~Pj的臨界電壓(threshold voltage)來調整。具體一點來說，在靜電放電保護裝置100所屬的電路在正常工作的狀態下(亦即非啟動靜電放電保護的狀態)，銲墊PAD在產品規格上的最大可能電壓內，透過電晶體N1~Ni及P1~Pj所產生的漏電流必須低於規格容許的範圍。因此，電晶體N1~Ni的最小可能數量可以是1，而電晶體P1~Pj的最小可能數量也可以是1。電晶體數量愈少則靜電電流導通時的壓降愈小，而電晶體數量愈多則正常工作下產生的漏電流愈小，最佳電晶體數量可以透過電路模擬的結果來決定。
以下請參照圖2A及圖2B，圖2A及2B分別繪示本發明另一實施例的靜電放電保護裝置200不同實施方式。在圖2A的繪示中，靜電放電保護裝置200包括電晶體N1以及電晶體P1~Pj。電晶體N1具有控制端(閘極)、第一端(汲極)、第二端(源極)以及基極。其中，電晶體N1的閘極以及其源極耦接至電壓軌線BL。電晶體N1的基極以及其汲極相互耦接。電晶體P1~Pj則串接於銲墊PAD以及電晶體N1的汲極間。且各電晶體P1~Pj的閘極都與其汲極相互耦接。並且，電晶體P1~Pj的基極共同耦接至銲墊PAD。另外，電晶體P1~Pj串則透過電晶體P1的閘極與汲極來耦接至電晶體N1的汲極。
請注意，電壓軌線BL提供接地電壓GND。而在銲墊PAD上發生靜電放電現象發生時，流出銲墊PAD的靜電放電電流透過電晶體P1~Pj的通道，流至電晶體N1的基極，並藉此快速觸發寄生在電晶體P1~Pj以及電晶體N1中的矽控整流器，使靜電放電電流有效宣洩。
在本實施例中，電晶體P1~Pj的數量可依據所屬電路的實際狀況來加以選擇，簡單來說，銲墊PAD在產品規格上的最大可能電壓內，透過電晶體N1及P1~Pj所產生的漏電流必須低於規格容許的範圍。當然，電晶體P1~Pj的數量最少可以只有1個。數量愈少則靜電電流導通時的壓降愈小，而數量愈多則正常工作下產生的漏電流愈小，最佳數量可以透過電路模擬的結果來決定。
圖2B繪示的靜電放電保護裝置200的實施方式為圖2A繪示的實施方式的一種互補的作法。在圖2B的繪示中，是利用N型電晶體N1~Ni來形成電晶體串，並串接在電晶體P1以及電壓軌線BL間。電晶體P1則串接在電晶體N1以及銲墊PAD間。在當銲墊PAD上發生靜電放電現象時，流出銲墊PAD的靜電放電電流可以由電晶體P1的汲極透過寄生的二極體順向導通流向電晶體P1的基極，透過串接的電晶體N1~Ni的通道流向電壓軌線BL，並藉此快速觸發寄生在電晶體N1~Ni以及電晶體P1中的矽控整流器，使靜電放電電流有效宣洩。
同樣的，電晶體N1~Ni的數量可依據所屬電路的實際狀況來加以選擇，簡單來說，銲墊PAD在產品規格上的最大可能電壓內，透過電晶體N1~Ni及P1所產生的漏電流必須低於規格容許的範圍。當然，電晶體N1~Ni的數量最少可以只有1個。電晶體數量愈少則靜電電流導通時的壓降愈小，而電晶體數量愈多則正常工作下產生的漏電流愈小，最佳電晶體數量可以透過電路模擬的結果來決定。
以下請同時參照圖2A以及圖2C，其中的圖2C繪示圖2A的實施方式的靜電放電保護裝置200的結構的剖面圖。在圖2C的繪示中，電晶體P1~Pj建構在N型的井區210上，而電晶體N1則建構在P型的井區220上。N型的井區210上配置多個P型的重參雜區(P+)212~216作為電晶體P1~Pj的源極及汲極。另外，N型的井區210上配置一個N型的重參雜區(N+)211以作為電晶體P1~Pj共同的基極。P型的井區220上配置多個N型的重參雜區(N+)223~224作為電晶體N1~Ni的源極及汲極。另外，P型的井區220上還配置P型的重參雜區(P+)221以及222，其中的重參雜區221為電晶體N1的基極，而重參雜區222則用來作為電晶體N1的基極並藉以連接至電晶體P1的汲極(P型的重參雜區216所構成)。
值得注意的是，圖2C繪示的靜電放電保護裝置200中，N型的重參雜區211、N型井區210、P型井區220以及N型的重參雜區223形成寄生的電晶體BJT1，而P型的重參雜區212、N型井區210、P型井區220以及P型的重參雜區221則形成寄生的電晶體BJT2。電晶體BJT1以及電晶體BJT2則相互耦接成矽控整流器。這個由電晶體BJT1以及電晶體BJT2所構成的矽控整流器在銲墊PAD上發生靜電放電現象時，可以被快速的觸發，並提供宣洩靜電放電電流的路徑。
以下請參照圖3A及圖3B，圖3A及3B分別繪示本發明再一實施例的靜電放電保護裝置300不同實施方式。在圖3A的繪示中，靜電放電保護裝置300包括電晶體N1以及電晶體P1~Pj。電晶體N1的控制端(閘極)以及其第一端(源極)共同耦接至電壓軌線BL，本實施例中的電壓軌線BL用以提供接地電壓GND。另外，電晶體P1~Pj串接在電晶體N1以及銲墊PAD間，其中的電晶體P1透過其基極耦接至電晶體N1的第二端(汲極)。並且，各電晶體P1~Pj的控制端(閘極)與其第一端(汲極)相耦接，且電晶體P1~Pj的基極相互耦接，電晶體P1的第二端(源極)則耦接至銲墊PAD。
請注意，而在銲墊PAD上發生靜電放電現象發生時，流出銲墊PAD的靜電放電電流透過電晶體P1~Pj的通道，流至電晶體N1的基極，並藉此快速觸發寄生在電晶體P1~Pj以及電晶體N1中的矽控整流器，使靜電放電電流有效宣洩。
相對應的，圖3B繪示的靜電放電保護裝置300的實施方式為圖3A繪示的實施方式的一種互補的作法。在圖3B的繪示中，是利用N型電晶體N1~Ni來形成電晶體串，並串接在電晶體P1以及電壓軌線BL間。電晶體P1則串接在電晶體N1以及銲墊PAD間。在當銲墊PAD上發生靜電放電現象時，流出銲墊PAD的靜電放電電流可以由電晶體P1的汲極透過寄生的二極體順向導通流向電晶體P1的基極，透過串接的電晶體N1~Ni的通道流向電壓軌線BL，並藉此快速觸發寄生在電晶體N1~Ni以及電晶體P1中的矽控整流器，使靜電放電電流有效宣洩。
上述圖3A以及圖3B中所分別繪示的電晶體P1~Pj以及電晶體N1~Nj的數量都是可以調整的。其電晶體P1~Pj以及電晶體N1~Nj的數量的調整方式與前述的實施例中的電晶體的數量調整方式是相同的，以下不多繁述。
以下請同時參照圖3A以及圖3C，其中的圖3C繪示圖3A的實施方式的靜電放電保護裝置300的結構的剖面圖。在圖3C的繪示中，電晶體P1~Pj建構在N型的井區310上，而電晶體N1則建構在P型的井區320上。N型的井區310上配置多個P型的重參雜區(P+)312~316作為電晶體P1~Pj的源極及汲極。另外，N型的井區310上配置N型的重參雜區(N+)311以作為電晶體P1~Pj共同的基極。P型的井區320上配置多個N型的重參雜區(N+)323~324作為電晶體N1的源極及汲極。另外，P型的井區320上還配置P型的重參雜區(P+)321以及322，其中的重參雜區321及322作為電晶體N1的基極，且重參雜區322連接至P型的重參雜區316所構成的電晶體P1的汲極。
值得注意的是，圖3C繪示的靜電放電保護裝置300中，N型的重參雜區311、N型井區310、P型井區320以及N型的重參雜區323形成寄生的電晶體BJT1，而P型的重參雜區312、N型井區310、P型井區320以及P型的重參雜區321則形成寄生的電晶體BJT2。電晶體BJT1以及電晶體BJT2則相互耦接成矽控整流器。這個由電晶體BJT1以及電晶體BJT2所構成的矽控整流器在銲墊PAD上發生靜電放電現象時，可以被快速的觸發，並提供宣洩。
以下請參照圖4A及圖4B，圖4A及4B分別繪示本發明再一實施例的靜電放電保護裝置400不同實施方式。在圖4A的繪示中，靜電放電保護裝置400包括電晶體N1以及電晶體P1~Pj。電晶體N1的控制端(閘極)以及其第一端與第二端(源極與汲極)分別耦接在電壓軌線BL與銲墊PAD間，其中，本實施例中的電壓軌線BL用以提供接地電壓GND。另外，電晶體P1~Pj串接在電晶體N1以及銲墊PAD間，其中的電晶體P1透過其閘極耦接至電晶體N1的基極。並且，各電晶體P1~Pj的閘極與汲極相耦接，且電晶體P1~Pj的基極相互耦接至銲墊PAD。
請注意，而在銲墊PAD上發生靜電放電現象發生時，流出銲墊PAD的靜電放電電流透過電晶體P1~Pj的通道，流至電晶體N1的基極，並藉此快速觸發寄生在電晶體P1~Pj以及電晶體N1中的矽控整流器，使靜電放電電流有效宣洩。
相對應的，圖4B繪示的靜電放電保護裝置400的實施方式為圖4A繪示的實施方式的一種互補的作法。在圖4B的繪示中，是利用N型電晶體N1~Ni來形成電晶體串，並串接在電晶體P1以及電壓軌線BL間。電晶體P1則串接在電晶體N1以及銲墊PAD間。在當銲墊PAD上發生靜電放電現象時，流出銲墊PAD的靜電放電電流可以由電晶體P1的汲極透過寄生的二極體順向導通流向電晶體P1的基極，透過串接的電晶體N1~Ni的通道流向電壓軌線BL，並藉此快速觸發寄生在電晶體N1~Ni以及電晶體P1中的矽控整流器，使靜電放電電流有效宣洩。
同前述的多個實施例，上述圖4A以及圖4B中所分別繪示的電晶體P1~Pj以及電晶體N1~Nj的數量都是可以調整的。其電晶體P1~Pj以及電晶體N1~Nj的數量的調整方式與前述的實施例中的電晶體的數量調整方式是相同的，以下不多繁述。
以下請同時參照圖4A以及圖4C，其中的圖4C繪示圖4A的實施方式的靜電放電保護裝置400的結構的剖面圖。在圖4C的繪示中，電晶體P1~Pj建構在N型的井區410上，而電晶體N1則建構在P型的井區420上。N型的井區410上配置多個P型的重參雜區(P+)412~416作為電晶體P1~Pj的源極及汲極。另外，N型的井區410上配置N型的重參雜區(N+)411以作為電晶體P1~Pj共同的基極，其中的重參雜區411及412共同耦接至銲墊PAD。P型的井區420上則配置多個N型的重參雜區(N+)423~424作為電晶體N1的源極及汲極。另外，P型的井區420上還配置P型的重參雜區(P+)421以及422，其中的重參雜區421及422作為電晶體N1的基極，且重參雜區422連接至P型的重參雜區416所構成的電晶體P1的汲極。
值得注意的是，圖4C繪示的靜電放電保護裝置400中，N型的重參雜區411、N型井區410、P型井區420以及N型的重參雜區423形成寄生的電晶體BJT1，而P型的重參雜區412、N型井區410、P型井區420以及P型的重參雜區421則形成寄生的電晶體BJT2。電晶體BJT1以及電晶體BJT2則相互耦接成矽控整流器。這個由電晶體BJT1以及電晶體BJT2所構成的矽控整流器在銲墊PAD上發生靜電放電現象時，可以被快速的觸發，並提供宣洩。
綜上所述，本發明利用一個或多個的P型電晶體與N型電晶體，透過特殊的串接方式，來建構靜電放電保護裝置。進以使在銲墊上因靜電放電現象所產生的靜電放電電流可以藉由P型(或N型)電晶體串的通道，流至N型(或P型)電晶體的基極，並藉以快速觸發寄生在靜電放電保護裝置中的矽控整流器，有效宣洩靜電放電電流。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300、400．．．靜電放電保護裝置
P1~Pj、N1~Ni、BJT1、BJT2．．．電晶體
PAD．．．銲墊
BL．．．電壓軌線
GND．．．接地電壓
110、120、210、220、310、320、410、420．．．井區
111~116、121~127．．．重參雜區
圖1A繪示本發明的一實施例的靜電放電保護裝置100的示意圖。
圖1B繪示本發明靜電放電保護裝置100實施例的結構的剖面圖。
圖2A及2B分別繪示本發明另一實施例的靜電放電保護裝置200不同實施方式。
圖2C繪示圖2A的實施方式的靜電放電保護裝置200的結構的剖面圖。
圖3A及3B分別繪示本發明再一實施例的靜電放電保護裝置300不同實施方式。
圖3C繪示圖3A的實施方式的靜電放電保護裝置300的結構的剖面圖。
圖4A及4B分別繪示本發明再一實施例的靜電放電保護裝置400不同實施方式。
圖4C繪示圖4A的實施方式的靜電放電保護裝置400的結構的剖面圖。
100．．．靜電放電保護裝置
P1~Pj、N1~Ni．．．電晶體
PAD．．．銲墊
BL．．．電壓軌線
GND．．．接地電壓

Claims (12)

  1. 一種靜電放電保護裝置，包括：至少一第一電晶體，具有控制端、第一端、第二端以及基極，其控制端以及其第二端相互耦接，其第一端耦接至一銲墊；以及至少一第二電晶體，具有控制端、第一端以及第二端，其第一端與該第一電晶體的基極相互耦接，該第二電晶體的基極直接耦接至該第一電晶體的控制端，且該第二電晶體的第二端耦接至一電壓軌線。
  2. 如申請專利範圍第1項所述之靜電放電保護裝置，其中該電壓軌線提供一接地電壓。
  3. 如申請專利範圍第2項所述之靜電放電保護裝置，其中該第一電晶體為P型電晶體，該第二電晶體為N型電晶體。
  4. 一種靜電放電保護裝置，包括：一第一電晶體，具有控制端、第一端、第二端以及基極，其控制端以及其第二端共同耦接至一銲墊及一電壓軌線的其中之一，其基極以及其第一端相互耦接；以及至少一第二電晶體，具有控制端、第一端、第二端以及基極，該第二電晶體的控制端及第二端直接耦接至該第一電晶體的基極及第一端，該第二電晶體的基極以及該第二電晶體的第一端耦接至該銲墊及該電壓軌線的另一。
  5. 如申請專利範圍第4項所述之靜電放電保護裝置，其中該電壓軌線提供一接地電壓，且該第一電晶體耦 接至該銲墊時，該第一電晶體為P型電晶體，該第二電晶體為N型電晶體。
  6. 如申請專利範圍第4項所述之靜電放電保護裝置，該電壓軌線提供一接地電壓，且該且該第一電晶體耦接至該接地電壓時，該第一電晶體為N型電晶體，該第二電晶體為P型電晶體。
  7. 一種靜電放電保護裝置，包括：一第一電晶體，具有控制端、第一端、第二端以及基極，其控制端以及其第一端共同耦接至一銲墊及一電壓軌線的其中之一；以及至少一第二電晶體，具有控制端、第一端、第二端以及基極，其控制端直接耦接至該第一電晶體的基極以及該第二電晶體的第一端，該第二電晶體的基極耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至該銲墊及該電壓軌線的另一。
  8. 如申請專利範圍第7項所述之靜電放電保護裝置，其中該電壓軌線提供一接地電壓，且該第一電晶體耦接至該銲墊時，該第一電晶體為P型電晶體，該第二電晶體為N型電晶體。
  9. 如申請專利範圍第7項所述之靜電放電保護裝置，其中該電壓軌線提供一接地電壓，且該第一電晶體耦接至該接地電壓時，該第一電晶體為N型電晶體，該第二電晶體為P型電晶體。
  10. 一種靜電放電保護裝置，包括： 一第一電晶體，具有控制端、第一端、第二端以及基極，其第一端以及其第二端分別耦接至一銲墊以及一電壓軌線，其控制端耦接至該電壓軌線及該銲墊的其中之一；以及至少一第二電晶體，具有控制端、第一端、第二端以及基極，其控制端耦接至其第二端並直接耦接至該第一電晶體的基極，其第一端以及其基極共同耦接至該電壓軌線及該銲墊的另一。
  11. 如申請專利範圍第10項所述之靜電放電保護裝置，其中該電壓軌線提供一接地電壓，且該第一電晶體耦接該銲墊時，該第一電晶體為P型電晶體，該第二電晶體為N型電晶體。
  12. 如申請專利範圍第10項所述之靜電放電保護裝置，其中該電壓軌線提供一接地電壓，且該第一電晶體耦接該接地電壓時，該第一電晶體為N型電晶體，該第二電晶體為P型電晶體。
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