WO1980001334A1 - Dispositif semiconducteur - Google Patents

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    • H10W90/00—Package configurations

Definitions

  • the invention relates to a semiconductor device consisting of diodes connected in parallel with a parallel to the method for producing such a semiconductor arrangement.
  • Anti-parallel circuits of diodes are used in control and regulating circuits, for example in DC converters. They can consist of discrete individual elements and can be combined and connected to form a structural unit on a carrier body.
  • spatially separated layer sequences can also be arranged in an integrated manner as diode structures in a semiconductor body and interconnected in an anti-parallel manner using conductor tracks.
  • a disadvantage of the combination of discrete components is the special effort for the completion of the individual elements and for their assembly and interconnection souie the often undesirably high space requirements and the resulting restrictions in use.
  • the disadvantages of the integrated arrangement with regard to the low electrical requirements for such circuits are the high process complexity for special diffusion and flasking steps.
  • the object of the invention is to determine an anti-parallel connection of diodes with the most favorable combination of their individual elements in terms of construction and manufacture.
  • the solution to this problem in a semiconductor arrangement of the type mentioned at the outset is that it comprises a semiconductor body with a base region made up of a zone of one conductivity type and with a further region adjacent to each side of the base region, which forms a pn junction with it and corresponds to it Zone of the other side of the base region has a staggered zone of smaller surface area for each one with respect to the other spatially and electrically antiparal diode structure as well as with contact metal coatings for the electrical connection of the two dipden structures.
  • the solution to the problem further consists in a method for producing such a semiconductor arrangement, in which, in a semiconductor output wafer of one conductivity type between the main surfaces, a layer sequence from a central zone and from two additional zones, each with an intermediate pn-, by diffusion of doping material of the other conductivity type on both sides. Transition is formed in which, after masking with a pattern, the starting disk is provided on both sides with a structure of trench-shaped depressions which are parallel to one another and each arranged on a gap opposite one another and which interrupt the nearest pn transition, in each case a coating of at least one contact metal is applied to the starting disk, and in which the disk is at least along all of the depressions in semiconductor components of smaller surface area, each with anti parallel diode structures is divided.
  • the depressions can be created by etching or by ultrasonic drilling or by sawing.
  • the thin, highly doped layer of the same conductivity type provided in the surface sections of the base region exposed by the depressions can be produced by diffusion or by vapor deposition and alloying of doping metals.
  • the contact metal coatings can be produced by electroless deposition of contact metals or by vapor deposition and alloying.
  • the surfaces of the starting disc can be roughened by sandblasting.
  • contact metals are used which form an ohmic contact with the semiconductor material of the starting disk, and that the thin, highly doped layer and the contact metal coatings are produced in one process step.
  • the advantage of the invention is that a compact arrangement of an anti-parallel connection of two diodes that meets all technical requirements can be achieved with a minimum of well-known method steps.
  • FIGS. 1 and 2 show in cross section the structure of the Semiconductor arrangement according to the invention
  • FIG. 2 shows in perspective a semiconductor output disk, from which semiconductor arrangements are manufactured in the manner according to the invention. The same designations are used for the same parts in all figures.
  • the semiconductor body according to FIG. 1 consists of an np structure I corresponding to a first diode and of the identical structure II, which is spatially oppositely oriented and arranged offset in the zone plane, corresponding to a forward, anti-parallel diode. Both structures have essentially the same surface area and the same thickness.
  • both structures is a central, n-conducting base region 1, on one side of which the p-conducting zone 2 adjoins the pn junction J1 formed thereby and thereby forms the structure I, and on the other side spatially adjoining the structure I.
  • the p-type zone 3 adjoins the pn junction 32 formed thereby and thereby forms the structure II.
  • the pn junction 31 of structure I appears on both end surfaces of zone 2 and the pn junction 32 on both end surfaces of zone 3.
  • the thickness of the zones of both structures I and II and their surface area are essentially determined by the requirements for their physical and electrical properties during use.
  • the structures are only stressed in the forward direction, so that special measures for surface stabilization and for improving the blocking ability are not required.
  • transition from one structure to the other i.e. the shape of the edge surface of the further zones 2, 3 is not critical and, in accordance with the production methods provided for forming the base region of each structure, is essentially perpendicular to the zone plane of the arrangement.
  • the latter is in each case provided with a highly doped, thin surface layer 4 or 5 of the same conductivity type.
  • n + conductive In the illustrated off the corresponding sections are n + conductive.
  • Both surfaces of the semiconductor body which run in the same stepped manner furthermore each have a contact metal coating 6 or 7, which can also be formed from partial layers.
  • Aluminum, silver, nickel, for example, are considered as contact metals.
  • contact metals can be used which are suitable for forming an ohmic contact with the semiconductor material, e.g. Aluminum or a combination of gold and antimony. This makes it possible to produce the thin, highly doped layer 4 or 5 and the contact metal coating 6 or 7 in one process step.
  • the semiconductor material e.g. Aluminum or a combination of gold and antimony.
  • the semiconductor arrangement according to the invention is surprisingly simple, alternating from a layer sequence with three layer-shaped zones of opposite conductivity type, e.g. a pnp structure is possible, and that production from a larger starting body by cutting along marking lines m .. is particularly advantageous.
  • a large-area semiconductor wafer of a first conductivity type is advantageously assumed.
  • a pnp layer sequence 1, 2, 3 is produced by known, mutual diffusion of impurities of the other conduction type, for example a boron diffusion at temperatures above 1200 ° C. into an n-type output disk.
  • the output disk is provided on both sides with depressions 10 and 20 in accordance with a pattern predetermined by the surface expansion and surface shape of the semiconductor components provided.
  • the output disk is, for example, appropriately masked on both sides and subjected to an etching process in which trench-shaped depressions 10 and 20, which run parallel to each other, are arranged on a gap with respect to those on the other side and interrupt the adjacent pn junction, which as a result form an approximately meandering cross section of the disk.
  • etching solutions are used for the etching treatment of the starting disk.
  • the depressions 10, 20 can advantageously also be produced by ultrasonic drilling or by sawing.
  • a thin, highly doped surface layer 4, 5 with a thickness of up to approximately 20 ⁇ m with the conductivity type of the base region 1 is produced in the bottom surface thereof.
  • This can be done by known diffusion, for example of phosphorus or boron.
  • the surface layer 4, 5 can also be produced by vapor deposition and alloying of a contact metal with doping property, for example aluminum or gold-antimony, in a manner known per se, as a result of which, in terms of process technology, the contact metal coatings 6, 7, ie the contact electrodes of the semiconductor body, are obtained at the same time .
  • these coatings 6, 7 are produced by electroless deposition of contact metals, for example nickel, their adhesion to the semiconductor surface can be improved by sandblasting.
  • the disk is divided along the marking lines m 1 , m 2 into components with a smaller surface area, as is particularly indicated in FIG. 2. This can advantageously be done using the laser technology.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Footwear And Its Accessory, Manufacturing Method And Apparatuses (AREA)

Description

HALBLEITERANORDNUNG
Die Erfindung betrifft eine Halbleiteraπαrdnuπg aus zuei aπtiparallel geschalteten Dioden souie sin Verfahren zum Herstellen einer solchen Halbleiteranordnung.
Antiparallelschaltungen von Dioden uerden in Steuerund Regelkreisen, beispielsweise in Gleichstromuandlern, verwendet. Sie können aus zuei diskreten Einzelelemeπten bestehen und auf einem Trägerkörper zu einer Baueinheit kombiniert und verschaltet sein.
Durch die moderne Halbleitertechnologie können jedoch auch räumlich getrennte Schichtenfolgen als Diodenstrukturen in einem Halbleiterkörper integriert angeordnet und mithilfe von Leiterbahnen antiparallel verschaltet sein.
Nachteilig ist bei der Kombination diskreter Bauelemente der besondere Aufwand für die Fertigstellung der Einzelelemente und für deren Zusammenbau und Verschaltung souie der häufig unerwünscht hohe Platzbedarf und die dadurch bedingten Einschränkungen bezüglich der Verwendung. Die Nachteile der integrierten Anordnung bestehen im Hinblick auf die geringen elektrischen Anforderungen an solche Schaltungen in dem hohen Verfahrensaufwand für spezielle Diffusions- und flaskierungsschritte.
Der Erfindung liegt die Aufgabe zugrunde, eine Antiparallelschaltung von Dioden mit hinsichtlich Aufbau und Herstellung günstigster Kombination ihrer Einzelelemεnte zu ermitteln. Die Lösung dieser Aufgabe besteht bei einer Halbleiteranordnung der eingangs erwähnten Art darin, daß sie einen Halbleiterkörper mit einem Basisbereich aus einer Zone des einen Leitfähigkeitstyps und mit jeweils einer weiteren, an jeder Seite des Basisbereichs angrenzenden, mit diesem einen pn-Übergang bildenden und zur entsprechenden Zone der anderen Seite des Basisbereichs versetzt angeordneten Zone kleinerer Flächenausdehnung für jeweils eine gegenüber der anderen räumlich und elektrisch antiparalle Diodenstruktur sowie mit Kontaktmetallüberzügen zur elektrischen Verbindung beider Dipdenstruktu- ren aufweist.
Eine Weiterbildung ist dadurch gegeben, daß der freie Flächenabschnitt des Basisbεreichs in jeder Diodanstruktur mit einer hochdotierten Oberflächenschicht gleichen Leitfähigkeitstyps versehen ist.
Die Lösung der Aufgabe besteht ferner in einem Verfahren zum Hεrstellen einer solchen Halbleiteranordnung, bei dem in einer Halbleiterausgangsscheibe vom einen Leitfähigkeitstyp zwischen den Hauptflächen durch beidseitige Diffusion von Dotiermatεrial vom andεren Leitfähigkeitstyp eine Schichtenfolge aus einer mittleren Zone und aus zuei weiteren Zonen mit jeweils zwischenliegεndem pn-Übergang gebildet wird, bei dem die Ausgangsscheibe nach Maskierung mit einem Muster beidseitig mit je einer Struktur von grabenförmigen, zueinander parallelen und jeweils gegenübεr dεr andεren Seite auf Lücke angeordneten Vertiefungen versehen wird, die den jeweils nächstliegenden pn-Übergang unterbrechen, bei dem auf jede Seite der Ausgangsscheibe ein Überzug aus mindestens einem Kontaktmetall aufgebracht wird, und bei dem die Scheibe wenigstens längs sämtlicher Vertiefungen in Halbleiterbauelemente kleinerer Flächenausdehnung mit jeweils anti parallelen Diodenstrukturen zerteilt wird.
Die Vertiefungen können durch Ätzen oder durch Ultraschallbohren oder durch Sägen erzeugt werden .
Die in den durch die Vertiefungen freigelegten Flächenabschnitten des Basisbereichs jeweils vorgesehene dünne, hochdotierte Schicht gleichen Leitfähigkeitstyps kann durch Diffusion oder durch Aufdampfen und Legieren von Dotierungsmetallen erzeugt werden.
Die Kontaktmetallüberzüge können durch stromloses Abscheiden von Kontaktmetallen oder durch Aufdampfen und Legieren hergestellt werden.
Zur Haftverbesserung der Kontaktmetallüberzüge können die Oberflächen der Ausgangsscheibe durch Sandstrahlen aufgerauht werden.
Eine vorteilhafte Ueitetbildung des Verfahrens besteht darin, daß Kontaktmetalle verwendet werden, die mit dem Halbleitermaterial der Ausgangsscheibe einen ohmischen Kontakt bilden, und daß die dünne hochdotierte Schicht und die Kontaktmetallüberzüge in einem Verfahrεnsschritt hergestellt werden.
Der Vorteil der Erfindung besteht darin, daß mit ainem Minimum an hinlänglich bekannten Verfahrensschritten eine allen technischen Anforderungen entsprechende Kompaktanordnung einer Antiparallelschaltung von zwei Dioden erzielbar ist.
Anhand der in den Figuren.1 und 2 dargestellten Ausführungsbeispiele werden der Gegenstand der Erfindung und das Verfahren zu seiner Herstellung aufgezeigt und erläutert. Figur 1 zeigt im Querschnitt den Aufbau der Halbleiteranordnung nach der Erfindung, und in Figur 2 ist perspektivisch eine Halbleiterausgangsscheibe dargestellt, aus welcher Halbleiteranαrdnungen in der erfindungsgemäßen Ueise gefertigt werden. Für gleiehe Teile sind in allen Figuren gleiche Bezeichnungen gewählt.
Der Halbleiterkörper gemäß Figur 1 besteht aus einer np-Struktur I entsprechend einer ersten Diode und aus der identischen, räumlich entgegengesetzt orientierten und in der Zonenebene versetzt angeordneten Struktur II entsprechend einer zueiten,antiparalleleh Diode. Beide Strukturen haben jeweils im wesentlichen übereinstimmende Flächenausdehnung und gleiche Dicke.
Beiden Strukturen gemeinsam ist ein mittlerer, n-leitender Basisbereich 1 , an dessen eine Seite die p-leitende Zone 2 mit dem dadurch gebildeten pn-Übergang J1 angrenzt und dadurch die Struktur I bildet, und an dεssen andere Seite räumlich anschließεnd an die Struktur I die p-leitende Zone 3 mit dem dadurch gebildeten pn-Übergang 32 angrenzt und dadurch die Struktur II bildet.
Der pn-Übergang 31 der Struktur I tritt an beiden Endflächen der Zone 2 und der pn-Übergang 32 an beiden Endflächen der Zone 3 an die Oberfläche.
Die Dicke der Zonen beider Strukturen I und II sowie ihre Flächenausdehnung werden im wesentlichen durch die Forderungen an ihre physikalischen und elektrischen Eigenschaften beim Einsatz bestimmt.
Die Strukturen werden nur in Durchlaßrichtung beansprucht, so daß besondere Maßnahmen zur Oberflächenstabilisierung und zur Verbesserung der Sperrfähigkeit entfallen.
Der Übergang einer Struktur in die andere, d.h. die Formgebung der Randfläche der weiteren Zonen 2, 3 ist unkritisch und entsprechend den vorgesehenen Herstellungsmεthodεn zur Ausbildung dss Basisbereichs jeder Struktur im wesentlichen senkrecht zur' Zonenebene der Anordnung.
Zur Verbesserung der Kontaktierung des Halbleiterkörpers im freien Flächenabschnitt des Basisbereichs 1 jeder Diodenstruktur ist dieser jeweils mit einer hochdotierten, dünnen Oberflächenschicht 4 bzw. 5 gleichen Leitfähigkeitstyps versehen. Beim dargestellten Aus führungsbeispiel sind die entsprechenden Abschnitte n+-leitend.
Beide gleichsinnig stufenförmig verlaufenden Oberflächen des Halbleiterkörpers weisen weiterhin je einen Kontaktmetallüberzug 6 bzw. 7 auf, der auch aus Teilschichten gebildet sein kann.
Als Kontaktmetalle sind bβispielsuεise Aluminium, Silber, Nickel voxgesehen.
In vorteilhafter Ueise können Kontaktmetalle veruεndet werden, die zur Bildung eines ohmischen Kontakts mit dem Halbleitermatεrial geeignet sind, z.B. Aluminium oder eine Verbindung aus Gold und Antimon. Dadurch ist die Erzeugung der dünnen hochdotierten Schicht 4 bzw. 5 und des Kontaktmetallüberzuges 6 bzw. 7 in einem Verfahrεnsschritt möglich.
In Figur 1 ist angedeutet, daß die Halbleiteranordnung nach der Erfindung überraschend einfach aus einer Schichtenfolge mit drei schichtförmigen Zonen abwechselnd entgegengesetzten Leitfähigkeitstyps, z.B. einer pnp-Struktur, möglich ist, und daß weiterhin eine Herstellung aus einem größeren Ausgangskörper durch Zerteilen längs Markierungslinien m.. besonders vorteilhaft ist.
Bei der Herstellung des Gegenstandes der Erfindung wird vorteilhaft von einer großflächigen Halbleiterscheibe eines ersten Leitungstyps ausgegangen, wie sie in Figur 2 perspektivisch dargestellt ist. Durch an sich bekannte, beiderseitige Diffusion von Störstellεn des anderen Leitungstyps, z.B. einer Bordiffusion bei Temperaturen über 1200ºC in eine n-leitende Ausgangsscheibe, wird eine pnp-Schichtenfolge 1, 2, 3 erzeugt. Zur Erzielung von gegenseitig versetzt angeordneten Diodenstrukturen wird die Ausgangsscheibe beidseitig gemäß einem durch die Flächeπausdehnuπg und Flächenform der vorgesehenen Halbleiterbauelemente vorgegebenen Muster mit Vertiefungen 10 bzw. 20 versehen. Zu diesem Zweck wird die Ausgangsscheibe z.B. beidseitig entsprechend maskiert und einem Ätzprozess unterworfen, bei dem auf jeder Seite zueinander parallel verlaufende, gegenüber denjenigen der anderen Seite auf Lücke angeordnete, den jeweils benachbarten pn-Übergang unterbrechende, grabenförmige Vertiefungen 10 bzw. 20 erzeugt werden, die in ihrer Folge einen annähernd mäanderförmigen Querschnitt der Scheibe bilden.
Zur Ätzbehandlung der Ausgangsscheibe werden an sich bekannte Ätzlösungen verwendet.
Die Vertiefungen 10, 20 können vorteilhaft auch durch Ultraschallbohren oder durch Sägen hergestellt werden.
Im Anschluß an die Ausbildung der Vertiefungen wird in deren Bodenfläche eine dünne, hochdotierte Oberflächenschicht 4, 5 mit einer Dicke bis ca. 20μm mit dem Leitfähigkeitstyp des Basisbereichs 1 erzeugt. Das kann durch an sich bekannte Diffusion, z.B. von Phosphor oder Bor, erfolgen. Gleich vorteilhaft kann die Oberflächenschicht 4, 5 auch durch Aufdampfen und Einlegieren eines Kontaktmetalls mit Dotierungseigeπschaft z.B. Aluminium oder Gold-Antimon in an sich bekannter Ueise hergestellt werden, wodurch verfahrenstechnisch besonders günstig gleichzeitig die Kontaktmetallüberzüge 6, 7, d.h. die Kontaktelektrodeπ des Halbleiterkörpers, erzielt werden. Bei der Herstellung dieser Überzüge 6, 7 durch stromloses Abscheiden von Kontaktmetallen z.B. von Nickel, kann deren Haftfähigkeit auf der Halbleiteroberfläche noch durch Sandstrahlen verbessert werden.
Schließlich wird die Scheibe längs den Markierungslinien m1, m2 in Bauelemente kleinerer Flächenausdehnung zerteilt, wie dies, in Figur 2 besonders angedeutet ist. Das kann vorteilhaft mithilfe der Lasartεchnik erfolgen .

Claims

PATENTANSPRÜCHE
1» Halbleiteranordnung aus zuei antiparallel geschalteten Dioden, d a d u r c h g e k e n n z e i c h n e t,
daß sie einen Halbleiterkörper mit einem Basisbereich (1) aus einer Zone des einen Leitfähigkeitstyps und mit jeweils einer weiteren, an jeder Seite des Basisbereichs (1) angrenzenden, mit diesem einen pn-Übergang (31,32) bildenden und zur entsprechenden Zone (3) der anderen Seite des Basisbereichs versetzt angeordneten Zone- (2) kleinerer Flächenausdehnung für jeweils eine gegenüber der anderen räumlich und elektrisch antiparallele Diodenstruktur (1,11) sowie mit Kontaktmetallüberzügen (6,7) zur elektrischen Verbindung beider Diodenstrukturen aufweist.
2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der freie Flächenabschnitt des Basisbereichs in jeder Diodenstruktur mit einer hochdotierten Oberflächenschicht (4,5) gleichen Leitfähigkeitstyps versehen ist.
3. Verfahren zum Herstellen einer Halbleiteranordnung nach den Ansprüchen 1 bis 2, dadurch gekennzeichnet, daß in einer Halbleiterausgangsscheibe vom einen Leitfähigkeitstyp zwischen den Hauptflächen durch beidseitige Diffusion von Dotiermaterial vom anderen Leitfähigkeitstyp eine Schichtenfolge aus einer mittleren Zone (1) und aus zwei weiteren Zonen (2, 3) mit jeweils zuischenliegendem pn-Übergang (31, 32) gebildet wird, daß die Ausgangsscheibe nach Maskierung mit einem Muster beidseitig mit je einer Struktur von grabenförmigen,zu einander parallelen und jeweils gegenüber der anderen Seite auf Lücke angeordneten Vertiefungen (10,20) versehen wird, die den jeweils nächstliegenden pn-Übergang unterbrechen, daß auf jede Seite der Ausgangsscheibe ein Überzug (6,7) aus mindestens einem Kontaktmetall aufgebracht wird, und daß die 'Scheibe wenigstens längs sämtlicher Vertiefungen (10,20) in Halbleiterbauelemente kleinerer Flächenausdehnung mit jeweils antiparallelen Diodenstrukturen (I, II ) zerteilt wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Vertiefungen (10, 20 ) durch Ätzen erzeugt werden.
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Vertiefungen (10,20) durch US-Bohren erzeugt werden.
6. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Vertiefungen (10, 20) durch Sägen erzeugt werden.
7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß in den freigelegten Flächenabschnitten des Basisbereichs jeweils eine dünne hochdotierte
Schicht (4, 5) gleichen Leitfähigkeitstyps erzeugt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die dünne hochdotierte Schicht (4,5)- durch Diffusion erzeugt wird.
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die dünne hochdotierte Schicht (4,5) durch Aufdampfen und Legieren von Dotierungsmetallen erzeugt wird.
10. Verfahren nach einem der Ansprüche 3 bis 9, dadurch gekennzeichnet, daß die Kαntaktmetallüberzüge (6,7) durch stromloses Abscheiden von Kontaktmetallen hergestellt werden.
11. Verfahren nach einem der Ansprüche 3 bis 9 , dadurch gekennzei chnet , daß die Kontaktmetallüberzüge (6,7) durch Aufdampfen und Legieren hergestellt werden.
12. Verfahren nach den Ansprüchen 10 oder 11, dadurch gekennzeichnet, daß zur Haftverbesserung der KαntaktmetallÜberzüge (6,7) die Oberflächen der Ausgansscheibe durch Sandstrahlen aufgerauht werden.
13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Kontaktmetalle verwendet werden, die mit dem Halbleitermaterial der Ausgangsscheibe einen ohm'schen Kontakt bilden und daß die dünne hochdotierte Schicht (4,5) und die Kontaktmetallüberzüge (6,7) in einem Verfahrensschritt hergestellt werden.
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DE2855972 1978-12-23
DE2855972A DE2855972C2 (de) 1978-12-23 1978-12-23 Halbleiteranordnung mit zwei integrierten und antiparallel geschalteten Dioden sowie Verfahren zu ihrer Herstellung

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US (1) US4525924A (de)
EP (1) EP0020666A1 (de)
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SE (1) SE443476B (de)
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3435306A1 (de) * 1984-09-26 1986-04-03 Siemens AG, 1000 Berlin und 8000 München Verfahren zur herstellung von laserdioden mit jutierter integrierter waermesenke
KR940016546A (ko) * 1992-12-23 1994-07-23 프레데릭 얀 스미트 반도체 장치 및 제조방법
GB2285882B (en) * 1994-01-14 1997-12-17 Westinghouse Brake & Signal Semiconductor switching devices
US6033489A (en) * 1998-05-29 2000-03-07 Fairchild Semiconductor Corp. Semiconductor substrate and method of making same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB992963A (en) * 1961-01-16 1965-05-26 Western Electric Co Semiconductor devices
DE1805261A1 (de) * 1967-11-13 1969-06-26 Motorola Inc Temperaturkompensierte Referenzdiode und Verfahren zur Herstellung derselben
FR2099615A1 (de) * 1970-07-27 1972-03-17 Gen Electric
US3887993A (en) * 1972-08-28 1975-06-10 Nippon Electric Co Method of making an ohmic contact with a semiconductor substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2748041A (en) * 1952-08-30 1956-05-29 Rca Corp Semiconductor devices and their manufacture
US3039028A (en) * 1955-09-26 1962-06-12 Hoffman Electronics Corp Double based diode
US2985805A (en) * 1958-03-05 1961-05-23 Rca Corp Semiconductor devices
US3005937A (en) * 1958-08-21 1961-10-24 Rca Corp Semiconductor signal translating devices
DE1916555A1 (de) * 1969-04-01 1971-03-04 Semikron Gleichrichterbau Halbleiter-Gleichrichter-Anordnung und Verfahren zu ihrer Herstellung
US3978514A (en) * 1969-07-18 1976-08-31 Hitachi, Ltd. Diode-integrated high speed thyristor
FR2126904B1 (de) * 1970-12-07 1974-04-26 Silec Semi Conducteurs
US3972113A (en) * 1973-05-14 1976-08-03 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
DE2610942C2 (de) * 1976-03-16 1983-04-28 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Herstellen eines Halbleiterbauelements mit in einem Halbleiterkörper monolithisch integrierten Halbleiterelementeinheiten
US4219835A (en) * 1978-02-17 1980-08-26 Siliconix, Inc. VMOS Mesa structure and manufacturing process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB992963A (en) * 1961-01-16 1965-05-26 Western Electric Co Semiconductor devices
DE1805261A1 (de) * 1967-11-13 1969-06-26 Motorola Inc Temperaturkompensierte Referenzdiode und Verfahren zur Herstellung derselben
FR2099615A1 (de) * 1970-07-27 1972-03-17 Gen Electric
US3887993A (en) * 1972-08-28 1975-06-10 Nippon Electric Co Method of making an ohmic contact with a semiconductor substrate

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM Technical Disclosure Bulletin, Volume 19, No. 3, published in August 1976 (Nw-York (US) A. HORNUNG et al.: "Elimination of Superheating in Liquid Encapsulated Semiconductor Modules", see page 937 *

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