WO1989008362A1 - Unite de commande en serie et procede de commande - Google Patents

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WO1989008362A1
WO1989008362A1 PCT/JP1989/000209 JP8900209W WO8908362A1 WO 1989008362 A1 WO1989008362 A1 WO 1989008362A1 JP 8900209 W JP8900209 W JP 8900209W WO 8908362 A1 WO8908362 A1 WO 8908362A1
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PCT/JP1989/000209
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English (en)
French (fr)
Inventor
Masakazu Moritoki
Masao Hagiwara
Yukinori Katayama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Komatsu Ltd
Original Assignee
Komatsu Ltd
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Priority claimed from JP63307595A external-priority patent/JP2562682B2/ja
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks
    • H04L12/28Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42Loop networks
    • H04L12/423Loop networks with centralised control, e.g. polling
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00Data switching networks

Definitions

  • the present invention is a series controller suitable for use in centralized management systems for various machines such as presses, machine tools, construction machines, and marine aircraft, and centralized philosophy systems such as unmanned transport devices and unmanned warehouses. And its control method. Background technology
  • the number of sensor units is, for example, more than 3,000 in consideration of the press, and may be even larger in other devices.
  • a centralized management system that centrally manages this type of equipment connects a large number of sensors and actuators described above to a main controller, and a large number of sensors.
  • the output of the main controller is collected by the main controller, and a large number of actuators are controlled by the signal from the main controller. It is composed of
  • the number of bases and sensors of the conventional centralized pipe a system
  • the number of actuators and actuators becomes large
  • the number of connections between the main controller and sensors and actuators becomes large
  • the number of actuators becomes large.
  • the configuration of the input / output unit of the roller becomes very complicated.
  • a plurality of nodes are connected in series, and at least one sensor or a plurality of sensor actuators is connected to each node, and these nodes are connected via a main controller.
  • a main controller basically has only to connect the signal input line and the output line, and it is only necessary to connect each node ⁇ the signal input line and the output line. The number of wires can be greatly reduced.
  • each node sequentially adds the signal from the actuator to the signal from the preceding node according to a predetermined rule, and A predetermined signal is sequentially deleted from a signal from the node based on a predetermined rule, and the signal is output to the actuator.
  • no address is required for each node, and no address processing is required, so the time delay at each node is only for timing adjustment. It is very small and the node configuration is very simple.
  • each node and the main controller will identify whether the signal (data) for the node is a signal (data).
  • the signal of each node is identified. If an error occurs during addition or deletion, it becomes impossible to identify the signal from which node, and it is not possible to identify the signal to which node. This resulted in loss of control of the device and, in some cases, the risk of runaway of the device.
  • an error in adding a signal or an error in deleting a signal that is, when an erroneous bit missing or an added bit occurs, an error is generated.
  • Signal is the next node And to the main controller, which causes an operation error in the next node or main controller, and in some cases, Had the problem that the equipment would run away. This was particularly noticeable when a configuration was adopted in which each node was identified according to the connection order of each node without assigning an address to each node.
  • the present invention reliably detects an error in the data string length due to an erroneous pit addition at each node and reliably prevents a malfunction and a g-run of the controlled device.
  • the purpose of the present invention is to provide such a series control device. Disclosure of the invention
  • data to be received at each node that is, data sequence length data representing the data sequence length of the data from the preceding stage is given to each node.
  • Each node detects a data string length error based on this data string length data.
  • a plurality of nodes are connected in series, and at least one terminal is connected to each node, and each node is included in a signal from a preceding node.
  • a signal from the terminal connected to the own node is added to the received data, and a signal to the terminal connected to the own node is deleted, and the subsequent node is transmitted.
  • the signal from the preceding node is Counting means for counting a data column length of data included in a signal from the preceding node including data column length data indicating a column length of included data; Is compared with the count value of the counting means and the data string length.
  • the comparing means to be generated and the data string length data included in the signal from the preceding stage are converted into the data string length data corresponding to the data string length of the data output from its own node. And a data string length data conversion means for transmitting the converted data string length data included in a signal to be sent to a subsequent node.
  • a plurality of nodes connected in series are connected to the main controller, and one or more terminals are connected to each node, and each node is connected. Is added to the data contained in the signal from the previous node, and the signal from the end that is connected to the own node is added to the data, and connected to the own node.
  • the main controller outputs each node from the name node.
  • Distribution means for distributing data string length data corresponding to the data string length of the data to be provided; and data provided in the ⁇ node and included in a signal from the preceding node.
  • Counting means for counting the length of the data sequence, and the output of the counting means and the data distributed by the pre-distribution means. Compares the data string length data, the counting of this counting means • If the value of - ⁇ - does not match the data string length indicated by the data string length data, it comprises a comparing means for generating an error signal.
  • the data string length of the data contained in the signal from the preceding node is counted by the counting means, and the data string length counted by this counting means is the signal length from the preceding node. It is compared with the data string length data included in the signal. Here, if the counted data string length of the counting means does not match the data string length represented by the data string length data, an error signal is generated as an abnormal data string length.
  • the data string length data included in the signal from the preceding node is changed to data string length data corresponding to the column length of the data output from its own node, and the signal sent to the succeeding node Sent in
  • FIG. 1 is a block diagram showing the overall configuration of a series controller according to the present invention.
  • FIGS. 2 and 3 show a timing diagram showing an example of the operation.
  • FIG. 4 is a block diagram showing a configuration example of a node according to an embodiment of the series control device.
  • FIG. 5, FIG. 6, FIG. 7, and FIG. 8 are timing charts for explaining the operation of the node shown in FIG.
  • FIG. 9 is a block diagram showing a configuration example of a node according to another embodiment of the series controller.
  • FIG. 4 is a block diagram showing a configuration example of a node according to still another embodiment of the device.
  • FIG. 5 is a timing chart illustrating the operation of the node shown in FIG.
  • FIG. 16 is a block diagram showing a configuration example of a node according to still another embodiment of the series controller.
  • FIG. 17, FIG. 18, FIG. 19, and FIG. 20 are timing charts for explaining the operation of the node shown in FIG. -s-Fig. 2 is a block diagram showing a configuration example of a node according to still another embodiment of this series control device.
  • FIGS. 22 and 23 are timing charts for explaining the operation of the node shown in FIG.
  • FIG. 24 is a block diagram showing a configuration example of a node according to still another embodiment of the series control device.
  • FIGS. 25, 26 and 27 are FIGS. Timing chart explaining the operation of the node shown in
  • FIG. 28 is a block diagram showing a configuration example of a node according to still another embodiment of the series controller.
  • FIG. 29 is a timing chart for explaining the operation of the node shown in FIG.
  • Fig. 30 is a block diagram showing a configuration example of a node according to still another embodiment of the series control device.
  • FIGS. 31 and 32 are timing charts for explaining the operation of the node shown in FIG. 30.
  • FIG. 33 is a timing chart for explaining the relationship between the data frame signal and the mask signal.
  • FIG. 34 is a timing chart showing a data frame signal and a mask signal in the embodiment of the present invention
  • FIG. 35 and FIG. 36 are data charts at each node. Explanatory diagrams used to explain the addition mode and the data extraction mode, respectively;
  • FIG. 37 is a block diagram showing one circuit related to the mask signal in this embodiment.
  • FIG. 38 is a timing chart showing another example of the data frame signal and the mask signal.
  • FIG. 39 is a timing chart showing another example of the data frame signal and the mask signal.
  • FIG. 40 is a block diagram showing another embodiment of the present invention
  • FIG. 41 is a frame configuration diagram showing a configuration of a data frame signal
  • Fig. 42 is a waveform diagram showing the relationship between the original data and the bi-symbol code.
  • FIG. 43 is a block diagram showing still another embodiment of the present invention.
  • BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
  • FIG. 5 shows an embodiment of the series control device according to the present invention.
  • This embodiment is applied to, for example, a press centralized control system.
  • the main controller 100 is provided in the controller section of the press, and the sensor groups 11 1 to 1 — ⁇ detect the state of each section of the press.
  • Actuator groups 2 — ⁇ to 2 — ⁇ correspond to actuators that drive each part of the press, corresponding to the sensors.
  • Sensor group 1 ⁇ ⁇ ⁇ ⁇ ⁇ 2 2 ⁇ ⁇ is connected to node 10 — ⁇
  • sensor group 1 2 2 ⁇ ⁇ — 2 is connected to nodes 1 0 — 2
  • the sensor group 13 and the actuator group 2 3 are connected to the nodes 10 3, and similarly, the sensor group 1 ⁇ and the actuator group 2 Connected to nodes 1 0 — n. Also node — 1 ⁇ ⁇ ! 0- ⁇ are connected in series via the main controller ⁇ 00.
  • the main controller ⁇ 0 0 collects signals output from the sensor groups 11 1 to 11 ⁇ connected to each node 10 0 — 1 to 10 ⁇ ⁇ . Outputs signals for driving actuators 2-1 to 2- ⁇ ⁇ connected to ⁇ 0 — 1 to ⁇ 0 and 1 ⁇ .
  • the main controller 100 first outputs a signal SO having a frame configuration as shown in FIG. 2 (a). That is, starting from the start code, the data string length data representing the data string length included in this signal SO (the data string length is zero because no data is included here). (0), a stop code, an error check code for performing an error check on data included in the signal SO, and a signal SO having a frame configuration following the error check code. Roller ⁇ 0 0 is transmitted first. Where 1 Larch I code Is a well-known code for performing a cyclic redundancy check ( ⁇ RC) or parity check for detecting data errors. The signal so from this main controller 100 is applied to node ⁇ 0 — 1.
  • Nodes 1 0 to 1 convert the signal input to the parallel from the sensor group ⁇ -immediately after the data string length data (0) of the signal S 0 into a serial signal in a predetermined order. This is inserted as data (1), and the data string length data (0) is inserted into the data string length data (1) representing the data string length L1 of the inserted data ( ⁇ ). The signal is converted and output as a signal S 1 (FIG. 2 (b)>.
  • a new error is generated based on the inserted data (1).
  • a check code (1) is generated, and this error check code ( ⁇ ) is output instead of the error I check code (0).
  • means for counting the data string length of the data contained in the signal S0 is provided, and the counted data string length and the data contained in the signal S0 are provided.
  • the data length is compared with the data column length represented by the column length data (0) to detect whether or not the data column length is abnormal, and the error check code included in the signal S0 is included. Check whether there is any data error based on the data (0). If an error is detected in the data string length, the error code (0 If a data error is detected based on the ⁇ 1> check code
  • the signal (data (2)) output from the sensor group 112 is inserted immediately after the data string length data (1) of the signal S1, and the data string length data (1) is inserted.
  • the data (2) is converted to the data string length data (2>) corresponding to the data string length L2 of the data changed by inserting the data (2>), and the new data (2) is inserted.
  • a new error check code (2) based on the data is generated, the error check code (2) is replaced with the error check code (1), and this is replaced by the signal S.
  • Figure 2 (C) Note that node ⁇ 0-2 is also based on the data string length data ( ⁇ ) in the same way as node ⁇ 0-1. Check for abnormal data string length and check for data error based on the error check code (1). However, no error code is added here because the data string length s and the data error are not detected, and the signal S 2 output from node ⁇ 0 — 2 is input to nodes 10 0 3 3 Is done.
  • a new error based on the new data in which this data (3) is inserted as well as converting it to the data sequence length data (3): tick code (3) Generate the error code (3) and replace it with the error code (2), except for nodes 10-3 where the data is Check or error of data column length error based on column length data (2): r Check of data error based on r code (2) I It is assumed that a data string length error or a data error is detected in any of the errors, and in this case, the error immediately after the newly generated error I code (3) Fig. 2 (d) shows the signal S3 output from the nodes 10-3 in this way. Once added, the error is not affected for subsequent nodes 10 0-4 (not shown) to ⁇ 0- ⁇ , regardless of whether a data string length error or data error is detected. -Code remains attached.
  • the signal output from node ⁇ ⁇ ⁇ 0 — n — ⁇ ⁇ ⁇ (not shown), that is, the input signal of node n is the data (n — 1) as shown in Fig. 2 (e>). Is inserted, the data column length data becomes the data column length data (n-1), and the error: E code is changed to error I code code (n — 1)
  • nodes 10 — n the data (n) from the sensor group n 1 n is added, and the data column length data (n — ⁇ ) is added to the data column length data (n ) Is converted to an error:!
  • the code ( ⁇ -1) is replaced with the error code and the code ( ⁇ ), and the signal Sn shown in Fig. 2 (5) is output. This signal Sn is input to the main controller 100.
  • the main controller 100 From the data array order of the data area from the rear end of the data string length data (n) of the signal Sn to the front end of the stop code, Identify whether the data is from a sensor group connected to the node. As a result, the main controller 100 could collect signals from the sensor groups 11 1 to 11 1 ⁇ connected to each node 1 — ⁇ to 1 — n. And
  • the main controller ⁇ 0 0 has one of nodes 10-1 to ⁇ 0- ⁇ due to the addition of an error code to the signal Sn. From this node, it is possible to know that there was a data string length error or a data error. If no data string length error or data error occurs in any of the nodes 10-1 to 10- ⁇ , no error code is added to the signal S ⁇ . In this case, the main controller was able to collect data from the sensor groups 11 1 to 10 connected to each node 10-— to 10- ⁇ without any abnormality. Know.
  • Figure 3 shows the functions connected from the main controller ⁇ 0 0 to each node 10 0 — ⁇ to ⁇ 0 — ⁇ : L data groups 2-1 to 2 — ⁇ . This figure shows the operation when sending automatic data. Also in this case, the name node 1 0— ⁇ In the explanation, 1 0 — n does not receive signals from the sensor groups 11 1 to 11 ⁇ .
  • This signal SO is a data sequence length data (0) starting with the start code, and a group of actuators 2-n connected to the nodes 10-n.
  • Data ( ⁇ ), data (n-1) for actuator group 2- ⁇ -1 connected to node 10- ⁇ -1... 11-1 to 10-2 From the data () for the connected actuator groups 2-2 (2), from the data ( ⁇ ) for the actuator groups 2- ⁇ connected to nodes 10-1 It has a frame structure that follows a different data area, stop code, and error I code ( ⁇ ). This signal is applied to nodes 10-1.
  • data (1>) for actuating group 2- ⁇ is extracted from the rear end of the data area of signal S0, and this is para- lyzed.
  • the data is converted to a real signal and output to each actuator of the actuator unit group 2-1.
  • the data column length data (node 10-1) is used. 0> is obtained by extracting the data), so that the data sequence of the remaining data from which this data (1) has been extracted is “1”.
  • the converted error check code (0) is also generated in response to the remaining data obtained by extracting this data ((). Is replaced by the signal (1) and the signal S1 (Fig. 3 (b)) Node 1 0 — Output from ⁇ .
  • this node 10- ⁇ by comparing the actually counted data string length with the data string length data (0) included in the signal S0, the data string length abnormality is checked. Error check code
  • the signal Sn (FIG. 3 (f)) output from the nodes 10 — n is applied to the main controller ⁇ 00.
  • the main controller 1000 can determine whether or not each node has an error based on the presence or absence of this error code. If no data string length error or data error occurs in any of the nodes 1 0 — ⁇ to 10 — n, the data area is set in each of the 0 — 1 to 10 — n Data corresponding to the actuator groups connected to the nodes ⁇ 0 — 1 to 10 — ⁇ are sequentially extracted from the nodes, and the extracted data is of an appropriate type. After being latched by the mining, it is converted into a parallel signal and supplied to each of the actuators in the corresponding actuator group.
  • a sensor group and an actuator group are connected to each of the nodes ⁇ 0 — ⁇ to ⁇ — n, respectively.
  • a node connected only to the group may be provided, or a node connected only to the actuator group may be provided.
  • the sensor group may be a transversal sensor, or the cut-out group may be a single actuator.
  • the data immediately after the data column length data that is, the data
  • the new data is inserted at the front end of the data area
  • data is sequentially extracted from the data at the rear end of the data area.
  • data is sequentially extracted and output from the data at the front end of the data area. It may be configured to do so.
  • data is collected from the sensor group ⁇ — ⁇ 1 to 1 ⁇ and data is output to the actuator group 2—1 to 2—n
  • control such as collecting data from the sensor group and outputting data to the actuator unit at each node. The control of such an embodiment will be described later in detail.
  • FIG. 4 shows a detailed configuration example of the nodes 10-1 to —0- ⁇ shown in FIG.
  • the nodes ⁇ 0 — 1 to ⁇ 0 — ⁇ each have a circumferential configuration.
  • the nodes 0 0 — 1 to 10 — ⁇ represent nodes 10. It is shown.
  • the sensor group ⁇ corresponds to any of the sensor groups 11 1 to ⁇ shown in FIG. 1, and the actuator group 2 corresponds to the actuator group 2 — 1 to 1 shown in FIG. 2 — Corresponds to one of ⁇ .
  • each node ⁇ ] One ⁇ nine one
  • Data transmission between 0 is configured to be performed using a CMI (Coded Dark Inversion) code.
  • CMI Coded Dark Inversion
  • the data input from the sensor group 1 is added to the front end of the data area of the transmission data from the preceding node.
  • Data to be output to the actuator group 2 in the transmission data is extracted from the rear end of the transmission data area and transmitted to the subsequent node.
  • the transmission data (input signal) from the preceding node is shown in Fig. 5 (a).
  • the frame configuration is as shown below, where the data string length data represents the data string length L of the data included in the input signal.
  • the error mode is added when an error signal is generated in any of the nodes before the previous stage. If the error signal is not generated in any of the nodes before the previous stage, this No error code is added.
  • the receiving circuit 11 receives a received signal from the preceding node.
  • the receiving circuit 11 transmits this CMI code to the normal ⁇ ⁇ ⁇ NR ⁇ (N on Return Zero) Demodulates the signal.
  • the receiving circuit 10 uses the input signal modulated to the CMI code at the node 10. Plays a clock signal synchronized with the transmission data.
  • the input signal demodulated by the receiving circuit 11 is sent to the start code detection circuit 12, stop code detection circuit 13, error: tick code detection circuit ⁇ 7, error code detection
  • the circuit ⁇ 8 the data string length data conversion circuit 19, and the data conversion circuit 20 are added to the data line length setting circuit 14 and the data string via the switches SW1 and SW2, respectively. Added to Long Counter ⁇ 5.
  • the start code detection circuit 12 detects a start code (input side start code) included in the input signal.
  • a start code a digital code signal of a predetermined pattern, for example, 8 bits is used.
  • the stop code detecting circuit 13 detects a stop code included in the input signal.
  • the stop code is composed of, for example, an 8-bit digital code signal having a predetermined pattern different from the above-described start code.
  • the data string length setting circuit # 4 reads the data string length data included in the input signal, and sets the data string length used for checking the data string length error of the data included in the input signal. is there.
  • the data string length data is composed of 8 bits of a binary code.
  • the data string length setting circuit 24 responds when data string length data has been read. That is, a data column length data read completion signal is output after a lapse of 8 bits corresponding to the data column length data from the start of reading the data column length data.
  • the data string length counter 5 counts the data string length of the data contained in the input signal, and counts the actual data string length contained in the input signal. The counting of the data string length is performed by counting a clock signal synchronized with the input data output from the receiving circuit 11.
  • the error check code check circuit ⁇ 7 detects a transmission data code error by checking the error check code included in the input signal.
  • the error code is a code formed for a well-known GRC or a patch as described above.
  • the error code detection circuit 18 detects whether or not the input signal contains an error code. If a data string length error or code error is detected in any of the nodes before the preceding node, an error code is added to this node, and the error code is added to this node. Is transmitted to each subsequent node as it is. Therefore, the error code detection circuit 18 detects whether an error code is added.
  • the error code is a start code
  • the stop code is a code signal of, for example, 8 bits composed of a predetermined pattern of S.
  • Ma The data string length data conversion circuit ⁇ 9 converts the data string length data from the preceding node included in the input signal into data string length data corresponding to the data string length of the data generated by this node ⁇ 0. Is converted to For example, Figure 5
  • the data string length of the data included in the input signal input from the preceding node is L bits, which is included in the output signal output to the subsequent node. Assuming that the data column length of the data to be
  • the data string length data indicating the L pits is converted into the data string length data indicating the data string length L '.
  • the output of the data string length data conversion circuit # 9 is applied to the contact C of the switch SW4.
  • the data conversion circuit 20 converts the parallel signal from the sensor group ⁇ into a serial signal in a predetermined order and adds it to the data area included in the input signal.
  • the data for actuator group 2 is extracted from the data included in the input signal, the extracted serial data is converted into a parallel signal, and sent to actuator group 2 via register 21. Perform the process of issuing.
  • the data string length set by the data string length setting circuit # 4 and the data string length counted by the data string g counter 15 are added to the data string length correct / incorrect judgment circuit # 6.
  • Data string length correct / incorrect judgment circuit ⁇ 6 is the data string length and data string length counter set by data string length setting circuit 14 ⁇
  • the actual data string length counted in step 5 is compared with the stop code detection circuit 13 output timing, and if the two do not match, the base station is detected as a data string length error.
  • the output of the data column length correct / incorrect judgment circuit ⁇ 6, the output of the error code detection circuit ⁇ 7, and the output of the error code detection circuit 18 are output via the OR circuit OR. It is added to switch SW0.
  • the output of the OR circuit OR is at a high level, that is, the switch SW0 has a data string length correct / incorrect judgment circuit 16, an error check code check circuit 1 end, and an error code detection circuit 1. If any of the outputs of 8 is at high level, the data column length correct / incorrect judgment circuit ⁇ 6 detects an error in the data column length, or the error check code detection circuit 17 detects a code error. If the error is detected or the error code is detected by the error code detection circuit 18, switch SW 0 is switched from the state shown in the figure and the error code is detected. A predetermined error code generated from the regeneration circuit 25 is applied to the contact E of the switch SW4.
  • the output of all of the data length correct / incorrect judgment circuit 16, error check code check circuit 17, and error code detect circuit 18 is at low level.
  • the switch SW0 is not switched from the state shown in the figure, and a low-level signal is applied to the contact E of the switch SW.
  • the error code generation circuit 25 outputs an error code transmission completion signal upon completion of the error code generation.
  • the output of the data conversion circuit 20 is connected to the switch SW 4 Is applied to the start code detection circuit 23 and the stop code detection circuit 24, and the error check is performed via the switch SW3. It is added to the code generation circuit 26.
  • the start code detection circuit 23 detects the start code (output side start code) output from the data conversion circuit 20.
  • the stop code detection circuit 24 detects the stop code output from the data conversion circuit 20.
  • the 1-check code generation circuit 26 receives the converted data output from the data conversion circuit 20 and, based on this data, performs a GRC check or a parity check. It generates other error check codes such as checks.
  • the error check code generation circuit 20 outputs an error check code transmission completion signal upon completion of transmission of the error check code.
  • Switch SW4 is an output of data conversion circuit 20 applied to contact ⁇ 3, an output of data string length data conversion circuit ⁇ 9 applied to contact C, and an error check code applied to contact D. This selects one of the output of the generation circuit 26 and the output of the switch SW0 applied to the contact E.
  • the output of the switch SW4, that is, the signal of the contact A is applied to the transmission circuit 27.
  • the transmission circuit 27 performs a predetermined modulation process of converting the added signal into a CMI code ⁇ , and converts the signal subjected to the modulation process into a signal of the next node. Output .
  • the input side start code detection output from the start code detection circuit 12 and the input side output from the stop code detection circuit 13 are provided.
  • Top code detection output, data string length read completion signal output from data string length setting circuit 14, output side output signal from start code detection circuit 23 The output code of the output side stop code output from the stop code detection circuit 24 and the stop code detection circuit 24 is applied to the control circuit 22.
  • the control circuit 22 controls the switching timing of the switches SW1, SW2, SW3 and SW4 based on these input signals.
  • the data column length of the data to be added is Jl (i) The data column length of the data from which the pits are extracted.
  • the operation in this case is shown in the timing chart shown in FIG.
  • the start code of the input signal (FIG. 5 (a)) received by the receiving circuit 11 passes through the data conversion circuit 20 as it is and the switch SW In addition to 4.
  • the switch SW 4 since the switch SW 4 is in a state where the contacts A and B are connected (A-B) (FIG. 5 (ro)), the switch SW 4 passes through the data conversion circuit 20.
  • the start code passes through the switch SW4 and is output to the next node via the transmission circuit 27 (FIG. 5 (b)).
  • the start code of the input signal is detected by the start code detection circuit 12 and the start code detection circuit ⁇ 2 generates the input side start code detection output. ( Figure 5)).
  • the control circuit 22 turns on the switch SW1 from off to on by the input start code detection output (Fig. 5 (")).
  • the data string length data setting circuit 14 starts reading the data string length data in the input signal.
  • the start code detection circuit 23 detects the start code from the output of the data conversion circuit 20 and generates an output-side start code detection output (fifth embodiment). Figure (b)).
  • the control circuit 22 turns on the switch SW3 by the output side start code detection output (Fig. 5 (e)).
  • the output of the data conversion circuit 20 is applied to the error check code generation circuit 26.
  • the error check code generation circuit 26 generates a desired error check code based on the output of the data conversion circuit 20.
  • the control circuit 22 changes the state of the switch SW4 from the state (A-B) to the state where the contact A is connected to the contact C (A-G) by the output side start code detection output. ) (Fig. 5 (m)).
  • the output of the data string length data conversion circuit # 9 appears at the contact A of the switch SW4.
  • the output of the data string length data conversion circuit ⁇ 9 is the data string length.
  • Addition of data in the -2 1-Data column length Jl (o) Corresponds to the total data column length (L + ⁇ ⁇ ( ⁇ )-1 Jl (o)) changed by deleting the data in the pit It is data column length data.
  • This data string length data is output from the transmission circuit 27 following the start code (FIG. 5 (b)).
  • the control circuit 22 switches the switch. Turn off switch SW 1 (Fig. 5) and simultaneously turn on switch SW 2 (Fig. 5 (! 0).
  • switch SW 2 When switch SW 2 is turned on, the data string The long counter 5 starts its counting operation, and specifically, the data string length counter 15 counts the clock signal output from the receiving circuit 11.
  • the data column length of the data area included in the input signal that is, the number of bits is counted.
  • the start code detection circuit 23 When the reading of the data string length data from the data string length data conversion circuit ⁇ 9 is completed, that is, the start code detection circuit 23 outputs the output side start code. After a period of 8 bits corresponding to the data string length data has elapsed since the output of the load detection output, switch SW 4 changes from the state (AC) to contact point A and contacts B It switches to the state (A-B) connected to (Fig. 5 (m)). As a result, the data from the sensor group 1 is added to the contact A of the switch SW4 at the output of the data conversion circuit 20, that is, at the front end of the data area of the input signal. Data from the rear end of the data area to the actuator group 2 One 2a
  • the extracted data is output. This data is output following the data string length data previously output via the transmission circuit 27 (Fig. 5 (b)).
  • the stop code detection circuit 13 detects the stop code included in the input signal and generates an input-side stop code detection output (see FIG. 5). Turning off the switch SW2 terminates the counting operation of the data string length counter # 5. That is, the data string length counter 15 counts the data string length from the start point of the data area of the input signal to the end point of the stop code.
  • the column length of the stop code is known, for example, 8 bits
  • the data column length counter 15 substantially counts the data column length of the data area of the input signal. It will be.
  • the count value of the data column length counter 15 (the value obtained by subtracting the stop code column length from the count value of the data column length counter 15) is sent to the data column & correct decision circuit ⁇ 6. (Fig.
  • the stop code detection circuit 24 detects the stop code included in the signal output from the data conversion circuit 20 and generates the output side stop code detection output.
  • the control circuit 22 switches the switch SW4 from the state (A-B) to the state where the contact A is connected to the contact D (A-D).
  • the error check code generated by the error check code 26 appears at the contact A of the switch SW4.
  • This error I code is output from the transmission circuit 27 following the stop code output from the data conversion circuit 20 (FIG. 5 (b)).
  • Error When the transmission of the error code is completed from the r-code generation circuit 26 and the error: t-code transmission completion signal is generated (see Fig. 5 ( h))), the control circuit 22 switches the switch SW 4 to the state (A-D) where the contacts A and E are connected (A-E).
  • a high-level error signal is not generated from the data column length correct / incorrect judgment circuit 16, and the error: a code error is also detected in the error: E-code detection circuit 17. If a high-level error signal is not generated and no error code is detected in the input signal by the error code detection circuit 18 or a high-level signal is not generated, an OR circuit is generated. The output of OR is at the low level, and the switch SW0 remains at the ground level. Therefore, at this time, a ground-level signal is generated at the contact A of the switch SW4, and this signal is transmitted from the transmission circuit 27 following the error code: r code. Is output. In other words, 1 color code is not added.
  • the output of the OR circuit 0 R disables the register 21 and inhibits transmission of control data to the actuator group 2.
  • the control circuit 22 switches the switch SW4 from the state ( ⁇ - ⁇ ) to the initial state (A-B>). Then, the processing of this node ends.
  • this node 10 is referred to as a data conversion circuit 10
  • the operation in this case is shown in the timing chart shown in FIG.
  • the data conversion circuit 10 If the data column length of the data added by the data conversion circuit 10 is J! (I) the column length of the data to be extracted, the data conversion circuit is shorter than the (0) bit.
  • ⁇ ⁇ indicates the difference between the input signal (Fig. 6 (a)) and the data string length J! (I) and the (0) data string ( ⁇ (!-& (0 )) Delay by pits and output.
  • the data column length data conversion circuit 13 also converts the converted data column length data into the data column length data (J ! (i) One J! (0)) bit delayed and output.
  • the input signal (FIG. 6 (a)) received by the receiving circuit ⁇ ⁇ is converted by the data conversion circuit 20 into a data string length ( ⁇ (i) one (o)).
  • the signal is delayed by the pitch and output via the switch SW4 and the transmission circuit 27 (FIG. 6 (b)).
  • the switch SW3 is turned on, and the switch SW4 is switched from the state (A-B) to the state (A-C).
  • switch SW3 is turned on:!.
  • Data conversion by the check code generation circuit 26 The capture of the output of the circuit 20 is started. In the data sequence / data conversion circuit 19, the data converted as described above is used.
  • the switch SW4 is in the state because the data column length data is output with a delay of (J! (I) -JJ (0)) bits with respect to the data column length data included in the input signal.
  • the switch When the stop code output from the data conversion circuit 20 is detected by the stop code detection circuit 24 and the output side stop code detection output is generated, the switch is output. Switch SW3 is turned off and error is detected: r The capture of the output of the data conversion circuit 20 by the quick code generation circuit ends. At the same time, the switch SW 4 is switched from the state (A-B) to the state (A-D) (FIG. 6 ()), and the transmission circuit 27 outputs the error check code generation circuit 2. The new error check code generated in step 6 is output following the above-mentioned stop code (Fig. 5 (m)). Other operations are the same as those shown in FIG.
  • switch SW4 is switched to the state (AE) (Fig. 6 (m)), and when the error code generation circuit 25 further outputs the error code transmission acknowledgment signal. ( ⁇ 6 ⁇ (i)), switch SW 4 Is switched to the initial state (AB).
  • the switch SW1 is turned on after the start code detection circuit 12 generates the input start code detection output (FIG. 6 (c)).
  • the signal is turned on (Fig. 6 (e)) until the data string length data read completion signal is generated from the data string length setting circuit ⁇ 4 (Fig. 6 (e)), and the data string is turned on.
  • the length setting circuit 14 reads the data string length data included in the input data during this time.
  • the switch SW2 starts the stop code detection circuit after the data column length data read completion signal is generated from the data column length setting circuit ⁇ 4 (FIG. 6 (e)). (Fig. 6 (f)) is turned on (Fig. 6 (k)) until the stop code detection output on the input side is generated by 13 (Fig. 6 (k)).
  • the column length counter 5 counts the data column length of the data area included in the input signal.
  • FIG. 7 shows that, as described in FIG. 2, data is taken in and added from the sensor group at the node ⁇ 0, and the actuator group 2 is obtained.
  • This is a timing chart showing the operation of a platform that does not extract and output data to and from the stand.
  • the bit length of the data extracted at this node ⁇ 0 that is, ⁇ (0) bit If is set to 0, it will be the same as that shown in Fig. 5.
  • the data conversion circuit 20 only adds the data from the sensor group ⁇ ⁇ , and the data column length data conversion circuit 19 receives the data.
  • the data string length data corresponding to L ' L + Jl (i) (pits) obtained by adding Jl (i) bits to the data string length data indicating the L bits included in the input signal
  • Fig. 8 shows the extraction and output of data to actuator group 2 at node # 0 as described in Fig. 3, and the acquisition and addition of data from sensor group 1 as described in Fig. 3.
  • the timing chart shows the operation when the operation is not performed.In this case, in the timing chart shown in FIG. If the length ⁇ (i) is set to 0, it becomes the same as that shown in Fig. 6. In this case, the data conversion circuit 20 extracts only the data to the factorizer group 2 and performs only the output processing to process the processed data.
  • the output from the start code detection circuit ⁇ 2 is omitted without providing the start code detection circuit 23 and the stop code detection circuit 24.
  • the input-side start code detection output and the input-side stop code detection output from the stop-code detection circuit 13 are output in predetermined bits (delayed by the data conversion circuit).
  • the number of pits to be processed> A signal equivalent to the output of the single-code detection circuit 23 and the stop-code detection circuit 24 may be formed.
  • the start code detection circuit ⁇ The input side start code output from the ⁇ 2 is detected. It is advisable to use a signal whose output is delayed by the number of data row length data bits (for example, 8 bits).
  • the stop code detection circuit 24 may be delayed by the number of bits corresponding to the error check code, or a signal generated by the error code generation circuit 24 may be used.
  • a signal obtained by delaying the error code transmission completion signal by the number of bits corresponding to the error code may be used.
  • the data conversion circuit 10 performs predetermined processing on the data in the data area. Is configured to perform In other words, if the length of the data column in the data area may match the start code or the stop code, this may be referred to as the start code. Can be mistakenly detected as a stop code.
  • In the example, the start code or the start code is added to the length of the data column in the data area. Predetermined processing is performed on the data in the data area so that the same data string length of the top code does not occur.
  • the data conversion circuit 20 converts data “1” into “10” and data “0” into “01”. According to this, the data in the data area is not followed by three or more “ ⁇ ”. Therefore, if the start code and the stop code are set by a pattern including a portion where three or more “1” s continue, the data in the data area is set to the start code and the stop code. It is no longer possible to mistakenly detect a top code, and the start code and the top code can be reliably detected. In this case, data “0” is “0”, data “1” is “10” or data [0] is “0 0”, data “1” is “10” or data “0” is “0 0 J”. The same configuration can be made even if the data “1 _1” is changed to “01” or the like.
  • the data conversion circuit 20 may be configured so that “0” is automatically inserted when a predetermined number of converted data, for example, five continuous data, are consecutive. In this case, the data does not have more than six " ⁇ " characters. Therefore, if the pattern is set to a pattern that includes a part with more than six start codes and stop codes ( ⁇ "), And the start code and the stop code can be reliably identified.
  • data is collected from the sensor group connected to each node, or the data is collected from the sensors connected to each node.
  • the signal transmitted to each node contains the data string length data, and this data string
  • the data column length is set for the data column length error check, but separately from this main frame.
  • the sub-frame configuration signal is set, and the sub-frame configuration signal is used to input to each node at that node.
  • Data column length data representing the data column length of the input signal To be distributed to each.
  • FIG. 9 shows a configuration of a node 10 according to another embodiment of the present invention configured as described above.
  • the main controller 100 (FIG. 1) collects data from a sensor group connected to each node, and collects data from each node. For distributing the data string length data to each node in addition to the main frame configuration signal used to send data to the actuator connected to the node Outputs subframe configuration signal.
  • FIG. 10 (a) shows an example of the input signal of the main frame configuration input to each node in this embodiment
  • FIG. 2 shows an example of the input signal of the sub-frame configuration input to each node. (A).
  • the input signal of the main frame configuration in this embodiment is based on the input signal shown in FIG.
  • the input signal of the sub-frame configuration in this embodiment is as shown in FIG. 12 (a).
  • the subframe start code comes first, followed by the data string length data DLK of the own node (in this case, the own node is the K-th node) , The data row length data DL (K + I) of the next node, the data row length data DLn of the nth node, followed by the subframe stop code at the end
  • the signal of the sub-frame configuration is transmitted to each node when the device is started or every time the signal of the main frame configuration is transmitted a predetermined number of times.
  • the node # 0 has the sub-frame chemistry start code detection circuit 28, the sub-frame start code detection circuit 29, and the sub-frame start
  • the data string length data conversion circuit 19 shown in Fig. 4 is removed, and the output of the reception circuit 1 ⁇ is directly connected to the contact G of the switch SW 4 It is configured by doing this.
  • the sub-frame start code detection circuit 28 receives the sub-frame start code from the sub-frame configuration input signal input from the preceding node and received by the reception circuit 11.
  • the sub-frame start code detection circuit 29 and the sub-frame stop code detection circuit 30 detect the sub-frame start output from the data conversion circuit 20. It detects the code and the stop code, respectively.
  • FIG. 10 shows the data added by the data conversion circuit 20.
  • Main frame configuration when the number of data bits ⁇ ⁇ (i) is larger than the number of data bits to be extracted J! (0) ( ⁇ (i)> ⁇ ( ⁇ ))
  • the timing chart shows the operation of node 10 for the input signal.
  • the switch SW 2 since the input signal of the main frame configuration does not include the data column length data, the switch SW 2 is connected to the data column length setting circuit 14 from the data column length setting circuit 14.
  • the switch SW 1 does not operate and the start code detection circuit 2
  • the switch SW 4 is in the state ( ⁇ — ⁇ ) due to the output start code detection output from 3
  • the operation is the same as the operation described in Fig.
  • the reading of the column length data is performed when a signal having a sub-frame configuration is input to this node 10 as described later. Therefore, in the signal input of the main frame configuration, the data column length correct / incorrect judgment circuit ⁇ 6 is provided with the data column length data read into the data column length setting circuit when the signal of the subframe configuration is input, and the data column length data. Compares the actual data string length in the main frame counted by the counter 15 and detects an error in the data string length.
  • Fig. 1 shows the case where the number of data bits J! (!) Added by the data conversion circuit 20 is smaller than the number of data bits ⁇ ⁇ (0) to be extracted ((i) ⁇ JI (o)) is a timing chart showing the operation of node ⁇ 0 for the input signal of the main frame configuration. The operation in this case is the same as that shown in Fig. 1 except that the data conversion circuit 20 outputs the input signal delayed by (J! (0) - ⁇ ( ⁇ )) bits. is there.
  • FIG. 2 shows the operation of the node 10 with respect to the input signal having the sub-frame configuration.
  • the signal of the sub-frame configuration is output from the main controller # 00 in a frame configuration as shown in FIG. 13 (a), and the node 10 — Entered in ⁇ .
  • this signal has a subframe start code at the beginning, followed by the data column length data for nodes ⁇ 0-1 and the node.
  • Data column length data for 1 0 — 2 data column length data for nodes 1 0 — 3, ...,
  • the data column length data for nodes 10 — n followed by a subframe stop code at the end.
  • an input signal having a sub-frame configuration as shown in FIG. 12 (a) is added to the K-th node, node 10, and received by the receiving circuit.
  • the sub-frame start code output first from the receiving circuit 1 ⁇ ⁇ is detected by the sub-frame start code detection circuit 28, and is input from the sub-frame start code detection circuit 28.
  • a sub-frame start code detection output is generated (Fig. 12 (c)).
  • This input side sub-frame start code detection output is applied to the control circuit 22.
  • the control circuit 22 switches the switch SW1 from off to on (FIG. 12 (g)).
  • the switch SW1 When the switch SW1 is turned on, the data string length data DLK for this node 10 output from the receiving circuit 11 is read into the data string length setting circuit 14 and thereby, The data string length of this node 10 is set.
  • a data string length data reading completion signal is output from the data string length setting circuit 14 (FIG. 12 (d)).
  • the control circuit 22 switches the switch SW1 from ON to OFF in response to the data string length data read completion signal (FIG. 2 (g)).
  • the output of the receiving circuit # 1 is also applied to the data conversion circuit 20.
  • the data conversion circuit delays this signal by the number of data sequence length data (for example, 8 bits) and outputs the data.
  • the output of the data conversion circuit 20 is applied to the switch SW4. Since SW 4 is in the state (A-B) connecting the contact A to the contact B (FIG. 12 (j)), the output of the data conversion circuit 20 is connected to this switch. The signal is output to the next node via the switch SW 4 and the transmission circuit 27. Therefore, the sub-frame start code is output from the transmission circuit 27 without being delayed by 8 bits from the input signal (see FIG. 12). )).
  • the sub-frame start code When the sub-frame start code is output from the data conversion circuit 20, the sub-frame start code is output from the sub-frame start code detection circuit 29. Detected, an output side sub-frame start code detection output is generated (FIG. 12 (e)), and is applied to the control circuit 22. As a result, the control circuit 22 switches the switch SW 4 from the state (A ⁇ B) to the state where the contact A is connected to the contact C (A ⁇ C>). Since the output of the receiving circuit ⁇ 1 is directly applied to the contact ⁇ of the switch SW4 as described above, the contact A of the switch SW4 has the data column length next to the data column length data DLK. Data DL (k + 1) appears, which is applied to the transmission circuit 27 and output following the subframe start code described above.
  • the signal from which the data column length data DLK of this node is extracted is output from the transmission circuit 27 (see FIG. 12B).
  • the sub-frame stop code is output from the data conversion circuit 20.
  • This output side subframe stop code detection output is applied to the control circuit 22.
  • the control circuit 22 switches the switch SW 4 to the initial state (A-B).
  • the sub-frame start code detection circuit 28 is not provided and the input-side sub-frame start output from the sub-frame start code detection circuit 28 is not provided.
  • a signal equivalent to the output of the sub-frame start code detection circuit 29 is formed into a signal obtained by delaying the output of the code detection circuit by a predetermined number of bits (the number of data length data bits). You may do so.
  • FIG. 4 shows a node configuration of another embodiment in which the data sequence length data of each node is set using signals of the sub-frame configuration.
  • the node Q used in this embodiment is the same as the node shown in FIG. 9 except for the switch SW5, the sub-frame counter 31, the node address setting circuit 32, and the comparison circuit 33. And by removing the wiring from the receiving circuit ⁇ 1 to the contact C of the switch SW4.
  • the sub-frame counter 3 ⁇ is connected to the receiving circuit ⁇ 2 via the switch SW 5, and the sub-frame is set on condition that the switch SW 5 is turned on.
  • the node address which is the address of this node, is included in ⁇ and the node address setting circuit 32 that counts It is set.
  • the sub-frame is calculated.
  • the data column length data of the own node is searched from the signal of the configuration, and the searched data column length data is read into the data column length setting circuit 14 to set the data column length. .
  • This data string length setting operation will be described with reference to a timing chart shown in FIG.
  • the input signal of the sub-frame configuration input to the receiving circuit 12 is as shown in FIG. 5 (a).
  • This signal is the same as the signal added to the first-stage node ⁇ ⁇ ⁇ shown in Fig. 3].
  • the same signal is applied to each node. Is input.
  • a data string length data corresponding to its own node is searched from this signal, and the searched data string length data is used as a data string length setting circuit 1 Read into 4.
  • the node number of this node 10 is “3”. In this case, "3" is set for the node address setting circuit 32.
  • the control circuit 22 turns on SW5 (FIG. 15 (k)).
  • the sub-frame counter 3 starts the operation of counting the number of sub-frames.
  • the initial value of the sub-frame counter 31 is set to “1”, the count value becomes “2” at the front end of the data column length data DL 2, and the data column length data DL 3 The count value becomes "3" at the front end of.
  • a coincidence output is generated from the comparison circuit 33 at the front end of the data string length data DL 3 (FIG. 15 (g)).
  • the output of the comparison circuit 33 is applied to the control circuit 22.
  • the control circuit 22 turns off the switch SW5 and turns on the switch SW1 (FIG. 15 (h)).
  • the switch SW 1 When the switch SW 1 is turned on, the reading of the data string length data DL 3 by the data string length setting circuit 14 is started, whereby the data string length data DL 3 is inputted to the data string length setting circuit 14. Is set.
  • the switch SW # is turned off.
  • the data conversion circuit 20 passes the signal of the sub-frame configuration as it is, and the switch SW 4 is fixed to the state (AB). Have been.
  • the setting of the node number for the node address setting circuit 32 may be performed by a predetermined switch operation provided for each node, or may be performed by the main connector.
  • An unillustrated sub-subframe configuration signal transmitted from the controller 100 is transmitted, and the setting is performed by receiving the sub-subframe configuration signal. Okay.
  • FIG. 6 shows another embodiment in which a frame configuration as shown in FIG. 7 (a) is used as an input signal.
  • two start codes an input data start code and an output data start code, are used.
  • input data which is a data area for adding data from the sensor group 1
  • output data which is a data area for extracting data to the actuator group 2
  • input data which is a data area for adding data from the sensor group 1
  • output data which is a data area for extracting data to the actuator group 2
  • the data column length data inserted after the input data start code is the data column length L (i) of the input data and the data column length L (0) of the output data.
  • the node configuration of this embodiment shown in FIG. 6 is the same as that of the node 10 shown in FIG. 4 except that the start code detection circuit 12 is used instead of the start code detection circuit 12.
  • An input data start code detection circuit 1 2 3 and an output data start code detection circuit 1 2 b are provided to replace the start code detection circuit 23. Enter in It is constituted by providing a data start code detection circuit 23a and an output data start code detection circuit 23b.
  • the operation of this embodiment is as follows.
  • the data bit length .delta. (I) from the sensor group 1 added to the input data is extracted from the output data for output to the actuator group 2 for output. If the bit length is larger than JI (0),
  • the timing chart for Jl (i)> Ji (o) is shown in Fig. 17 and the timing chart for JI (U) ⁇ & (0) is shown in Fig. 18. Is shown.
  • the timing chart shown in FIG. 17 is the same as that of FIG. 5 except that the data shown in FIG. 5 is divided into input data and output data with the output data start code interposed. It is the same as that shown in the figure.
  • the timing chart shown in FIG. 18 is similar to the timing chart shown in FIG. 5 except that the data shown in FIG. 5 is divided into input data and output data with an output data start code interposed. This is the same as that shown in the figure.
  • switch SW2 is turned on from the front end of the input data to the rear end of the stop code; data column length counter ⁇ 5 counts the data string length during this time, but since the output data start code and the stop code pit length are known, the result data string length counter ⁇ 5 is This means that the data column length of the sum of the data column length (i) of the input data and the data column length L (0) of the output data is counted.
  • the input data Data column length input after the data code The data column length indicated by the data depends on whether the data column length of the sum of the actually counted input data and input data matches the data column length. Detects row length errors.
  • FIGS. 19 and 20 show the operation of another embodiment in which a signal having a frame configuration as shown in FIG. 19 (a) is used as an input signal (i)> JI ( 0) and J! (I) ⁇ ( ⁇ ).
  • the data string length data corresponds only to the data string SL (0) of the output data.
  • the data column length abnormality is detected based on whether or not the data column length indicated by the data column length data matches the data column length of the actually counted output data.
  • the output data start code detection circuit ⁇ ⁇ 2 The input side output data output from the start code detection output
  • the data column length setting circuit 14 outputs the data column length data read completion signal (Fig. 19 (G) Or, until switch 20 (g)) is generated, switch SW1 is turned on (Fig. 9) or Fig. 20 ()).
  • the data column length data is read into the data column length data setting circuit 14
  • the data column length data is read into the data column length data setting circuit 14, and the above data column length data is read.
  • the stop code is detected by the stop code detection circuit 13 from the point at which the read completion signal is generated (Fig. 19 (e) or Fig. 20 (e)). Turn on the fi, switch SW 2 (see Figure 9 (m) or (Fig. (In))
  • This data string length counter 15 is operated to count the output data string length L (0).
  • the switch SW4 outputs the output data start code output from the output data start code detection circuit 24.
  • the output data start code sideways output (Fig. 19) or Fig. 20 (f )
  • the state is switched from (A-B) to (A- ⁇ ), and the output-side output data starts from the detection of the start code detection.
  • the state is switched from the state (A-G) to the state (A-B), and the output-side stop code detection output from the stop code detection circuit 24 (No. 19)
  • the state (A-B) can be switched to the state (A-D) according to Fig. 20 or Fig. 20 (i).
  • the subsequent operations are the same as those shown in Fig. 5 and Fig. 6. It is Shuichi.
  • FIGS. 19 and 20 are configured so as to detect only the data string length abnormality of the output data, they can be similarly configured to detect only the data string length abnormality of the input data.
  • the signal of the frame structure as shown in FIG. 7 (a) is used, the data string length data is set to indicate only the data string length of the input data, and the switch SW 2 From the generation of the data string length data read completion signal to the detection of the output data start code.
  • 13 Data column length counter No. 5 is configured to count and count only the data column length of input data. Just do it.
  • FIG. 21 shows a node configuration of another embodiment in the case of using a signal having a frame configuration as shown in FIG. 22 (a).
  • a two data column length data, ie, input data column length data and output data column length data, are introduced.
  • the configuration is such that the data string length errors of the input data and the output data can be separately checked.
  • the input data data column length setting circuit 14a and the output data data are replaced with the data column length setting circuit 14 shown in FIG. Input data column length counter 15a and output data column length counter 15b instead of data column length setting circuit 14b and data column length counter 15b
  • the input data data column length correct / incorrect judgment circuit 16a and the output data data column length correct / incorrect judgment circuit 16b are provided in place of the data column length correct / incorrect judgment circuit 16. Is achieved.
  • a switch SW 6 is provided on the input side of the output data data column length setting circuit 1 Ab, and a switch is provided on the input side of the output data data column length counter ⁇ 5 b.
  • a switch SW 7 is provided.
  • FIG. 22 shows the operation of the embodiment shown in FIG. 2 and FIG.
  • Fig. 22 shows the case where the data column length ⁇ ⁇ (i) of the data to be added is larger than the data column length JJ (0) of the extracted data (J (i)> J (o)).
  • Fig. 23 shows the case where (i) ⁇ ( ⁇ ).
  • the switch SW1 is connected to the input data start code detection circuit 12a after the input side input data start code detection output output from the 12a is generated.
  • the input data data string length counter ⁇ 5s is operated to count the data string length of the input data.
  • Switch SW 7 Output data data Generates the column length read completion signal ft ( Figure 22 (h) or Figure 22 (h)) until the stop code detection circuit 13 generates the input stop code detection output from the stop code detection circuit 13.
  • ⁇ Fig. 22 (or Fig. 23 (i)) turns on 3 ⁇ 43 (Fig. 22 (r) or Fig. 23 (r)), and this zono output data Activate the data column length counter 15b and count the data column length of the output data.
  • the input data column length correct / incorrect circuit 16a compares the output of the input data column length setting circuit 14a with the output of the input data column length counter 15a. Otherwise, it is detected as an input data data column length error.
  • the output data column length correct / incorrect judgment circuit ⁇ 6 b compares the output of the output data column length setting circuit 14 b with the output of the output data column length counter ⁇ 5 b, and the two match. Otherwise, it is detected as an output data data column length error.
  • the input data row length error detection circuit 16a detects an input data row length error
  • the output data row length error detection circuit 16b outputs If an error in the data column length is detected, or if a code error is detected by the 1-check code check circuit ⁇ 7, or if a code error is detected, or if an error code is detected
  • the output of the OR circuit OR is at a high level, and in this case, the switch SW 0 is switched to the error code detection circuit side.
  • One color code is added to the output signal.
  • Other operations are the same as those shown in FIG.
  • FIG. 24 shows a subframe that is different from the signal of the main frame configuration.
  • FIG. 13 shows another embodiment in which input data and data length data are distributed to each node by a signal having a system configuration. This embodiment is different from the main frame configuration signal in that the input data column length data and the output data column length data are excluded, and the data column length data conversion circuit 19 is removed. Is directly connected to the contact G of the switch SW4, and the input data, the column length data, and the output data are obtained by the sub-frame configuration signal as shown in Fig. 27 (a). Except for distributing the data string length data to each node, it is similar to that shown in Fig. 21.
  • the configuration shown in FIG. 24 is the same as the configuration shown in FIG. 2 except that the sub-frame start code detection circuit 28, the sub-frame start code detection circuit 29, and the sub-frame stop code It is configured by providing a detection circuit 30.
  • FIGS. 25 and 26 are timing charts showing the operation of each node when a signal of the main frame configuration is input in this embodiment, and FIG. 25 is an input chart.
  • Fig. 26 shows the case where the data column length (i) of the data added to the data area is larger than the data column length JJ (0) of the data extracted from the output data. ⁇ Indicates that the data string length of (I) is smaller than the output data.
  • the timing charts shown in Figs. 2511 and 26 are the same as those in Figs. 22 and 23 except for the transfer of input data, data length data, and output data data length data. It is basically the same as that shown in. That is, in FIGS.
  • the switch SW 2 is connected to the input data start code detection circuit 12 a from the input side input data start code detection output (Fig. 25 (c). Is the output data start code detection circuit 12b after the occurrence of Fig. 26 (c)).
  • the input side output data start code detection output (Fig. 25) Alternatively, the input data is turned on until the occurrence of Fig. 26 (e)), and the input data column length is counted by the input data column length counter 15a.
  • the switch SW7 switches the input side stop code from the stop code detection circuit 13 after the input side output data start code detection output is generated. It is turned on until the detection output (Fig. 25 (g) or Fig. 26 (g)) is generated, and the output data column length counter ⁇ 5b outputs the output data. Ta Counting of over data string length is performed.
  • the switch SW4 does not switch to the state (A-C).
  • Fig. 27 shows the results of this example shown in Fig. 27 (a). It shows the operation of each node when a signal having such a sub-frame configuration is input.
  • the operation with respect to the signal having the sub-frame configuration is basically the same as that described with reference to FIGS. 12 and 13. However, in this case, the second
  • the signal of the subframe configuration includes two data string length data for each node, namely, input data string length data and output data string length data. Therefore, the read operation of each data string length data is different from that of Fig. 12 and Fig. 3. That is, the second
  • the input data data column length setting circuit 14a After the output of (Fig. 27 (c)), the input data data column length setting circuit 14a generates the input data data column length data read completion signal (Fig. 27 ((!)). Switch until
  • the switch SW ⁇ is turned on, whereby the input data (column length data DLKU) corresponding to this node from the input signal (FIG. 27 (a)) of the sub-frame configuration is input. It is read into one column length setting circuit ⁇ 4a.
  • the output data data column length setting circuit switches to the output data data column length read end signal (Fig. 27 (e)).
  • the switch SW7 is turned on, thereby outputting the output data corresponding to this node from the input signal of the sub-frame configuration (FIG. 27 (a)). ) Is read into the output data string length setting circuit 14b.
  • the data conversion circuit 20 converts the input signal of the subframe configuration (FIG. 27 (a)) into the length of the data sequence length data corresponding to its own node, that is,
  • the switch SW 4 is configured to delay the output by the number of bits corresponding to the data column length of the sum of the input data data column length data and the output data data column length data.
  • To the initial state from the state (A-C) according to the output side sub-frame stop code detection output from the sub-frame stop code detection circuit 30. Switches to the state (A-B).
  • Fig. 28 shows the distribution of input data, data column length data, and output data column length data to each node by means of subframe configuration signals. Yet another embodiment is shown. In this embodiment, the node addresses of the respective nodes are set in the node address setting circuit 32, and the input signals of the sub-frame configuration (the ninth to the ninth embodiments) are used by using the node addresses. From Fig. (A)), it is configured to read the input data column length data and the output data column length data corresponding to the name node into each node. It has been.
  • each node when the input signal of the main frame configuration is added is shown by a timing chart in FIGS. 25 and 26. It is the same as the one.
  • FIG. 29 shows the input of the sub-frame configuration in this embodiment. -5 a-This shows the operation of each node when a force signal is applied.
  • the operation of the sub-frame configuration for the input signal is basically the same as that described in the timing chart of FIG. However, in the case of this embodiment, the operation of the sub-frame counter 31 and the input data data column length are performed because two data column length data of the input data data column length data and the output data data column length data are used.
  • the operation of the setting circuit No. 4a and the output data data string length setting circuit 14b is different from that in Fig. 15. That is, when the sub-frame start code detection output (FIG.
  • the switch SW5 (second 9 Figure (j)) turns on and the sub-frame counter 31 starts operating.
  • the subframe frame counter 31 Since it is set for each node, the subframe frame counter 31 is assigned two frames, that is, the frame to which the input data column length data is allocated and the output data column length data. It is configured so that one count-up is performed by detecting the frame that is being used.
  • Node 10 shown in Fig. 28 of this field corresponds to the third node, and node address setting circuit 32 sets data corresponding to "3". I have. Therefore, the comparison circuit 33 inputs the input data corresponding to the third node.
  • a coincidence signal (FIG. 29 (h)) is generated at the timing when the switch SW5 is turned off, and the switch SW1 is turned on. This switch SW1 operates until the input data / data column length setting circuit 14a generates the input data / data column length data read completion signal (FIG. 29 (d)). The ON state is maintained, whereby the input signal corresponding to the node 10 is input from the input signal of the sub-frame configuration (FIG. 29 (a)) to the input data data string length setting circuit ⁇ 4a. Input data Data column length data DL 3 U) is read.
  • the switch SW6 outputs the output data data column length data from the output data data column length setting circuit 14b after the input data data column length data read completion signal is generated.
  • the identification of the start code and the stop code and the data of the data area to be input and output at each node is performed.
  • a predetermined coding is applied to the data in the data area, or that a "0" is inserted for each predetermined bit.
  • the data string length of the base station data area thus made becomes longer and the transmission efficiency decreases. For example, considering a configuration in which “0” is encoded as “01” and “1” is encoded as “10”, The length of the data string is twice as long as that without coding.
  • the switch SW 0 1 is used while receiving data in the data area by utilizing the fact that data string length data is given to each node.
  • SW 02 is turned off and the special code detection circuits, that is, the start code detection circuits 12 and 23 and the stop code detection circuits 13 and 24 are disabled. It is configured to operate.
  • the special code detection circuits that is, the start code detection circuits 12 and 23 and the stop code detection circuits 13 and 24 are disabled. It is configured to operate.
  • FIGS. 31 and 32 show the operation of the switches SW01 and SW02 in such a configuration in a timing chart
  • FIG. The case where the data column length Jl (I) of the data added to the data area is longer than the data column length JI (0) of the data extracted from the data area
  • FIG. 32 shows the data added to the data area.
  • the data string length ⁇ (I) of the data extracted from the data area is shorter than the data string length of the data extracted from the data area.
  • the switch SW 01 is an input signal (Fig. 3 (a) or Fig. 32 (a)) and is turned off from the start code detection to the end of the data area.
  • FIG. 3 ⁇ uses a special code detection circuit when the input signal or the output signal is in the data area in the configuration shown in FIG. It has been configured to prohibit the operation of a certain start code detection circuit and stop code detection circuit; however, FIG. 9, FIG. 4, FIG. 16, FIG. 21, 24, and 28 can be similarly configured.
  • the signals to be communicated in the above embodiment use data frame signals as shown in FIG. 33 (a), and these data frame signals are Data code length signal DL indicating the column length L (number of bits) of data code signal ST and data signal DATA, data signal DATA, and stop code signal SP And error code signals ERR indicating various errors are arranged in the same order.
  • the data sequence length code signal DL is converted to a signal pattern similar to the immediately preceding start code signal ST.
  • the user code signal ERR is directly connected to the ifj stop code signal S.
  • the signal pattern may be the same as P.
  • the receiving side may erroneously detect the data string length code signal DL as a start code or the erroneous error code signal ERR as a stop code. Must be prevented beforehand. For example, if an erroneous detection is performed, the data signal DATA may not be accurately read.
  • a data signal and a data frame signal in which at least a data sequence length code signal indicating the length of the data signal is arranged are received.
  • the data string length code signal is converted to the mask signal. It is arranged adjacent to other signals that are obscured based on the signal. As a result, it is only necessary to start the mask signal at a high level and return the mask signal to the low level once.
  • data is transmitted / received using a data frame signal having a frame structure as shown in FIG. 34 (a). That is, a start code signal ST is placed at the head, and after this start code signal ST, input data (data from the sensor group) and output data ( The input / output data signals DA ⁇ ⁇ ⁇ are arranged in the order of ⁇ the data to the actuator group.
  • the input data is always the start code signal ST.
  • the output data is extracted from the end of the data signal DATA, and in this case, the data length variable method is used in which there is no empty data bit. Therefore, immediately after the data frame signal is transmitted from the main controller 100, the input data DI and Din- are included in the data signal DATA. 1 ...
  • a data signal SP is arranged, and thereafter, a data sequence length code signal DL indicating a column length L (number of bits) of the data signal DATA is arranged.
  • a data sequence length code signal DL indicating a column length L (number of bits) of the data signal DATA is arranged.
  • an error code signal ERR indicating various errors is arranged.
  • the error code signal ERR can represent various error contents according to the code contents. For example, one of the error code signals ERR is indicated by the data string length code signal DL. It is conceivable to check for a match or mismatch between the comparison results of the data string length and the actual data string length, and to indicate if there is a mismatch, to indicate that fact.
  • FIG. 35 and FIG. 36 show the data transmission / reception mode at each of the nodes 0-1, to 10-n when the data frame signal having the frame configuration shown in FIG. 34 (a) is used. Shown in the figure.
  • Fig. 35 shows the input and output of data frame signals related to node 10 with one actuator 2 in which the input data frame signal is stored in node 10
  • the last bit of the signal DATA portion is extracted, and the extracted data of the ⁇ -pit is added to the actuator 2 of the node ⁇ 0.
  • the data string length code signal DL is used to extract the data at the data string length of the remaining data from which the last data is extracted. In this case, after converting to the data sequence length code signal DL corresponding to 4), this data frame signal is output.
  • FIG. 36 shows the input and output of data frame signals related to node 10 having two sensors 1.
  • the input was performed at node 10.
  • the detection signal of the sensor 1 (in this case, "1") is inserted at the beginning of the data signal DATA portion of the data frame signal, and the data column length code signal DL is added to the data signal.
  • the data frame length is converted to a data sequence length code corresponding to the data sequence length increased by the insertion of the sensor detection signal, and then this data frame signal is output.
  • the data sequence length code signal DL and the error code signal ERR shown in FIG. 34 (a) are the start code signal ST or the stop code. There is a case that the signal pattern is similar to the load signal SP. For this reason, based on the mask signal shown in FIG. 34 (b), the data sequence length code signal D L and the error code signal E R R are concealed.
  • the time when the mask signal is set to the high level is considered.
  • the timing ⁇ 2 when the mask signal is set to the low level is only required once.
  • FIG. 37 shows a circuit relating to the mask signal, and the data frame signal shown in FIG. 34 (a) is input to the shift register.
  • Shift register 11 A bit sequence having a predetermined bit length can be stored by inputting from the first bit of the frame signal. A bit sequence having a predetermined length is stored. Then, clear from the first bit according to the input from the next bit.
  • the predetermined bit string length that can be stored in the shift register 11 must be equal to or greater than the bit string length of the start code signal ST and the stop code signal SP. That is, the shift register 11 has a capacity capable of storing the start code signal ST and the stop code signal SP.
  • the special code detection circuit 12 shows the first pattern corresponding to the start code signal ST and the second signal pattern corresponding to the stop code signal SP, respectively.
  • the signal pattern of the bit sequence in the shift register 11 is compared with the second signal pattern and the second signal pattern.
  • a detection signal S indicating that the start code signal ST has been detected is output.
  • the detection signal S indicating that the stop code signal SP has been detected is output. Therefore, the shift code signal ST to shift register ⁇ 1 is shifted ⁇ ′ (
  • the detection signal S1 of the start code signal S ⁇ is output from the special code detection circuit ⁇ 2.
  • the stop code is sent from the special code detection circuit 12 to the stop code.
  • detection signal S 2 de signal SP is output.
  • the start code signal ST and the stop code signal SP are read by a circuit not shown in the drawing. I will.
  • the detection signal S 2 of the stop code signal SP is applied to the mask signal generation circuit 13.
  • the mask signal generation circuit 13 receives the detection signal S2, it changes the mask signal shown in FIG. 34 (b) to a high level from the time point ⁇ .
  • This mask signal is applied to a special code detection circuit 12 and a mask stop detection circuit # 4.
  • the mask stop detection circuit 14 changes the time from the time point ⁇ 1 to the time point T2 shown in FIG. 34 (b). Keep time. In other words, the mask stop detection circuit 14 knows from the first bit of the data string length code signal DL to the last bit of the error code signal ERR. The clear signal is added to the mask signal generation circuit 13 at T2 when the counting is completed.
  • the mask signal is input to the mask signal generation circuit ⁇ 3
  • the mask signal is changed from a high level to a low level. Therefore, the mask signal is at a high level from time T1 to time T2, which is the reception period of the data sequence length code signal DL and the error code signal ERR. It becomes.
  • the special code detection circuit 12 converts the signal pattern in the shift register # 1 into the first signal pattern and the first signal pattern from time T1 to time T2 when the mask signal is at the high level. Stop comparing with the signal pattern of 2. Therefore, each signal pattern of the data string length code signal DL and the error code signal ERR should be equal to the first signal pattern or the second signal pattern. Even if there is, the detection signal S i and the detection signal S 2 are not output from the special code detection circuit ⁇ I 2. As a result, each signal pattern of the data string length code signal DL and the error code signal ERR is equal to the signal pattern of the start code signal ST or the signal pattern of the stop code signal SP. This does not cause an error in reading the data signal DATA.
  • the data sequence length code signal DL and the error code signal ERR are concealed, so that the data signal DATA is read without error.
  • the data string length code signal DL and the error code signal ERR are arranged adjacent to each other, the starting point at which the mask signal is set to high level ⁇ ⁇ and the ending point at which the mask signal is set to low level It suffices to detect T 2 once each, and the circuit for this can be configured with a simple configuration.
  • these data string length code signal DL and error code signal ERR need not be arranged immediately after the stop code signal SP, and are shown in FIG. ), It may be inserted immediately after the start code signal ST in the data frame signal. In this case, as shown in Fig.
  • the mask signal when the start code signal ST is terminated, the mask signal is changed to the high level from T11, and thereafter, the data column length is changed.
  • the mask signal At the end of counting of the bit string length of the load signal DL and the error code signal ERR, at time T12, the mask signal is set to the oral level, and based on the mask signal, the data string length code is output.
  • the data sequence length code signal DL and the error code signal ERR have been exemplified as signals masked based on the mask signal.
  • a code error check code signal CRC for performing a CRC check (cyclic redundancy check) on the signal may be added.
  • the data string length code signal DL, error code signal ERR and code error check code signal CRC are arranged adjacent to each other as shown in Fig. 39 (a).
  • the mask signal is set to the high level during the period from time T21 to time T22, and the data string is generated based on the mask signal. Covers the long code signal DL, error code signal ERR, and code error check code signal CRC. Therefore, based on the mask signal, One 7 Q —
  • the GRC check code of the data frame signal is added immediately before transmission on the transmitting side, and is used for detecting a communication error on the receiving side.
  • the data content of the data frame DATA of the data frame signal is replaced at the node, even if an error code is generated in the data frame DATA for some reason, the data is not changed.
  • a GRG check code is formed based on the bit sequence including the error code, and a data frame signal including the GRC check code is transmitted. In this case, even if the receiving side receiving the data frame signal performs the GRG check, the receiving side cannot detect the sign of the data frame DATA.
  • the transmitting side can detect the CRC check code. Before the code is formed, it is not possible to detect an erroneous code generated when, for example, rewriting the data content of the data frame signal.
  • a conversion unit for converting at least a part of the serial data to be transmitted into a bi-phase code and a conversion unit for converting the at least a part of the data.
  • the pie phase mark corresponding to the pit Extraction means for sequentially extracting the symbols, and a logic circuit for obtaining an exclusive OR of each value of the pi-phase code extracted by the extraction means. Based on the exclusive OR calculated as described above, the error of the at least part of the data is detected.
  • At least a part of the data is converted into a bi-phase code for communication, and the error of the at least part of the data is detected.
  • a bi-phase code corresponding to each bit of the data is sequentially extracted, and an error of the data is determined based on an exclusive OR of each value of the bi-phase code. Should be detected.
  • FIG. 40 shows another embodiment configured as described above.
  • a bi-fuse a low-speed encoder 101 transmits a data frame signal when a fourth frame is transmitted. 1 As shown in Fig. (A), only the data frame DATA of the data frame signal is converted to a phase code, and the data frame data of the bi-phase code is included. Transmits data frame signal.
  • This bi-phase code indicates the binary value represented by one bit of the original data as a two-bit signal as shown in Fig. 42, for example.
  • Yes here is a two-bit beef that changes the healing indicated by the original data 1 bit from the value 1 to the value ⁇ :
  • the value 0 indicated by the ⁇ bit of the original data is represented by a 2-bit bi-phase code that changes from the value 0 to the value 1. Therefore, the two bits of the phase code corresponding to the ⁇ ⁇ ⁇ bit of the original data are a combination of the value 1 and the value 0, and the exclusive OR of these values is obtained.
  • Always has the value ⁇ .
  • the data frame signal including the data frame DATA of the pi-phase code is sent from the main controller 1Q0, and the shift register circuit 3 and the CRG in the nodes 10-1.
  • the test circuit 32 is added to each.
  • the CRG check circuit 32 performs the GRG check of the data frame DATA based on the CRG check code of the data frame signal shown in FIG. If there is no error in DATA, a signal indicating this is applied to the output latch circuit 33.
  • the shift register circuit 31 sequentially inputs and accumulates data frame signals from a start code ST (shown in FIG. 41 (a)).
  • the bidirectional I decoding circuit 4 extracts the name output data given to the actuator group 2 from the end of the data frame DATA in the shift register circuit 31. These output data are represented by the factor 1 given to each actuator of the actuator group 2 and the 2-bit pie-phase code for each boat 0.
  • the noise-decoding circuit 4 is connected to each output data of the bi-phase code. Are sequentially decoded to form each output data bit indicating each value 1 and value 0 given to each of the actuators for each bit.
  • output data bits are temporarily latched by the output latch circuit 33, and thereafter, respond to a signal indicating no error from the GRG inspection circuit 32, and the output latch circuit 33 receives the output latch bit.
  • the data is delivered from the circuit 33 to each of the actuators. These actuating units operate in response to each of the output data bits.
  • each sensor of sensor group 1 sends out input data bits by ⁇ bits, and these input data bits have a value of 1 for each bit. Indicates the value and the value 0.
  • the p-z encoding circuit 42 inputs the respective input data bits, and bi-phase-encodes these input data bits for every one bit. Each two bits form the input data indicating value 1 and value 0, respectively.
  • the input data of the bi-phase code is input to the shift register circuit 3, where the data frame is started immediately after the start code ST of the data frame signal. Inserted into DATA respectively.
  • the data contents of the data frame DATA in the shift register circuit 31 can be replaced by the bi-phase code.
  • the special code detection circuit 34 detects the start code S and the stop code SP in the shift register circuit 3 ⁇ , respectively.
  • start code S When T is detected, the switching signal is applied to the first multiplexer 35 and the shift register circuit 43 at a predetermined timing, and when the stop code S is detected later, the switching signal is supplied to the first multiplexer 35 and the shift register circuit 43. At the time of switching, the switching signal is applied to the second multiplexer 36 and the shift register circuit 43.
  • the first multiplexer 35 receives a switching signal corresponding to the start code ST from the special code detection circuit 34, the first multiplexer 35 switches the parallel input from the shift register circuit 31. Convert to serial and send out serial data frame signal, that is, start code S, data frame DATA, stop code SP, and CRG check code in the same order I do.
  • the CRC generation circuit 37 Upon receiving the data frame signal from the second multiplexer 35, the CRC generation circuit 37 generates a new ORG check code based on the data frame data of the data frame signal. Then, add this new CRG check code to the second multiplexer 36.
  • the shift register circuit 43 inputs the switching signal corresponding to the start code ST from the special code detection circuit 34, and then performs the switching corresponding to the stop code SP. Until a signal is input, the data frame signal from the first multiplexer 35 is sequentially input from the start code ST and accumulated. As a result, the shift register circuit 43 temporarily stores the data frame signal from the start code ST to the stop code SP. And The shift register circuit 43 has a data frame DATA except for the start code ST and the stop code SP each having a known bit string length. First, a 2-bit pi-phase code is added to the exclusive OR circuit 44 from the beginning of the data frame DATA.
  • the shift register circuit 43 sequentially adds the data frame DATA of the bi-phase code to the exclusive OR circuit 44 by two bits.
  • the exclusive-OR circuit 44 calculates the exclusive-OR of each value indicated by the two bits each time two bits of the ::: code are input.
  • a signal indicating exclusive OR is added to the error code generation circuit 45.
  • the noise-phase code expresses the values 1 and 0 of the original data in two bits in which the value 1 and the value 0 are combined. Therefore, the exclusive-OR circuit 44 has no error in the phase code, and the value ⁇ is input every time two bits of the bi-phase code are input. Outputs the indicated signal.
  • the exclusive OR circuit 44 applies a signal indicating the value 0 to the error code generation circuit 45.
  • the error code generation circuit 45 receives the data frame signal from the second multiplexer 35 in the same manner as the shift register circuit 43, and receives this data frame. Frame signal In response to the input, a signal from the shift register circuit 43 via the exclusive OR circuit 44 is detected. If a value of 0 is indicated by this signal, that is, if there is a 1 error in the data frame DATA of the pi-phase code, the error code generation circuit 45 outputs the data frame. An error code ER including error information indicating that an error has occurred in the signal and count information indicating a numerical value of 0 is formed, and the error code ER is added to the second multiplexer 36.
  • the second multiplexer 36 receives the data from the first multiplexer 35 until the switching signal corresponding to the stop code SP from the special code detection circuit 33 is input.
  • the frame signal is transmitted to the stop code SP, and when the switching signal is input, the CRC generation circuit 37 is selected and a new CRC check code from the GRC generation circuit 37 is transmitted. I do.
  • the second multiplexer 36 selects the error code generation circuit 45. Therefore, it is transmitted from the second multiplexer 35. If there is no error in the data frame data of the data frame signal generated, the data frame signal sent from the second multiplexer 36 is as shown in (a) of FIG.
  • the transmitted data frame signal has an additional error code ER as shown in Fig. 41 (b).
  • nodes 10-2 after node 10-1 are connected to the data frame signal shown in Fig. 41 (a) or the data frame signal shown in Fig. 2 (b).
  • the data frame signal will be received.
  • the node ⁇ 0-2 is the node at the preceding stage.
  • the 2-frame bi-phase code data frame DATA An error generated during data processing is detected based on the exclusive OR of each block, and when detected, an error code ER is created.
  • the data frame signal shown in 4H (b) When the data frame signal shown in 4H (b) is received at the subsequent node ⁇ 0-2, this node ⁇ -2 is connected to the preceding node ⁇ 0-2. Data processing and CRC check code processing similar to nodes 1 0 to 1 are performed, and The error code ER included in the data frame signal is detected by the error generation circuit 45.
  • the error generation circuit 45 detects the error code ER based on the count information of the error code ER.
  • the count value 0 shown is incremented by one to form count information indicating the count value ⁇ , and an error code ER including this count information is sent to the second multiplexer 36.
  • the data frame signal transmitted from the node # 0-2 has the configuration shown in Fig. 2 (b), and indicates the count value 1 according to the count information of the error code ER. You.
  • each of the other nodes 10 0-3 to ⁇ 0 - ⁇ subsequent to the node ⁇ 0-2 performs the same processing as that of the node ⁇ 0-2. Therefore, for example, if the error code ER including the count information of the count value 0 is transmitted from the first node ⁇ 0— 1, each of the subsequent nodes ⁇ 0 — 2 to 10— ⁇ The count value of the count information is advanced by one at a time, so that the count is communicated from the last node ⁇ 0 — ⁇ to the main controller 100.
  • the count value indicated by the information is ⁇ -1.
  • the main controller 100 0 is based on the count value ⁇ 1 indicated by the error code ER count information received from the last node 10 — ⁇ .
  • the first node ⁇ 0 allows you to determine that an error has occurred during data processing.
  • the node performs the CRC check on the data frame DATA included in the data frame signal. Instead of performing this operation, after performing data processing on the bi-phase code data frame DATA, the exclusive OR of each value of 2 bits from the beginning is sequentially obtained, and these values are calculated. An error in the sign of the data frame DATA is detected based on the logical sum of the two. Therefore, not only a communication error but also an error generated during data processing can be detected. If an error generated during data processing is detected at the node, an error code indicating error information and count information from the node is detected. The ER is transmitted, and each node at the subsequent stage advances the count value indicated by the count information of the error code ER by one. For this reason, the main controller 100 can determine which node has generated an error during data processing based on the numerical value.
  • FIG. 43 shows a node to which another embodiment of the error detection system according to the present invention is applied.
  • the node of this embodiment is composed of the node shown in FIG. 40, a shift register circuit 43, an exclusive logic circuit 44, and an error code generation circuit 45. And an error detection circuit 51 is added instead.
  • the data frame signal from the main controller or node at the preceding stage is transmitted to the shift register section 52 in the error detection circuit 51, It is input to the special code detection unit 53 and the error code generation unit 55.
  • Special code detector 53 is included in the data frame signal. Start code ST and 'stop code SP' are detected, and if the start code ST is detected first, it will correspond to the start code ST.
  • the detection signal is applied to the shift register section 52, and when the stop code SP is detected later, the detection signal corresponding to the stop code SP is applied to the shift register section 52.
  • the shift register section 52 accumulates data frame signals sequentially from the start code ST.
  • the shift register section 52 stores the detection time of each of the detection signals from the special code detection section 53 and the start time.
  • the data frame DATA of the pi-phase code is extracted, and this data frame DATA is read from the beginning. 2 bits are added to exclusive OR unit 54.
  • the exclusive OR unit 54 inputs the data frame DATA sequentially by two bits, the exclusive OR unit 54 sequentially obtains the exclusive OR of the two values indicated by the two bits. If all of these intercepts show the value 1, that is, if there is no code error in the data frame DATA, a signal indicating this is added to the output latch circuit 33. Only when this signal and the signal indicating that there is no error from the GRG check circuit 32 are input together, the output latch circuit 33 passes through the buffer register 4 from the shift register circuit 31 through the buffer I decode circuit 4. Then, each output data bit is sent to the actuator group 2. Therefore, if a code error is not detected by the 1-error detection circuit 50 and no error is detected by the CRC check circuit 32, the error is output.
  • the name output data bit latched on the color matching circuit 33 is sent to the actuator group 2.
  • the exclusive OR unit 54 adds a signal indicating this to the error code generation unit 55.
  • the error information indicating that an error has occurred in the data frame signal and the count indicating the count value 0 are provided.
  • An error code ER including the error information is formed, and the error code ER is added to the second multiplexer 36. In this case, a data frame signal having the configuration shown in FIG. 41 (b) is transmitted from the second multiplexer 36.
  • the error code generator 55 receives the data frame signal, and the error code generated from this data frame signal to the node at the preceding stage is generated. Mode ER is detected.
  • the error code generation unit 55 has a code error from the exclusive OR unit 54. Inputting a signal indicating that no error code is generated for that node, and the error code ER from the preceding node is used to generate the error code. The count value shown is advanced by one, and this error code ER is added to the second multiplexer 36.
  • the received single-frame signal has an incorrect code. If the error is detected by the error detection circuit 51 before data processing, for example, if an error occurs during data processing at the node 10 — 0 shown in FIG. An error is detected by the error detection circuit 51 in the next node # 0-2, and the data frame signal to which the error code ER is added is transmitted from the node 10-2.
  • the count value indicated by the count information of the error code ER indicates a value of 0 at node ⁇ 0 — 2, and each of the other nodes at the subsequent stage ⁇ 0 — Since it advances sequentially one by one from 3 to 10 — ⁇ , the value n-2 is indicated by the main controller 100.
  • the main controller 100 indicates the total number n-2 by the count information of the error code ER, an error occurs at the first node 100-1. Is determined to have occurred.
  • a code error of the received data frame signal is detected by the error detection circuit 51 before data processing, only errors generated during data processing by the preceding node are generated. Instead, an error that occurs during the communication of a data frame signal from the preceding node to the node is detected at the same time. For this reason, a communication error can be detected in 2 g together with the CRC check, and more strict communication error checking can be performed.
  • only the data frame DATA included in the data frame signal is communicated using the bi-phase code, but this is not a limitation.
  • the start code ST, the stop code SP, the CRC check code and the error code ER are transmitted along with the data frame DATA.
  • Communication may be performed using a blank code.
  • two bits are extracted from the beginning to the end of the data frame signal, and the exclusive OR of each value of two bits is sequentially obtained to obtain these logical values.
  • An erroneous code can be detected from the beginning to the end of the data frame signal based on the sum.
  • the series control device and the control method of the present invention include presses, machine tools, construction machines, It is suitable for use in centralized control systems for various machines such as marine aircraft, unmanned transport devices, and unmanned warehouses.

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Description

明 細 書 直列制御装置お よ びその制御方法 技 術 分 野
こ の発明 はプ レス 、 工作機械、 建設機械、 船舶航 空機等の各種機械の集中管理システ ムおよ び無人搬送 装置、 無人倉庫等の集中哲理シス テム に採用 し て好適 な直列制御装置およ びその制御方法に関する。 背 景 技 術
プ レス 、 工作機械、 建設機械、.船舶 、 航空機、 無 人搬送装置、 無人倉庫等を集中管理する場合 、 装置各 部の状態を検出する多数のセ ンサお よ び装置各部の状 態を制御す る多数の ァ ク チ ユ エ ー タ が必要 と なる 。 こ のセ ンサお ょ ぴァ ク チ ユ エ一タ の数は例えばプ レスを 考えた場台 3000以上に も及び、 他の装置 に おいて は更 に多数 と なるものあある 。
従来、 こ の種の装置を集中管理す る集中管理システ ム は上述 し た多数のセ ンサお よびァ ク チ ユ エ一タ をメ イ ンコ ン 卜 □ ーラ に接続 し 、 多数のセ ンサの出力 をメ イ ン コ ン ト ロ ーラ で収集す る と とも に 、 メ イ ン コ ン ト ロ ーラ か ら の信号に よ り 多数の ァ ク チ ユ エ ー タ を制御 する よ う に構成さ れる 。
かかる従来の集中管 aシステ ムの場台 、 セ ンサの数 およびァク チユエータ の数が彪大になる と、 メ イ ンコ ン 卜 ロ ーラ とセンサおよびァ ク チユエ一タ を結ぷ配綜 の数も愿大とな り 、 ま たメ イ ンコ ン ト ロ ーラの入出力 部の構成お非常に複雑となる。
そこで、 複数のノ ー ドを直列に接続する と ともに各 ノ ー ドに Ί 乃至複数のセンサおょぴァ ク チ ユ エータ を 接続 し 、 これらノ ー ドをメ イ ンコ ン ト ローラを介 して 環状に接続し、 このメ イ ンコ ン ト ロ ーラからの信号に よ っ て各ノ ー ドを制御するよう に した構成が考えられ ている。 かかる構成の場台 、 基本的にはメ イ ンコ ン ト ロ ーラは信号入力線 と出力線だけでよ く 、 また各ノ ー ドぁ信号入力線と出力線を接続するだけでよいので、 配線数を大幅に減少させるこ とができる。
しか し、 上記ノ ー ドを直列に接続する構成を とる場 合、 各センサの出力の収集の同時性およぴ各ァクチュ エータ の制御の同時性をいかに して確保するかが問題 となる。 例えば、 各ノ ー ドに ア ド レスを割当て 、 この ァ ド レスにも とづき各ノ ー ドを制御する構成を考える と、 このア ド レス処理のための時間遅れが問題とな り 、 各センサの出力の収集および各ァクチ ユ エータ の制御 に関 して満足すべき同時性を碓保するこ と'はできない c そこで、 発明者等は、 ノ ー ドを直接に接続する構成 を と り なが らお各ノ ー ドにア ド レスを割当てる という 発想を捨て 、 各ノ ー ドをその接続の順番によ っ て識別 す るよ う に し 、 これによ つ て ア ド レス処理を不要にす る と と も に ア ド レス処理に伴 う 時間遅れを解消 し 、 更 に はノ ー ドの構成を大幅に 簡略化できる よ う に し た直 列制御装置を提供 し て いる 。
こ の装置に よれば 、 各 ノ ー ド は前段の ノ ー ドか ら の 信号に ァ ク チ ユ エ ー タ か ら の信号を所定のルールに ち とづいて順次付加 し 、 ま た前段の ノ ー ドか ら の信号か ら所定の信号を所定のルールにも とづいて順次削除 し て ァ ク チ ユ エー タ に 出力 する と い う 構成を と る 。 こ の 場合 、 各 ノ ー ド に は ア ド レス は全 く 不要 と な り 、 ま た 、 ア ド レス処理が不要 と なるた め各 ノ ー ド に おける 時間 遅れは タ イ ミ ング合せのみの非常に小さ なもの と な り 、 ま た ノ ー ドの構成も非常に簡単なもの と なる 。
と ころで 、 上記構成を とる場合 、 信号 ( デー タ ) の 順番 ( デ一 タ 中のデー タ の位置 ) に よ っ て どの ノ ー ド か ら の信号 ( デー タ ) である かどの ノ ー ド に対する信 号 ( デー タ 〉 である かを各 ノ ー ドお よ びメ イ ン コ ン ト ロ ーラで は識別 る こ と に なるが 、 こ こ で 、 各 ノ ー ド に おける信号の付加 ま た は削除に誤 り が生 じ る と どの ノ ー ドか ら の信号であるか識別できな く な り 、 ま た ど の ノ ー ド に対する信号であ るかの識別ができな く な り 、 装置の制御が不能に な り 、 場合 に よ っ て は装置が暴走 ^ る危険も生 じ た 。
上述 し た よ う に 、 上記装置 に おい て信号付加 に誤 り ま た は信号削除に誤 り 、 す なわち誤 つ た ビ ッ 卜 ぬけや ビ ッ 卜 付加が生 じ る と こ の誤 つ た信号が次段の ノ ー ド およびメ イ ンコ ン ト ロ ーラ に伝送されるこ とになり 、 これによ つ て次段のノ ー ドやメ イ ンコ ン ト ロ ーラに動 作誤り が生じ 、 場合によ っ ては装置が暴走する という 問題が生じた。 これは特に各ノ ー ドにア ド レスを割当 てずに各ノ ー ドの接続順番によ っ て各 ノ ー ドを識別す る構成を とる場合顕著とな っ た。
そこで、 この発明は各ノ ー ドにおける誤っ た ピ ッ ト ぬけゃ ピ ッ 卜付加にも とづ くデータ 列長の異常を確実 に検出 し、 制御対象装置の誤動作および g走を確実に 防止するよう に した直列制御装置を提供するこ とを目 的とする。 発 明 の 開 示
この発明において は、 各ノ ー ドで受信すべきデー タ すなわち 、 前段からのデータ のデータ列長を表わす デー タ 列長データ を各ノ ー ドに対 して与 える。 各ノ ー ドではこのデータ列長データ にも とづきデータ列長の 異常を検出する。
すなわち、 この発明において は複数のノ ー ドを直列 に接铳する と ともに 、 各ノ ー ドに Ί 乃至複数の端末を 接続 し 、 各 ノ ー ドは前段の ノ ー ドか らの信号に含まれ るデータ に e己のノ ー ドに接続される端未からの信号 を付加する と ともに e己のノ ー ドに接続される端未へ の信号を削除 して後段のノ ー ド送出する直列接続装 E において 、 前記前段のノ ー ドか らの信号は、 該信号に 含ま れるデー タ の列長を示すデー タ 列長デー タ を含み、 前記各 ノ ー ド は、 前記前段の ノ ー ドか ら の信号に含ま れるデー タ のデー タ 列長を計数する計数手段 と 、 こ の 計数手段の計数値 と前記デー タ 列長 と を比較 し 、 こ の 計数手段の計数値が前記デー タ 列長デー タ の示すデー タ 列長 と一致 しない場合 はエラ ー信号を発生する比較 手段 と 、 前記前段か ら の信号に含ま れるデー タ 列長デ ー タ を自己の ノ ー ドか ら 出力さ れるデー タ のデー タ 列 長に対応するデー タ 列長デー タ に変換 し 、 こ の変換 し たデー タ 列長デー を後段の ノ ー ド に送出す る信号に 含めて送出するデータ 列長デー タ 変換手段 と 、 を具え て構成される 。
ま た 、 直列接続さ れた複数の ノ ー ドをメ イ ン コ ン ト ロ ーラ に接続する と と も に 、 各 ノ ー ド に 1 乃至複数の 端未を接続 し 、 各 ノ ー ド は前段の ノ ー ドか ら の信号に 含 ま れるデータ に自 己の ノ ー ド に接銃さ れる端未か ら の信号を付加する と と も に 自 己の ノ ー ド に接続される 端末への信号を削除 し て後段ノ ー ドに送出する直列制 御装置に おいて 、 前記メ イ ン コ ン ト ロ ーラ か ら各 ノ ー ドに対 し て名 ノ ー ドか ら 出力 さ れるデー タ のデー タ 列 長に対応するデータ 列長デー タ を配 ¾ る配布手段 と 、 前記 ^ ノ ー ド に設け ら れ 、 前段の ノ ー ドか ら の信号に 含 ま れるデー タ のデー タ 列長を計数する計数手段 と 、 こ の計数手段の出力 と前 配布手段 に よ つ て 配布 さ れ たデー タ 列長デー タ と を比較 し 、 こ の計数手段の計数 • - β - 値が前記データ列長データ の示すデータ列長と一致 し ない場合はエラー信号を発生する比較手段とを具えて 構成される。
前段のノ ー ドからの信号に含まれるデータ のデータ 列長は計数手段によ っ て計数され、 この計数手段によ つ て計数されたデータ 列長は、 前段のノ ー ドか らの信 号に含まれるデータ列長データ と比較される。 ここで 計数手段の計数データ 列長とデータ 列長データ が表わ すデータ 列長とが一致 しない場合はデータ 列長の異常 と してエラー信号が発生される。 前段のノ ー ドか らの 信号に含ま れるデータ 列長データ は自己のノ ー ドから 出力されるデータ の列長に対応するデータ列長データ に変更され、 後段のノ ー ドに送出する信号に含めて送 出される。
ま た、 前段のノ ー ドからの信号に含まれるデータ の データ列長を表わす各ノ ー ドに対応するデータ 列長デ ータ はメ イ ンコ ン ト ロ ーラから各ノ ー ドに対 して配布 手段によ っ て 配布さ れる u このデータ 列長データ の配 布は、 例えば、 データ を伝送する主フ レーム構成の信 号 とは別の副フ レーム構成の信号によ っ て各ノ ー ドに 伝送される。 前段のノ ー ドか らの信号に含ま れるデー タ のデータ 列長は計数手段によ っ て計数され、 この計 数手段によ っ て計数されたデータ 列長は、 配布手段に よ っ て配布されたデータ 列長データ と比較される。 こ こで計数手段の計数データ 列長 とデータ 列長データ が 表わすデータ 列長とがー致 しない場台はデータ 列長の 異常 と してエラー信号が発生される。 図 面 の 簡 単 な 説 明 第 1 図はこの発明に係わる直列制御装置の全体構 成を示すプ ロ ッ ク 図、
第 2 図、 第 3 図はその動作の一例を示すタ イ ミ ング ナ ヤ一 卜 、
第 4 図はこの直列制御装置の一実施例に係わるノ ー ドの構成例を示すプ ロ ッ ク 図、
第 5 図、 第 6 図、 第 7 図、 第 8 図は第 4 図に示 した ノ ー ドの動作を説明するタ イ ミ ングチヤ一 卜 、
第 9 図はこの直列制御装置の他の実施例に係わるノ ー ドの構成例を示すプロ ッ ク 図、
第 1 0 図、 第 1 1 図、 第 Ί 2 図、 第 1 3 図は第 9 図 に示 した ノ ー ドの動作を説明するタ イ ミ ングチ ャ ー ト 、 第 1 4 図はこの直列制御装置の更に他の実施例に係 わるノ ー ドの構成例を示すプ ロ ッ ク 図、
第 Ί 5 図は第 Ί 4 図に示 した ノ ー ドの動作を説明す る タ イ ミ ン グチ ヤ一 卜 、
第 1 6 図はこの直列制御装置の更に他の実施例に係 わるノ ー ドの構成例を示すプ ロ ッ ク図、
第 1 7 図、 第 1 8 図、 第 1 9 図、 第 2 0 図は第 1 6 図に示 した ノ ー ドの動作を説明するタ イ ミ ングチ ヤ一 - s - 第 2 図はこの直列制御装置の更に他の実施例に係 わるノ ー ドの構成例を示すプロ ッ ク図、
第 2 2図、 第 2 3図は次第 2 1 図に示 したノ ー ドの 動作を説明するタ イ ミ ングチャー ト 、
第 2 4図はこの直列制御装置の更に他の実施例に係 わるノ ー ドの構成例を示すブロ ッ ク図、 第 2 5図、 第 2 6図、 第 2 7図は第 2 4図に示 したノ ー ドの動 作を説明するタ イ ミ ングチ ャ ー ト 、
第 2 8図はこの直列制御装置の更に他の実施例に係 わるノ ー ドの構成例を示すプロ ッ ク図、
第 2 9図は第 2 8図に示 したノ ー ドの動作を説明す るタ イ ミ ングチャー ト 、
第 3 0図はこの直列制御装置の更に他の実施.例に係 わるノ ー ドの構成例を示すプロ ッ ク図、
第 3 1 図、 第 3 2図は第 3 0図に示 したノ ー ドの動 作を説明する タイ ミ ングチ ヤ一 卜
第 3 3図はデータ フ レーム信号 とマスク信号の関係 を説明するためのタ イ ミ ングチヤ一 卜
第 3 4図はこの発明の実施例におけるデータ フ レー ム信号おょぴマスク信号を示すタ イ ミ ングチ ヤ一 卜 、 第 3 5図おょぴ第 3 6図は各ノ ー ドでのデータ付加 態様およびデータ抜き取り態様をそれぞれ説明するた めに用い られる説明図、
第 3 7 図はこの実施例におけるマスク信号に係る ["1 路を示すプ ロ ッ ク図、 第 3 8 図 はデー タ フ レー ム信号お よびマ ス ク 信号の 他の例を示す タ イ ミ ングチ ヤ一 卜 、
第 3 9 図 はデータ フ レー ム信号お よびマ ス ク 信号の 別の例を示す タ イ ミ ングチ ヤ一 卜 、
第 4 0 図 は この発明の他の実施例を示すブ ロ ッ ク 図、 第 4 1 図 はデー タ フ レー ム信号の構成を示す フ レ一 ム構成図、
第 4 2 図 は元のデー タ とバイ フ ヱ 一ズ符号 と の関係 を示す波形図、
第 4 3 図 は更に こ の発明のさ ら に他の実施例を示す ブ ロ ッ ク 図である 。 発明の実施するための最良の形態 以下、 こ の発明の実施例を添付図面を参照 し て詳 細 に説明する。
第 Ί 図 は こ の発明の直列制御装置の一実施例を示 し た ものである 。 こ の実施例 は例えばプ レス の集中制御 システ ム に適用さ れた ものである 。 こ の場合 メ イ ンコ ン 卜 ロ ーラ 1 0 0 はプ レス のコ ン ト ロ ーラ部に設け ら れ、 セ ンサ群 1 一 1 〜 1 — π はプ レスの各部の状態を 検出するセ ンサに対応 し 、 ァ ク チ ユ エー タ 群 2 — Ί 〜 2 — η はプ レスの各部を駆動する ァ ク チ ユ エ一タ に対 応する 。 セ ンサ群 1 一 Ί お よ ぴァ ク チ ユ エー タ 群 2 — Ί は ノ ー ド 1 0 — Ί に接続さ れ 、 セ ンサ群 1 一 2 お よ ぴァ ク チ ュ ュ ー タ 群 2 — 2 は ノ ー ド 1 0 — 2 に接続さ 一 1 Q —
れ、 センサ群 1 一 3 およぴァ クチ ユ エータ群 2 — 3 は ノ ー ド 1 0 — 3 に接続され、 同様に してセンサ群 Ί 一 πおよぴァ クチユ エータ群 2 — π はノ ー ド 1 0 — n に 接続される。 またノ ー ド — 1 〜 ^! 0— π はメ イ ン コ ン ト ロ ーラ Ί 0 0を介 して直列に接続される。
メ イ ンコ ン ト ローラ Ί 0 0 は各ノ ー ド 1 0 — Ί 〜 1 0 — η に接続されたセンサ群 1 一 1 〜 1 一 πから出力 される信号を収集し、 また 、 各ノ ー ド Ί 0 — 1 〜 Ί 0 一 π に接続されたァ クチ ユ エータ群 2 — 1 〜 2 — ΓΊ を 駆動するための信号を出力する。
メ イ ンコ ン ト ロ ーラ 1 0 0からの信号にも とづき各 ノ ー ド Ί 0 — 1 〜 1 0 — π に接続されたセンサ群 Ί — 〜 1 一 ηの出力信号を収集する動作を第 2図にも と づいて説明する。 この場合 、 各ノ ー ド 1 0 — 1 〜 1 0 一 π はァクチユエータ群 2 — 1 〜 2 — η には信号は出 力 しないちの とする。
メ イ ンコ ン ト ロ ーラ 1 0 0 はまず第 2図 (a) に示す よう なフ レーム構成の信号 S O を出力する。 すなわち、 スタ ー 卜 コ ー ドを先頭に して 、 この信号 S O に含ま れ るデータ 列長 ( ここではま だデータ を含んでいないの でデータ 列長は零である ) を表わすデータ 列長データ ( 0 ) 、 ス ト ッ プコ ー ド、 信号 S O に含まれるデータ のエラ— チ I ッ クを行う ためのエラーチ I ッ ク コ ー ド と続 く フ レーム構成の信号 S O をメ イ ンコ ン ト ロ ーラ Ί 0 0 はまず送出 る。 ここで 1ラーチ I ッ ク コ ー ド は周知のデー タ 誤 り 検出のための循環冗長検査 ( 〇 R C ) ま た はパ リ テ ィ 検査等を行う た め の コ ー ドで ある 。 こ のメ イ ン コ ン ト ロ ーラ 1 0 0か ら の信号 s o は ノ ー ド Ί 0 — 1 に加え ら れる 。
ノ ー ド 1 0 — 1 は信号 S 0 のデー タ 列長デー タ ( 0 ) の直後にセ ンサ群 Ί ― か らパラ レルに入力 さ れる信 号を所定の順序でシ リ アル信号に変換 し 、 こ れをデー タ ( 1 ) と し て挿入 し 、 データ 列長データ ( 0 ) を挿 入 し たデー タ ( Ί ) のデー タ 列長 L 1 を表わすデータ 列長データ ( 1 ) に変換 し 、 信号 S 1 ( 第 2 図 (b)〉 と して出力 する 。 ま た 、 ノ ー ド 1 0 — Ί で は挿入さ れ たデータ ( 1 ) に も とづき新たなエラ ーチ ェ ッ ク コ ー ド ( 1 ) を生成 し 、 こ のエラーチ ェ ッ ク コ ー ド ( Ί ) がエラ ーチ I ッ ク コ ー ド ( 0 ) に代えて 出力 さ れる 。
更に 、 ノ ー ド 1 0 — 1 で は信号 S 0 に含ま れるデー タ のデー タ 列長を計数する手段を冇 し 、 こ の計数 し た デー タ 列長 と信号 S 0 に含ま れるデー タ 列長デー タ ( 0 ) の表わすデー タ 列長 と を比較 しデー タ 列長 に異 常があるか否かを検出 し 、 ま た信号 S 0 に含ま れるェ ラ ーチ ェ ッ ク コ ー ド ( 0 〉 に も とづきデー タ 誤 り があ るか否かの検査を行な う 。 こ こでデー タ 列長 に異常が 検出さ れるかエラ ーチ ャ ッ ク コ ー ド ( 0 〉 に も と づき デー 誤 り が検出さ れた場 合 は 1ラ ーチ ェ ッ ク コ ー ド
( ) の後に 1ラ ー発生 を示す ュ-ラ ー コ ー ドが付加さ れる 。 なお 、 こ こ で はデー タ 異常 、 デー タ 誤 り が共 に 検出されない と してエラーコ ー ドは付加されない場合 が示されている。 ノ ー ド 1 0 — 1 か ら出力される信号 S 1 はノー ド 1 0 — 2 に加え られる。
ノ ー ド 1 0— 2では信号 S 1 のデータ 列長データ ( 1 ) の直後にセンサ群 1 一 2から出力される信号 (データ (2) ) を挿入 し 、 データ 列長データ ( 1 ) を データ ( 2 〉 を挿入するこ とによ っ て変化 したデータ のデータ 列長 L 2 に対応するデータ 列長データ ( 2 〉 に変換する と ともにこのデータ ( 2 ) が揷入された新 たなデータ にも とづ く 新たなエラーチ I ッ クコ ー ド ( 2 ) を生成 して このエラーチ I ッ ク コー ド ( 2 ) を エラーチ ヱ ッ ク コ ー ド ( 1 ) に置換 して これを信号 S 2 と して出力する ( 第 2図 (C) ) 。 なお、 ノ ー ド Ί 0 - 2 においてもノ ー ド Ί 0 - 1 と同様にデータ 列長デ ータ ( Ί ) にも とづ く データ 列長異常のチ ェ ッ ク およ ひ'エラーチ I ッ ク コー ド ( 1 ) にも とづくデータ誤り のチ ェ ッ クが行われる。 ただ し ここでもデータ 列長 s 常およびデータ誤り は検出されないのでエラーコ ー ド は付加されない。 ノ ー ド Ί 0 — 2か ら出力される信号 S 2 はノ ー ド 1 0 — 3 に入力される。
ノ ー ド Ί 0 — 3でもノ ー ド Ί 0 — 2 と周様に信号 S 2 のデータ 列長データ ( 2 ) の直後にセンサ群 Ί 一 3 か ら出力される信号 ( データ (3) ) を挿入 し 、 データ 列長データ ( 2 ) をデータ ( 3 ) を挿入するこ と によ つ て変化 したデータ のデータ 列長 し 3 に ¾応するデー タ 列長デー タ ( 3 ) に変換する と と も に このデー タ ( 3 ) が挿入さ れた新たなデー タ に も とづ く 新たなェ ラーチ : t ッ ク コ ー ド ( 3 〉 を生成 し て こ のエラ ーチ ェ ッ ク コ ー ド ( 3 〉 をエラ ーチ ; I ッ ク コ ー ド ( 2 ) に置 換する 。 ただ し 、 ノ ー ド 1 0 — 3 で はデー タ 列長デー タ ( 2 〉 にも とづ く デー タ 列長異常のチ ェ ッ ク ま た は エラ ーチ : r ッ ク コ ー ド ( 2 ) に も とづ く デー タ 誤 り の チ I ッ ク のいずれでデー タ 列長異常ま た はデー タ 誤 り が検出さ れた と する 。 こ の場合 は新た に生成 し た エラ ーチ I ッ ク コ ー ド ( 3 〉 の直後に エラ ー コ ー ドが付加 さ れる 。 第 2 図 ( d 〉 は こ の よ う に して ノ ー ド 1 0 — 3 か ら 出力 される信号 S 3 を示す 。 エ ラ ーコ ー ドが一 旦付加さ れる と 、 以後のノ ー ド 1 0 — 4 ( 図示せず ) 〜 Ί 0 — π ではデータ 列長異常ま た はデータ 誤 り が検 出さ れるか否かに かかわ らずェラ ー コ ー ドが付加さ れ た ま ま に なる 。
同様に 図示 しない ノ ー ド Ί 0 — n — Ί か ら 出力 さ れ る信号、 す なわち ノ ー ド n の入力信号は第 2 図 ( e 〉 に示す よ う にデー タ ( n — 1 ) が揷入さ れ、 デー タ 列 長デー タ がデー タ 列長デー タ ( n — 1 ) に な り 、 エラ ーチ : E ッ ク コ ー ドがエラ ーチ I ッ ク コ ー ド ( n — 1 ) と なる信号 S n — 1 と なる 。
ま た ノ ー ド 1 0 — n で はセ ンサ群 Ί 一 n か ら のデー タ ( n ) が付加さ れ 、 デー タ 列長デー タ ( n — Ί ) が デ一タ 列長デー ( n ) に変換さ れ、 エ ラ ーチ :!· ッ ク コ ー ド ( π— 1 ) がエラーチ ェ 、プ ク コー ド ( π ) で置 換され、 第 2図 ( 5 ) に示す信号 S n が出力される。 この信号 S n はメ イ ンコ ン ト ロ ーラ 1 0 0に入力され る。
メ イ ンコ ン ト ロ ーラ 1 0 0では信号 S n のデータ列 長データ ( n ) の後端からス ト ッ プコ ー ドの前端に至 るまでのデータ 領域のデータ配列順序から どのノ ー ド に接続されたセンサ群からのデータであるかを識別す る。 これによ り 、 メ イ ンコ ン 卜 ロ ーラ 1 0 0では各ノ ー ド 1 — Ί 〜 1 — nに接続されたセ ンサ群 1 一 1 〜 1 一 πか らの信号を収集できたこ とになる。
また、 メ イ ンコ ン ト ロ ーラ Ί 0 0は信号 S n にエラ 一コ ー ドが付加されているこ とによ り 、 ノ ー ド 1 0— 1 〜 Ί 0— ηのう ちいずれかのノ ー ドでデータ 列長異 常ま たデータ誤り があ っ たこ とを知るこ とができる。 なお、 ノ ー ド 1 0— 1 〜 1 0— πのいずれにおいてち データ列長異常またはデータ 誤り が生 じない と信号 S η にはエラーコ ー ドが付加されて いないこ とになる。 この場合はメ イ ンコ ン 卜 ロ ーラ は異常な く各ノ ー ド 1 0— Ί 〜 1 0— πに接続されたセンサ群 1 一 1 〜 Ί — 1 0からのデータが収集できたこ とを知る。
第 3図はメ イ ンコ ン ト ロ ーラ Ί 0 0から各 ノ ー ド 1 0— Ί 〜 Ί 0— ηに接続されたァ クチ ュ : Lータ群 2— 1 〜 2 — ηに対 して驱動データ を送出する場合の動作 を示 したものである 。 この場合も名 ノ ー ド 1 0— Ί 〜 1 0 — n はセ ンサ群 1 一 1 〜 1 一 π か ら の信号は入力 し ない と し て説明す る 。
メ イ ン コ ン 卜 ロ ーラ 1 0 0 は ま ず 、 第 3 図 ( a ) に 示す よ う な信号 S O を出力 する 。 こ の信号 S O はス タ — 卜 コ ー ドを先頭にデー タ 列長デー タ ( 0 ) 、 ノ ー ド 1 0 - n に接続さ れた ァ ク チ ユ エー タ 群 2 — n に対す るデータ ( π ) 、 ノ ー ド 1 0— π — 1 に接続さ れた ァ ク チ ユ エ ー タ 群 2 — π — 1 に対するデータ ( n - 1 ) 、 … 1 一 1 〜 1 0— 2 に接続さ れた ァ ク チ ユ エー タ 群 2 — 2 に対するデータ ( 2 ) 、 ノ ー ド 1 0 — 1 に接続さ れた ァ ク チ ユ エー タ 群 2 — Ί に対するデー タ ( Ί ) か ら なるデー タ 頜域 、 ス ト ッ プコ ー ド 、 エ ラ ーチ I ヅ ク コ ー ド ( Ί ) と続 く フ レー ム構成を と つ て いる 。 この 信号はノ ー ド 1 0 — 1 に加え ら れる 。
ノ ー ド 1 0 — 1 で は信号 S 0 のデー タ 領域の後端か ら ァ ク チ ユ エ一夕 群 2 — Ί に対 するデー タ ( 1 〉 を抜 き取 り 、 こ れをパラ レル信号に変換 し て ァ ク チ ユ エ一 タ 群 2 — 1 の各 ァ ク チ ュ ユ ー タ に出力 する 。 ま た 、 ノ ー ド 1 0 — 1 に おいてデー タ 列長デー タ ( 0 〉 はデー タ ) を抜き取る こ と に よ り 、 こ のデー タ ( 1 ) を 抜き取 っ た残 り のデー タ のデー タ 列 』 1 に対 応する デー タ 列長データ ( 1 〉 に変換され、 ま た エラ ーチ ェ ッ ク コ ー ド ( 0 〉 も こ のデー タ ( Ί ) を抜き取 っ た残 り のデー タ に対 応 し て 生成さ れたエ ラ ーチ I. ッ ク コ ー ド ( 1 ) で置換さ れ、 信号 S 1 ( 第 3 図 ( b ) ) と し て ノ ー ド 1 0 — Ί から出力される。 このノ ー ド 1 0— Ί においては実際に計数したデータ 列長と信号 S 0 に含 ま れるデータ 列長データ ( 0 ) との比較によ りデータ 列長の異常をチ I ッ ク し、 またエラーチ ェ ッ クコ ー ド
( 1 ) によるデータ誤 り のチ ェ ッ ク を行なう 。 このチ ェ ッ ク によ り異常が検出された場合はエラーチ ェ ッ ク コ ー ド ( Ί ) の直後に 1ラーコ ー ドを付加する。 ただ し、 異常が検出されない場合はエラーコー ドの付加は 行わない。
ノ ー ド Ί Q — 2では信号 S 1 のデータ 領域の後端に あるァクチユ エータ群 2 — 2 に対するデータ を抜き取 る。 またデータ 列長データ ( Ί ) をこの抜き取っ た残 り のデータ 列長 JI 2 に対応するデータ 列長データ ( 2 ) に変換し、 エラーチ ヱ ッ ク コ ー ド ( 1 ) をこの抜き取 つ た残り のデータ に対応するエラーチ I ッ ク コ ー ド
( 2 ) で置換する。 以下、 同様にデータ領域の後端の データ が各ノ ー ドにおいて順次抜き取られる ( 第 3 図 ( C ) 〜第 3 図 (5 ) } 。
なお、 こ動作例ではこのノ ー ド 1 0— 2 でデータ 列 長異常ま たはデータ誤り が生 じた と しているので、 上 記置換 した 1ラーチ ヱ ッ ク コ ー ド ( 2 ) の直後に 1ラ 一コ ー ドが付加される。 データ 列長異常ま たはデータ 誤り が生 じた場合はァ クチ ユ エータ の誤動作を防ぐた めに上記抜き取っ たァ クチ ユ エータ i 2 — 2 に対する データ はァ クチ ュ : L ータ群 2 — 2 の名 ァ クチ ユ エータ に は加え られない。 一旦エ ラ 一 コ ー ドが付 加さ れる と 、 以下の ノ ー ド 1 0 — 3〜 1 0 — π に おいて 、 こ のエラ 一コ ー ドのた め に抜き取 っ たデー タ の ァ ク チ ユ エ ー タ 群への出力が禁止さ れる 。
ノ ー ド 1 0 — n か ら 出 力 さ れ る 信号 S n ( 第 3 図 ( f ) ) はメ イ ンコ ン 卜 ロ ーラ Ί 0 0 に加え ら れる 。 メ イ ン コ ン ト ロ ーラ 1 0 0 は こ のエラー コ ー ドの有無に よ り 各 ノ ー ドで異常があ つ た か否かを知る こ と ができ る 。 各 ノ ー ド 1 0 — Ί 〜 1 0 — n でデー タ 列長異常 ま た はデー タ 誤 り が全 く 生 じ ない場合 は各 Ί 0 — 1 〜 1 0— n に おいて 、 データ 領域か ら各 ノ ー ド Ί 0 — 1 〜 1 0— π に接続さ れた ァ ク チ ユ エー タ 群に対応する データ が順次抜き取 られ、 こ の抜き取 られたデー タ は 適当なタ イ ミ ングでラ ッ チさ れる こ と に よ り パラ レル 信号に変換さ れ、 対応する ァ ク チ ユ エー タ 群の各 ァ ク チ ュ エータ に供給さ れる 。
なお 、 上述 し た説明 におい て 、 各 ノ ー ド Ί 0 — Ί 〜 ◦ — n に はそれぞれセ ンサ群 と ァ ク チ ユ エ ー タ 群が 接続さ れる と し て説明 し た が 、 セ ンサ群だけ接続さ れ る ノ ー ドを設けて も よ い し 、 ァ ク チ ユ エー タ 群だけ接 続さ れるノ ー ドを設けて も よ い 。 ま たセ ンサ群が Ί 翻 のセ ンサであ っ て も よ く 、 ま た ク チ ユ エ ー タ 群が 1 個のァ ク チ ユ エ 一 夕 であ つ て も よ い 。
ま た 、 セ ンサ群 1 - - Ί 〜 Ί 一 π か ら のデー タ を収集 す る場合 、 デー タ 列長デー タ の直後 、 すなわちデー タ 頜域の前端に新たなデータを揷入するよう に構成 した が、 データ領域の後端に斩たなデータ を挿入するよう に構成してもよい。
また、 ァクチユ エータ群 2 — 1 〜 2 — π へデータ を 出力する場合、 データ領域の後端のデータ か ら順次抜 き取り 出力するよう に構成 したが、 データ領域の前端 のデータ から順次抜き取り 出力するよう に構成 しても よい。
また、 上述 した説明ではこの発明の理解を容易にす るためにセンサ群 Ί —― 1 〜 1 一 π か らデータ収集する 場合 とァクチユ エータ群 2 — 1 〜 2 — n にデータ を出 力する場合 とで分けて説明 したが、 各ノ ー ドにおいて センサ群からデータを収集する と ともにァクチユ エ一 タ群に対 してデータ を出力する という よう な制御も可 能である。 かかる態様の制御については後に詳述され る。
第 4 図は第 1 図に示 した ノ ー ド 1 0 — 1 〜 Ί 0 — η の詳細構成例を示したものである。 ここでノ ー ド Ί 0 — 1 〜 Ί 0— π はそれぞれ周一構成か らな り 、 第 4 図 においてはノ ー ド Ί 0 — 1 〜 1 0 — η を代表 して ノ ー ド 1 0で示 してある。
また、 センサ群 Ί は第 1 図に示 したセンサ群 1 一 1 〜 Ί ― π のいずれかに対応 し、 ァ クチ ユ エータ群 2 は 第 Ί 図に示 したァ クチ ユ エータ群 2 — 1 〜 2 — π のい ずれかに対応する。 なお、 この実施例では各 ノ ー ド ^] 一 Ί 9 一
0の間のデータ 伝送を C M I ( C oded ark I nver si on) 符号を用 いて 行 う よ う に構成さ れて いる 。 こ れ は伝送過程に おけるノ イ ズ等に よ る伝送誤 り を極力少 な く し よ う とするた め と 、 各 ノ ー ド に おいて ク ロ ッ ク 信号の再生 ( 抽出 〉 が可能な よ う に するためである 。 こ の場合 、 各 ノ ー ド にそれぞれク ロ ッ ク 発振器を設け る必要がな く 、 各 ノ ー ドの構成を更に簡略化す る こ と ができる 。 ま た 、 こ の実施例で は 、 各 ノ ー ド に おいて 、 セ ンサ群 1 か ら入力 されたデー タ を前段の ノ ー ドか ら の伝送デー のデー タ 領域の前端 に付加 し 、 ま た伝送 デー タ 中の ァ ク チ ユ エー タ 群 2 に出力 す べきデータ を 伝送データ のデー タ 領域の後端か ら抜き取 っ て後段の ノ ー ド に伝送する構成を と つ て お り 、 上記前段の ノ ー ドか ら の伝送デー タ ( 入力信号 〉 は第 5 図 (a) に示す よ う な フ レー ム構成を と つ て いる 。 こ こでデー タ 列長 デー タ は入力信号に含ま れるデー タ のデー タ 列長 Lを 表 し て いる 。 ま た 、 エラ ー コ ー ド は前段以前のいずれ かの ノ ー ドでエラー信号が発生さ れた場合 に付加さ れ るもので 、 前段以前のいずれかの ノ 一 ドでエラ ー信号 が発生 し ない場台 は こ のエラ ーコ ー ド は付加さ れない 。
第 4 図 に おいて 受信回路 1 1 は前段の ノ ー ドか ら の 受信信号 は受信する 。 こ こで前段の ノ ー ドか ら の信号 は上述 し た よ う に C M I 符号に よ っ て変調さ れて いる ので 、 受信回路 1 1 は こ の C M I 符号を通常の Γ Ί 」 、 「 0 」 に対応 ^ る N R Ζ ( N on R eturn Z ero ) 符 号に復調する。 また、 受信回路 1 Ί はこの C M I 符号 に変調された入力信号か ら 、 このノ ー ド 1 0で用いる。 伝送データ に同期 したク ロ ッ ク信号を再生する。
受信回路 1 1 で復調された入力信号は、 スター 卜 コ ー ド検出回路 1 2 、 ス ト ッ プコ ー ド検出回路 1 3 、 ェ ラーチ : t ッ ク コ ー ド検出回路 Ί 7 、 エラーコー ド検出 回路 Ί 8 、 データ 列長データ変換回路 1 9 、 データ変 換回路 2 0 に加えられる と ともに 、 スィ ッ チ S W 1 、 S W 2 をそれぞれ介 してデータ 列長設定回路 1 4 およ ぴデータ 列長カ ウンタ Ί 5 に加え られる。
ここでスタ ー 卜 コ ー ド検出回路 1 2 は、 入力信号に 含まれるスタ ー 卜 コ ー ド ( 入力側スタ ー 卜 コー ド) を 検出するものである。 スタ ー 卜 コ ー ドは所定のパタ ー ンか らなる例えば 8 ピ ッ 卜 のデジタルコ ー ド信号が甩 い られる。 ま た、 ス ト ッ プコ ー ド検出回路 1 3 は、 入 力信号に含ま れるス 卜 ッ プコ ー ドを検出するものであ る。 ス ト ッ プコー ドは上述したスタ ー 卜 コ ー ド とは異 なる所定のパタ ーンからなる例えば 8 ピ ッ 卜 のデジタ ルコ ー ド信号からなる。
また、 データ 列長設定回路 Ί 4 は入力信号に含ま れ るデータ 列長データ を読込み、 入力信号に含まれるデ ータ のデータ 列長異常の検査のために用いるデータ 列 長を設定するものである。 ここでデータ 列長データ は !lえば 8 ピ ッ 卜 のパイ ナ リ コ一ドか らなる。 データ 列 長設定回路 2 4 はデータ 列長データ の読込み完了 によ り 、 すなわちデー タ 列長デー タ の読込み開始か らデー タ 列長デー タ に対応する 8 ビ ッ 卜 の時間が経過 し た後 デー タ 列長デー タ 読込完了信号を出力する 。
ま た 、 デー タ 列長カ ウ ン タ Ί 5 は入力信号に含ま れ るデータ のデータ 列長をカ ウ ン 卜 し 、 入力信号に含ま れる実際のデータ 列長を計数するおのである 。 このデ ー タ 列長の計数は受信回路 1 1 か ら 出力 さ れる入力デ ー タ に同期 した ク ロ ッ ク 信号を計数する こ と に よ り 行 われる。
ま た 、 エラーチ I ッ ク コ ー ド検査回路 Ί 7 は入力信 号に含ま れるエラ ーチ I ッ ク コ ー ドを検査する こ と に よ り 伝送デー タ 符号誤 り を検出するものである 。 こ こ でエラーチ : Γ ッ ク コ ー ドは前述 し た よ う に周知の G R C ま た はパ ッ テ ィ チ ッ ヱ ク 等のた め に形成された もの である 。
ま た 、 エラ ーコ ー ド検出回路 1 8 は入力信号にエラ 一コ ー ドが含ま れて いるか否かを検出す るあのである 。 前段の ノ ー ド以前の いずれかの ノ ー ドでデー タ 列長異 常ま た は符号誤 り が検出さ れる と 、 こ の ノ ー ド に おい て エラー コ ー ドが付加さ れ 、 こ の 1ラ ー コ ー ドがその ま ま そ れ以降の各段の ノ ー ド に 伝送さ れる 。 そ こで 、 エラー コ ー ド検出回路 1 8 で はエラ ー コ ー ドが付加さ れて いるか否かを検出す る 。 こ こで エラ ー コ ー ド はス タ ー 卜 コ ー ド 、 ス ト ッ プコ ー ド と は S なる所定のバタ ー ンか ら なる例えば 8 ピ ッ ト の コ ー ド信号である 。 ま たデータ 列長データ変換回路 Ί 9 は、 入力信号に含ま れる前段のノ ー ドからのデータ 列長データ をこのノ ー ド Ί 0 で生成したデータ のデータ 列長に対応するデー タ 列長データ に変換するものである。 例えば、 第 5 図
( a ) ( b )に示すよう に前段のノ ー ドから入力された入力 信号に含まれるデータ のデータ 列長が L ピ ッ 卜 であ り 、 後段のノ ー ドに出力する出力信号に含ま れるデータ の データ 列長が し ピ ッ 卜である とする と、 データ 列長
L ピ ッ ト を示すデータ 列長データ をデータ 列長 L ' を 示すデータ列長データ に変換サ る。 このデータ 列長デ ータ変換回路 Ί 9 の出力はスィ ッ チ S W 4 の接点 Cに 加えられる。
また、 データ変換回路 2 0 は、 入力信号に含まれる データ領域にセンサ群 Ί からのパラ レル信号を所定の 順番でシリ アル信号に変換 して付加 し、 ま た入力信号 に含ま れるデータ領域からァ クチ ユ エータ群 2 に対す るデータ を入力信号に含ま れるデータ から抜き取り 、 この抜き取っ たシ リ アルデータ をパラ レル信号に変換 して 、 レジスタ 2 1 を介 してァ クチユ エータ群 2 に送 出する処理を行なう 。
データ 列長設定回路 Ί 4 で設定されたデータ 列長お ょぴデータ 列 gカ ウンタ 1 5 で計数されたデータ 列長 はデータ 列長正誤判定回路 Ί 6 に加え られる。
データ列長正誤判定回路 Ί 6 はデータ 列長設定回路 1 4 で設定されたデータ 列長 とデータ 列長カ ウンタ Ί 5 で計数 した実際のデータ 列長 とをス ト ッ プコ ー ド検 出回路 1 3 の出力 の タ イ ミ ングで比較 し 、 両者が一致 し ない場台 はデー タ 列長異常 と し て検出する 。
デー タ 列長正誤判定回路 Ί 6 の出力 、 エ ラ ーチ エ ツ ク コ ー ド検査回路 Ί 7 の出力 お よびエラ ー コ ー ド検出 回路 1 8 の出力 はオ ア 回路 O R を介 し てスィ ッ チ S W 0 に加え ら れる 。
スィ ツ チ S W 0 は オ ア 回路 O R の出力がハイ レベル、 すなわち 、 デー タ 列長正誤判定回路 1 6 、 エラ ーチ ェ ッ ク コ ー ド検査回路 1 了 、 エラ ー コ ー ド検出回路 1 8 のいずれかの出力がハイ レベルの場合デー タ 列長正誤 判定回路 Ί 6 でデー タ 列長異常が検出さ れるか、 エラ 一チ ェ ッ ク コ ー ド検出回路 1 7 で符号誤 り が .検出され るか、 エラ ー コ ー ド検出回路 1 8 でエラ ーコ ー ドが検 出さ れるかのいすれかの場合 はスィ ツ チ S W 0 を図示 の状態か ら切換え 、 エラ ー コ ー ド ¾生回路 2 5 か ら発 生 さ れる所定の エ ラ ー コ ー ドをス ィ ツ チ S W 4 の接点 E に加える 。 し か し 、 デー 列長正誤判定回路 1 6、 エラーチ I ッ ク コ ー ド検査回路 1 7 、 エラ ー コ ー ド検 出回路 1 8 のいずれの出力 も ロ ー レべルの場台 はス ィ ツ チ S W 0 は図示の状態か ら 切換え らずスィ ツ チ S W の接点 E に は ロ ー レベルの信号が加え ら れる 。 こ こ でエラー コ ー ド 生回路 2 5 はエ ラ ー コ ー ド発生完了 に よ り エラ ー コ ー ド送出完了 信号を出力 する 。
ま た 、 デー タ 変換回路 2 0 の出力 はス ィ ッ チ S W 4 の接点 B に加え られる と ともにスタ ー 卜 コ ー ド検出回 路 2 3 、 ス ト ッ プコ ー ド検出回路 2 4 に加えられと と もに、 スィ ッ チ S W 3 を介 してエラーチ ェ ッ ク コ ー ド 生成回路 2 6 に加え られる。
こ こで、 スタ ー 卜 コ ー ド検出回路 2 3 は、 データ変 換回路 2 0 か ら出力されるスタ ー 卜 コ ー ド ( 出力側ス タ ー 卜 コ ー ド 〉 を検出するちのであ り 、 ス 卜 ッ プコ ー ド検出回路 2 4 はデータ変換回路 2 0 か ら出力される ス ト ッ プコ ー ドを検出するものである。
また、 1ラーチ ェ ッ ク コー ド生成回路 2 6 はデータ 変換回路 2 0 から出力される変換されたデータ を入力 し、 このデータ にも とづき、 G R Cチ ェ ッ ク ま たはパ リ 亍 ィ チェ ッ ク等のたのエラーチ ェ ッ クコ ー ドを生成 するものである。 このエラーチ I ッ ク コ ー ド生成回路 2 0 はエラーチ I ッ ク コ ー ドの送出完了によ り エラー チ ェ ッ ク コ ー ド送出完了信号を出力する。
スィ ッ チ S W 4 は接点 Ί 3 に加えられるデータ 変換 回路 2 0 の出力 、 接点 Cに加えられたデータ列長デー タ変換回路 Ί 9 の出力 、 接点 D に加え られるエラーチ エ ッ ク コ ー ド生成回路 2 6 の出力 、 接点 E に加え られ るスィ ッ チ S W 0 の出力のいずれかを選択するもので ある。 このスィ ッ チ S W 4 の出力 、 すなわち 、 接点 A の信号は送信回路 2 7 に加え られる。 送信回路 2 7 は 加え られた信号を C M I 符 ^に変換マ る所定の変調処 理を行ない、 この変調処趣 した 号を次段のノ ー ドの 出力 する 。
ま た 、 ス タ ー 卜 コ ー ド検出回路 1 2 か ら 出力 される 入力側ス タ ー 卜 コ ー ド検出出力 、 ス ト ッ プコ ー ド検出 回路 1 3 か ら 出力される入力側ス ト ッ プコ ー ド検出出 力 、 デー タ 列長設定回路 1 4 か ら 出力 さ れるデー タ 列 長読込完了信号、 ス タ ー 卜 コ ー ド検出回路 2 3 か ら 出 力 さ れる出力側ス タ ー 卜 コ ー ド検出出力 、 ス 卜 ッ プコ ー ド検出回路 2 4 か ら 出力 さ れる出力側ス 卜 ッ プコ一 ド検出出力 は制御回路 2 2 に加え ら れる。
制御回路 2 2 は入力 される こ れ ら の信号に も とづき スィ ッ チ S W 1 、 S W 2 、 S W 3 、 S W 4 の切換タ イ ミ ングを制御する 。
ま ず 、 こ のノ ー ド Ί 0 の動作をデー タ 変換回路 2 0 で付 加さ れるデー タ のデー タ 列長 Jl ( i) ピ ッ 卜 が抜き 取 ら れるデー タ のデー タ 列長 JJ ( 0 ) ビ ッ 卜 よ り 長い場 台 J! ( i ) > J! (o) につ いて説明する 。 こ の場合 の動作 の第 5 図 に示す タ イ ミ ングチ ャ ー ト に示さ れる 。
こ の場合 、 受信回路 1 1 で受信さ れた入力信号 ( 第 5 図 (a))のス タ ー 卜 コ ー ドはデー タ 変換回路 2 0 をそ の ま ま 通過 して スィ ッ チ S W 4 に加え ら れる 。 こ こで スィ ッ チ S W 4 は接点 A と接点 B が接続さ れた状態 ( A - B ) にな っ て いるので ( 第 5 図 (ro) )、 デー タ 変 換回路 2 0 を通過 し た ス タ ー 卜 コ ー ド はス ィ ッ チ S W 4 を通 り 、 送信回路 2 7 を介 し て 次段の ノ ー ド に 出力 さ れる ( 第 5 図 (b) )。 ま た、 入力信号のスタ ー 卜 コ ー ドはスタ ー 卜 コ ー ド 検出回路 1 2で検出され、 スタ ー 卜 コ ー ド検出回路 Ί 2 から入力側スタ ー 卜 コ ー ド検出出力が発生される ( 第 5 図 ))。 この入力側スタ ー 卜 コ ー ド検出出力に よ り制御回路 2 2 はスィ ッ チ S W 1 をオフ か らオンに する (第 5 図 (」))。
スィ ッ チ S W Ί がオンになる とデータ 列長データ設 定回路 1 4 は入力信号の中のデータ 列長データ の読込 みを開始する。
また、 スタ ー 卜 コ ー ド検出回路 2 3 はデータ変換回 路 2 0 の出力か らスタ ー 卜 コ ー ドを検出 し、 出力側ス タ — 卜 コ ー ド検出出力を発生する ( 第 5 図(b ) )。 この 出力側スタ ー 卜 コー ド検出出力によ り制御回路 2 2 は スィ ッ チ S W 3 をオンにする ( 第 5 図 (e ) )。 スィ ッ チ S W 3 がオンにされる とデータ変換回路 2 0 の出力は エラーチ I ッ ク コ ー ド生成回路 2 6 に加え られる。 ェ ラーチ ェ ッ ク コ ー ド生成回路 2 6 はこのデータ変換回 路 2 0 の出力 にも とづき所望のエラーチ ヱ ッ クコ ー ド を生成する。 また、 この出力側スタ ー 卜 コ ー ド検出出 力 によ り制御回路 2 2 はスィ ッ チ S W 4 を状態 ( A— B ) か ら接点 Aが接点 C に接続される状態 ( A— G ) に切換える ( 第 5 図 ( m ) )。 これによ り スィ ッ チ S W 4 の接点 A にはデータ 列長データ 変換回路 Ί 9 の出力が 現れる。 こ こでデータ 列長データ 変換回路 Ί 9 の出力 はデータ 列長』 ( i ) ピ ッ 卜 のデータ の付加およびデー - 2 1 - タ 列長 Jl ( o ) ピ ッ ト のデー タ の削除に よ り 変化 し た全 デー タ 列長 ( L + ·δ ( ί ) 一 Jl ( o ) ) ピ ッ ト に 対応する デー タ 列長デー タ に な っ て いる 。 こ のデー タ 列長デー タ がス タ ー 卜 コ ー ド に続いて送信回路 2 7 か ら 出力 さ れ ( 第 5 図 (b ) )。
データ 列長デー タ 設定回路 1 4 でデー タ 列長デー タ の読込みが完了 し 、 デー タ 列長デー タ 読込完了 信号が 発生する と ( 第 5 図 (e ) )、 制御回路 2 2 はスィ ッ チ S W 1 をオ フ に し ( 第 5 図 い))、 同時に スィ ッ チ S W 2 を オ ン に する ( 第 5 図 ( !0 )。 スィ ッ チ S W 2 が オ ン に なる とデータ 列長カ ウ ン タ Ί 5 はその計数動作を開始 する 。 具体的に はデー タ 列長カ ウ ン タ 1 5 は受信回路 1 1 か ら 出力さ れる ク ロ ッ ク 信号を計数す る と こ に よ り 入力信号に含ま れるデー タ 領域のデー タ 列長すなわ ち ビ ッ 卜 数を計数する 。
デー タ 列長デー タ 変換回路 Ί 9 か らデー タ 列長デー タ の読出 し が終了 す る と 、 すなわち ス タ ー 卜 コ ー ド検 出回路 2 3 か ら 出力側ス タ ー 卜 コ ー ド検出出力 が 生 し て か らデー タ 列長データ に ¾ 応す る 8 ピ ッ 卜 の時間 が経過 し た後スィ ッ チ S W 4 は状態 ( A — C ) か ら接 点 A が接点 B に接続さ れる状態 ( A — B ) に切換わる ( 第 5 図 ( m ) )。 こ れ に よ り スィ ッ チ S W 4 の接点 A に はデー タ 変換回路 2 0 の出力 、 すなわち 入力信号のデ ー タ 領域の前端に セ ンサ群 1 か ら のデー タ が付加さ れ 、 デー タ 領域の後端か ら ァ ク チ ユ エ ー タ 群 2 へのデー タ 一 2 a
が抜き取 られたデータ が出力される。 このデータ は送 信回路 2 7 を介 して先に出力さ れたデータ 列長データ に続いて出力される ( 第 5 図 (b ) )。
ス 卜 ッ プコ ー ド検出回路 1 3 によ り入力信号に含ま れるス ト ッ プコ ー ドが検出され、 入力側ス ト ッ プコー ド検出出力が発生される と ( 第 5 図 け))。 このスイ ツ チ S W 2 のオフ によ りデータ 列長カ ウンタ Ί 5 の計数 動作は終了する。 すなわち、 データ 列長カ ウンタ 1 5 は入力信号のデータ領域の開始点からス 卜 ッ プコ ー ド の終了点までのデータ 列長を計数するこ とになる。 こ こでス ト ッ プコ ー ドの列長は例えば 8 ビ ッ 卜 という よ う に既知であるので、 データ 列長カ ウンタ 1 5 は実質 的に入力信号のデータ領域のデータ列長を計数 したこ と になる。 このデータ列長カ ウンタ 1 5 の計数値 ( デ 一タ 列長カ ウンタ 1 5 の計数値からス ト ッ プコ ー ドの 列長を減算 した値 ) はデータ 列 &正 判定回路 Ί 6 に おいてス ト ッ プコ ー ド検出回路 Ί 3 か ら入力側ス 卜 ッ プコー ド検出出力が出力される イ ミ ングで ( 第 5 図 ( f ) )データ 列長設定回路に設定されたデータ 列長と比 較される。 ここで両者が一致 しない とデータ 列長異常 と してハイ レベルのエラー信号が出力されるこ とにな る。
ス ト ッ プコ ー ド検出回路 2 4 によ りデータ 変換回路 2 0 か ら出力される信号に含ま れるス 卜 ッ プコ一ドが 検出され、 出力側ス ト ッ プコ ー ド検出出力が発生 され る と ( 第 5 図 (g ) )、 制御回路 2 2 に よ り スィ ッ チ S W 4 は状態 ( A — B 〉 か ら接点 A が接点 D に接続さ れる 状態 ( A — D ) に切換え ら れる ( 第 5 図 (m ) )。 こ れに よ り スィ ッ チ S W 4 の接点 A に はエラ ーチ ェ ッ ク コ ー ド 2 6 で生成された エラーチ ェ ッ ク コ ー ドが現れる。 こ のエラ ーチ I ッ ク コ ー ドはデー タ 変換回路 2 0 か ら 出力さ れるス ト ッ プコ ー ド に続いて送信回路 2 7 か ら 出力さ れる ( 第 5 図 (b ) )。 エラ ーチ : r ッ ク コ ー ド生成 回路 2 6 か ら エラーチ I ッ ク コ ー ドの送出が完了 し 、 エラーチ : t ッ ク コ ー ド送出完了信号が発生される と ( 第 5 図 ( h ) )、 制御回路 2 2 はスィ ッ チ S W 4 を状態 ( A — D ) が接点 A と接点 E が接続さ れた状態 ( A — E ) に切換える 。
こ こで 、 デー タ 列長正誤判定回路 1 6 か らハイ レべ ルのエ ラ ー信号が発生せず 、 エラ ーチ : E ッ ク コ ー ド検 査回路 1 7 でも符号誤 り が検出さ れず にハイ レベルの エラ ー信号が発生せず 、 かつ エ ラ ー コ ー ド検出回路 1 8 で入力信号にエラーコ ー ドが検出さ れずにハイ レぺ ルの信号が発生されない と オ ア 回路 O R の出力 は ロ ー レベルであ り 、 こ れに よ り スィ ツ チ S W 0 は接地 レぺ ルを選択 し た ま ま と なる 。 し た が つ て こ の と きスイ ツ チ S W 4 の接点 A に は接地 レベルの信号が生 じ 、 こ の 信号がエラ ーチ : r ッ ク コ ー ド に続いて送信回路 2 7 か ら 出力 さ れる 。 す なわち こ の と さ は 1ラ ーコ ー ド は付 加さ れない „ 一 a Q 一
データ 列長正誤判定回路 1 6でデータ列長異常が検 出されるか、 1ラーチ I ッ ク コー ド検査回路で符号誤 り が検出されるか、 エラーコ ー ド検出回路 1 8 でエラ 一コ ー ドが検出されるか してデータ列長カ ウンタ 1 5 、 エラーチ ; r ッ ク コ ー ド検査回路 1 7 、 エラーコ ー ド検 出回路 1 8 のいずれかの出力がハイ レベルとなる と才 ァ回路 O R もハイ レベルとなっ て、 スィ ッ チ S W 0 は 図示の状態からエラーコ ー ド発生回路 2 5 側を選択す るよう に切換えられる。 これによ り スィ ッ チ S W 4 の 接点 Aにはエラーコ ー ド発生回路 2 5 から発生された 所定のエラーコ ー ドが現れる。 この場合、 送信回路 2 7 から は上述 したエラーチ ェ ッ クコ ー ドに続いてこの エラーコ ー ドが出力される ♦ すなわち、 エラーコ-ー ド が付加される (第 5 図 (b ) )。
なお、 この場合オア回路 0 R. の出力によ り レジスタ 2 1 の不動作とな り 、 ァクチユ エータ群 2 への制御デ ータ の送出が禁止される。
エラーコー ド発生回路 2 5 からエラーコー ドの送出 が完了 してエラーコ ー ド送出完了信号が出力される と ( 第 5 図 い))、 ま たはエラーチ ェ ッ クコ ー ド送出完了 信号か らエラーコ ー ドに対応する所定の ビ ッ 卜数 (例 えば 8 ビッ ト ) が経過する と、 制 ϋ回路 2 2 はスイ ツ チ S W 4 を状態 ( Α— Ε 》 か ら初期状態 ( A— B 〉 に 切換える 。 これに よ り このノ ー ドの処理は終了する。
次に、 このノ ー ド 1 0 の動作をデータ 変換回路 1 0 で付加さ れるデータ のデー タ 列長 Jl ( i ) ピ ッ 卜 が抜き 取 ら れるデー タ のデー タ 列長』 ( 0 ) ピ ッ 卜 よ り 短い場 合 ( J! ( ί ) < & ( 0 ) )につ いて 説明する 。 こ の場合 の動 作は第 6 図 に示す タ イ ミ ングチ ヤ一 卜 に示さ れる 。
デー タ 変換回路 1 0 で付加さ れるデー タ のデー タ 列 長 J! ( i ) ビ ッ ト が抜き取 ら れるデータ の列長』 ( 0 ) ビ ッ 卜 よ り 短い場合 、 デー タ 変換回路 Ί ◦ は入力信号 ( 第 6 図 ( a ) )をデー タ 列長 J! ( i ) ピ ッ ト と』 ( 0 ) ピ ッ 卜 の差のデー タ 列長 ( ϋ (! ) - & ( 0 ) ) ピ ッ ト だけ遅 延 して 出力する 。 ま た 、 これに ともな つ てデー タ 列長 デー タ 変換回路 1 3 も変換 し たデー タ 列長デー タ を入 力 し たデー タ 列長デー タ に対 し てデー タ 列長 ( J! ( i ) 一 J! ( 0 ) )ビ ッ ト だけ遅延 し て出力する。
し たが っ て この場合 、 受信回路 Ί Ί で受信さ れた入 力信号 ( 第 6 図 (a ) )はデー タ 変換回路 2 0 でデー タ 列 長 ( ϋ ( i ) 一 ( o ) ) ピ ッ 卜 だけ遅延さ れ、 ス ィ ッ チ S W 4 、 送信回路 2 7 を介 し て 出力 さ れる ( 第 6 図 (b ) )。
続いて 、 ス タ ー 卜 コ ー ド検出回路 2 3 でス タ ー 卜 コ ー ドが検出さ れ、 出力側ス タ ー 卜 コ ー ド検出信号が発 生さ れる と ( 第 6 図 ( d ) )、 スィ ッ チ S W 3 が オ ン に さ れ、 スィ ッ チ S W 4 が状態 ( A — B ) か ら状態 ( A - C ) に切換え ら れる 。 スィ ッ チ S W 3 の オ ン に よ り :!. ラ ーチ ェ ッ ク コ ー ド生成回路 2 6 に よ るデー タ 変換 0 路 2 0 の出力 の取込 みが開始さ れる (, ま たデー タ 列 ¾ デー タ 変換回路 1 9 で は上述 し た よ う に変換さ れたデ 一タ 列長データ が入力信号に含まれるデータ 列長デー タ に対 して ( J! ( i ) - JJ (0) ) ビ ッ ト だけ遅延されて 出力されるのでスィ ッ チ S W 4が状態 ( A— C 〉 に切 換えるタ イ ミ ングでデータ列長データ変換回路 1 9か ら変換されたデータ列長データ がスィ ッ チ S W 4 の接 点 Aに現われ、 このデータ 列長データ はスィ ッ チ 2 7 を介 して、 上述したスタ ー 卜 コ ー ドに続いて出力され る ( 第 6図 (b))。
ス ト ッ プコ ー ド検出回路 2 4 によ りデータ変換回路 2 0から出力されるス ト ッ プコ ー ドが検出され、 出力 側ス ト ッ プコ ー ド検出出力が発生される と、 スィ ッ チ S W 3がオ フ にな り エラーチ: r ッ ク コ ー ド生成回路に よるデータ変換回路 2 0の出力の取込みは終了する。 また、 これと同時にスィ ッ チ S W 4は状態 ( A— B ) から状態 ( A— D ) に切換えられ ( 第 6図 ( ))、 送信 回路 2 7 からエラーチ I ッ ク コ ー ド生成回路 2 6で生 成された新たなエラーチ ェ ッ ク コ ー ドが上述 したス ト ップコ ー ドに続いて出力される ( 第 5 図 (m))。 その他 の動作は第 5 図に示 した場合 と同様である。 すなわち 、 エラーチ I ッ ク コ ー ド生成回路 2 6からの 1ラーチ : t ッ クコー ドの送出が完了 し、 エラーチ : t ッ ク コ ー ド送 出完了信号が出力される と ( 第 6図 (h))、 スィ ッ チ S W 4 は状態 ( A— E ) に切換え られ ( 第 6図 ( m ) )、 更 にエラーコー ド発生回路 2 5 からエ ラーコ ー ド送出芫 了信号が出力さ れる と ( 笾 6 ϋ ( i ) )、 スィ ッ チ S W 4 は初期状態である状態 ( A— B ) に切換え ら れる 。
ま た 、 スィ ッ チ S W 1 は 、 ス タ ー 卜 コ ー ド検出回路 1 2 か ら入力側ス タ ー 卜 コ ー ド検出出力が発生 し てか ら ( 第 6 図 ( c ) )か らデータ 列長設定回路 Ί 4 か らデー タ 列長デー タ 読込完了信号が発生さ れる ( 第 6 図 (e ) ) ま での間オ ン にな り ( 第 6 図 ϋ ) )、 デー タ 列長設定回 路 1 4 は こ の間 に入力データ に含ま れるデー タ 列長デ 一タ の読込みを行なう 。
ま たスィ ッ チ S W 2 は 、 デー タ 列長設定回路 Ί 4 か らデータ 列長デー タ 読込完了信号が発生 して か ら ( 第 6 図 (e ) )、 ス ト ッ プコ ー ド検出回路 1 3 に よ り 入力側 ス ト ッ プコ ー ド検出出力が発生 されるま で ( 第 6 図 (f ) )オ ンにな り ( 第 6 図 (k ) )、 こ れに よ り デー タ 列長力 ゥ ンタ Ί 5 は入力信号に含ま れるデータ 頜域のデータ 列長を計数する 。
第 7 図 は、 第 2 図 において 説明 し た よ う に ノ ー ド Ί 0 に おいて セ ンサ群 Ί か ら のデー タ の取込みお よび付 加を行ない 、 ァ ク チ ュ 1ー タ 群 2 へのデー タ の抜取 り およ び出力 を行なわない場台の動作を タ イ ミ ングチ ヤ 一 卜 で示 し たものである 。 こ の場合 は第 5 図 に示 し た タ イ ミ ン グチ ヤ一 卜 に おいて こ の ノ ー ド Ί 0 で抜き取 ら れるデー タ の ピ ッ ト 長、 すなわち ϋ ( 0 ) ピ ッ 卜 を 0 に すれば第 5 図 に示 し た もの と 同様 に なる 。 こ の場合 、 デー タ 変換回路 2 0 で はセ ンサ群 Ί か ら のデー タ の付 加のみを行ないデー タ 列長デー タ 変換回路 1 9 で は入 力信号に含まれる L ピ ッ 卜 を示すデータ列長データ に 付加する Jl ( i ) ピ ッ 卜 を加算 した L ' = L + Jl ( i ) ( ピ ッ 卜 〉 に対応するデータ列長データ を出力する。 第 8 図は第 3 図において説明 したよう にノ ー ド Ί 0 においてァ クチユ エータ群 2 へのデータ の抜取り およ び出力を行ないセンサ群 1 か らのデータ の取込みおよ び付加を行なわない場合の動作をタ イ ミ ングチヤ一 卜 で示 したものである。 この場合第 6 図に示 したタ イ ミ ングチヤ一 卜 において 、 このノ ー ド Ί 0で付加される データ の ピッ ト長 ϋ ( i ) を 0 にすれば第 6 図に示 した もの と同様になる。 この場合、 データ 変換回路 2 0で はァクチユエータ群 2 へのデータ の抜取り 、 出力処理 のみ行ないこの処理 したデータ を ϋ ( 0 ) ピ ッ 卜遅延 し て出力 し、 データ 列長データ 変換回路 Ί 9では入力デ ータ信号に含ま れる L ピ ッ 卜 を示すデータ列長データ から抜き取るデータ の ( 0 ) ビ ッ ト を減算 した = L - JI ( 0 ) ( ピ ッ ト ) に対応するデータ 列長データを 形成 し、 これを JI ( 0 ) ピ ッ ト遅延 して出力する。
なお, 第 4 図に示 した構成において 、 スタ ー 卜 コ ー ド検出回路 2 3 、 ス ト ッ プコ ー ド検出回路 2 4 を設け ずに 、 スタ ー 卜 コ ー ド検出回路 Ί 2 から出力される入 力側スター 卜 コ ー ド検出出力およびス ト ッ プコ ー ド検 出回路 1 3 か ら出力される入力側ス ト ッ プコ ー ド検出 出力をそれぞれ所定 ビ ッ 卜 ( データ変換回路で遅延さ れる ピ ッ ト 数 〉 だけ遅延 した信号によ り上述 したスタ 一 卜 コ ー ド検出回路 2 3 お よびス ト ッ プコ ー ド検出回 路 2 4 の出力 と等価な信号を形成する よ う に して も よ い。
ま たデー タ 列長設定回路 1 4 か ら出力 されるデー タ 読込完了信号の代わ り にス タ ー 卜 コ ー ド検出回路 Ί 2 か ら 出力 される入力側ス タ ー 卜 コ ー ド検出出力 をデー タ 列長デー タ の ピ ッ 卜 数 ( 例えば 8 ピ ッ 卜 ) 遅延 し た 信号を用 いて お よ い 。
ま た 、 エラ ーチ : t ッ ク コ ー ド生成回路 2 6 か ら 出力 さ れるエラ ーチ I ッ ク コ ー ド送出完了信号の代わ り に ス ト ッ プコ ー ド検出回路 2 4 か ら 出力 さ れる出力側ス ト ッ プコ ー ド検出出力 をエラーチ ェ ッ ク コ ー ド に対応 する ピ ッ ト 数だけ遅延 した信号を用 いて もよ く 、 ま た エラーコ ー ド発生回路 2 4 か ら 出力 さ れるエラ ー コ ー ド送出完了信号の代わ り にエラーチ I ッ ク コ ー ド送出 完了信号をエラ ー コ ー ド に対応する ビ ッ 卜 数だけ遅延 し た信号を用 いて も よ い 。
ま た 、 こ の実施例で はス タ ー 卜 コ ー ド 、 ス ト ッ プコ ー ドの検出を容易に するた め にデー タ 変換回路 1 0 で はデー タ 領域のデー タ に所定の処理を施す よ う に構成 さ れて いる 。 すなわち 、 デー タ 領域中のデー タ 列長が ス タ ー 卜 コ ー ド ま た はス ト ッ プコ ー ド に — 致する こ と がある と 、 こ れをス タ ー 卜 コ ー ド ま た はス ト ッ プコ ー ド と し て検出誤る こ と が foる 。 そ こで こ の ^:施例で は デー タ 領域中のデー タ 列長 に ス タ ー 卜 コ ー ド ま た はス ト ッ プコ ー ドの同一のデータ 列長が生 じないよう にデ 一タ頜域中のデータ に対 して所定の処理を施 している。
この実施例ではデータ変換回路 2 0においてデータ 「 1 」 を 「 1 0」 、 データ 「 0」 を 「 0 1 」 に変換す る。 これによればデータ領域中のデータ に 「 Ί 」 が 3 個以上続く こ とはない。 そこで、 スタ ー 卜 コ ー ドおよ びス ト ッ プコ ー ドを 「 1 」 が 3個以上続く 部分を含む パタ ーンで設定すれば、 データ 領域中データ をスタ ー 卜 コ ー ド、 ス ト ッ プコ ー ド と誤っ て検出するこ とはな く な り 、 確実にスタ ー 卜 コ ー ドおよびス ト ッ プコ ー ド の検出が可能となる。 この場合データ 「 0」 を 「 0」 、 データ 「 1 」 を 「 1 0」 またはデータ [ 0」 を 「 0 0」 、 データ 「 1 」 を 「 1 0」 またはデータ 「 0」 を 「 0 0 J 、 データ 「 1 _1 を 「 0 1 」 等変更 しても同様に構 成するこ とができる。
また 、 データ変換回路 2 0において 、 変換したデー タ が所定数、 例えば 5個連続 した ら自動的に 「 0」 を 挿入するよう に構成 してもよい。 この場合データ に Γ Ί 」 が 6個以上続く こ とはないのでスタ ー 卜 コ ー ド およびス ト ッ プコ ー ド ( Ί 」 が 6個以上続く部分を含 むパタ ーンに設定すればデータ とスタ ー 卜 コ ー ドおよ ぴス ト ッ プコ ー ド との識別を確実に行なう こ とができ る。
上述 した実施例では、 各ノ ー ドに接続されたセンサ 群か らのデータ を収集 し 、 ま たは各ノ ー ドに接続され ァ ク チ ユ エー タ 群に制御信号を送出す るため に各 ノ ー ド に伝送さ れる信号 ( 主フ レー ム構成の信号 〉 にデー タ 列長デー タ を含ま せ 、 こ のデー タ 列長デー タ をデー タ 列長設定回路に読込むこ と に よ り デー タ 列長異常検 査のためのデータ 列長を設定する よ う に構成 し たが 、 こ の主フ レー ム と は別に副 フ レーム構成の信号を設定 し 、 こ の副フ レー ム構成の信号を利用 し て各 ノ ー ドに その ノ ー ドで入力 すれ入力信号のデー タ 列長を表わす デー タ 列長デー タ をそれぞれ配布する よ う に構成 し て ち ょ い 。
第 9 図は、 こ のよ う に構成 し た こ の発明の他実施例 に係わるノ ー ド 1 0 の構成を示 し たものである 。 こ の 実施例におて い、 メ イ ンコ ン ト ロ ーラ 1 0 0 ( 第 1 図 ) は各 ノ ー ド に接続さ れたセ ンサ群か ら のデー タ を収集 し 、 各 ノ ー ド に接続さ れた ァ ク チ ユ エー タ にデー タ を 送出するために用 い ら れる主フ レー ム構成の信号以外 に各 ノ ー ド にデー タ 列長デー タ を配布するた めの副フ レー ム構成の信号を出力 する 。 こ の実施例で各 ノ ー ド に入力 さ れる主フ レー ム構成の入力信号 Ί 例を第 1 0 図 ( a ) に示 し 、 副フ レーム構成の入力信号の Ί 例を第 Ί 2 図 (a ) に示す 。 第 Ί 0 図' ) か ら明 ら かの よ う に 、 こ の実施例 におけ る主フ レー ム構成の入力信号は第 5 図 ( a ) に 示 し た入力信号か らデー タ 列長デー タ を削除 し た構成 と な っ て いる 。 ま た 、 こ の実施例 に おけ る副 フ レー ム構成の入力信号 は 、 第 1 2 図 (a ) に示す よ う に副フ レームスター 卜 コ ー ドを先頭に してその後に自 己のノ ー ドのデータ 列長データ D L K ( この場合、 自 己のノ ー ドを K番目 のノ ー ド と している ) 、 次段のノ ー ドのデータ 列長データ D L ( K + I ) 、 … n 番目の ノ ー ドのデータ 列長データ D L n と続き、 最後に副フ レームス ト ッ プコー ドが配された構成を と つ ている、 ここで副フ レーム構成の信号はこの装置の起動時また は主フ レーム構成の信号を所定回数送る毎に各ノ ー ド に送出される。
この実施例において 、 ノ ー ド Ί 0 は、 第 4 図に示し た構成に副フ レーケムスタ一 卜 コ一ド検出回路 2 8、 副フ レームスタ ー 卜 コ ー ド検出回路 2 9 、 副フ レーム ス ト ッ プコ ー ド検出回路 3 0 を追加する と ともに第 4 図に示 したデータ 列長データ変換回路 1 9 を除去 し、 受信回路 1 Ί の出力を直接スィ ッ チ S W 4 の接点 Gに 接続するこ とによ っ て構成される。
ここで、 副フ レームスタ ー 卜 コ ー ド検出回路 2 8 は 前段のノ ー ドから入力され、 受信回路 1 1 で受信され た副フ レーム構成の入力信号の中か ら副フ レームスタ 一卜 コ ー ドを検出するものであ り 、 副フ レームスタ ー 卜 コ ー ド検出回路 2 9 および副フ レームス ト ッ プコ ー ド検出回路 3 0 はデータ変換回路 2 0 から出力される 副フ レームスタ ー 卜 コ ー ドおよびス ト ッ プコ ー ドをそ れぞれ検出するものである。
第 1 0 図に 、 データ 変換回路 2 0で付加されるデー タ の ピ ッ 卜 数《β ( i ) が抜き取 ら れるデー タ の ピ ッ 卜 数 J! ( 0 ) よ り も大きい場合 ( ί ( i ) > ϋ ( ο ) )に おける主 フ レーム構成の入力信号に対する ノ ー ド 1 0 の動作を タ イ ミ ングチ ャ ー ト で示す 。 こ の場合の動作は 、 主フ レーム構成の入力信号 にデー タ 列長デー タ が含ま れる て いないた め 、 ス ィ ッ チ S W 2 がデー タ 列長設定回路 1 4 か ら のデータ 列長デー タ 読込完了信号の代わ り に ス タ ー 卜 コ ー ド検出回路 1 2 か ら の入力側ス タ ー 卜 コ ー ド検出出力でオ フ か ら オ ン に なる こ と 、 スィ ッ チ S W 1 が動作 し ない こ と ス タ ー 卜 コ ー ド検出回路 2 3 か ら 出力 さ れる出力側ス タ ー 卜 コ ー ド検出出力 に よ っ て スィ ッ チ S W 4 が状態 ( Α— Β ) か ら状態 ( A— C ) に切換 らない こ とを除けば第 7 図で説明 した動作 と周 様である。 これは、 こ の実施例で は主フ レー ム構成の 入力信号にデー タ 列長デー タ が含ま れて いないため 、 ス タ ー 卜 コ ー ド検出のす ぐ後にデー タ 列長の計数を開 始する必要があ り 、 ま た主フ レー ム構成の信号の入力 時に はデー タ 列長設定回路 においてデー タ 列長の設定 動作 は行なわず 、 ま たデー タ 列長データ 変換回路がな いた めデー タ 列長デー タ を後段の ノ ー ド に送出するた めのスィ ッ チ S W 4 の切換え状態 ( A— C ) への切換 えが不要なた めである 。
ま た 、 こ の場合 、 ス ィ ッ チ S W Ί が オ ン し ないので 、 データ 列長設定回路 Ί 4 へのデー タ 列長デー タ の読込 みは行われない 。 デー タ 列長設定 回路 1 4 へのデー タ 一 4 Q 一
列長データ の読込みは後述するよう に副フ レーム構成 の信号がこのノ ー ド 1 0 に入力されたた ときに行われ る。 したが っ て主フ レーム構成の信号入力において、 データ列長正誤判定回路 Ί 6 は副フ レーム構成の信号 の入力時にデータ 列長設定回路に読込まれたデータ 列 長データ と 、 データ 列長カ ウンタ 1 5 で計数 した主フ レーム中の実際のデータ 列長とを比較しデータ 列長の 異常を検出する。
第 Ί 1 図は、 データ変換回路 2 0で付加されるデー タ の ピ ッ ト数 J! (! ) が抜き取られるデータ の ピ ッ ト数 ϋ ( 0 ) よ りも小さい場合 ( ϋ ( i ) < JI ( o ) )における主 フ レーム構成の入力信号に対するノ ー ド Ί 0 の動作を タ イ ミ ングチヤ一 卜で示 したものである。 この場合の 動作はデータ変換回路 2 0が入力信号を ( J! ( 0 ) - Ά ( ί ) )ビッ 卜 だけ遅延して出力するこ とを除けば第 Ί 1 図に示 したもので同様である。
第 Ί 2 図は副フ レーム構成の入力信号に対するノ ー ド 1 0 の動作を示 したものである。 この実施例におい て副フ レーム構成の信号はメ イ ンコ ン ト ロ ーラ Ί 0 0 か ら第 1 3 図 ( a ) に示すよう なフ レーム構成で出力さ れ、 まずノ ー ド 1 0 — Ί に入力される。 この信号は第 3 図 (a ) から明 らかのよう に先頭に副フ レームスタ 一 卜 コ ー ドがあ り 、 続いてノ ー ド Ί 0 - 1 に対するデ 一タ 列長データ 、 ノ ー ド 1 0 — 2 に対 るデータ 列長 データ 、 ノ ー ド 1 0 — 3 に対サ るデータ 列長データ 、 … 、 ノ ー ド 1 0 — n に対するデー タ 列長デー タ と続き 、 最後に副フ レームス ト ッ プコ ー ドが配さ れて いる 。 各 ノ ー ドで は こ の副 フ レー ム構成の信号を入力 する と副 フ レー ムス タ ー 卜 コ ー ドの直後のデー タ を自 己のノ ー ドのデー タ 列長デー タ と して こ のデー タ 列長デー タ を 抜き取 り 、 自 己の ノ ー ド に格納する 。 こ の動作を順次 繰返す。 すなわち 、 先頭の ノ ー ド 1 0 — 1 はメ イ ンコ ン 卜 ロ ーラ 1 0 0か ら第 Ί 3図 (a) に示すよ う なフ レ ー ム構成の信号を入力 する と 、 副フ レー ムス タ ー 卜 コ ー ドのす ぐ後のデー タ D L 1 を自 Bの ノ ー ドのデータ 列長データ と し て取込む と と も に 、 こ のデー タ D L 1 を抜き取 り 、 第 1 3 図 (b) に示す よ う な信号に して次 段の ノ ー ド 1 0 — 2 に 出力する 。 ノ ー ド 1 0— 2 は こ の第 Ί 3 図 (b) に示す信号を入力する と 、 こ の信号の 副フ レー ムス タ ー 卜 コ ー ドのす ぐ後のデー タ D L 2 を 自 己のノ ー ドのデータ 列長デー タ と し て取込む と とも に このデー タ D L 2 を抜き取 り 、 第 1 3 図 (c) に示す よ う な信号 と し て次段の ノ ー ド 1 0 — 3 に 出力 する 。 こ の よ う に メ イ ンコ ン ト ロ ーラ 1 0 0か ら の副 フ レー ム構成の信号は各 ノ ー ドに おいて 名 ノ ー ド に対 応する デー タ 列長デー タ が順次抜き取 ら れ 、 最終 ノ ー ドの 1 0— π か ら は第 1 3 図 ( e ) に示すよ う な信号が出力さ れる こ と に なる 。 こ の信号 はメ イ ン コ ン ト ロ ーラ 1 0 0 に加え ら れる 。 こ れに よ り メ イ ン コ ン ト ロ ーラ 1 0 0 は各 ノ ー ド にデー タ 列長デー タ が配布 さ れた こ と を 知るよう に構成されている。
そこで K番目 のノー ドであるノ ー ド 1 0には第 1 2 図 (a) に示すよう な副フ レーム構成の入力信号が加え られ、 受信回路で受信される。 受信回路 1 Ί から最初 に出力される副フ レームスタ ー 卜 コー ドは副フ レーム スタ ー 卜 コー ド検出回路 2 8で検出され、 副フ レーム スタ ー 卜 コー ド検出回路 2 8か ら入力側副フ レームス タ ー ト コ ー ド検出出力が発生される ( 第 1 2図 (c) ) 。 この入力側副フ レームスタ ー 卜 コ ー ド検出出力は制御 回路 2 2に加えれる。 制御回路 2 2はこれによ り スィ ツ チ S W 1 をオフ か らオンに切換える ( 第 1 2図 (g))。 スィ ッ チ S W 1 がオンにされる と受信回路 1 1 か ら出 力されるこのノ ー ド 1 0に対するデータ 列長データ D L Kがデータ 列長設定回路 1 4に読込まれ、 これによ り 、 このノ ー ド 1 0のデータ 列長の設定がなされる。 データ 列長設定回路 1 4におけるデータ 列長データ D L Kの読込みが完了する と、 データ 列長設定回路 1 4 からデータ列長データ読込完了信号が出力さ れる ( 第 1 2図 (d))。 このデータ 列長データ読込完了信号によ り 制御回路 2 2はスィ ツ チ S W 1 をオンからオフ に切 換える ( 第 Ί 2図 (g))。
受信回路 Ί 1 の出力 は、 またデータ 変換回路 2 0に 加え られる。 データ変換回路は副フ レーム構成の信号 が入力されると、 この信号をデータ 列長データ の ピ ッ 卜 数 ( 例えば 8 ピ ッ 卜 〉 遅延 して出力 る。 このデー タ 変換回路 2 0 の出力 はスィ ッ チ S W 4 に加え ら れる 。 こ こで S W 4 は接点 A を接点 B に接続する状態 ( A— B ) に な っ て いるので ( 第 1 2 図 ( j ) )、 デー タ変換回 路 2 0 の出力 は こ のスィ ッ チ S W 4 、 送信回路 2 7 を 介 して 次段の ノ ー ド に 出力さ れる 。 したが っ て送信回 路 2 7 か ら は 、 入力信号か ら 8 ピ ッ ト 遅延さ れて ま ず 副 フ レ ー ム ス タ ー 卜 コ ー ド が 出力 さ れ る ( 第 1 2 図 ϋ ) )。 データ 変換回路 2 0 か ら副フ レー ムス タ ー 卜 コ ー ドが出力される と 、 こ の副フ レー ムス タ ー 卜 コ ー ド は副 フ レームス タ ー 卜 コ ー ド検出回路 2 9 で検出され、 出力側副フ レームス タ ー 卜 コ ー ド検出出力 が発生され ( 第 1 2 図 (e ) )、 制御回路 2 2 に加え ら れる 。 こ れに よ り 制御回路 2 2 はスィ ッ チ S W 4 を状態 ( A— B ) か ら接点 Aを接点 C に接続する状態 ( A— C 〉 に切換 える 。 こ こでスィ ッ チ S W 4 の接点 〇 は前述 し た よ う に受信回路 Ί 1 の出力 が直接加え ら れて いるので 、 ス ィ ッ チ S W 4 の接点 A に はデー タ 列長デー タ D L K の 次のデー タ 列長デー タ D L ( k + 1 ) が現われる 。 こ のデー D L ( k + 1 ) は送信回路 2 7 に加え ら れ、 上述 し た副 フ レー ムス タ ー 卜 コ ー ド に続いて 出力 さ れ る 。 この よ う に し て こ の ノ ー ドのデー タ 列長デー タ D L K が抜き取 ら れた信号が送信回路 2 7 か ら 出力 さ れ る こ と に なる ( ¾ι 1 2 図 ( b ) )。 デー タ 変換回路 2 0 か ら副 フ レ ー ムス ト ッ プコ ー ドが出力 さ れる と こ の副 フ レー ムス ト ッ プコ一 ド は副 フ レー ム ス 卜 ッ プコ一 ド検 出回路 3 0 で検出され、 出力側副フ レームス ト ッ プコ ー ド検出出力が発生される ( 第 Ί 2 図 け))。 この出力 側副フ レームス ト ッ プコ ー ド検出出力は制御回路 2 2 に加え られる。 制御回路 2 2 はこれによ り スィ ッ チ S W 4 を初期状態である状態 ( A— B 》 に切換える。
なお, 第 9 図に示 した構成において 、 副フ レームス ター 卜 コ ー ド検出回路 2 9 を設けずに、 副フ レームス タ ー 卜 コ ー ド検出回路 2 8 から出力される入力側副フ レームスタ ー 卜 コ ー ド検出出力をそれぞれ所定 ピ ッ 卜 ( データ列長データ の ビ グ 卜数 ) だけ遅延した信号に 副フ レームスタ ー 卜 コ ー ド検出回路 2 9 の出力 と等価 な信号を形成するよう に してもよい。
第 Ί 4 図は副フ レーム構成の信号を用いて各ノ ー ド のデータ列長データ を設定する他の実施例のノ ー ド構 成を示 したものである 。 この実施例で用いるノ ー ド Ί Q は第 9 図で示したノ ー ドにスィ ツ チ S W 5 、 副フ レ ームフ レームカ ウンタ 3 1 、 ノ ー ド番地設定回路 3 2、 比鲛回路 3 3 を付加する と ともに受信回路 Ί 1 からス ィ ツ チ S W 4 の接点 C に至る配線を削除するこ とによ つ て構成される。
こ こで、 副フ レームフ レームカ ウンタ 3 Ί はスイ ツ チ S W 5 を介 して受信回路 Ί 2 に接続され、 スィ ッ チ S W 5 がオンされて いるこ とを条件に副フ レームのフ レームを計数するものである α ま たノ ー ド番地設定回 路 3 2 にはこのノ ー ドのァ ド レスであるノ ー ド番地が 設定さ れて いる 。 こ の実施例で は ノ ー ド番地設定回路 3 2 に設定されている ノ ー ド番地 と副 フ レー ムフ レー ムカ ウ ンタ 3 の計数値を比較回路で比較するこ と に よ り 副 フ レーム構成の信号か ら 自 己の ノ ー ドのデータ 列長データ を検索 し 、 この検索 したデータ 列長デー タ をデー タ 列長設定回路 1 4 に読込むこ と に よ り データ 列長を設定する 。 このデー タ 列長設定動作を第 1 5 図 に示 し た タ イ ミ ングチ ヤ一 卜 を参照 し て説明する 。
こ の実施例において 、 受信回路 1 2 に入力 さ れる副 フ レー ム構成の入力信号は第 Ί 5 図 (a ) に示す よ う に な っ て いる 。 こ の信号 は第 ^] 3 図で示 し た初段のノ ー ド Ί ◦一 Ί に加え られる信号 と同 じである 。 た だ し 、 この実施例 に おいて は各 ノ ー ドに おいて各 ノ ー ドのデ 一タ 列長デー タ の抜き取 り は行われないので各 ノ ー ド に対 し て同一 の信号が入力 さ れる 。 各 ノ ー ド に おいて は こ の信号の中か ら自己の ノ ー ド に 応するデー タ 列 長デー タ を検索 し 、 この検索 し たデー タ 列長デー タ を データ 列長設定回路 1 4 に読込む。 い ま 、 こ のノ ー ド 1 0 のノ ー ド番号が 「 3 」 である と す る 。 こ の場合 、 ノ ー ド番地設定回路 3 2 は Γ 3 」 が設定さ れて いる 。 副 フ レー ム構成の入力信号 ( 第 1 5 図 (a ) )を入力 し 、 受信回路 1 Ί か ら副 フ レー ムス タ ー 卜 コ ー ドが出力 さ れる と 、 こ の副 フ レー ムス タ ー 卜 コ ー ド は副 フ レ ーム ス タ ー 卜 コ ー ド検出回路 2 8 で検出さ れ、 入力側副フ レー ムス タ ー 卜 コ ー ド検出出力が発生 さ れる 。 こ れに よ り 制御回路 2 2 は S W 5 を オ ン に する ( 第 1 5図 ( k ) )。 スィ ッ チ S W 5がオンにされる と副フ レームフ レームカ ウンタ 3 は副フ レームのフ レーム数を計数 する動作を開始する。 副フ レームフ レームカ ウンタ 3 1 は初期値が 「 1 」 に設定されてお り 、 データ 列長デ ータ D L 2の前端でその計数値が 「 2」 にな り 、 デー タ 列長データ D L 3の前端でその計数値が 「 3 」 にな る。 したが っ て 、 比較回路 3 3か らはデータ 列長デー タ D L 3 の前端で一致出力 が発生される ( 第 1 5図 (g))。 この比較回路 3 3の出力は制卸回路 2 2に加え られる。 制御回路 2 2はこれによ り スィ ッ チ S W 5を オフ にする とともにスイ ツ チ S W 1 をオンにする (第 1 5図 (h))。 スィ ッ チ S W 1 がオンにされる とデータ 列長設定回路 1 4によるデータ 列長データ D L 3の読 込みが開始され、 これによ りデータ 列長設定回路 1 4 にデータ 列長データ D L 3が設定される。 データ 列長 設定回路 1 4からデータ 列長データ読込完了信号が出 力される と (第 Ί 5図 (d))、 これによ りスィ ッ チ S W Ί はオフ になる。 なお、 この副フ レーム構成の信号の 受信時において 、 データ変換回路 2 0はこの副フ レー ム構成の信号をそのま ま通過させ 、 またスィ ッ チ S W 4 は状態 ( A— B ) に固定されている。
ま た、 この第 1 4図に示す構成において 、 主フ レー ム構成の入力信号が加え られた場合の動作は第 Ί 0図、 第 Ί Ί 図のタ イ ミ ングチ ヤ 一 卜で示したもの と周一で ある 。
なお 、 ノ ー ド番地設定回路 3 2 に対する ノ ー ド番号 の設定は各 ノ ー ド に設け ら れた所定のス ィ ツ チ操作に よ り 設定 して も よ い し 、 メ イ ン コ ン ト ロ ーラ 1 0 0 か ら送出さ れる図示 し ない副副フ レーム構成の信号を送 出 し 、 こ の副副フ レー ム構成の信号の受信に よ り 設定 する よ う に して お よ い 。
第 Ί 6 図 は入力信号 と し て 第 Ί 7 図 (a ) の に示す よ う な フ レー ム構成を と つ た場合 の他の実施例を示 し た ものである 。 こ の実施例で は第 1 7 図 ( a )に示すよ う に入力データ ス タ ー 卜 コ ー ド と 出力デー タ ス タ ー 卜 コ ー ドの 2 つ のス タ ー 卜 コ ー ドを用 い 、 セ ンサ群 1 か ら のデー タ を付加するデー タ 領域である入力デー タ と ァ ク チ ユ エータ 群 2 へのデー タ を抜き取るデー タ 頜域で ある出力デー タ と を別々 の フ レー ム に割当 て る フ レー ム構成の信号を用 いて構成さ れる 。 こ こで入力データ ス タ ー 卜 コ ー ドの後 に 挿入さ れるデー タ 列長デー タ は 入力デー タ のデータ 列長 L ( i ) ピ ッ ト と 出力デー タ の データ 列長 L ( 0 ) ピ ッ ト の和 に刘 応 し たデー タ 列長を 表わ して いる 。
第 Ί 6 図 に示す こ の実施例の ノ ー ド構成は第 4 図 に 示 し た ノ ー ド 1 0 の構成に おいて 、 ス タ ー 卜 コ ー ド検 出回路 1 2 の代 り に入力 デー タ ス タ ー 卜 コ ー ド検出回 路 1 2 3 と 出力デー タ ス タ ー 卜 コ ー ド検出回路 1 2 b とを設け 、 ス タ ー 卜 コ ー ド検出回路 2 3 の代 り に入力 データ スタ ー 卜 コ ー ド検出回路 2 3 a と出力データ ス タ ー 卜 コ ー ド検出回路 2 3 b とを設けるこ とによ っ て 構成される。
この実施例の動作は、 入力データ に付加されるセン サ群 1 からのデータ ビ ッ ト長 ·δ ( i ) が、 出力データ か ら ァクチ ユ エータ群 2 への出力のために抜き取 られる デー タ の ビ ッ ト 長 JI ( 0 ) よ り 大き い場合 、 すなわち
Jl ( i ) > Ji ( o ) の場合が第 1 7 図にタ イ ミ ングチヤ一 卜 で示され、 JI U ) < & ( 0 ) の場合が第 1 8 図に タ イ ミ ングチャ ー トで示される。 ここで第 1 7 図に示すタ イ ミ ングチャ ー ト は第 5 図に示すデータ が出力データ スタ ー 卜 コ ー ドを挾んで入力データ と出力データ に分 割されている点を除けば第 5 図に示 したもの と同一で ある。 同様に第 1 8 図に示すタ イ ミ ングチヤ一 卜 は第 5 図に示すデータ が出力データ スタ ー 卜 コ ー ドを挾ん で入力データ と出力データ に分割されている点を除け ば第 6 図に示 したもの と周一である。 なお、 第 Ί 7 図、 第 1 8 図において 、 スィ ッ チ S W 2 は入力データ の前 端か らス ト ッ プコ ー ドの後端までの問オン とな り ; デ 一タ 列長カ ウンタ Ί 5 はこの間データ 列長を計数 して いるが、 出力データ スタ ー 卜 コ ー ド とス ト ッ プコ ー ド の ピ ッ 卜長は既知であるので、 結果データ 列長カ ウン タ Ί 5 は入力データ のデータ 列長 し ( i ) と出力データ のデータ 列長 L ( 0 ) の和のデータ 列長を計数 している こ と になる。 この 施例において は入力データ スタ ー 卜 コ ー ドの次に入力さ れるデータ 列長デー タ の示すデ ー タ 列長が実際に計数 した入力デー タ と入力データ の 和のデータ 列長に一致するか否かに よ っ てデー タ 列長 異常を検出する 。
第 1 9 図 、 第 2 0図は入力信号 と し て第 1 9図 (a) に示す よ う な フ レー ム構成の信号を用 いた場合の他の 実施例の動作 (i) > JI (0) お よ び J! (i) < ϋ (ο) の 場合 につ い て示 し て いる。 こ の場合デー タ 列長データ は出力デー タ のデー タ 列 S L (0) に のみ対応 し て いる 。 こ の実施例で はデー タ 列長デー タ の示すデー タ 列長が 実際に計数 し た 出力デー タ のデータ 列長 と一致するか 否かに よ っ てデータ 列長異常を検出する 。 この実施例 の場合出力デー タ ス タ ー 卜 コ ー ド検出回路 Ί 2 か ら 出力される入力側出力デー タ ス タ ー 卜 コ ー ド検出出力
( 第 1 9 図 ( e ) ま た は第 2 0図 ( e ))が生 じ てか らデー タ 列長設定回路 1 4 か らデー タ 列長デー タ 読込完了信 号 ( 第 1 9 図 (g) ま た は題 2 0図 (g))が発生さ れる ま でスィ ッ チ S W 1 を オ ン ( 第 Ί 9図 ) ま た は第 2 0図 ( 』 ) ) に する こ と に よ っ てデー タ 列長デー タ を デー タ 列長デー タ 設定回路 1 4 に読込み 、 上記デー タ 列長デー タ をデータ 列長デー タ 設定回路 1 4 に読込み、 上記デー タ 列長デー タ 読込完了信号の発生時点か ら ス ト ッ プコ ー ド検出回路 1 3でス ト ッ プコ ー ドが検出さ れる ( 第 1 9図 ( e ) ま た は第 2 0図 ( e ) )ま での f i、 ス イ ッ チ S W 2 を オ ン に し ( ¾ Ί 9 図 ( m ) ま た は第 2 0 図 (in) ) この データ 列長カ ウンタ 1 5 を動作させて 出力デ タ 列長 L (0) を計数するよう に構成されてい る。
また スィ ッ チ S W 4 は出力データ スタ ー 卜 コ ー ド 検出回路 2 4 から出力される出力側出力データスタ ー 卜 コ ー ド横出出力 ( 第 1 9 図 け) または第 2 0図 (f)) によ り状態 ( A— B ) から ( A— 〇 ) に切換え られ、 出力側出力データ スタ ー 卜 コ ー ド検出出力発生からデ 一タ 列長データ の ビ ッ 卜長 ( 例えば 8 ビ ッ 卜 ) 経過 し た後状態 ( A— G ) から状態 ( A— B ) に切換えられ ス 卜 ッ プコ ー ド検出回路 2 4から出力される出力側ス ト ッ プコー ド検出出力 (第 1 9 図 または第 2 0図 (i))によ り状態 ( A— B 〉 か ら状態 ( A— D ) に切換 え られる。 このあ との動作は第 5図、 第 6図に示 した もの と周一である。
なお、 第 1 9図、 第 2 0図においては出力データ の データ 列長異常のみ検出するよう に構成したが、 同様 に入力データ のデータ 列長異常のみを検出するよう に も構成できる。 この場合は例えば第 Ί 7図( a ) に示す よう なフ レーム構痰の信号を甩い、 データ 列長データ を入力データ のデータ 列長のみを示すよ う に設定 し、 スィ ツ チ S W 2をデータ 列長データ読込完了信号の発 生時点か ら出力データ スタ ー 卜 コ ー ド検出時点まで才 ンに し 、 この!13データ 列長カ ウ ンタ Ί 5を勁作させて 入力データ のデータ 列長のみを計数するよ う に構成ー ればよい。
第 2 1 図 は第 2 2 図 (a ) に示す よ う な フ レー ム構成 の信号を用 いて構成 した場合 の他の実施例の ノ ー ド構 成を示すものである 。 こ の場合 、 第 2 2 図 (a ) に示す よ う に入力デー タ データ 列長データ と出力デー タ デ一 タ 列長デー タ の 2 つ のデー タ 列長デー タ を導入 し 、 こ れに よ っ て入力デー タ と 出力デー タ のデータ 列長異常 を別々 に チ ェ ツ ク できる よ う に構成 し て いる 。
こ の第 2 Ί 図の構成に おいて は第 ^! 6 図 に示 し たデ 一タ 列長設定回路 1 4 の代 り に入力データ デー タ 列長 設定回路 1 4 a と 出力デー タ デー タ 列長設定回路 1 4 b 、 データ 列長カ ウ ン タ 1 5 の代 り に入力デー タ デー タ 列長カ ウ ン タ 1 5 a と出力データ デー タ 列長カ ウン タ 1 5 b 、 デー タ 列長正誤判定回路 1 6 の代 り に入力 デー タ データ 列長正誤判定回路 1 6 a と 出力デー タ デ 一タ 列長正誤判定回路 1 6 b を設け る こ と に よ っ て構 成さ れる 。 ま た 出力デー タ デー タ 列長設定回路 1 A b の入力側に はスィ ッ チ S W 6 が設け ら れ、 出力デー タ データ 列長カ ウ ン タ Ί 5 b の入力側に はス ィ ッ チ S W 7 が設け られる 。
こ の第 2 図 に示 し た実施例の動作が第 2 2 図 、 第 2 3 図 に示さ れる 。 こ こ で第 2 2 図 は付加するデー タ のデー タ 列長 ϋ ( i ) が抜き取るデー タ のデー タ 列長 JJ ( 0 ) よ り も大き い場合 ( J ( i ) > J ( o ) ) を示 し 、 第 2 3 図 は ( i ) < ϋ ( ο ) の場合を示サ 。 この実施例においてスィ ッ チ S W 1 は入力データ ス タ ー 卜 コ ー ド検出回路 1 2 aか ら出力される入力側入 力データ スタ ー 卜 コ ー ド検出出力の発生 して から ( 第
2 2図(c) または第 2 3 図 (c))入力データ データ 列長 設定回路 Ί 4 aから入力データデータ 列長データ読込 完了信号が出力されるまで (第 2 2図 (g) ま たは第 2
3 図 (g))の間オンにな り ( 第 2 2図 (πι) または第 2 3 図 (m))、 入力データデータ列長設定回路 1 4 aへの入 力データデータ 列長データ の読込動作が行われ、 また スィ ツ チ S W 6 は出力データ スタ ー 卜 コ ー ド検出回路
1 2 bか ら入力側出力データ スタ ー 卜 コ ー ド検出出力 が発生 してから ( 第 2 2図(e) ま たは第 2 3図(e))出 力データデータ 列長設定回路 1 4 bか ら出力データデ . 一タ列長データ 読込完了信号が出力されるまで ( 第 2
2図 (h) または第 2 3 図 (h))の閭オンにな り ( 第 2 2 図 (g) ま たは第 2 3 図 (g))、 出力データデータ 列長設 定回路 Ί 4 bへの出力データデータ 列長データ の読込 動作が行われ、 スィ ッ チ S W 2は入力データデータ列 長読込完了信号の発生か ら出力データ スタ ー 卜 コー ド 検出回路 1 2 bか ら入力側出力データ スタ ー 卜 コ ー ド 検出出力が発生するまで (第 2 2図 (e) ま たは第 2 3 図 (e))の閻才ンにな り (第 2 2図 (n) ま たは第 2 3図
( π ) )、 この問入力データデータ 列長カ ウンタ Ί 5 sを 動作させて入力データ のデータ列長を計数する。 スィ ツ チ S W 7 出力データデータ 列長読込完了信号の発 ft を ( 第 2 2 図 ( h ) ま た は第 2 2 図 ( h ) )か ら ス ト ッ プコ ー ド検出回路 1 3 か ら入力側ス ト ッ プコ ー ド検出出力 が発生す る ま で 〈 第 2 2 図 ( ま た は第 2 3 図 ( i ) )の ¾3オ ン にな り ( 第 2 2 図 (r ) ま た は第 2 3 図 (r ) )、 こ の囿出力デー タ デー タ 列長カ ウ ン タ 1 5 b を動作させ 出力デー タ のデー タ 列長を計数する 。
入力デー タ デー タ 列長正誤判定回路 1 6 a は入力デ ー タ デー タ 列長設定回路 1 4 a と入力デー タ データ 列 長カ ウ ン タ 1 5 a の出力を比較 し 、 両者が一致 し ない と入力デー タ デー タ 列長異常 と し て検出する 。 ま た出 力デー タ データ 列長正誤判定回路 Ί 6 b は出力データ データ 列長設定回路 1 4 b と出力デー タ デー タ 列長力 ゥン タ Ί 5 b の出力を比較 し 、 両者が一致 し ない と出 力データ デー タ 列長異常 と し て 検出する。
入力デー タ デー タ 列長正誤判定回路 1 6 a で入力デ ー タ デー タ 列長異常が検出さ れた場台 、 ま た は出力デ ー タ デー タ 列長正誤判定回路 1 6 b で出力デー タ デー タ 列長異常が検出さ れた場合 、 ま た は 1ラーチ ェ ッ ク コ ー ド検査回路 Ί 7 で符号誤 り が検出さ れた場台 、 ま た はエラ ー コ ー ド検出回路 1 8 でエラ ー コ ー ドが検出 さ れた場合 は オ ア 回路 O R の出力 はハイ レベル と な り 、 こ の場合 、 スィ ッ チ S W 0 はエラ ー コ ー ド検出回路側 に切換 り 出力信号に 1 ラー コ ー ドが付加される 。 その 他の動作 は第 1 6 図 に示 し た もの と周一 であ る 。
第 2 4 図 は主 フ レー ム構成の信号 と は別の副 フ レ一 ム構成の信号によ り 各ノ ー ドに ¾ して入力データデー タ列長データ および出力データデータ 列長データ を配 布するよう に した他の実施例を示 したものである。 こ の実施例は主フ レーム構成の信号から入力データデー タ列長データ および出力データデータ 列長データが除 かれているこ と、 データ 列長データ変換回路 1 9 を除 き、 受信回路 1 1 の出力をスィ ッ チ S W 4 の接点 Gに 直接接続 したこ と、 第 2 7 図 (a ) に示すよう な副フ レ ーム構成の信号によ り 入力データデータ 列長データ お よび出力データデータ 列長データ を各ノ ー ドに配布す る点を除けば第 2 1 図に示 したもの と周様である。
第 2 4 図に示す構成は第 2 図に示す構成に副フ レ 一ムスタ ー 卜 コ ー ド検出回路 2 8 、 副フ レームスタ ー 卜 コ ー ド検出回路 2 9 、 副フ レームス ト ッ プコー ド検 出回路 3 0 を設けるこ とによ っ て構成される。
第 2 5 図、 第 2 6 図はこの 施例において主フ レー ム構成の信号が入力された場合各ノ ー ドの動作を示す タ イ ミ ングチャ ー トであ り 、 第 2 5 図は入力データ頜 域に付加するデータ のデータ 列長 ( i ) が出力データ か ら領域抜き取るデータ のデータ 列長 JJ ( 0 ) よ り大き い場合を示し、 第 2 6 図は入力データ に付加するデー タ のデータ 列長』 ( I ) が出力データ よ り小さい場合を 示 ^ 。 この第 2 5 11、 第 2 6図に示すタ イ ミ ングチ ヤ 一 卜 は入力データ データ 列長データおよび出力データ データ 列長データ の処迎は除けば第 2 2 図、 第 2 3 図 に示 し たもの と基本的に同一 である 。 すなわち 、 第 2 5図 、 第 2 6図において は入力信号に入力デー タ デ一 タ 列長デー タ お よ び出力データ データ 列長デー タ を含 んでいないのでスィ ツ チ S W 1 お よびスィ ツ チ S W 6 は オ フ し た ま ま であ り ( 第 2 5 図 ), (0) ま た は第 2 6図 (k), (o) )、 入力デー タ デー タ 列長設定回路 1 4 a ぺの入力デー タ デー タ 列長デー タ の読込みお よ び出力 データ データ 列長設定回路 1 4 bへの出力デー タ デー タ 列長デー タ の読込みは行わない 。
ま たスィ ッ チ S W 2 は入力デー タ ス タ ー 卜 コ ー ド検 出回路 1 2 aか ら入力側入力デー タ スタ ー 卜 コ ー ド検 出出力 ( 第 2 5図 ( c ) ま た は第 2 6図 ( c ) )が発生 して か ら 出力データ スタ ー 卜 コ ー ド検出回路 1 2 bか ら入 力側出力データ ス タ ー 卜 コ ー ド検出出力 ( 第 2 5 図 ) ま た は第 2 6図 ( e ))が発生さ れる ま でオ ン に な り 、 入力デー タ デー タ 列長 カ ウ ン タ 1 5 aで入力デー タ デ ータ 列長の計数が行われ、 ス ィ ッ チ S W 7 は上記入力 側出力デー タ スタ ー 卜 コ ー ド検出出力が発生さ れて か ら ス ト ッ プコ ー ド検出回路 1 3 か ら入力側ス 卜 ッ プコ ー ド検出出力 ( 第 2 5 図 (g) ま た は第 2 6図 (g))が発 生 さ れる ま で オン に な り 、 出力デー タ デー タ 列長 カ ウ ン タ Ί 5 bで出力デー タ デー タ 列長の計数が行われる 。 ま た スィ ッ チ S W 4 は状態 ( A - C ) への切換え は行 わない 。
第 2 7図は こ の実施例 に お い て第 2 7 図 ( a ) に示す よう な副フ レーム構成の信号が入力された場合の各ノ ー ドの動作を示したものである。 この副フ レーム構成 の信号に対する動作第 1 2 図、 第 1 3 図で説明 したも の と基本的には周一である。 ただ し、 この場合は第 2
7 図 (a ) に示すよう に副フ レーム構成の信号は各ノ ー ドに対 して 2 つのデータ 列長データ 、 すなわち入力デ ータデータ列長データ および出力データデータ列長デ ータを含んでいるので、 各データ列長データ の読込み 動作が第 1 2 図、 第 Ί 3 図 と異なる。 すなわち、 第 2
7 図において は、 副フ レームスタ ー 卜 コ ー ド検出回路
2 8 から入力側副フ レームスタ ー 卜 コ ー ド検出出力
( 第 2 7 図 (c ) )が出力されてから入力データデータ 列 長設定回路 1 4 a か ら入力データデータ 列長データ読 込完了信号 ( 第 2 7 図 ((!))が発生されるまでスィ ッ チ
S W Ί はオンにな り 、 これによ り 、 副フ レーム構成の 入力信号 ( 第 2 7 図 (a ) )か ら このノ ー ドに対応する入 力データデータ 列長データ D L K U ) が入力データデ 一タ 列長設定回路 Ί 4 a に読込ま れる。 ま た上記入力 データデータ 列長データ読込完了信号が発生 してか ら 出力データデータ 列長設定回路から出力データデータ 列長読 宪了信号 ( 第 2 7 図 (e ) )が発生されるまでス イ ッ チ S W 7 はオンにな り 、 これによ り副フ レーム構 成の入力信号 ( 第 2 7 図 (a ) )から このノ ー ドに対応す る出力データ データ 列長データ D L K ( 0 ) が出力デ一 タデータ 列長設定回路 1 4 b に読込ま れる。 ま た、 こ の場合データ 変換回路 2 0 は入力 さ れた副フ レーム構 成の入力信号 ( 第 2 7 図 (a ) )を自 己の ノ ー ド に対応す るデー タ 列長データ の長さ 、 すなわち入力データ デー タ 列長データ と 出力データ データ 列長データ の和のデ ータ 列長に対応する ピ ッ 卜 数だけ遅延 し て出力 するよ う に構成されて お り 、 スィ ッ チ S W 4 は副 フ レー ムス タ ー 卜 コ ー ド検出回路 2 9 か ら 出力 さ れる出力側副フ レー ムス タ ー 卜 コ ー ド検出出力 に よ り 状態 ( A — B ) か ら状態 ( A — C ) に切換わ り 、 副 フ レー ムス 卜 ツ プ コ ー ド検出回路 3 0 か ら出力 さ れる出力側副フ レーム ス ト ッ プコ ー ド検出出力 に よ り 状態 ( A — C ) か ら初 期状態の状態 ( A— B ) に切換わる 。
第 2 8 図は副フ レー ム構成の信号に よ り 各 ノ ー ドに 対 して入力デー タ デー タ 列長デー タ お よ び出力データ デー タ 列長デー タ を配布する よ う に し た更に他の実施 例を示 し た ものである 。 この実施例 に おいて は各 ノ ー ドの ノ ー ド番地を ノ ー ド番地設定回路 3 2 に設定 し 、 こ の ノ ー ド番地を用 いて 副フ レー ム構成の入力信号 ( 第 2 9 図 ( a ) )か ら名 ノ ー ド に対応する入力デー タ デ 一タ 列長デー タ お よ び出力デー タ デー タ 列長デー タ を 各 ノ ー ド'に読込むよ う に構成さ れて いる 。
こ の実施例 に おいて主フ レー ム構成の入力信号が加 え ら れた場合 の各 ノ ー ドの勁作 は第 2 5 図 、 第 2 6 図 に タ イ ミ ングチ ヤ一 卜 で示 し た も の と同一である 。
第 2 9 図 は こ の実施例 に おいて副 フ レー ム構成の入 - 5 a - 力信号が加え られた場合の各 ノ ー ドの動作を示 したも のである。 この副フ レーム構成の入力信号に対する動 作は第 1 5 図のタ イ ミ ングチャ ー ト で説明 したもの と 基本的に同一である。 ただ し、 この実施例の場合入力 データデータ 列長データ と出力データデータ列長デー タ の 2 つのデータ 列長データを用いているため副フ レ ームフ レームカ ウンタ 3 1 の動作 と入力データデータ 列長設定回路 Ί 4 a および出力データデータ 列長設定 回路 1 4 b の動作に関 して第 1 5 図の場合 と異なる。 ' すなわち副フ レームスタ ー 卜 コ ー ド検出回路 2 8 か ら 入力側副フ レームスタ ー 卜 コ ー ド検出出力 ( 第 2 9 図 ( c ) )が発生される とスィ ッ チ S W 5 ( 第 2 9 図 (j ) )が オンになり副フ レームフ レームカ ウンタ 3 1 が動作を 開始するが、 この実施例の場合入力データデータ 列長 データ と出力データデータ 列長データ の 2 つのデータ 列長データ が各ノ ー ドに対 して設定されて いるので、 副フ レームフ レームカ ウンタ 3 1 は 2 つのフ レーム、 すなわち入力データデータ 列長データ が割当て られて いるフ レーム と出力データデータ 列長データ が割当て られて いるフ レームの検出によ り 1 カ ウン 卜 ア ッ プす るよう に構成されている。 この場台第 2 8 図に示すノ ー ド 1 0 は第 3 番目 のノ ー ドに対応 してお り 、 ノ ー ド 番地設定回路 3 2 は 「 3 」 に対応するデータ が設定さ れている。 したが っ て比較回路 3 3 か らは 3 番目 のノ — ドに対応する入力データ データ 列長データ が入力さ れる タ イ ミ ングで一致信号 ( 第 2 9 図 ( h ) )が生 じ 、 こ れに よ り S W 5 が オ フ になる と と も に スィ ツ チ S W 1 がオンになる 。 こ のスィ ッ チ S W 1 は入力デー タ デー タ 列長設定回路 1 4 a か ら入力デー タ デー タ 列長デ一 タ 読込完了信号 ( 第 2 9 図 (d ) )が発生される ま でオ ン 状態を続け 、 これに よ り 副 フ レーム構成の入力信号 ( 第 2 9 図 (a ) )か ら入力デー タ データ 列長設定回路 Ί 4 a に こ の ノ ー ド 1 0 に対応する入力デー タ デー タ 列 長デー タ D L 3 U ) が読込ま れる 。 ま た 、 スィ ッ チ S W 6 は上記入力デー タ デー タ 列長デー タ 読込完了信号 が発生 してか ら 出力デー タ デー タ 列長設定回路 1 4 b か ら出力デー タ デー タ 列長デー タ 読込完了信号 ( 第 2 9 図 (e ) )が発生さ れる ま で オ ン とな り 、 これに よ り こ の ノ ー ド Ί 0 に対応する出力データ デー タ 列長データ D L 3 ( 0 ) が入力信号 ( 第 2 9 図 (a ) )か ら 出力デー タ デー タ 列長設定回路 Ί 4 b に読込ま れる 。
と こ ろで 、 上述 し た実施例 において はス タ ー 卜 コ ー ドお よ びス ト ッ プコ ー ド と各 ノ ー ドで入力 ま た 出力す るデー タ 領域のデー タ と の識別を容易 に す るた め にデ ー タ 領域のデータ に対 し て 所定の符号化を施すか、 所 定 ビ ッ 卜 毎に 「 0 」 を挿入する構成を採用 し て いる と して説明 し た 。 し か し 、 こ のよ う に し た場台デー タ 頜 域のデータ 列長が長 く な り 伝送効率が低下す る と い う 問題が生 じる 。 例えば 「 0 」 を 「 0 1 」 、 「 1 」 を 「 1 0 」 と符号化する構成を考える と 、 デー タ 領域の データ 列長の長さはこの符号化を施さない場台の 2倍 となる。
そこで、 第 3 0図に示した実施例において は各ノ ー ドにデータ 列長データ が与え られるこ とを利用 してデ ータ領域のデータを受信 している間はスィ ツ チ S W 0 1 , S W 0 2をオフ に して特殊コ ー ド検出回路、 すな わち 、 スタ ー 卜 コ ー ド検出回路 1 2、 2 3 およびス 卜 ッ プコ ー ド検出回路 1 3、 2 4 を不動作 とするよう に 構成されている。 これによ りデータ領域のデータを特 殊コー ドと検出誤まる虞はないのでデータ領域のデー タ に対 して特別な符号化等の処理を行う必要はなく な り 、 データ 列長の列長化にも とづく伝送効率の低下を 防止するこ とができる。
第 3 1 図、 第 3 2図にこのよう に構成に した場合の スィ ッ チ S W 0 1 、 S W 0 2の動作をタ イ ミ ングチヤ 一 卜で示 したものであ り 、 第 3 1 はデータ 頜域に付加 するデータ のデータ 列長 Jl ( I ) がデータ頜域か ら抜き 取るデータ のデータ 列長 JI (0) よ り長い場合を示 し 、 第 3 2図はデータ領域に付加するデータ のデータ 列長 ϋ ( I ) がデータ領域か ら抜き取るデータ のデータ列長 ■5 ( 0 ) よ り 短い場合を示 している。 スィ ッ チ S W 0 1 は入力信.号 ( 第 3 図 (a) ま たは第 3 2図 (a))スタ ー 卜 コー ドの検出か らデータ領域の後端までオ フ とな り
( 第 3 Ί 図 (c) ま たは第 3 2図 (c))、 この スタ ー 卜 コ ー ド検出回路 Ί 2 お よびス ト ッ プ::!一 ド検出回路 1 3 は不動作 とな り 、 ま たスィ ッ チ S W 0 2 は出力信号 ( 第 3 1 図 (b) ま た は第 3 2図 (b))のス タ ー 卜 コ ー ド 検出か らデー タ 領域の後端ま で オ フ と な り ( 第 3 Ί 図 ( d ) お よ び第 3 2 図 ( d ) )、 こ の間ス タ ー 卜 コ ー ド検出 回路 2 3 お よ びス 卜 ッ プコ ー ド検出回路 2 4 は不動作 と なる 。 他の動作は第 4 図に示 し たもの と同様である 。
なお 、 第 3 ◦ 図に示 し た実施例 は第 4 図 に示 し た搆 成に おいて入力信号ま た は出力信号がデー タ 頜域に あ る と き に特殊コ ー ド検出回路であるス タ ー 卜 コ ー ド検 出回路お よ びス 卜 ッ プコ一 ド検出回路の動作を禁止す るよ う に構成 したが、 第 9 図 、 第 Ί 4 図 、 第 1 6図 、 第 2 1 図 、 第 2 4 図 、 第 2 8 図 に おいて も同様に構成 する こ とができる。
と こ ろで 、 上記実施例 に おいて 通信する信号は、 第 3 3 図 (a) に示す よ う なデー タ フ レー ム信号を用 いて お り 、 こ のデー タ フ レー ム信号はス タ ー 卜 コ ー ド信号 S T、 デー タ 信号 D A T Aの列長 L ( ビ ッ ト 数 ) を示 すデー タ 列長コ ー ド信号 D L 、 データ 信号 D A T A、 ス ト ッ プコ ー ド信号 S Pお よ び種々 のエラ ーを示すェ ラー コ ー ド信号 E R Rを同順序で配列 し て構成さ れて いる 。
こ の よ う なデー タ フ レー ム信号を通信す る に際 し て は 、 デー タ 列長コ ー ド信号 D L が直前のス タ ー 卜 コ ー ド信号 S T と 同様な信号パ ー ン に な つ た り 、 ま た ユ- ラ一コ ー ド信号 E R Rが直 ifjのス ト ッ プコ ー ド信号 S Pと同様な信号パタ ーンになっ た りするこ とがある。 このため、 受信側ではデータ 列長コー ド信号 D Lをス ター 卜 コー ド と して誤っ て検出 した り 、 またエラーコ ー ド信号 E R Rをス ト ッ プコ ー ド と して誤っ て検出す るこ とを未然に防止せねばな らない。 例えば誤っ た検 出が行われた場合は、 データ 信号 D A T Aを正確に読 み取るこ とができないこ とがある。
そこで、 第 3 3図 (b) に示すよう にデータ 列長コ ー ド信号 D Lの開始時点 t 1 か ら終了時点 t 2 までの期 閻およびエラーコ ー ド信号 E R Rの開始時点 t 3 から 終了時間 t 4 までの期間にハイ レベルとなるマスク信 号を形成 し、 このマスク信号に基づいてデータ 列長コ — ド信号 D Lおよびエラーコ ー ド信号 E R Rを覆い隠 し、 これによ りデータ信号 D A T Aを誤 り なく読み取 るよ う に している。
しか しなが ら 、 この場合 、 データ 信号 D A T Aに前 後してデータ 列長コ ー ド信号 D Lおよびエラーコ ー ド 信号 E R Rを配列 しているので、 マスク信号を 2回に 渡っ てハイ レベルに しなければな らない。 このため、 データ 列長コ ー ド信号 D Lおよびエラーコ ー ド信号 E R Rの 2つの開始時点 t 1 , t 3 を検出 ΐί る検出回路、 並び'に閬始時点 t 1 か ら終了時点 t 2 までのデータ 列 長コ ー ド信号 D Lの &さの計時および開始時点 t 3 か ら終了時点 t 4 までのエラーコ ー ド信号 E R Rの長さ の ft時を行 5計時回路をそ れぞれ一 設ける必要があ り 、 回路の簡略化 と い う 点に おいて不利である。
そ こで 、 いかに示す実施例 において は、 デー タ 信号 お よぴ該データ 信号の長さ を示すデー タ 列長コ ー ド信 号を少 く と も配列 し たデー タ フ レー ム信号を受信する に際 し 、 マ ス ク 信号に基づいて少 く と も前記デー タ 列 長コ ー ド信号を覆い隠すシ リ アルデー タ 通信方式 に お いて 、 前記データ 列長コ ー ド信号を前記マ ス ク 信号に 基づいて覆い隠さ れる他の信号に隣接 し て配列 し て い る 。 これに よ り 、 マ ス ク 信号をハイ レベルに する開始 時点お よ びマ ス ク 信号を ロ ー レペルに戻す終了 時点は それぞれ一 回で済む。
こ の実施例で は第 3 4 図 (a ) に示す よ う な フ レー ム 構 のデータ フ レーム信号を用いてデー タ の授受を行 う よ う に する 。 すなわち 、 先頭に はス タ ー 卜 コ ー ド信 号 S T が置かれ 、 こ のス タ ー 卜 コ ー ド信号 S T の後に 入力デー タ ( セ ンサ群か ら のデー タ ) 、 出力デー タ ( ァ ク チ ユ エー タ 群へのデー タ 〉 の順に入出力デー タ 信号 D A Τ Λ が配置さ れる 。 こ の袤施例で は 、 入力デ ー タ は常にス タ ー 卜 コ ー ド信号 S T の i 後か ら挿入さ れ、 出力データ はデー タ 信号 D A T A の最後尾か ら取 り 出さ れる 。 こ の場合 は 、 空デー タ ピ ッ ト が存在 し な いデー タ 長可変方式を と つ て お り 、 こ のた め 、 デー タ 信号 D A T A に は該データ フ レー ム信号がメ イ ン コ ン 卜 ロ ーラ 1 0 0 か ら送出さ れた直後は入力デー タ D I , D i n - 1…が含 ま れて お らず 、 ま た該信号が各 ノ ー ド 0— Ί 〜 Ί 0— ηを経由 してメ イ ンコ ン ト ロ ーラ 1 0 0へ入力された ときには出力データ が存在 して いな い、 データ信号 D A Τ Αの後には、 ス ト ッ プコ ー ド信 号 S Pが配置され、 さ らにその後にはデータ信号 D A T Aの列長 L ( ビ ッ ト数 ) を示すデータ 列長コ ー ド信 号 D Lが配置される。 データ 列長コ ー ド信号 D Lの後 には種々のエラーを示すエラーコ ー ド信号 E R Rが配 置される。 このエラーコ ー ド信号 E R Rには、 そのコ ー ド内容に応 じて種々のエ ラー内容を表わすこ とがで きるが、 例えばその 1 つ と してデータ列長コ ー ド信号 D Lで示されるデータ 列長と実際のデータ 列長との比 較結果の一致、 不一致を調べ不一致の ときその旨を示 すよう にするこ と等が考え られる。
第 3 4図 (a) に示すフ レーム構成のデータ フ レーム 信号を甩いた場合の、 各ノ ー ド Ί 0 - 1 , 〜 1 0— n におけるデータ授受態様を第 3 5図および第 3 6図に 示 。
第 3 5図は、 ァ クチ ユ エータ 2を 1 つ具えた ノ ー ド 1 0に関するデータ フ レーム信号の入出力を示すもの で、 入力されたデータ フ レーム信号はノ ー ド 1 0内で データ 信号 D A T A部分の最後 ピ ッ 卜 が抜き取ら れ、 該抜き取 られた Ί ピ ッ 卜 のデータ は当該ノ ー ド Ί 0のァクチ ユ エータ 2に加え られる。 ま た 、 ノ ー ド 1 0では、 データ 列長コ ー ド信号 D Lを前記最後尾デー タ が抜き取 られた残り のデータ のデータ 列長 ( この場 合 は 4 ) に対応するデー タ 列長コ ー ド信号 D L に変換 した後、 こ のデー タ フ レー ム信号を出力する 。
第 3 6 図 はセ ンサ 1 を Ί つ備えた ノ ー ド 1 0 に 関す るデータ フ レー ム信号の入出力 を示すちので 、 こ の場 合 ノ ー ド 1 0 において は 、 入力 さ れたデー タ フ レー ム 信号のデー タ 信号 D A T A部分の先頭に セ ンサ 1 の検 出信号 ( こ の場合 " 1 " ) を挿入する と と も に 、 デー タ 列長コ ー ド信号 D L を前記セ ンサ検出信号が挿入さ れる こ と に よ っ て増加 し たデー タ 列長に対応するデー タ 列長コ ー ド に変換 し た後、 こ のデー タ フ レーム信号 を出力 する 。
さ て 、 第 3 4 図 (a ) に示すデー タ 列長コ ー ド信号 D L のおよぴエラ ー コ ー ド信号 E R R はス タ ー 卜 コ ー ド 信号 S T も し く はス ト ッ プコ ー ド信号 S P と周様な信 号パタ ー ン に なるこ と がある 。 こ のた め 、 第 3 4 図 (b ) に示すマ ス ク 信号 に基づいてデー タ 列長コ ー ド信号 D L およ びエラ ー コ ー ド信号 E R R を覆い隠す よ う に し て いる 。 こ こで 、 本実施例 に おいて はデー タ 列長コ ー ド信号 D L およびエラー コ ー ド信号 E R R を隣接 し て配列 し て いるた め 、 マ ス ク 信号をハイ レベルに する 時点 Τ ι 並びにマ ス ク 信号を ロ ー レペルに する時点 Τ 2 はそれぞれ 1 回ずつで済む。
第 3 7 図 は前記マ ス ク 信号に係る回路を示 し て お り 、 第 3 4 図 ( a ) に示すデー タ フ レー ム信号をシ フ 卜 レジ ス タ Ί Ί に入力 し て いる 。 シ フ ト レジス タ 1 1 はデ一 タ フ レーム信号の最初の ピ ッ 卜 から入力 して所定の ピ ッ 卜 列長の ビ ッ 卜 列を蓄積するこ とができ、. 所定の ピ ッ 卜 列長の ピ ッ 卜 列を蓄積 した後、 次の ピ ッ 卜 からの 入力に伴い前記最初の ビ ッ ト からク リ アする。 このシ フ 卜 レジスタ 1 1 に蓄積可能な所定の ピ ッ 卜 列長は、 スター 卜 コ ー ド信号 S Tおよびス ト ッ プコ ー ド信号 S Pの ビ ッ 卜 列長以上である必要がある。 つま り 、 シフ 卜 レジスタ 1 1 はスタ ー 卜 コ ー ド信号 S Tおよびス 卜 ッ プコ ー ド信号 S Pを蓄積するこ とが可能な容量を有 する。
特殊コー ド検出回路 1 2 はスタ ー 卜 コ ー ド信号 S T に対応する第 1 のパタ ーンおよびス ト ッ プコ ー ド信号 S Pに対応する第 2 の信号パタ ーンをそれぞれ内示 し てお り 、 シフ 卜 レジスタ 1 1 内の ビ ッ ト 列の信号バタ 一ンを第 Ί の信号パタ ーンおよぴ第 2 の信号パタ ーン と照合 している。 そ して、 シフ ト レジスタ 1 1 内の信 号パタ ーンが第 1 の信号パタ ーンに等 し く なるとスタ 一 卜 コ ー ド信号 S Tを検出 したこ とを示す検出信号 S を出力 し 、 またシフ 卜 レジスタ Ί Ί 内の ビ ッ 卜 列の 信号パタ ーンが第 2 の信号パタ ーンに等 し く なる とス 卜 ッ プコ ー ド信号 S Pを検出 したこ とを示す検出信号 S 2 を出力する。 したが っ て 、 シフ 卜 レジスタ Ί 1 へ のスタ ー 卜 コ ー ド信号 S Tのシフ ト終了時点 τ ' (
3 4 図 ( t) ) に示す ) で特殮コ ー ド検出回路 Ί 2 か らス タ ー ト コ ー ド信号 S Ί の検出信号 S 1 が出力され、 ま たシ フ ト レジス タ 1 1 へのス ト ッ プコ ー ド信号 S Pの シフ ト 終了時点 Τ ι ( 第 3 4 図 ) に示す ) で特殊コ ー ド検出回路 1 2か ら ス ト ッ プコ ー ド信号 S Pの検出 信号 S 2 が出力さ れる 。 これ ら の検出信号 S i お よ び S 2 に基づいて ス タ ー 卜 コ ー ド信号 S Tとス ト ッ プコ ー ド信号 S P悶のデー タ 信号 D A T Aの読み取 り が図 示さ れない回路で行われる 。
一方 、 ス ト ッ プコ ー ド信号 S Pの検出信号 S 2 はマ ス ク 信号発生 回路 1 3 に加え ら れる 。 マ ス ク 信号発生 回路 1 3は検出信号 S 2 を入力する と 、 第 3 4図 (b) に示すマ ス ク 信号を時点 Τ ι よ り ハイ レベルに する。 このマ ス ク 信号は特殊コ ー ド検出回路 1 2お よ びマ ス ク ス ト ッ プ検出回路 Ί 4 に加え ら れて いる 。
マ ス ク ス ト ッ プ検出回路 1 4 はマ ス ク 信号が時点 Τ 1 に てノヽィ レベルに なる と 、 この時点 Τ 1 か ら第 3 4 図 (b) に示す時点 T 2 ま でを計時する 。 つ ま り 、 マ ス ク ス ト ッ プ検出回路 1 4 はデー タ 列長コ ー ド信号 D L の最初の ビ ッ 卜 か ら エ ラー コ ー ド信号 E R Rの最後の ピ ッ ト ま での既知の ピ ッ十 列長を計数 し て お り 、 こ の 計数を終了 し た 時点 T 2 で ク リ ア信号をマ ス ク 信号 生回路 1 3 に加える 。 マス ク 信号発生回路 Ί 3 は こ の ク リ ア信号を入力 する と 、 マ ス ク 信号をハ イ レベルか ら ロ ー レベルにす る 。 し た が っ て 、 マ ス ク 信号はデー タ 列長コ ー ド信号 D Lお よ びエ ラ ー コ ー ド信号 E R R の受信期間である時点 T 1 か ら 時点 T 2 ま でハイ レべ ルとなる。
特殊コ ー ド検出回路 1 2はマスク信号がハイ レベル とな っ ている時点 T 1 から時点 T 2 までの期間、 シフ 卜 レジスタ Ί 1 内の信号パターンを前記第 1 の信号パ ターンおよび前記第 2の信号パターン と照合するこ と を停止する。 したが っ て 、 データ 列長コ ー ド信号 D L およびエラーコ ー ド信号 E R Rの各信号パタ ーンが第 の信号パタ ーンま たは第 2の信号パタ ーン と等し く なるよう なこ とがあ っ た と しても、 特殊コ ー ド検出回 路 ^ I 2から は検出信号 S i および検出信号 S 2 が出力 されるよう なこ とがない。 この結果、 データ 列長コー ド信号 D Lおよぴェラーコ ー ド信号 E R Rの各信号パ ターンがスター 卜 コ ー ド信号 S Tの信号パターンまた はス 卜 ッ プコー ド信号 S Pの信号パタ ーンに等し く な るこ とによるデータ 信号 D A T Aの読み取り エラーを 生 じるよう なこ とはない。
このよう に本実施例ではデータ 列長コ ー ド信号 D L およびエラーコー ド信号 E R Rを覆い隠 し、 これによ りデータ信号 D A T Aを誤るこ とな く 読み取るよう に して.いる。 ここで、 データ列長コ ー ド信号 D Lおよび エラーコ ー ド信号 E R Rを隣接 して配列 しているので、 マスク信号をハイ レベルにする開始時点 Τ η およびマ スク信号を ロ ー レベルにする終了時点 T 2 をそれぞれ 1 回ずつ検出すればよ く 、 このための回路は簡単な構 成で済む。 なお、 こ れ ら のデー タ 列長コ ー ド信号 D L お よ ぴェ ラーコ ー ド信号 E R R はス ト ッ プコ ー ド信号 S Pの直 後に配列するばか り でな く 、 第 3 8 図 (a) に示す よ う にデー タ フ レーム信号におけるス タ ー 卜 コ ー ド信号 S Tの直後に挿入 し て もかま わない 。 こ の場合 、 第 3 8 図 ) に示すよ う に ス タ ー 卜 コ ー ド信号 S Tを終了 し た時点 T 11か らマ ス ク 信号をハイ レベルに し 、 こ の後 デー タ 列長コ ー ド信号 D L並びに エラ ー コ ー ド信号 E R R の ピ ッ 卜 列長の計数終了 時点 T 12でマ ス ク 信号を 口 一 レベルに し 、 こ のマ ス ク 信号に基づいてデータ 列 長コ ー ド信号 D L およびエラ ーコ ー ド信号 E R R を覆 い隠す。
ま た 、 マ ス ク 信号に基づいて覆い隠される信号 と し てデー タ 列長コ ー ド信号 D L お よ びエラー コ ー ド信号 E R R を例示 したが 、 これに 限 らず 、 デー タ フ レーム 信号につ いて C R Cチ ェ ッ ク ( 循環冗長検査 ) を行う た めの符号誤 り チ ェ ツ ク コ ー ド信号 C R Cを ^ 加 し て も よい 。 こ の場合 、 第 3 9 図 (a) に示す よ う にデータ 列長コ ー ド信号 D L 、 エラ ー コ ー ド信号 E R R および 符号誤 り チ ェ ッ ク コ ー ド信号 C R Cを隣接 し て配列 し 、 第 3 9 図 (b) に示す よ う に 時点 T 21か ら 時点 T 22ま で の期間 にマ ス ク 信号をハイ レベルに し 、 こ のマ ス ク 信 号 に基づいてデー タ 列長コ ー ド信号 D L 、 エラ ーコ ー ド信号 E R R お よ び符号誤 り チ エ ッ ク コ ー ド信号 C R Cを覆い隠す 。 し たが っ て 、 マ ス ク 信号に基づいて覆 一 7 Q —
い隠される信号の種類が増加 しても、 これらの信号を 隣接 して配列すれば、 マスク信号を形成するための回 路の構成は複雑化 しない。
ところで、 データ フ レーム信号の G R Cチ ェ ッ ク コ — ドは送信側にて送信直前に付加され、 受信側にて通 信エラーを検出するために用い られる。 しか しなが ら、 ノ ー ドにてデータ フ レーム信号のデータ フ レーム D A T Aのデータ 内容を蜜-き替えるに際し 、 何らかの原因 でデータ フ レーム D A T A に誤り 符号を生 じても、 こ の後該誤り 符号を含むピ ッ 卜 列に基づいて G R Gチ ェ ッ ク コ ー ドが形成され、 この G R Cチ ェ ッ クコー ドを 含むデータ フ レーム信号が通信されるこ と となる。 こ の場合、 前記データ フ レーム信号を受信 した受信側は G R Gチ ェ ッ クを行っ ても、 データ フ レーム D A T A の ^り 符号を検出するこ と はできない。
このよう に、 送信側から受信側へ通信されるデータ フ レーム信号の通信エラーを C R Cチ ェ ッ ク コー ドに 基づいて検出するこ とはできても、 送信側にて前記 C R Cチ ェ ッ クコ ー ドを形成する以前、 例えばデータ フ レーム信号のデータ 内容を書き替え て いる際に生 じた 誤 り符号を検出するこ とはできない。
そこで、 次に示す実施例において は、 通信されるシ リ アルデータ のうちの少く とも一部のデータ をバイ フ τ ーズ符号に変換する変換手段と 、 前記少 く とも一部 のデータ の Ί ピ ッ 卜每に対応 る前記パイ フ ェ ーズ符 号を順次抽出する抽出手段 と 、 こ の抽出手段 に よ っ て 抽出されたパイ フ ェ ーズ符号の各値について排他的論 理和を求める論理回路 と を備え 、 こ の論理回路 に よ つ て求め られた排他的諭理和 に基づいて前記少 く と お一 部のデー タ のエラーを検出する 。
こ れに よ れば、 少 く と も一部のデー タ をバ イ フ エ ー ズ符号に変換 し て通信する よ う に し 、 前記少 く と も一 部のデー タ のエラーを検出する と きに は該デー タ の 1 ピ ッ 卜 毎に対応するバイ フ I ーズ符号を順次抽出 し 、 こ のバイ フ τ —ズ符号の各値の排他的論理和 に基づい て該データ のエラーを検出すればよ い。
第 4 0 図はこ の よ う に構成 し た他の実施例を示 し て いる 。
第 4 0 図に おいて 、 メ イ ンコ ン ト ロ ーラ 1 0 0 にお けるバイ フ : r ーズ符号化装置 1 0 1 はデー タ フ レー ム 信号を送出する に際 し 、 第 4 1 図 ( a ) に示す よ う に該 データ フ レー ム信号のデー タ フ レー ム D A T A のみを パイ フ ェ ーズ符号 に変換 し 、 バイ フ I ーズ符号のデー タ フ レー ム D A T A を含むデー タ フ レー ム信号を送出 する 。
こ のバイ フ I ーズ符号 は例えば第 4 2 図 に示す よ う に元のデー タ の 1 ピ ッ 卜 に よ っ て示さ れる 2 値を 2 ピ ッ 卜 の信号に よ っ て 示すも のであ り 、 こ こで は元のデ ー タ 1 ビ ッ 卜 に よ っ て示さ れる癒 Ί を値 1 か ら の値 ϋ に変化す る 2 ピ ッ ト のバイ フ : Γ 一ズ符号 に よ り 表す と ともに、 元のデータ の Ί ピ ッ 卜 によ っ て示される値 0 を値 0か ら値 1 に変化する 2 ビ ッ 卜 のバイ フ I ーズ符 号によ り表 している。 したが っ て、 元のデータ の Ί ビ ッ 卜 に対応するパイ フ ェ ーズ符号の 2 ビ ッ 卜 は値 1 と 値 0を組み合わせたものであ り 、 これ らの値の排他的 論理和が必ず値 Ί となる。
さて、 パイ フ ェ ーズ符号のデータ フ レーム D A T A を含むデータ フ レーム信号はメ イ ンコ ン ト ローラ 1 Q 0から送出され、 ノ ー ド 1 0— 1 におけるシフ ト レジ ス タ 回路 3 および C R G検査回路 3 2にそれぞれ加 えられる。 C R G検査回路 3 2は第 4 1 図 (8 ) に示す データ フ レ.一ム信号の C R Gチ I ッ ク コ ー ドに基づい てデータ フ レーム D A T Aの G R Gチェ.ッ クを行い、 データ フ レーム D A T Aにエラーが無ければこの旨を 示す信号を出力ラ ッ チ回路 3 3 に加える。
—方、 シフ ト レジスタ 回路 3 1 はデータ フ レーム信 号をスタ ー 卜 コー ド S T (第 4 1 図 (a) に示す ) よ り 順次入力 し蓄積 してい く 。 この際、 バイ フ I一ズ復号 化回路 4 はシフ 卜 レジスタ回路 3 1 内のデータ フ レ ーム D A T Aの最後尾からァク チ ユエータ群 2 に与え られる名 出力データ を取り 出サ 。 これらの出力データ はァクチユ エータ群 2の各ァクチ ュ : I-ータ に与 え られ るそれぞれの値 1 およぴ艇 0毎に 2 ピ ッ 卜 のパイ フ エ ーズ符号によ り 表わされている„ こ こで、 ノ イ フ ェ一 ズ復号化回路 4 Ί はバイ フ : ーズ符号の各出力データ を順次復号化 し 、 前記各 ァ ク チ ユ エー タ に与 え られる それぞれの値 1 お よび値 0 を 1 ピ ッ 卜 毎に示す各出力 デー タ ピ ッ ト を形成する 。 こ れ ら の出力デー タ ピ ッ ト は出力ラ ッ チ回路 3 3 に一旦ラ ッ チされ、 この後 G R G検査回路 3 2 か ら のエラ ー無 し を示す信号に応答 し 、 出力ラ ッ チ回路 3 3 か ら前記各 ァ ク チ ユ エー タ にそれ ぞれ配送さ れる 。 これ ら の ァ ク チ ユ エ一タ は該各出力 データ ピ ッ 卜 に応答 し てそれぞれ作動す る 。
ま た 、 セ ンサ群 1 の各セ ンサか ら はそれぞれの入力 デー タ ピ ッ 卜 が Ί ピ ッ 卜 ずつ送出さ れ、 こ れ ら の入力 データ ビ ッ 卜 は 1 ビ ッ 卜 毎に値 1 お よ び値 0 を示す。 パイ フ z —ズ符号化回路 4 2 は該各入力デー タ ピ ッ 卜 を入力 し 、 こ れ ら の入力デー タ ピ ッ 卜 を 1 ピ ッ 卜 毎に バイ フ I ーズ符号化 して 、 2 ビ ッ ト 毎に値 1 お よび値 0 を示すそれぞれの入力デー タ を形成する 。 バイ フ エ ーズ符号の該名入力デー タ はシ フ 卜 レジス タ 回路 3 に入力 され、 こ こでデー タ フ レー ム信号のス タ ー 卜 コ ー ド S T直後か らデー タ フ レー ム D A T A にそれぞれ 挿入される 。
し たが っ て 、 シ フ 卜 レジス タ 回路 3 1 内のデー タ フ レー ム D A T A はバイ フ I ーズ符号のま ま でデー タ 内 容を蜜き替え ら れる こ と と なる 。
次 に 、 特殊コ ー ド検出回路 3 4 はシフ ト レジス タ 回 路 3 Ί 内のス タ ー 卜 コ ー ド S お よ びス ト ッ プコ ー ド S P をそ れぞれ検出 し て お り 、 ま ずス タ ー 卜 コ ー ド S Tを検出する と所定のタ イ ミ ングで切替え信号を第 1 のマルチプ レクサ 3 5およぴシフ 卜 レジスタ回路 4 3 に加え、 後にス ト ッ プコ ー ド S Ρを検出する と所定の タ イ ミ ングで切替え信号を第 2のマルチプ レクサ 3 6 およびシフ 卜 レジスタ 回路 4 3 に加える。 第 1 のマル チプ レクサ 3 5は特殊コ ー ド検出回路 3 4からのスタ 一 卜 コ ー ド S Tに対応する切替え信号を入力する と、 シフ 卜 レジスタ回路 3 1 からのパラ レルの入力をシ リ アルに変換 し、 シ リ アルのデータ フ レーム信号つま り スタ ー 卜 コ ー ド S丁、 データ フ レーム D A T A、 ス 卜 ッ プコー ド S Pおよび C R Gチ ェ ッ ク コ ー ドを同順序 で送出する。
C R C生成回路 3 7は第 Ί のマルチプ レクサ 3 5か らのデータ フ レーム信号を入力する と、 このデータ フ レーム信号のデータ フ レーム D A T Aに基づいて新た な O R Gチ ェ ッ ク コ ー ドを生成 し、 この斩たな C R G チ ェ ッ ク コ ー ドを第 2のマルチプ レクサ 3 6に加える。
一方、 シフ ト レジスタ 回路 4 3 は特殊コ ー ド検出回 路 3 4からのスタ ー 卜 コ ー ド S Tに対応する切替え信 号を入力 してからス ト ッ プコ ー ド S Pに対応する切替 え信号を入力するまで、 第 1 のマルチプ レクサ 3 5か らのデータ フ レーム信号をスタ ー 卜 コ ー ド S Tよ り順 次入力 し蓄積 してい く 。 これによ り 、 シフ ト レジスタ 回路 4 3にはデータ フ レーム信号のスタ ー 卜 コ ー ド S Tよ り ス 卜 ッ プコ一 ド S Pまでが一旦蓄積されるこ と と なる 。 そ して 、 シ フ ト レジス タ 回路 4 3 は既知の各 ピ ッ 卜 列長を有 するス タ ー 卜 コ ー ド S T お よ びス 卜 ッ プコ ド S P を除いてデー タ フ レー ム D A T A を抽出 し 、 ま ず、 該デー タ フ レー ム D A T A の頭か ら 2 ビ ッ ト の パイ フ ェ ーズ符号を排他的論理和回路 4 4 に加える。 さ ら に 、 シ フ ト レジ ス タ 回路 4 3 はバイ フ I ーズ符号 のデー タ フ レー ム D A T A を 2 ピ ッ 卜 ずつ排他的論理 和回路 4 4 に順次加えて い く 。 排他的論理和回路 4 4 はバイ フ :!: ーズ符号の 2 ビ ヅ 卜 ずつを入力 する毎に 、 2 ビ ッ 卜 に よ っ て示さ れる各値の排他的論理和を求め 、 こ の排他的 ¾理和を示す信号をエラ ーコ ー ド生成回路 4 5 に加える 。 こ こで 、 先に述べた様にノ ィ フ ェ ーズ 符号は値 1 と値 0 を組み合わせた 2 ピ ッ 卜 で元のデー タ の値 1 お よ び値 0 を表 し て いる 。 し た が っ て 、 排他 的論理和回路 4 4 はパイ フ ェ ーズ符号に エラ ーが無け れぱ、 バイ フ : r ーズ符号の 2 ピ ッ 卜 ずつ を入力 する毎 に値 Ί を示す信号を出力 する 。 そ し て 、 バイ フ I ーズ 符号にエラーが有 り 、 排他的諭理和回路 4 4 に加え ら れるパイ フ ェ ーズ符号の 2 ピ ッ 卜 が値 1 を共 に示 し て いた り 値 0 を共 に示 し て いた り す る場合 、 排他的論理 和回路 4 4 は値 0 を示す信号をエラ ー コ ー ド生成回路 4 5 に加える 。
エラーコ ー ド生成回路 4 5 はシ フ 卜 レジス タ 回路 4 3 と同様に第 Ί のマ ルチプ レ ク サ 3 5 か ら のデー タ フ レー ム信号を入力 し て お り 、 こ のデー タ フ レー ム信号 の入力に伴い、 シフ 卜 レジスタ 回路 4 3 か ら排他的篛 理和回路 4 4 を介 しての信号を検出 している。 そ して 、 この信号によ っ て値 0が示されていれば、 つま りパイ フ ヱ ーズ符号のデータ フ レーム D A T Aに 1ラーが有 る場合、 エラーコー ド生成回路 4 5 はデータ フ レーム 信号にエラーを生 じたこ とを示すエラー情報および計 数値 0を示すカ ウン 卜 情報を含むエラーコ ー ド E Rを 形成し、 このエラーコ ー ド E Rを第 2 のマルチプレク サ 3 6 に加える。 ま た、 シフ 卜 レジスタ 回路 4 3から 排他的論理和回路 4 4 を介 しての信号によ っ て値 1 が 示されていれば、 つ ま りバイ フ I ーズ符号のデータ フ レーム D A T Aにエラーが無い場合 、 エラーコ ー ド生 成回路 4 5 は前記エラーコ ー ド E Rを形成せず、 よ つ て第 2のマルチプ レ クサ 3 6 には該エラーコー ド E R が加え られない
次に 、 第 2のマルチプ レクサ 3 6 は特殊コ ー ド検出 回路 3 3 か らのス 卜 ッ プコ一ド S Pに刘応する切替え 信号を入力するまでに第 1 のマルチプ レクサ 3 5から のデータ フ レーム信号をス ト ッ プコー ド S Pまで送出 し、 該切替え信号を入力する と C R C生成回路 3 7を 選択 して G R C生成回路 3 7からの斩たな C R Cチ ェ ッ ク コ ー ドを送出する。 こ ら に 、 既知の ビ ッ 卜列長の C R Cチ ; r ッ ク コ ー ドを送出 した後、 第 2 のマルチプ レクサ 3 6 はエラーコ ー ド生成回路 4 5 を選択 る。 し たが っ て 、 第 Ί のマルチ プ レクサ 3 5 か ら送出され たデー タ フ レーム信号のデー タ フ レー ム D A T Aに ェ ラーが無い場合 、 第 2のマルチプ レ クサ 3 6か ら送出 さ れるデータ フ レー ム信号は第 2 図の (a) に示す様に ス タ ー 卜 コ ー ド S 丁 、 デー タ フ レーム D A T A、 ス 卜 ッ プコ ー ド S Tお よび新たな G R 〇チ ェ ッ ク コ ー ドか らなる 。 ま た 、 第 Ί のマルチプ レ ク サ 3 5 か ら送出さ れたデー タ フ レー ム信号のデー タ フ レー ム D A T Aに エラーが有 る場合 、. 第 2 のマルチプ レ ク サ 3 6か ら送 出されるデー タ フ レー ム信号は第 4 1 図 (b) に示す よ う に更にエラーコ ー ド E Rを付加 し て なる 。
こ のた め 、 ノ ー ド 1 0 — 1 よ り 後段の ノ ー ド 1 0— 2 は第 4 1 図 (a) に示すデー タ フ レー ム信号ま た は第 2図 (b) に示すデー タ フ レーム信号を受信する こ と と なる 。 こ こで 、 後段の ノ ー ド 1 0 — 2 に て第 4 1 図 (a ) に示すデー タ フ レー ム信号が受信さ れた場台 、 この ノ ー ド Ί 0 — 2 は前段の ノ ー ド Ί 0 — Ί と同様なデー タ 処理お よ び C R Cチ ェ ッ ク コ ー ド処理を行う と と も に 、 バイ フ I ーズ符号のデー タ フ レー ム D A T Aにつ いて 2 ピ ッ 卜 ずつ の排他的論理和に基づきデー タ 処理 中 に生 じ たエラ ーを検出 し 、 検出する と エラ ー コ ー ド E Rを作成する 。
ま た 、 後段の ノ ー ド Ί 0 — 2 に て 第 4 1 H (b) に示 すデ一タ フ レ ー ム信号が受信さ れた場合 、 こ の ノ ー ド 〇 — 2 は前段の ノ ー ド 1 0 — 1 と同様なデー タ 処理 お よ び C R Cチ ェ ッ ク コ ー ド処理を行 う と と も に 、 前 記データ フ レーム信号に含まれるエラーコ ー ド E Rを エラー生成回路 4 5 によ っ て検出する„ そ して 、 エラ 一生成回路 4 5 は該エラーコ ー ド E Rのカ ウン 卜 情報 によ っ て示される計数値 0を 1 つ進めて、 計数値 Ί を 示すカ ウン 卜 情報を形瘐し 、 このカ ウン 卜 情報を含む エラーコ ー ド E Rを第 2のマルチプ レクサ 3 6に送出 する。 故に 、 該ノ ー ド Ί 0 — 2から送信されるデータ フ レーム信号ば第 2図 (b) に示す構成であ り 、 かつェ ラーコ ー ド E Rのカ ウン 卜情報に よ っ て計数値 1 を示 す。
以下同様に 、 ノ ー ド Ί 0 — 2 よ り後段の他の各ノ ー ド 1 0 — 3〜 Ί 0— π は該ノ ー ド Ί 0 — 2 と同 じ処理 を行う 。 このため、 例えば最初のノー ド Ί 0— 1 から 計数値 0のカ ウン 卜情報を含むエラーコー ド E Rが送 信された とする と、 後段の各ノ ー ド Ί 0 — 2〜 1 0— η にて前記カ ウン 卜 情報の計数値が 1 つずつ進め られ、 よ っ て 最後のノ ー ド Ί 0 — πか らメ イ ンコ ン ト ロ ーラ 1 0 0 に通信される該カ ウン 卜 情報によ っ て示される 計数値は η — 1 となる。 この場合、 メ イ ンコ ン ト ロ ー ラ 1 0 0 は最後のノ ー ド 1 0 — ηか ら受信 したエラー コ ー ド E Rのカ ウン 卜情報によ っ て示される計数値 π 一 に基づき最初のノ ー ド Ί 0 — にてデータ の処理 中にエラーを生 じたこ とを判定するこ とができる。
このよう にノ ー ドではデ一タ フ レーム信号に含ま れ るデータ フ レーム D A T Aについて C R Cチ ェ ッ ク を 行う ばか り でな く 、 バイ フ ヱ ーズ符号のデー フ レー ム D A T A につ いてデー タ 処理の後に頭か ら 2 ピ ッ 卜 ずつ の各値の排他的論理和を順次求め 、 こ れ ら の論理 和に基づいてデータ フ レー ム D A T A の符号誤 り を検 出するよ う に し て いる 。 こ のた め 、 通信エラーばか り でな く 、 データ 処理中 に生 じ た エラ 一を検出する こ と ができる 。 ま た 、 ノ ー ドに てデー タ 処理中 に生 じ たェ ラ一を検出 し た場合 は 、 該ノ ー ドか ら エラ 一情報およ びカ ウ ン 卜 情報を示すエラ ー コ ー ド E R が送信され、 後段の各 ノ ー ド にて 該エラ ー コ ー ド E R の カ ウ ン 卜 情 報に よ っ て 示される計数値を Ί つずつ進める よ う に し て いる。 このた め、 メ イ ン コ ン ト ロ ーラ 1 0 0 は該計 数値に基づきいずれの ノ 一 ド にてデー タ 処理中にエラ 一を生 じたかを判定する こ と ができる 。
第 4 3 図 は本発明 に係る エ ラー検出方式の他の実施 例を適用 し た ノ ー ドを示 し て いる 。 こ の実施例の ノ ー ド は第 4 0 図 に示 し た ノ ー ドか らシ フ 卜 レジス タ 回路 4 3 、 排他的論理回路 4 4 およ びエラ ーコ ー ド生成回 路 4 5 を削除 し 、 代 り にエラ ー検出回路 5 1 を付加 し て構成さ れる 。
第 4 3 図 において 、 前段のメ イ ンコ ン ト ロ ーラ ま た は ノ ー ドか ら のデー タ フ レー ム信号 はエ ラ 一検出回路 5 1 に おけ る シフ ト レジス タ 部 5 2 、 特殊 コ ー ド検出 部 5 3 お よ びエ ラ ー コ一 ド生成部 5 5 に入力 さ れる 。 特殊コ ー ド検出部 5 3 はデ一タ フ レ ー ム信号 に 含 ま れ るスタ ー 卜 コ ー ド S Tおよび 'ス ト ッ プコ ー ド S Pを検 出 してお り 、 ま ずスタ ー 卜 コ ー ド S Tを検出する とス タ ー 卜 コ ー ド S Tに対応せ る検出信号をシフ 卜 レジス タ部 5 2に加え、 後にス ト ッ プコ ー ド S Pを検出する とス ト ッ プコ ー ド S Pに対応する検出信号をシフ ト レ ジスタ部 5 2 に加える。 シフ ト レジスタ部 5 2 はデー タ フ レーム信号をスタ ー 卜 コ ー ド S Tから順次蓄積 し てお り 、 特殊コ ー ド検出部 5 3か らの前記各検出信号 の入力時点と 、 スタ ー 卜 コ ー ド S Tおよびス ト ッ プコ ー ド S Pの既知の各 ビ ッ 卜 列長に基づいてパイ フ エ一 ズ符号のデータ フ レーム D A T Aを油出 し、 このデー タ フ レーム D A T Aを頭から 2 ビ ッ 卜ずつ排他的論理 和部 5 4に加える。 排他的 ¾理和部 5 4はデータ フ レ ーム D A T Aを 2 ビ ッ 卜 すつ順次入力する と、 2 ピ ッ 卜 によ っ て示される 2つの値の排他的論理和を順次求 め、 これらの詮理和の全てが値 1 を示せ ば、 つま りデ 一タ フ レーム D A T Aに符号誤り が無ければ、 この旨 を示す信号を出力ラ ッ チ回路 3 3に加える。 出ガラ ツ チ回路 3 3 はこの信号および G R G検査回路 3 2から のエラー無しを示す信号を共に入力 した ときにのみ、 シフ ト レジスタ 回路 3 1 か らバイ フ I一ズ復号化回路 4 を介 しての各出力データ ピ ッ 卜 をァ クチ ユ エータ 群 2に送出する。 したが っ て 、 1ラー検出回路 5 Ί に よ っ て符号誤り が検出されず、 かつ C R C検査回路 3 2によ っ て エラーが検出されなか っ た場台に陧 り 、 出 一 8 Ί —
カラ ッ チ回路 3 3 に ラ ッ チされた名 出力データ ピ ッ 卜 が ァ ク チ ユ エー タ 群 2 に送出さ れる 。
ま た 、 エラ ー検出回路 5 Ί に おけ る排他的論理和部 5 4 に よ っ て 求め ら れた前記各論理和の う ち のいずれ か 1 つでも値 0 を示せば、 つ ま り デー タ フ レー ム D A Τ Α に符号誤 り が有れば、 排他的論理和部 5 4 は この 旨を示す信号をエラ ー コ ー ド生成部 5 5 に加える 。 ェ ラ ーコ ー ド生成部 5 5 はこの信号を入力 する と 、 デ一 タ フ レー ム信号 にエラ ーを生 じ た こ と を示すエラ ー情 報お よび計数値 0 を示すカ ウ ン 卜 情報を含むエラ ーコ ー ド E R を形成 し 、 こ のエラーコ ー ド E R を第 2 のマ ルチプ レ クサ 3 6 に加える 。 こ の場合 、 第 2 のマルチ プ レ ク サ 3 6 か ら は第 4 1 図 (b ) に示す構成のデータ フ レー ム信号が送出される 。
—方 、 エラー コ ー ド生成部 5 5 はデー タ フ レー ム信 号を入力 し て お り 、 こ のデー タ フ レー ム信号か ら前段 の ノ ー ドに て形成さ れた エラ ー コ ー ド E R を検出 し て いる 。 こ こで 、 前段の ノ ー ド にて形成さ れたエラーコ ー ドを検出 し た場台 、 エラ ー コ ー ド生成部 5 5 は排他 的論理和部 5 4 か ら の符号誤 り 有 り を示す信号を入力 し て も当該ノ ー ド に つ いて のエラ ー コ ー ドを生成せず 、 前段の ノ ー ドか ら のエラ ー コ ー ド E R の カ ウ ン 卜 情報 に よ っ て 示される計数値を Ί つ進めて 、 こ のエ ラ ーコ ー ド E R を第 2 のマ ル プ レ ク サ 3 6 に加える 。
こ の よ う に受信 し たゥ' '一タ フ レ ー ム信号の符号誤 り がデータ処理前にエラー検出回路 5 1 によ っ て検出さ れる場合、 例えば第 5 図に示すノ ー ド 1 0 — Ί にてデ ータ処理中にエラーを生 じた とする と、 このエラーは 次段のノ ー ド Ί 0— 2 におけるエラー検出回路 5 1 に よ っ て検出され、 このノ ー ド 1 0 — 2 からエラーコ ー ド E R を付加 したデータ フ レーム信号が送出される。 このエラーコ ー ド E R のカ ウン 卜情報によ っ て示され る計数値はノ ー ド Ί 0 — 2 にて値 0 を示 してお り 、 後 段の他の各ノ ー ド Ί 0 — 3〜 1 0 — π にて順次 Ί つず つ進め られるので、 メ イ ンコ ン ト ロ ーラ 1 0 0 にて値 n — 2 を示すこ と となる。 故に、 メ イ ンコ ン ト ロ ーラ 1 0 0 はエラーコー ド E R のカ ウン 卜情報によ っ て計 数値 n — 2 が示されていれば、 最初のノ ー ド 1 0— 1 にてエラーを生じた と判定する。 ま た、 受信 したデ一 タ フ レーム信号の符号誤り がデータ処理前にエラー検 出回路 5 1 によ っ て検出されるので、 前段のノ ー ドに てデータ処理中に生じたエラーばかり でな く 、 前段の ノ ー ドから当該ノ ー ドへのデータ フ レーム信号の通信 中に生 じたエラーあ同時に検出するこ と となる。 この ため、 C R Cチ I ッ ク と ともに通信エラーを二 gに検 出するこ とができ、 よ り厳密な通信エラーのチ ヱ ッ ク をな しえる。
なお、 上記 2 つの実施例ではデータ フ レーム信 ¾ に 含ま れるデータ フ レーム D A T Aのみをバ イ フ J ーズ 符号で通信 しているが、 これに ^定さ れるものでな く 、 デー タ フ レー ム D A T A と と も にス タ ー 卜 コ ー ド S T、 ス ト ッ プコ ー ド S P、 C R C チ ェ ッ ク コ ー ドお よ びェ ラ ー コ ー ド E R をバイ フ I ーズ符号で通信 し て も よ い 。 こ の場合 、 デー タ フ レーム信号の最初か ら最後ま で 2 ビ ッ 卜 ずつ抽出 し 、 2 ピ ッ ト の各値の排他的論理和を 順次求める こ と に よ り 、 こ れ ら の論理和に基づきデー タ フ レー ム信号の最初か ら最後ま で につ いて誤 り 符号 を検出する こ とができる 。 産業上の利用可能性
以上説明 し た よ う に こ の発明に よ れば、 デー タ 列 長異常を確実に検出する こ とができ 、 これに よ り 装置 の誤動作暴走等を確実に防止する こ とができる 。 ま た デー タ 列長コ ー ドをマ ス ク 信号に よ っ て覆い隠さ れる 他の信号 に 隣接する よ う に構成 し た場合 は 、 マ ス ク 信 号をハイ レベルに す る開始時点お よぴマ ス ク 信号を 口 一レベルに戻す終了 時点をそ れぞれ一 回で済 ま せ る こ と ができ 、 マ スク 信号を形成するた めの回路を簡略化 す る こ とができる 。 ま た 、 少 く とも一部のデー タ をパ ィ フ I ーズ符号に変換 し て 通信するよ う に構成 し た場 合 、 少な く と も 1 ビ ッ ト Sに対 応するバイ フ I ーズ符 号を順次抽出 し 、 こ のパイ ブエ ーズ符号の各値の排他 的論理和を と る こ と に よ り 、 デー タ のエ ラ ーを容易 に 検出する こ と ができる 。 ま た 、 こ の発明の直列制御装 置およ びその制 方法 はプ レス 、 工作機械、 建設機械、 船舶航空機等の各種機械の集中管理システムおよび無 人搬送装置、 無人倉庫等の集中管理システムに採用 し て好適である。

Claims

請 求 の 範 囲
1 . 複数の ノ ー ドを直列に接続する と と も に 、 各 ノ ー ド に Ί 乃至複数の端未を接続 し 、 各 ノ ー ド は前段の ノ — ドか ら の信号に含ま れるデー タ に 自 己の ノ ー ドに接 続さ れる端末か ら の信号を付加する と と お に 自己の ノ — ド に接続さ れる端未への信号 を削除 し て後段の ノ 一 ド送出する直列制御装置 に おいて 、
前記前段の ノ ー ドか らの信号は 、 該信号に含ま れる デー タ の列長を示すデー タ 列長デー タ を含み、
前記各 ノ ー ドは 、
前記前段の ノ ー ドか ら の信号に含 ま れるデー タ のデ —タ 列長を計数す る.計数手段 と 、
こ の計数手段の計数値 と前記デー タ 列長デー タ.とを 比較 し 、 こ の計数手段の計数値が前記デー タ 列長デー タ の示すデー タ 列長 と一致 しない場台 はエ ラ ー信号を 発生 する比鲛手段 と 、
前記前段か ら の信号 に含ま れるデー タ 列長デー タ を 自己の ノ ー ドか ら 出力 さ れるデー タ のデー タ 列長に対 応す るデータ 列長デー タ に変換 し 、 こ の変換 し たデー タ 列長デー タ を後段の ノ ー ド に送出する信号に含めて 送出するデー タ 列長デー タ 変換手段 と 、
を具えた直列制御装 E。
2 . 前段の ノ ー ドか ら の信号 は 、 ス タ ー 卜 コ ー ド 、 前 段の ノ ー ドか ら送出さ れるデー タ の列長を示すデー タ 列長データ 、 前段のノ ー ドか ら送出されるデータ 、 ス 卜 ッ プコ ー ドを順次配列 したシ リ アル信号を含む請求 の範囲第 Ί 項記載の列長制御装置。
3 . 比較手段は、
スタ ー 卜 コ ー ドの検出によ り 前段のノ ー ドからの信 号に含ま れるデータ 列長データ を読込むこ とによ りデ 一タ 列長を設定するデータ 列長設定回路 と、
このデータ 列長設定回路に設定されたデータ 列長と 計数手段の出力 とを比較する比較回路 と
を具える請求の範囲第 2 項記載の直列制御装置。
4 . データ 列長データ変換手段は、 前段からの信号に 含ま れるデータ 列長データ の示すデータ 列長に、 自己 のノ ー ドで付加 したデータ のデータ 列長を加算または 自己のノ ー ドで削除 したデータ のデータ列長を減算 し て後段のノ ー ドに送出するデータ 列長を彤成する加減 算手段を含む請求の範囲第 Ί 項記載の直列制御裝 S。
5 . 前段のノー ドか らの信号は、 データ頜域を有 し 、 各ノー ドは、 自己のノ ー ドに接続された端未か らのデ ータ を前記データ領敏の前端ま たは後端に付加する請 求の範囲第 1 項記載の直列制御裝匿。
6 . ¾段のノ一ドからの . n は , データ領域を有する と と も に該デー タ 領域の前端ま た は後端に自 己の ノ ー ド に接統された端未へのデー タ を含み、
各 ノ ー ド は 、 自己の ノ ー ド に接続さ れた端末へ のデ — タ を前記デー タ 領域の前端 ま た は後端か ら削除する 請求の範囲第 Ί 項記載の直列制御装置。
7 . 前段の ノ ー ドか ら の信号は 、 デー タ 領域を有する と とも に該デー タ 頜域の前端ま た は後端に自 己の ノ ー ド に接続された端末へのデー タ を含み、
各 ノ ー ド は 、 自己の ノ ー ド に接続された端末か ら の データ を前記デー タ 領域の後端 ま た は前端に ^ 加 し 、 自己のノ ー ドに接続さ れた端末へ のデータ を前記デー タ 頜域の前端ま た は後端か ら削除する請求の範囲第 1 項記載の直列制御装置。
8 , 前段の ノ ー ドか ら 送出さ れるデー タ 領域の各デー タ はス タ ー 卜 コ ー ド 、 およびス ト ッ プコ ー ド と の識別 を容易にするた めにそ れぞれ複数 ピ ッ 卜 に符号化され る請求の範囲第 2 項載の直列制御装置。
9 . 前段の ノ ー ド か ら 送出さ れるデータ 頜域の各デー タ はス タ ー 卜 コ ー ド 、 お よ びス ト ッ プコ ー ド と の識別 を容易 に す るた め に所定数の ビ ッ 卜 毎に ί 0 」 が挿入 さ れる請求の範囲笾 2 項記載の直列制御装匿。
1 0 . 比較手段か らエラー信号が発生された場合は、 このエラー信号発生を示すエラーコ ー ドを後段のノ ー ドに送出する信号に付加 して送出するエラーコ ー ド付 加手段を更に具えた請求の範囲第 Ί 項記載の直列制御
1 . 比較手段からエラー信号が発生された場合は自 己のノ ー ドに接続された端未ぺの信号の送出を禁止す る手段
を更に具えた請求の範囲第 Ί 項記載の直列制御装置
1 2 . 前段のノ ー ドか らの信号は、 スタ ー 卜 コ ー ド、 前段のノ ー ドから送出されるデータ のデータ列長を示 すデータ 列長データ 、 前段のノ ー ドか ら送出されるデ ータ 、 ス ト ッ プコ ー ド、 前段のノ ー ドから送出される データ のデータ誤り を検出す るためのエラーチ ヱ ッ ク コ ー ド、 前段からエラーコー ドが送出されている場合 はこのエラーコ ー ドを順次配列 したシルアル信号を含 む請求の範囲第 1 項記載の直列制御装置。
1 3 . 前段のノ ー ドか ら送出されるエラーザ I ッ ク コ ー ドを検出するこ とに よ り 、 前段のノ ー ドから送出さ れるデータ のデータ 誤 り を検出 し、 データ誤 り がある 場合はエラー信号を発生する 1ラーチ I ッ ク コ ー ド検 査手段を更に具えた請求の範囲第 1 2 項記載の直列制 御装置。
1 4 . 比較手段か ら エラ ー信号が発生されて いる場台 、 エラーチ ェ ッ ク コ ー ド検査手段か ら エ ラ ー信号が発生 さ れて いる場合 、 前段の ノ ー ドか ら エラ ーコ ー ドが送 出されて いる場合のいずれかの場合 は 、 後段の ノ ー ド に送出する信号にエラーコ ー ドを付加する 1ラーコ ー ド付加手段を更に具え請求の範囲第 1 3 項記載の直列 制御装置。
1 5 . 複数の ノ ー ド はメ イ ン コ ン ト ロ ーラ を含んで閉 ループ状に接続される請求の範囲第 1 項記載の直列制 卸装置。 .
1 6 . 複数の ノ ー ド はメ イ ン コ ン ト ロ ーラを含んで開 ループ状に接続される請求の範圓第 1 項記載の直列制 御装置。
1 7 . 端末はセ ンサま た はフ ク チ ユ エ ー タ であ る請求 の範囲第 1 項記載の直列制 ίϊθ装置。 8 . 前段の ノ ー ドか ら の信号は 、 入力 デー タ ス タ ー 卜 コ ー ド 、 デー タ 列長デー 、 入力デー タ 、 出力デ一 タ ス タ ー 卜 コ ー ド 、 出力デー タ 、 ス ト ッ プコ ー ドを ICI 次配列 し た シ リ ァル信号を含み 、 前記入力デー タ は端 末から入力されるデータ に対応し 、. 前記出力データ は 端末へ出力されるデータ に対応 し 、 前記データ 列長デ ータ は前記入力データ のデータ列長と前記出力データ のデータ 列長の和のデータ 列長に対応する請求の範囲 第 1 項記載の直列制御装置。
1 9 . データ 列長データ変換手段は、 前段からの信号 に含まれるデータ列長データ の示すデータ 列長に、 自 己のノ ー ドで入力データ に付加 したデータ のデータ 列 長を加算する と ともに自己のノ ー ドで出力データ から 削除 したデータ のデータ 列長を減算 して後段のノー ド に送出するデータ 列長を形成する加減算手段を含む請 求の範囲第 1 8 項記載の直列制御装置。
2 0 . 前段のノ ー ドか らの信号 は、 入力データ スタ ー 卜 コ ー ド、 入力データ 、 出力データ スタ ー 卜 コ ー ド、 データ 列長データ 、 出力データ 、 ス ト ッ プコ ー ドを順 次配列 したシ リ アル信号を含み、 前記入力データ は端 未から入力されるデータ に対応 し 、 前記出力データ は 端未へ出力されるデータ に対応 し 、 前記データ 列長デ ータ は前記出力データ のデー 列長に ¾応する請求の 範囲第 Ί 項記載の直列制御装置。
2 1 . 前段のノ ー ドか らの信号は、 入力データ スタ ー 卜 コ ー ド、 入力デ一タデータ列長データ 、 入力データ 、 Q 1 一
出力デー タ ス タ ー 卜 コ ー ド 、 出力デー タ デー タ 列長デ ー タ 、 出力データ 、 ス ト ッ プコ ー ドを順次配列 し た シ ルアル信号を含み、 前記入力データ は端末か ら 入力 さ れるデー タ に対応 し 、 前記出力デー タ は端末へ出力 さ れるデー タ に対応 し 、 前記入力デー タ デー タ 列長デー タ は入力デー タ のデー タ 列長に対応 し 、 前記出力デー タ デー タ 列長デー タ は出力データ のデータ 列長に対応 す る請求の範囲第 1 項記載の直列制御装置。
2 2 . 比較手段は 、
入力デー タ ス タ ー 卜 コ ー ドの検出によ り 前段の ノ ー ドか ら の信号に含ま れる入力デー タ デー タ 列長データ を読込むこ と に ffc り 入力デー タ デー タ 列長を設定する 第 Ί のデー タ 列長設定回路 と 、
出力デー タ ス タ ー 卜 コ ー ドの検出 に よ り 前段の ノ ー ドか ら の信号に含ま れる出力デー タ 列長デー タ を読込 むこ と に よ り 出力デー タ デー タ 列長を設定する第 2 の デー タ 列長設定回路 と 、
前記第 1 のデー タ 列長設定回路に設定さ れた入力デ ー タ デー タ 列長 と第 Ί の計数手段の計数値 と を比較す る第 1 の比較回路 と 、
前記第 2 のデー タ 列 g設定回路 に設定さ れたデー タ 列長 と第 2 の計数手段の計数値 と を比較する笾 2 の比 較回路 と
を具え る請求の範囲第 2 項記載の直列制御裝 E。
2 3 . 直列接続された複数のノ ー ドをメ イ ンコ ン ト 口 ーラに接続する と ともに、 各ノ ー ドに Ί 乃至複数の端 末を接続し、 各ノ ー ドは前段のノ ー ドか らの信号に含 まれるデータ に自己のノ ー ドに接続される端末からの 信号を付加する と ともに自己のノー ドに接続される端 末への信号を削除して後段のノ ー ドに送出する直列制 御裝置において、
前記メ イ ンコ ン ト ロ ーラか ら各ノ ー ドに対 して各ノ ー ドか ら出力されるデータ のデータ 列長に ¾応するデ 一タ 列長データ を配布する配布手段 と、
前記各ノ ー ドに設け られ、 前段のノー ドからの信号 に含ま れるデータ のデータ 列長を計数する計数手段と、 この計数手段の出力 と前記配布手段によ っ て配布さ れたデータ 列長データ と を比較 し 、 この計数手段の計 数値が前記データ 列長データ の示すデータ 列 Sと一致 しない場台はエラー信号を発生する比較手段と
を具えた直列制御装置。
2 4 . 配布手段は、 副フ レームスタ ー 卜 コ ー ド、 各ノ ー ドか ら出力されるデータ 列長を表わす複数のデータ 列長データ 、 副フ レームス ト ッ プコ ー ドを順次配列 し たシ リ アル信号を含む信号を副フ レーム と して各 ノ ー ドに伝送する手段を含み、
m記の ノ ー ドか らの信号は、 スタ ー 卜 コ ー ド、 デー 一 Q 3 一
タ 、 ス ト ッ プコ ー ドを順次配列 し たシ リ アル信号を含 む主フ レー ムか らなる請求の範囲第 2 3 項記載の直列 制御装置。
2 5 . 前段のノ ー ドか ら伝送さ れた副 フ レー ム は 、 デ 一タ 列長データ 領域の前端に自 己の ノ ー ド に対応する デー タ 列長データ を含み、
配布手段は、
各 ノ ー ドに設け ら れ、 副 フ レー ムのス タ ー 卜 コ ー ド の検出 に よ り デー タ 列長デー タ 顦域の前端のデー タ 列 長デー タ を読込むこ と に よ っ てデー タ 列長を設定する デー タ 列長設定回路 と 、
各 ノ ー ドに設け ら れ、 副フ レームのデー タ 列長デー タ 領域の前端のデー タ 列長データ を削除 し て後段の ノ ー ド に送出するデー タ 列長デー タ 処理回路 と
を具える請求の範囲第 2 4 項記載の直列制御装置 。
2 6 . 配布手段は 、
各 ノ ー ド に設け ら れ、 副フ レー ムのデー タ 列長デー タ 領域か ら 自 己の ノ ー ド に対応するデー タ 列長データ を検出する検出手段 と 、
各 ノ ー ドに設け ら れ 、 こ の検出手段に よ っ て検出さ れたデー タ 列長デー タ を読込むこ と に よ っ てデー タ 列 長を設定す るデー タ 列長設定手段 と
を具える請求の範 131第 2 4 項記載の直列制御装匿。
2 7 . 検出手段は、
自己のノ一 ドに対応するフ レーム数を設定するフ レ ーム数設定回路 と、
副フ レームのフ レーム数を計数するフ レーム数計数 回路 と、
前記フ レーム数設定手段の設定フ レーム数と前記フ レーム数計数手段の計数値 とが一致した とき自己のデ 一タ 列長データ と して検出する比較回路 と
を具える請求の範囲第 2 6 B記載の直列制卻装 E。
2 8 . 前段のノ ー ドからの信号は、 入力データ スタ ー 卜 コ ー ド、 入力データ 、 出力データ スタ ー 卜 コ ー ド、 出力データ 、 ス ト ッ プコ ー ドを願次配列 したシ リ アル 信号を含む主フ レームか らな り 、 前記入力データ は端 末から入力される ータ に対応 し、 前記出力データ は 端未へ出力されるデータ に ¾応する請求の範囲第 2 3 記載の g列制御装置。
2 9 . 配布手段は、
各 ノ ー ドの入力データ のデータ 列長と出力データ の データ 列長の和のデー 列長を表わすデータ 列長デー タ を含む副フ レームを各ノ ー ドに送出する手段と、 各 ノ ー ドに設け られ、 前記副フ レームの中か ら自己 の ノ ー ドに対応するデー タ 列長データ を読込むこ と に よ っ てデー タ 列長を設定するデー タ 列長設定手段 と を具える請求の範囲第 2 8 項記載の直列制御装置。
3 0 . 配布手段は 、
各 ノ ー ドの出力デー タ のデー タ 列長を表わすデー タ 列長データ を含む副 フ レー ムを各 ノ ー ドに送出す る手 段 と 、
各 ノ ー ド に設け ら れ 、 前記副フ レー ムの中か ら 自 己 の ノ ー ド に対応するデータ 列長デー タ を読込むこ と に よ っ てデー タ 列長を設定するデー タ 列長設定手段 と を具える請求の範囲第 2 8 項記載の E列制御装置。
3 1 . 配布手段は 、
各 ノ ー ドの入力デー タ のデー タ 列長を表わす入力デ ー タ デー 列長デー タ およ び出力ラ 一 夕 のデー タ 列長 を表わす 出カラ :'ー タ デー タ 列長デー タ を含 む副 フ レー ムを各 ノ ー ド に送出す る手段 と 、
各 ノ ー ド に設け ら れ 、 前記副 フ レー ムの中か ら 自 己 の ノ ー ド に刘 応サ る入力デー タ デ一タ 列長デー タ を読 込むこ と に よ っ て 入力デー タ デー タ 列長を設定する第 のデー タ 列長設定手段 と 、
各 ノ ー ド に設け ら れ、 前記副 フ レー ムの中か ら 自 己 の ノ ー ド に対応す る出力デー タ デー タ 列長デー タ を読 込むこ と に よ っ て 出力デー タ デー タ 列長を設定す る第 2 のデータ 列長設定手段とを具える請求の範囲第 2 8 項記載の直列制御装置。
3 2 . 複数のノ ー ドを直列に接続する と ともに、 各ノ ー ドに 1 乃至複数の端末を接続し、 各ノ ー ドは前段の ノ ー ドからの信号に含ま れるデータ に自己のノ ー ドに 接続される端末か らの信号を付加する と ともに自己の ノ ー ドに接続される端末への信号を削除して後段のノ 一ドに送出する直列制御装置において、
前記前段のノ ー ドからの信号は、 スタ ー 卜 コ ー ド該 信号に含ま れるデータ の列長を示すデータ 列長データ 、 ス ト ッ プコ ー ドを含み、
前記各ノ ー ドは、
前記スタ ー 卜 コ ー ドを検出するスタ ー 卜 コ ー ド検出 手段 と 、
前記ス ト ッ プコ ー ドを検出 るス ト ッ プコ ー ド検出 手段 と、
前記スタ ー 卜 コ ー ド検出手段によ り スタ ー 卜 コ ー ド を検出 してか ら前記データ 列長データ の示すデータ 列 長に達するまでの間前記スタ ー 卜 コ ー ド検出手段およ び前記ス 卜 ップコ一 ド検出手段の検出動作を禁止する 禁止手段
とを具えた直列制御装置。
3 3 . データ信号およひ'該データ信号の長さ を示すデ ー タ 列長コ ー ド信号を少 く と も配列 し たデ一タ フ レー ム信号を受信する に際 し 、 マス ク 信号に基づいて少 く と も前記デー タ 列長コ ー ド信号を覆い隠す直列制御裝 置の制御方法において 、
前記デー タ 列長コ ー ド信号を前記マ ス ク 信号に基づ いて覆い隠さ れる他の信号に 隣接 し て 配列 し た直列制 御装置の制御方法。
3 4 . 通信さ れるシ リ アルデー タ の う ち の少 く と も一 部のデー タ をバイ フ I ーズ符 に 変換する変換手段 と 、 前記少 く とも一部のデー タ の Ί ビ ッ 卜 毎に ¾ 応する 前記バイ フ ェ 一ズ符号を順次汕出す る扯出手段 と 、
こ の抽出手段に よ っ て油出さ れたバイ フ I ーズ符号 の各値につ いて排他的論理和を求める論理回路 と
を備え 、 こ の論理回路 に よ っ て 求め ら れた排他的論 理和に基づい て前記少 く と も一 部のデー タ の 1ラ ーを 検出 る直列制御装置。
3 5 . 直列制御装置は変換手段に よ っ て変換さ れたパ ィ フ エ ーズ符号のデー タ を中継するた めの 1 乃至複数 の中鹉器を備え 、
こ の中継器 は抽出回路 と論 S回路 と を少 く と 備え 、
BU記抽出回路お よ び前記 ¾ S回路 に よ つ て ら れた 排他的論理和 に基づいて前記デー タ の 1 ラ ーが検出さ れた場台 に エラ ーを示す情報およ ぴ ¾ 定の計数値を示 すカ ウン 卜情報を該データ に付加 して送信サ る手段と 、 受信した前記データ に付加されている前記エラー情 報によ っ てエラーが示されている場合に該データ に付 加されている前記カ ウン 卜 情報によ っ て示される計数 値を つ進める手段と
をさ らに備え、 前記エラー情報および前記カ ウン 卜 情報によ り前記データ のエラー経歴を示すよう に した 請求の範西第 3 4 項記載の直列制御装置。
3 6 . 中継器はバイ フ : r ーズ符号の排他的論理和に基 づく データ のエラー検出を該データ の処理後および処 理前のう ちの少く とも一方で行う こ とを特徴とする請 求の範囲第 3 4 項記載の直列制御装置。
3 7 , 直列接続された複数のノ ー ドをメ イ ンコ ン ト 口 ーラに接続する と と もに 、 各ノ ー ドに 1 乃至複数の端 末を接続 した直列制御装置において 、
各ノ ー ドは、
前段のノ ー ドか らのデー タ信号に含ま れるエラーチ ェ ク コ一 ドにも とづきエラ ー発生を監視する手段 と、
1ラ ー発生を検出 した場台 、 後段へのデータ信号に エラー信号を付加 ^ る手段と
を具えた直列制御裝 S。
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