WO1990004286A1 - Circuit amplificateur differentiel - Google Patents

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WO1990004286A1
WO1990004286A1 PCT/JP1989/001029 JP8901029W WO9004286A1 WO 1990004286 A1 WO1990004286 A1 WO 1990004286A1 JP 8901029 W JP8901029 W JP 8901029W WO 9004286 A1 WO9004286 A1 WO 9004286A1
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differential amplifier
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PCT/JP1989/001029
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Sanpei Miyamoto
Hidenori Uehara
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates

Definitions

  • the present invention relates to a dynamic operation type differential amplifier circuit that performs two-input differential amplification in response to an activation signal.
  • Differential amplifier circuits are used for various purposes such as, for example, distribution of logic level “H” or “L” level.
  • FIG. 2 shows an example of a configuration of a conventional differential amplifier circuit in the above case (1).
  • This differential amplifier circuit has a first input signal Ain (for example, 2.4 V or 0.8 V) and a second input signal V (for example, depending on the level of the activation signal 01). 1.5 V)
  • the latched output signal A, A (for example, holds the differentially determined value according to the “H” level of the latch signal 02). , 5 V, or 0 V), and is a circuit that outputs P-channel field-effect transistors (hereinafter referred to as FETs) 1 to 4 and N-channel. It is composed of channel type FETs 5 to 13.
  • v ee is the power supply potential (first potential)
  • v ss is the ground potential (first potential).
  • FIG. 3 is an operation waveform diagram of FIG. 2. The operation of FIG. 2 will be described with reference to this diagram.
  • the FETs 7 and 8 are turned on, the output signal X is discharged through the FETs 5, 7, and 9, and the FETs 6 and The output signal A is discharged through 8,10.
  • the input signal A i n is 0.8 V
  • the output signal A discharges faster, and the potential of the output signal A becomes lower than the potential of A.
  • V is the threshold voltage of the P-channel FET.
  • the output signal S is clamped to the ground potential V ss via 13 and the power supply potential via the FET 3, respectively.
  • Such a conventional differential amplifier circuit requires two control signals, namely, an activation signal ⁇ 1 and a latch signal 2, and furthermore, a signal for the signals ⁇ 1 and ⁇ 2. Timing control of the delay is also required. If the signal delay of ⁇ 1 and ⁇ 2 is too short, the latch signal ⁇ 2 rises to the "H" level in a state where the potential difference between the output signals A and A cannot be secured sufficiently. As a result, malfunctions are likely to occur. Conversely, if the signal delays of 0 1 and ⁇ 2 are too long, it takes time to reach the latch and the levels of the input signals A in and V f must be held long. First, the operating speed was reduced.
  • the purpose of this invention is to provide a differential that is less prone to malfunction.
  • An amplifying circuit is to be provided.
  • Another object of the present invention is to provide a differential amplifier circuit having a high operation speed. Disclosure of the invention
  • the present invention has first and second nodes, and first and second output terminals connected to these nodes, respectively.
  • the first and second nodes are provided. And detecting a potential change speed difference between the first and second potentials, and fixing one of the two outputs to a first potential and the other to a second potential lower than the first potential.
  • First potential fixing means for fixing the first node to the second potential
  • FIG. 1 is a circuit diagram of a differential amplifier circuit showing a first embodiment of the present invention
  • FIG. 2 is a circuit diagram of a conventional differential amplifier circuit
  • FIG. 3 is an operation waveform diagram of FIG.
  • FIG. 4 is an operation waveform diagram of FIG. 1
  • FIG. 5 is a circuit diagram of a differential amplifier circuit showing a second embodiment of the present invention
  • FIG. 6 is an operation waveform diagram of FIG. Best mode for implementing
  • FIG. 1 is a circuit diagram of a dynamic operation type differential amplifier circuit according to a first embodiment of the present invention. Sado ⁇ width This circuit, Ri by the "H" Les bell activation signal ⁇ , the first input signal A i n (was 2.4 V or For example the 0.8 V) and a second input signal V by detecting the potential difference between r (1.5 V for example), a first input signal a in the second of Tsu by the magnitude ⁇ engaging complementary constant output signal between the input signal (for example 5 V 0 V).
  • This differential amplifier circuit is a flip-flop circuit 20 (hereinafter referred to as an FF circuit) N channel type transistor 27 to 30, 33, 34, You It is composed of an inverter 31 and a power 32.
  • FF circuit flip-flop circuit
  • the FF circuit 2 has P-channel FETs 21 to 24 and N-channel FETs 25 and 26, and is connected to the power supply potential V ee which is the L potential. Are connected in common to the sources of P-channel FETs 21 and 23 connected in parallel, and their drains are connected in common to the output node N1. .
  • the drain of the N-channel FET 25 is connected to the first output node N1, and the source of the N-channel FET 25 is connected to the first output node N1. Is connected to the first node N3.
  • the P-channel FETs 22 and 24 are connected in parallel between the power supply potential Vee and the second output node N2, and the N-channel FETs 22 and 24 are connected in parallel.
  • the type FET 26 is connected between the second output node and the second node N 4, and the P channel type FET 23 and the N channel
  • the gate with the FET 25 is commonly connected to the second output node N 2, and the gate with the P-channel FET 24 and the N-channel FET 26.
  • An activation signal is commonly applied to the gates of the P-channel type FETs 21 and 22.
  • the drains of N-channel FETs 27 and 28 are connected to the first and second nodes N 3 and N 4, respectively, and these FETs 27 and 2 are connected respectively.
  • the gate 8 is supplied with an activation signal ⁇ .
  • the source of the N-channel FETs 27 and 28 is connected to the drain power of the N-channel FETs -29 and 3 ⁇ , respectively.
  • the source of the FET is the ground potential, which is the second potential V s
  • the first and second nodes N 3 and N 4 also have the drains of N-channel FETs 33 and 34.
  • the sources of these FETs 33 and 34 are connected to the power supply potential V ss, and the sources of these FETs 33 and 34 are also connected.
  • the gates are connected to the outputs of the inverters 32 and 31.
  • the inputs of the inverters 32 and 31 are connected to the first and second inputs, respectively. Connected to output nodes N 1 and N 2.
  • Output symbols A and ⁇ are output to output nodes N 1 and N 2.
  • N channel The input signals A in and V ⁇ are given to the gates of the FETs 29 and 30, respectively , provided that the inverter 31 and FET 34 and FET 34 and FET 34, respectively.
  • the potential setting means is composed of the inverter 32 and the FET 33.
  • output signal A discharges faster than S, and the potential of output signal A becomes lower than the potential of X. If a potential difference is generated between the output signals A and X, a difference in conductance also occurs in the FETs 25 and 26. Further, when the potential of the output signal A becomes lower than V e réelle ⁇ IV tp I, the FET 23 is turned on, and the output signal“ ⁇ ”is passed through the FET 23 to the power supply potential V. The charging of the ee side starts, and the potential difference between the output signals A and A becomes greater.
  • the output node N 5 of the inverter 31 When the potential of the output signal A falls and falls below the threshold voltage of the inverter 31, the output node N 5 of the inverter 31 is turned off. The H level is turned on, the FET 34 is turned on, and the output signal A is grounded to V via the FETs 26 and 34. e Clamp to level. Also, the FET 23 is turned on by the potential drop of the output signal A, and the output signal is clamped to the power supply potential v ee level through the FET 23. At this time, since the output node N6 of the inverter 32 is at the "L" level, the FET 33 is not turned on. Output signal A, after the Clamp of A, the input signal A, regardless of the change in the potential of the V r Ku, the output signal A, S is the potential V ss, v e "Ru is held in the level.
  • the threshold voltage of the inverters 31 and 32 be set to a value that is approximately between the first potential (V ee ) and the second potential. No. If the threshold voltages of inverters 31 and 32 are near the first potential (V ee ), there is a high possibility that the output signal will be clamped due to malfunction. If the threshold voltage is near the second potential (V s chorus), it takes a long time to clamp the output signal, and a force to clamp the output signal. is there .
  • the first embodiment has the following advantages. Since latch control is performed with inverted signals of the output signals A and K generated at the inverters 31 and 32, external latch signals are not required. Operates only with the activation signal ⁇ . As a result, the activation signal ⁇ becomes the “" ”level, and the timing control of the control signal that becomes the“ ⁇ ”level after a certain period of time becomes unnecessary. As a result, a malfunction can be eliminated and differential amplification with a high operating speed can be performed.
  • FIG. 5 is a circuit diagram of a differential amplifier circuit showing a second embodiment of the present invention.
  • the same elements as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • the activation signal When the activation signal is at the “L” level and “L” level, the reverse-phase activation signal is at the “L” level and the “L” level, and the FETs 26 and 30 are turned on. Then, the output signal ⁇ is discharged, and the output signal S is discharged through the FETs 25 and 29.
  • the input signal A i n is 0.8 V
  • FET 3 0 co down da Selector Selector down scan of FET 2 9
  • the output signal ⁇ discharges faster than the potential of the output signal ⁇ , and the potential of the output signal A becomes lower than the potential of ". If a potential difference is applied to A, a difference in conductance will also occur in FETs 25 and 26, and the difference in the discharge rate of output signal A will become even greater. At the potential of output signal A
  • the FET 23 turns on and the output signal X starts to be charged. Therefore, the potential difference between the output signals A and A further increases. .
  • the potential of the output signal A becomes lower than the threshold voltage of the inverter 31, the output power becomes “H” level by the inverter 31. Power on. Accordingly, output signal A is clamped to the "L” level, and output signal S is clamped to power supply potential vee .
  • two control signals of the activation signal 0 and the negative-phase activation signal are required, but the evening-imaging control of the negative-phase relationship can be easily formed. Therefore, a drop almost similar to that of the first embodiment (for example, coming out at the inverter stage) can be expected.
  • the second embodiment has an advantage that the FET power is less than two. Industrial applicability
  • the latch control is performed when the output signal falls below a certain potential, so that the latch from the outside is performed. Signals are not required, and fine power between activation and latches, and high timing control power are not required. Therefore, the control is simple, there is no malfunction, and the operation speed is fast and stable differential amplification is possible.

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Description

明 細 書 差 動 増 幅 回 路 技 術 分 野
本発明 は活性化信号 に応答 し て、 2入力 の差動増幅 を行な う ダイ ナ ミ ッ ク 動作型の差動増幅回路 に関す る も のであ る 。 背 景 技 術
差動増幅回路 は、 例え ば論理 レベルの " H " ま た は " L " レベルの振 り 分け等の種々 の用途に用 い ら れて い る 。 論理 レ ベ ル の振 り 分けの例 と し て は、 ① ト ラ ン ジ ス 夕 ♦ ト ラ ン ジ ス タ ' ロ ジ ッ ク （ T T L ) 入力の レ ベル 2.4 V 、 レ ベ ル 0.8 V を M O S 論 理 レ ベル と し て レ ベル 5 V、 " L " レ ベル 0 V に変換す る た めの半導体メ モ リ の ァ ド レ スバ ッ フ ァ 等 や、 ②半導体 メ モ リ の記億信号が " H " レ ベ ルであ る か、 レベルであ る かを検知す る セ ン ス ア ン プ等 に用 い ら れて い る 。
前記①の場合 に お け る 従来の差動増幅回路の一構成 例を第 2 図 に示す。
こ の差動増幅回路 は、 活性化信号の 0 1 の レ ベル に よ り 、 第 1 の入力信号 A i n (例え ば、 2.4 V ま た は 0.8 V ) と 第 2 の入力信号 V (例え ば 1.5 V ) と の差動を と り 、 ラ ッ チ信号 0 2 の " H " レベルに よ り 、 差動的 に決ま っ た値を保持 し 、 そ れを相補的な 出 力信号 A , A (例え ば、 5 V ま た は 0 V ) の形で出力 す る 回路であ り 、 P チ ャ ネ ル型の電界効果 ト ラ ン ジ ス 夕 （以下、 F E T と い う ） 1 〜 4 、 及び N チ ャ ネ ル型 F E T 5 〜 1 3 よ り 構成 さ れて い る 。 な お、 第 2 図の veeは電源電位 （第 1 の電位） 、 vssは接地電位 （第
2 の電位） であ る 。
第 3 図 は第 2 図の動作波形図であ り 、 こ の 図を参照 し つつ第 2 図の動作を説明す る 。
活性化信号 0 1 及びラ ッ チ信号 0 2 は最初 " L " レ ベ ル （ = V 。 レ ベル） で あ り 、 出力信号 A , Sは
F E T 1 , 2 を介 し て電源電位 V e„に プ リ チ ャ ー ジ さ れて い る 。
活性化信号 ø 1 力《 " H " レ ベ ル に な る と 、 F E T 7 ， 8 がオ ン し 、 F E T 5 , 7 , 9 を通 し て出力信号 Xが 放電す る と 共に、 F E T 6 , 8 , 1 0 を通 し て出力信 号 A が放電す る 。 こ こ で、 例え ば入力信号 A i nが 0.8 V 、 入力信号 V r が 1.5 Vで あ る と 、 F E T 9 , 1 0 の う ち 、 入力信号 をゲー ト 入力 と す る F E T 1 0 の コ ン ダ ク タ ン ス の方が、 入力信号 A inをゲー ト 入力 す る F E T 1 9 の コ ン ダク タ ン ス よ り 大 き い。 そ の た め、 出力信号 A の方が よ り 速 く 放電 し 、 出力信号 A の電位が A の電位よ り 低 く な る 。 出力信号 A , ； に電 位差がで き る と 、 F E T 5 , 6 に コ ン ダ ク タ ン ス の差 が生 じ る 。 さ ら に 出 力 信号 A の電位が V ee— I V t p I 、
(但 し 、 V は P チ ャ ネ ル型 F E T の閾値電圧） よ り 低 く な る と 、 F E T 3 力《オ ン し 、 そ の F E T 3 を通 し て 出 力 信号 を電源電位 V e„側 に 充電 し は じ め 、 出 力 信号 A , Sの 電位差が さ ら に 大 き く な る 。
さ ら に 、 ラ ッ チ 信号 ø 2 力く " H " レ ベ ル （ - V Λ Λレ ベ ル） に な る と 、 F Ε Τ 1 3 力 オ ン し 、 出 力 信号 Α が 接地電位 V ssレ ベ ル に な る と 共 に 、 出 力信号 が電源 電位 レ ベ ル と な り 、 そ の 出力 信号 A T^' F E T I 2 , し
1 3 を 介 し て接地電位 V ssに 、 出 力 信号 S力く F E T 3 を 介 し て電源電位 に そ れぞれ ク ラ ン プ さ れ る 。 ク
しし
ラ ン プ後 は 、 入力 信号 A i n, V ^ の電位変化 に 関係 な く 、 出 力 信号 A , が電位 V s, v eeレ ベ ル に 保持 さ れ る o
こ の よ う な 従来 の 差動増幅回路 は活性化信号 ø 1 及 び ラ ツ チ 信号 2 の 2 本 の 制御信号 を必要 と す る 上 に そ の 信号 ø 1 ， Φ 2 に お け る 信号遅延の タ イ ミ ン グ制 御 も 必要 とな る 。 こ の ø 1 , ø 2 の 信号遅延が短かす ぎ る と 、 出 力 信号 A と A の 電位差を十分 に 確保で き な い 状態で ラ ッ チ 信号 ø 2 力 " H " レ ベル に 立上 る こ と に よ り 、 誤動作を起 こ し やすか つ た 。 反対 に 、 0 1 , ø 2 の 信号遅延が長す ぎ る と 、 ラ ッ チ ま で に 時 間がか か っ て入力 信号 A i n, V f の レ ベルを長 く 保持 し な け れば な ら ず、 動作速度が遅 く な つ て い た 。
こ の 発明 の 目 的 は誤動作 を起 こ す こ と が少 な い差動 増幅回路を提供す る こ と に あ る 。
こ の発明 の他の 目 的 は動作速度の速い差動増幅回路 を提供す る こ と に あ る 。 発 明 の 開 示
本発明 は第 1 及び第 2 の ノ ー ド と 、 こ れ ら の ノ ー ド に それぞれ接続 さ れた第 1 及び第 2 の 出力端子 と を有 し 、 第 1 ノ ー ド と 第 2 ノ ー ド と の電位変化速度差を検 知 し て前記 2 つ の 出力の う ち 、 一方を第 1 の電位に、 他方を前記第 1 の電位よ り 低い第 2 の電位 に 固定す る フ リ ッ プ フ ロ ッ プ回路 と 、
前記第 1 の ノ ー ド に接続 さ れ、 かつ第 1 の入力端子 を有 し 、 こ の第 1 の入力端子 に入力 さ れた信号の電位 に応 じ て前記第 1 の ノ ー ド の電位変化速度を決定す る 第 1 の電位変化速度決定手段 と 、
前記第 2 の ノ ー ド に接続 さ れ、 かつ第 2 の入力端子 を有 し 、 こ の第 2 の入力端子に入力 さ れた信号の電位 に 応 じ て前記第 2 の ノ ー ドの電位変化速度を決定す る 第 2 の電位変化速度手段 と 、
前記第 1 の ノ ー ド と 第 1 の 出力端子 と の 間 に接続 さ れ、 第 1 の 出力端子の電位が前記第 1 の電位よ り 一定 値だ け低 く な つ た と き に前記第 1 の ノ ー ドを前記第 2 の電位に 固定す る 第 1 の電位固定手段 と 、
前記第 2 の ノ ー ド と 第 2 の 出力端子 と の 間 に接続 さ れ、 第 2 の 出力端子の電位が前記第 1 の電位よ り 一定 値だ け低 く な つ た と き に前記第 2 の ノ ー ドを前記第 2 の電位に 固定す る 第 1 の電位固定手段 と を有す る 差動 增幅回路であ る 。 図面の簡単な説明
第 1 図 は こ の 発明 の 第 1 の実施例を示す差動増幅回 路の 回路図、 第 2 図 は従来の差動増幅回路の 回路図、 第 3 図 は第 2 図の動作波形図、 第 4 図 は第 1 図の動作 波形図、 第 5 図 は こ の発明 の第 2 の実施例を示す差動 增幅回路の 回路図、 第 6 図 は第 5 図の動作波形図であ る 発明 を実施す る た め の最良の形態
こ の発明 を よ り 詳細 に詳述す る た め、 第 1 図及び第 4 〜 6 図を参照 し て説明す る 。
第 1 図 は こ の発明 の第 1 の実施例であ る ダイ ナ ミ ツ ク 動作型 の差動増幅回路の 回路図であ る 。 こ の差動增 幅回路 は 、 活性化信号 ø の " H " レ ベ ル に よ り 、 第 1 の入力信号 A i n (例え ば 2.4 V ま た は 0.8 V ) と 第 2 の入力信号 V r (例え ば 1.5 V ) と の電位差を検知 し て、 第 1 の入力信号 A i nと 第 2 の入力信号 と の大小閲 係に よ っ て相補的な一定の 出力信号 （例え ば 5 V と 0 V ) の形で出力す る 回路であ る 。 こ の差動増幅回路は フ リ ッ プ フ ロ ッ プ回路 2 0 (以下 F F 回路 と い う ） N チ ヤ ネ ノレ型 ト ラ ン ジ ス タ 2 7 〜 3 0 ， 3 3 , 3 4 , お よ び イ ン ノく ー タ 3 1 , 3 2 力、 ら 構成 さ れて い る 。 F F 回路 2 〇 は P チ ヤ ネ ノレ型 F E T 2 1 〜 2 4 及び N チ ヤ ネ ノレ型 F E T 2 5 , 2 6 を有 し て お り 、 第 ： L の電位で あ る 電源電位 V eeに は並列接続 さ れた P チ ャ ネ ル型 F E T 2 1 , 2 3 の ソ ー ス が共通接続 さ れ、 こ れ ら の ド レ イ ン は出力ノ ー ド N 1 に共通接続 さ れて い る 。 さ ら に こ の第 1 の 出カ ノ 一 ド N 1 に は N チ ヤ ネ ノレ型 F E T 2 5 の ド レ イ ン が接続 さ れ、 こ の N チ ャ ネ ル型 F E T 2 5 の ソ ー ス は第 1 の ノ 一 ド N 3 に接続 さ れて い る 。 こ れ ら と 同様 に P チ ャ ネ ル型 F E T 2 2 , 2 4 が電源電位 V eeと 第 2 の 出力 ノ ー ド N 2 と の 間 に並列 接続 さ れて お り 、 N チ ャ ネ ル型 F E T 2 6 が第 2 の 出 カ ノ 一 ド と 第 2 の ノ ー ド N 4 と の 間 に 接続 さ れて い る さ ら に P チ ャ ネ ル型 F E T 2 3 と N チ ヤ ネ ノレ型 F E T 2 5 と の ゲ ー ト は第 2 の 出力 ノ ー ド N 2 に 共通 に 接続 さ れ、 P チ ャ ネ ル型 F E T 2 4 と N チ ヤ ネ ノレ型 F E T 2 6 と の ゲ 一 ト は第 1 の 出 力 ノ ー ド N 1 に 共通 に 接続 さ れて い る 。 P チ ャ ネ ル型 F E T 2 1 , 2 2 の ゲ ー ト に は活性化信号 が共通 に与え ら れ る 。 第 1 , 第 2 の ノ ー ド N 3 , N 4 に は N チ ヤ ネ ノレ型 F E T 2 7 , 2 8 の ド レ イ ン が そ れぞれ接続さ れ、 こ れ ら F E T 2 7 , 2 8 の ゲ ー 卜 に は活性化信号 ø が与え ら れ る 。 ま た 、 N チ ヤ ネ ノレ型 F E T 2 7 , 2 8 の ソ ー ス に は N チ ヤ ネ ル型 F E T -2 9 , 3 ◦ の ド レ イ ン 力《 そ れぞれ接続 さ れ こ れ ら F E T の ソ ー ス は第 2 の 電位で あ る 接地電位 V s„に 接続 さ れて い る 。 第 1 , 第 2 の ノ ー ド N 3 , N 4 に は 、 さ ら に N チ ヤ ネ ノレ型 F E T 3 3 ， 3 4 の ド レ イ ン が そ れぞれ接続 さ れて お り 、 こ れ ら F E T 3 3 , 3 4 の ソ ー ス は電源電位 V ssに 接続 さ れて い る 。 さ ら に 、 こ れ ら F E T 3 3 , 3 4 の ゲ ー ト に は イ ン バ ー 夕 3 2 , 3 1 の 出 力が接続 さ れて い る 。 イ ン ノく 一 夕 3 2 ， 3 1 の 入力 は そ れぞれ第 1 , 第 2 の 出力 ノ ー ド N 1 , N 2 に 接続 さ れて い る 。 出 力 ノ ー ド N 1 , N 2 に は 出 力 ί言号 A , Α が 出 力 さ れ る 。 ま た N チ ャ ネ ル型 F E T 2 9 , 3 0 の ゲ ー ト に は、 入力 信号 A i n, V ^ が そ れ ぞれ与 え ら れ る 。 な お 、 イ ン バ ー タ 3 1 と F E T 3 4 及 び ィ ン バ 一 夕 3 2 と F E T 3 3 と で電位設定手段 を 構成す る 。
次 に 、 こ の 第 1 の 実施例 の 差動増幅回路 の 動作を第 4 図 の 動作波形図 を参照 し つ つ 説明 す る 。
活性 化信号 ø は 当初 " L " レ ベル （ = V 。 レ ベ ル） で あ る た め 、 F E T 2 1 , 2 2 はオ ン 状態で あ る 。 こ の た め 、 出 力 信号 A , A は F E T 2 1 , 2 2 を 介 し て 電源電位 V e„に プ リ チ ャ ー ジ さ れて い る 。
活性 化信号 ø が " H " レ ベ ル （ = V eeレ ベ ル） に な る と 、 F E T 2 7 , 2 8 がオ ン し 、 F E T 2 5 , 2 7 , 2 9 を通 し て 出 力 信号 が放電す る と 共 に 、 F E T 2 6 , 2 8 , 3 0 を通 し て 出 力 信号 A が放電す る 。 こ こ で 、 例 え ば入力 信号 A i nが 0.8 V_、 入力信号 V ^ が 1.5 V で あ る と 、 F E T 2 9 , 3 0 の う ち 、 入力 信号 V r を ゲ ー ト 入力 と す る F E T 3 0 の コ ン ダ ク タ ン ス の方が、 入力 信号 A i nを ゲ ー ト 入力す る と F E T 2 9 の コ ン ダ ク タ ン ス よ り 大 き い 。 そ の た め、 出力信号 A の 方が Sよ り も 速 く 放電 し 、 出 力信号 A の 電位が Xの 電位 よ り 低 く な る 。 出力信号 A ， Xに電位差がで き る と 、 F E T 2 5 , 2 6 に も コ ン ダ ク タ ン ス の差が生 じ る 。 さ ら に 出 力信号 A の電位が V e„― I V tp I よ り 低 く な る と 、 F E T 2 3 力 オ ン し 、 そ の F E T 2 3 を通 し て 出力 信号"^ を電源電位 V ee側 に充電 し は じ め 、 出 力 信号 A , A の電位差力《 さ ら に大 き く な る 。
出 力信号 A の電位が下が り 、 そ れがィ ンバ ー タ 3 1 の 閾値電圧以下 に な る と 、 そ の イ ン バ一 タ 3 1 の 出 力 側 ノ ー ド N 5 力《 " H " レ べノレ と な り 、 F E T 3 4 力 ォ ン し 、 F E T 2 6 , 3 4 を介 し て 出力信号 A を接地電 位 V 。eレ ベル に ク ラ ン プす る 。 ま た 、 出 力信号 A の 電 位降下 に よ り 、 F E T 2 3 力 オ ン し 、 そ の F E T 2 3 を通 し て 出 力信号 を電源電位 v eeレ ベル に ク ラ ン プ す る 。 こ の 時、 イ ン バ 一 タ 3 2 の 出力側 ノ ー ド N 6 力く " L " レ ベルで あ る た め 、 F E T 3 3 はオ ン し な い 。 出力信号 A , A の ク ラ ン プ後は、 入力信号 A , V r の電位変化 に 関係 な く 、 出力信号 A , Sが電位 V ss， v e„レ ベル に 保持 さ れ る 。
そ の後、 活性化信号 øが " L " に な る と 、 初期状態 に 戻 る 。 そ し て、 例 え ば入力 信号 A i nと し て 2.4 V ( > V r ) が入力 さ れ る と 、 前記 と ほ ぼ同様 に し て 出 力 信号 A 力;' " H " レ ベ ル （ = V ccレ ベ ル ） 、 出 力 信号 A 力く " L " レ べ ノレ （ = V e cレ べ ノレ ） と な る 。
な お 、 イ ン バ 一 タ 3 1 ， 3 2 の 闞値電圧 は第 1 の 電 位 （ V ee) と 第 2 の 電位の ほ ぼ中 間 ぐ ら い の 値 と す る の が望 ま し い 。 も し 、 イ ン バー 夕 3 1 ， 3 2 の閎値電 圧が第 1 の 電位 （ V ee) 近傍だ と 誤動作 に よ り 出力 信 号 を ク ラ ン プ し て し ま う 可能性が高 く 、 ま た 、 こ の 閾 値電圧が第 2 の電位 （ V s„) 近傍だ と 出力 信号を ク ラ ン プす る の に 時 間力くか力、 つ て し ま う 力、 ら で あ る 。
こ の 第 1 の 実施例で は次の よ う な 利点を有 し て い る 。 イ ン バ ー 夕 3 1 , 3 2 で生成す る 出 力 信号 A , ~Kの 反転信号で ラ ツ チ 制御 を行 な う た め 、 外部か ら の ラ ッ チ 信号が不要 と な り 、 活性 化信号 ø の み で動作す る 。 こ の た め 、 活性化信号 ø が " Η " レ ベ ル に な っ て 力、 ら 一定時 間後 に " Η " レ ベ ル と な る 制御 信号 の タ イ ミ ン グ制御が不要 と な り 、 誤動作が な く な る と 共 に 動作速 度 の 速 い 差動増幅が可能 と な る 。
次 に 、 第.5 図及 び第 6 図 を参照 し つ っ こ の 発明 の第 2 の 実施例 を説明 す る 。 第 5 図 は こ の 発明 の 第 2 の 実 施例 を示す差動増幅 回路 の 回路 図で あ り 、 第 1 図 と 同 —要素 に は 同一符号を付 し て そ の 説明 を省略す る 。
こ の差勤増幅 回路で は、 第 1 の 実施例 に お い て、 第 2 の 電位で あ る 接地電位 V ssに 代え て逆相活性化信号 を用 い る と 共 に 、 F E T 2 7 , 2 8 を省略 し た 。 さ ら に 電位設定手段 を 構成す る イ ン バ ー タ 3 1 , 3 2 及 び F E T.3 3 , 3 4 の う ち、 F E T 3 3 , 3 4 に代え て F E T 2 9 , 3 0 に それぞれ並列に接続 さ れた Ν チ ヤ ネ ノレ型 F E T 4 3 , 4 4 を設けてい る 。
こ の第 2 の実施例の回路の動作を第 6 図の動作波形 図を参 しつつ説明す る。
活性化信号 ø 力《 " L " 力、 ら " Η " レ ベ ルに な る と 、 逆相活性化信号 が " Η " 力、 ら " L " レベル と な り 、 F E T 2 6 , 3 0 を通 し て 出力信号 Αが放電す る と 共 に F E T 2 5 , 2 9 を通 し て出力信号 Sが放電す る 。 こ こ で、 第 1 の実施例 と 同様に入力信号 A i nが 0.8 V , 入力信号 V r が 1.5 V だ と す る と 、 F E T 3 0 の コ ン ダ ク タ ン ス が F E T 2 9 の コ ン ダ ク タ ン ス よ り 大 き い た め、 出力信号 Α の方が よ り も 速 く 放電 し 、 出力信 号 A の電位が " の電位よ り 低 く な る。 出力信号 A , A に電位差力く出来 る と F E T 2 5 , 2 6 に も コ ン ダ ク タ ン ス の差が生 じ 出力信号 A , の放電速度の差は ま す ま す大 き く な る。 さ ら に 出力信号 A の電位力《
V - I V . I よ り 低 く な る と F E T 2 3 がオ ン し、 出力信号 Xが充電 さ れは じ め る た め、 出力信号 A , A の電位差は さ ら に大 き く な る 。 出力信号 A の電位が下 力《 り ィ ンバ一 夕 3 1 の閾値電圧以下に な る と ィ ンバ一 夕 3 1 に よ り そ の 出力力《 " H " レべノレ と な り F E T 4 4 力 オ ンす る 。 従 っ て出力信号 Aが " L " レベルに ク ラ ン プ さ れ、 出力信号 Sは電源電位 v eeに ク ラ ン プ さ れ る 。 上述 し た 第 2 の 実施例 で は活性化信号 0 と 逆相 活性 化信号 の 2 本の 制御信号が必要だが、 逆相関係 の 夕 イ ミ ン グ制御 は容易 に 形成す る こ と が可能 な た め 、 ( た と え ば イ ン バ ー タ ー段で 出 来 る ） 第 1 の 実施例 と ほ ぼ同様 の 降下が期待で き る 。 ま た 、 第 1 の 実施例 に 比べ、 第 2 の 実施例で は F E T 力 < 2 っ 少 な い と い う 利 点力 あ る 。 産業上の 利用 可能性
以上詳細 に 説明 し た よ う に 、 本発明 に よ れば、 出 力 信号が一定電位以下 に な る と ラ ツ チ 制御 を行 う よ う に し た の で 、 外部か ら の ラ ッ チ 信号が不要 と な り 、 活性 化 ー ラ ツ チ 間 の 細 力、 い タ イ ミ ン グ制御力 不要 と な る 。 そ の た め 、 制御が簡 単で 、 誤動作が な く 、 動作速度の 速 い 安定 し た 差動増幅が可能 と な る 。

Claims

求 の 範 囲
1 . 第 1 及び第 2 の ノ ー ド と 、 こ れ ら の ノ ー ドに それ ぞれ接続 さ れた第 1 及び第 2 の 出力端子 と を有 し 、 第 1 ノ ー ド と 第 2 ノ 一 ド と の電位変化速度差を検知 し て 前記 2 つ の 出力の う ち一方を第 1 の電位に、 他方を前 記第 1 の電位よ り 低い第 2 の電位に 固定す る フ リ ッ プ フ ロ ッ プ回路 と 、
α -青
前記第 1 の ノ ー ド に接続 さ れ、 かつ第 1 の入力端子 を有 し 、 こ の第 1 の入力端子 に入力 さ れた信号の電位 に 応 じ て前記第 1 の ノ ー ド の電位変化速度を決定す る 第 1 の電位変化速度決定手段 と 、
前記第 2 の ノ ー ド に接続 さ れ、 かつ第 2 の入力端子 を有 し 、 こ の第 2 の入力端子に入力 さ れた 信号の電位 に 応 じ て前記第 2 の ノ ー ド の電位変化速度を決定す る 第 2 の電位変化速度決定手段 と 、
前記第 1 の ノ ー ド と 第 1 の 出力端子 と の 間 に接続 さ れ、 第 1 の 出力端子の電位が前記第 1 の電位 よ り 一定 値だ け低 く な っ た と き に前記第 1 の ノ ー ドを前記第 2 の電位に 固定す る 第 1 の電位固定手段 と 、
前記第 2 の ノ ー ド と 第 2 の 出力端子 と の 間 に接続 さ れ、 第 2 の 出力端子の電位が前記第 1 の電位よ り 一定 値だ け低 く な つ た と き に前記第 2 の ノ ー ドを前記第 2 の電位に 固定す る 第 1 の電位固定手段 と を有す る 差動 増幅回路。 -
2 . 前記 フ リ ッ プ フ ロ ッ プ回路 は、 ソ ー ス が第 1 の電 位に接続 さ れ、 ド レ イ ン が前記第 1 出力端子に接続 さ れ、 ゲー ト が前記第 2 の 出力端子に接铳 さ れた第 1 の P チ ヤ ネ ノレ型 F E T と 、
ソ ー ス が第 1 の電位に接統 さ れ、 ド レ イ ン が前記第 2 の 出力端子 に接統 さ れ、 ゲー ト が前記第 1 の 出力端 子 に接铳 さ れた第 2 の P チ ャ ネ ル型 F E T と 、
ソ ー ス が前記第 1 の ノ ー ドに接続 さ れ、 ド レ イ ン力く 前記第 1 の 出力端子 に接続 さ れ、 ゲー ト が前記第 2 の 出力端子に接続 さ れた第 1 の N チ ャ ネ ル型 F E T と 、 ソ ー ス が前記第 2 の ノ ー ド に接銃 さ れ、 ド レ イ ン 力く 前記第 2 の 出力端子 に接続 さ れ、 ゲー ト が前記第 1 の 出力端子 に接続 さ れた第 2 の N チ ャ ネ ル型 F E T と 力、 ら 構成 さ れ る こ と を特徴 と す る 請求の範囲第 1 項記載 の差動増幅回路。
3 . 前記 フ リ ッ プ フ ロ ッ プ回路 は、 ソ ー ス が第 1 の電 位に接続 さ れ、 ド レ イ ン が前記第 1 の 出力端子 に接続 さ れ、 ゲー 卜 に は活性化信号が与え ら れ る 第 3 の P チ ャ ネ ル型 F E T と 、 ソ ー ス が前記第 1 の電位に接铳 さ れ、 ド レ イ ン が前記第 2 の 出力端子 に接銃 さ れ、 ゲー 卜 に は活性化信号が与え ら れ る 第 4 の P チ ャ ネ ル型 F E T と を さ ら に有す る こ と を特徴 と す る 請求の範囲第 2 項記載の差動増幅回路。
4 . 前記第 1 の電位変化速度決定手段は、 ソ ー ス が第 2 の電位 に接続 さ れ、 ド レ イ ン が第 1 の ノ ー ド に接続 さ れ、 ゲー ト が第 1 の入力端子に接続 さ れた第 3 の N チ ャ ネ ル型 F E T であ る こ と を特徴 と す る 請求の範囲 第 1 項記載の差動増幅回路。
5 . 前記第 2 の電位変化速度決定手段は、 ソ ー ス が第 2 の電位に接続 さ れ、 ド レ イ ンが第 2 の ノ ー ド に接続 さ れ、 ゲー ト が第 2 の入力端子に接続 さ れた第 4 の N チ ャ ネ ル F E T であ る こ と を特徴 と す る 請求の範囲第 1 項記載の差動増幅回路。
6 . 前記第 1 の電位固定手段は、
入力が前記第 1 の 出力端子 に接続 さ れた第 1 の ィ ン ' 一 夕 と 、
ソ ー ス が前記第 2 の電位に接続 さ れ、 ド レ イ ン が前 記第 1 の ノ ー ド に接続 さ れ、 ゲー ト が前記第 1 の イ ン ノく 一 夕 の 出力 に接続 さ れた第 5 の N チ ャ ネ ル型 F E T と か ら 構成 さ れ る こ と を特徴 と す る 請求の範囲第 1 項 記載の差動増幅回路。
7 . 前記第 2 の電位固定手段は、
入力が前記第 2 の 出力端子に接続 さ れた第 2 の ィ ン バ ー 夕 と 、
ソ ー ス が前記第 2 の電位に接銃 さ れ、 ド レ イ ン が前 記第 2 の ノ ー ド に接続 さ れ、 ゲー ト が前記第 2 の イ ン バ ー 夕 の 出力に接続 さ れた第 6 の N チ ャ ネ ル型 F E T と か ら 構成 さ れる こ と を特徴 と す る 請求の範囲第 1 項 記載の差動増幅回路。
8 . 前記第 1 の電位変化速度決定手段 と 第 1 の ノ ー ド と の 間及び前記第 2 の電位変化速度決定手段 と 第 2 の 一 l 5
4286 一 PCT/JP89/01029 ノ ー ド と の 間 に 、 ゲ ー ト に 活性化信号が与え ら れ る 第 7 及 び第 8 の N チ ャ ネ ル型 F E T を設 け た こ と を特徴 と す る 請求 の 範囲第 1 項記載の 差動増幅 回路。
9 . 前記第 1 の電位固定手段 は 、
入力 が前記第 1 の 出力 端子 に 接続 さ れ た第 3 の ィ ン バ 一 タ と 、 ソ ー ス に は活性化信号 の 逆相 の 信号が与え ら れ、 ド レ イ ン は前記第 1 の ノ ー ド に接続 さ れ、 ゲ 一 卜 が前記第 3 の ィ ン バ ー 夕 の 出 力 に 接続 さ れ た 第 9 の N チ ャ ネ ル型 F E T と 力、 ら 構成 さ れ る こ と を特徴 と す る 請求 の 範囲第 1 项記載の 差動増幅 回路。
1 0 . 前記第 2 の 電位固定手段 は 、
入力 が前記第 2 の 出 力 端子 に接続 さ れた第 4 の ィ ン バ ー 夕 と 、 ソ ー ス に は活性化信号の 逆相 の 信号が与え ら れ、 ド レ イ ン は前記第 2 の ノ ー ド に 接続 さ れ、 ゲ ー 卜 が前記第 4 の ィ ン バ ー 夕 の 出 力 に 接続 さ れ た 第 1 0 の N チ ャ ネ ル型 F E T と 力、 ら 構成 さ れ る こ と を特徴 と す る 請求 の 範 囲第 1 項記載 の差動増幅回路。
1 1 . 前記第. 1 の 電位変 化速度決定手段 は、 ソ ー ス に 活 性 化信号の 逆相 の 信号が与 え ら れ、 ド レ イ ン は前記第 1 の ノ ー ド に 接続 さ れ、 ゲ ー ト が前記第 1 の 入力端子 に 接続 さ れ た 第 1 1 の N チ ャ ネ ル型 F E T で あ る こ と を特徴 と す る 請求 の 範囲第 1 項記載の差動増幅回路。
1 2 . 前記第 2 の 電位変化決定手段 は 、 ソ ー ス に 活性化 信号 の 逆相 の 信号が与 え ら れ、 ド レ イ ン は前記第 2 の ノ ー ド に 接続 さ れ、 ゲ ー ト が前記第 1 の 入力 端子 に 接 続 さ れた第 1 2 の N チ ャ ネ ル型 F E T であ る こ と を特 徵 と す る 請求の範囲第 1 項記載の差動増幅回路。
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