WO1992007312A1 - Circuit de gestion de sorties pour automate programmable - Google Patents

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WO1992007312A1
WO1992007312A1 PCT/FR1991/000789 FR9100789W WO9207312A1 WO 1992007312 A1 WO1992007312 A1 WO 1992007312A1 FR 9100789 W FR9100789 W FR 9100789W WO 9207312 A1 WO9207312 A1 WO 9207312A1
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circuit
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rising
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PCT/FR1991/000789
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Inventor
Pierre Gohl
Gérard Gomez
Jacky Pergent
Daniel Wojerz
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Telemecanique SA
Original Assignee
La Telemecanique Electrique SA
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Program-control systems
    • G05B19/02—Program-control systems electric
    • G05B19/04—Program control other than numerical control, i.e. in sequence controllers or logic controllers
    • G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
    • G05B19/054—Input/output

Definitions

  • the present invention relates to an output management circuit adapted to a programmable control system, in particular to a programmable controller or analog device.
  • Patent FR-2 607 274 describes an input-output management circuit for a programmable logic controller, comprising an input-output management unit connected to a processing unit capable of determining the state of output channels from The state of the input channels as a function of a preset program, and an output circuit which comprises a deserializer unit having, on the one hand, a serial input connected to a serial output of the management unit and , on the other hand, parallel outputs connected via a power stage to the respective output channels, the output circuit further comprising a logic of command and control.
  • the output circuit does not benefit from the simplification and the space saving provided by the serialization of input data.
  • the object of the invention is in particular to simplify, in a programmable control system, the routing to the appropriate data output channels and the return to the control signal management unit contributing to establishing the reliability of the exchanges and to monitor current and / or voltage faults affecting the output lines.
  • Another purpose is to make a dialogue, via two serial uplink and downlink sounds, an output management unit, or if necessary, input-output management unit, and an output circuit, and this by means of preferably uniform format screens.
  • Another aim is to create an output management circuit which lends itself well to production in the form of an integrated circuit.
  • the output circuit receives from the output management unit on a first serial input a descending frame composed of data bits and at least one control bit, the output circuit receives on a second serial input, an uplink input frame composed of data bits and at least one control bit, and
  • the output circuit has at least one return serial output connected by a serial link to the output management unit, the logic being designed to build up from the up and / or down frame, an up frame from output and route this frame to the return serial output.
  • the frames returned to the management unit can thus comprise significant bits of the absence of supply voltage of the preactuators or of the module comprising the output circuit, or alternatively significant bits of the open or short-circuited state. one or more output lines.
  • the rising input and output frames preferably have a format identical to that of the descending frames.
  • Configuration means can advantageously be associated with the output circuit, and in particular with its control logic, to ensure selective transmission to the return output of upgoing output frames produced either from the downward frame, or from the rising input frame, or from both at the same time.
  • logic-analog application configuration means can be provided for selectively configuring output pins of the output circuit either as parallel data output channels, or as control connections specific to an analog application.
  • the output management unit can be connected to the output circuit by two respectively rising and falling serial lines and two clock signal lines, these lines being provided with isolation means such as optocouplers.
  • isolation means such as optocouplers.
  • FIG. 1 is the block diagram of a circuit for managing outputs in accordance with the invention.
  • FIG. 2 represents in more detail a part of the management circuit of FIG. 1.
  • FIGS 3 to 5 schematically show the output circuit of the management circuit of Figure 1, respectively configured in output mode, in input mode and in mixed output-input mode.
  • Figures 6 to 8 are tables illustrating the composition of the descending, rising input and rising output frames in the various circuit configurations.
  • FIG. 9 is a table element complé ⁇ as that of FIG. 6 in an analog application.
  • Figures 10 and 11 show the output channels of the circuit respectively in a logical application and in an analog application.
  • Figure 12 illustrates the management of faults affecting downlink exchanges.
  • the output management circuit 10 illustrated in FIG. 1 is part of an automation control system, for example of a programmable controller. It is included either in the PLC if it is monobloc, or in an output module or a mixed input-output module, local or remote if the PLC is made up of such modules.
  • the role of circuit 10 is to command and control a certain number of output channels 11 from information supplied to a bus or network 12, electrical or optical, by one or more processing units not shown.
  • the circuit 10 comprises, on the one hand, an output management unit 13 - also usable for managing inputs - and, on the other hand, a circuit 14 for command and control of the output channels, ci -after briefly designated output circuit.
  • the unit 13 is connected to the bus 12 by data and service conductors and to the circuit 14 by conductors described below via an isolation interface 15.
  • the output circuit 14 comprises in particular a deserializer member 16, with which is associated a command and control logic 17, and a preamplification stage 18 whose parallel outputs 00-0n constitute the output channels 11 on which amplifiers 20 can be inserted .
  • the output management unit 13 possesses a clock system H which delivers a frame signal on an output ST and on a output CK a clock signal clocking respectively, as will be seen below, the frames to be routed and the bits making up these frames, both in the downward direction, that is to say to say from unit 13 to circuit 14, that in the uplink direction, that is to say from circuit 14 to unit 13.
  • the frames consist of data bits and control bits and, if applicable if applicable, configurations; their exact composition will be described with reference to FIGS. 6 to 8, but it can now be noted that the descending frames and the rising frames have an identical format and an identical number of data bits.
  • the descending frames Tl to be routed are delivered to an output DO of the unit 13 and transmitted from there to a serial input of the circuit 14; an input DI of the unit 13 receives the uplink frames T3 from the circuit 14.
  • the outputs ST, CK and DO of the management unit 13 are connected to inputs ST1, CK1 and II of the output circuit 14 via conductors provided with respective optocouplers 15a, 15b, 15c of the interface 15.
  • a serial output 0 'of the circuit 14 is connected to the input DI of the unit 13 via a conductor provided with an optocoupler 15d of the interface 15.
  • the descending frames T1 are deserialized by a register 19 of the deserializer member 16; the parallel outputs of register 19 are applied (FIG. 2) to a buffer register 19a which can be activated by a signal supplied by logic 17 and itself connected to a phase choice logic 19b, which allows the output signals to be in positive or negative logic depending on a D / I signal.
  • the parallel outputs of logic 19b are connected to the inputs of the preamplification stage 18 visible in FIGS. 1 and 2.
  • the n channels 11 include amplifiers 20 which may or may not be protected.
  • Logic signals D / A for selecting a logical or analog application, I / O for selecting the operating mode at input and / or output, D / I for selecting direct or reverse outputs are applicable to logic 17.
  • a control logic signal CU assigned, either to the external voltage control of the preac ⁇ tionnateurs, or to the internal voltage control of the module comprising the circuit 14, is applicable to the logic 17.
  • the D / A, I / O, D / I and CU signals are processed by appropriate blocks of logic 17. Suitable supply voltages VDD, VSS are supplied to the circuit 14.
  • the rising input frames T2 are generated by a serializing member 21 from data routed to it by parallel conductors 22 in number, for example equal to n.
  • the serializing unit comprises a parallel-series register 23 connected to the conductors 22 and having a series output 24 connected to a second series input 12 of the circuit 14.
  • the conductors 22 are themselves connected to channels d input, and to output channels 11 where other signals are applied to them.
  • the logic 17 comprises a member 25 which receives the frame Tl, the frame T2 as well as the I / O signal to deliver a rising output frame T3 to the serial output 0 'of the circuit 14, this frame T3 taking up the bits of the Tl frame and / or of the T2 frame depending on the configuration communicated to the circuit 14 upon reception of the previous Tl frame.
  • Each T1-T3 frame includes a parity bit.
  • a parity check element 26 provided in logic 17 recalculates the corresponding parity and, in the event of a discrepancy, delivers a signal which is in particular passed on to the management unit 13 via the T3 frame.
  • Each T1-T3 frame further comprises two configuration and exchange control bits which are complementary and whose complementarity is checked by the circuit 14 (T1, T2) and by the unit 13 (T3).
  • the output circuit 14 further comprises a watchdog 27 which monitors the activity of the clock signal CK and, in the event of a fault, forces the return output 0 'to 1 and deactivates the outputs 00-0n.
  • the circuit 14 includes connections ST2, CK2 which can be connected to another circuit to transmit or receive the signals ST and CK.
  • the output circuit 14 is configurable so as to take four operating modes: output, input, mixed input-output and test, which will be described below.
  • the logic comprises for this purpose logic configuration means implemented either by one or more configuration bits contained in a downlink frame, or by the I / O signal previously mentioned.
  • the output circuit 14 is further configurable for its logic or analog application by the D / A signal, as will be seen below.
  • the frames Tl, T2, T3 have the same format and comprise 20 bits: a configuration bit B1 (Tl) or control bit (T2, T3), 16 bits data B2-B17 corresponding to 16 channels which, depending on the case, are output channels, output and input channels, or even input channels, two bits B18, B19 for configuration (T1) or exchange control and a bit B20 for parity. This means that 19 signals CK are encountered between two signals ST.
  • the descending frame Tl (see FIG. 6) comprises two bits B1, B18 which configure with the respective values 0.0 the input mode, 1.1 the output mode, 0.1 the input-output mode and 1.0 the test mode .
  • Bit B19 is always normally complementary to bit B18 and logic 17 presents means of verifying this complementarity.
  • the parity bit B20 of the frame Tl is compared to a parity bit PAR Tl recalculated from B1 to B19 by the element 26 of the logic 17.
  • the rising input frame T2 (see FIG. 7) comprises a voltage control bit B1, 16 data bits B2-B17, two complementary exchange control bits B18, B19 and a parity bit B20. The latter is compared to a parity bit PAR T2 recalculated from bits B2-B17 received from T2 by element 26; if there is a discrepancy, the PAR bit T2 is inverted and incorporated into T3 in position B20.
  • the rising output frame T3 (see FIG. 8) comprises a voltage control bit B1, 16 data bits B2-B17, two complementary exchange control bits B18-B19 and a parity bit B20. This is consistent with B1 to B19 or reversed on the assumption of the above mentioned defects.
  • the voltage check bit is set to 1 in test mode.
  • the data bits B2-B17 of the frame T3 are those of the frame Tl - returned to the management unit 13 - in output mode, those of the frame T2 - corresponding either to input channel data, or to line control data of the output channels - in input mode, or those of a logical OR of the frame T1 and of the frame T2 in mixed input-output mode.
  • the sliding of the bits of the frame Tl in the register 19 of the output circuit 14 is carried out under the control of the signal CK and the trans- fert of the frame Tl to the register 19a is triggered by the signal ST.
  • the bits B2-B17 of T3 are identical to those of the previous frame T1 and can be used by the management unit 13, for example to manage a display member.
  • Bits B18 and B19 are set to 0 and 1, or to 0 and 0 if the received Tl frame has been found to be defective and the parity bit is inverted in the event of a parity fault. It should be noted that in analog application the output mode is configured by the I / O signal.
  • the input 12 of the circuit 14 receives the frame T2 described above.
  • the input mode is configured by the I / O signal.
  • the input data 10-115 available on the parallel channels 22 are representative logic signals, either of the state of at least one analog input channel or of several logic input channels, or of the line state - open or short-circuited - of each of the output channels whose state has been determined by the preceding downlink frame T1.
  • This serializer circuit is advantageously of the type described in patent FR-2 607 274 whose inputs I ⁇ -I3 are set to zero potential.
  • the frame T2 from the input circuit 32 may include as bit B1, a bit CU of voltage control, in particular representative of the voltage of the sensors connected to the input channels.
  • Bits B1, B18, B19 of T2 are transposed in frame T3 without being modified, while bits B2 to B17 of T2 are combined in an organ 33 of logic 17 in logic OR, bit by bit with those of frame Previous tl.
  • connections ST2, CK2 of the circuit 14 are connected to connections ST2, CK2 of the cir ⁇ cuit 32 to transmit the signals ST, CK to it.
  • FIG. 9 shows a complement to the table in FIG. 6 showing the meaning of the bits B18, B19 in an analog application and output mode of the circuit 14: these code four different addresses allowing one output out of four analog routes.
  • circuit 14 is produced in the form of an integrated circuit.
  • FIG. 10 shows an example of the topology of the output pins of an integrated circuit 14 to 16 logic outputs 00-015.
  • Figure 11 shows the same circuit in which 8 outputs 00-07 are connected to the data inputs of a digital-analog converter 34 whose analog output is applied to a demultiplexer unit 35 capable, by means of two address bits AO, Al, of transmitting the analog quantity to four analog channels 36.
  • a digital-analog converter 34 whose analog output is applied to a demultiplexer unit 35 capable, by means of two address bits AO, Al, of transmitting the analog quantity to four analog channels 36.
  • signals VAL-L, VAL-H To the D / A converter 34 are applied signals VAL-L, VAL-H making it possible to obtain outputs up to 16 bits of resolution and to the demulti ⁇ plexer member 35 is applied a signal VAL-MUX.
  • the address signals AO, A1 and the service signals VAL-L, VAL-H and VAL-MUX are delivered by the
  • FIG. 12 shows the management of exchange faults, carried out by logic 17.
  • logic 17 comprises an element 26 for checking parity and a watchdog 27, this latter controlling activation of the CK signal. It further comprises a counter 40 which determines whether two consecutive ST signals are indeed separated by 19 signals CK, and a member 41 which checks the complementarity of B18 and B19. We will only consider here the part 26 T1 of the element 26 which checks the parity of the descending frame T1.
  • Each member 26, 27, 40, 41 is arranged to emit a respective signal DI, D2, D3, D4 when it finds a downward exchange fault.
  • the logic 17 makes the logic OR of these signals to generate a fault signal D transmitted to the member 25 which develops the frame T3 and to one of the parallel registers of the output circuit 14, for example to a validation input of the register 19a; the signal D is moreover transmitted to a fault counter 42.
  • the member 25 modifies the frame T3 by setting it for example to zero, so as to warn the unit 13, while the transfer of the content from register 19 to register 19a is inhibited; the state of the outputs 11 is therefore not changed.
  • the counter 42 is incremented and, if the signal D remains activated during reception tion of several consecutive Tl frames, for example four in number, its output is activated and sets channels 11 to zero via the register 19a or another output circuit device 14.

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Abstract

Circuit de gestion des sorties d'un automate programmable, comprenant une unité de gestion (13) et un circuit (14) de commande et de contrôle des voies de sortie (11) incluant un organe désérialiseur (16). Le circuit de sortie reçoit des trames descendantes (T1) et des trames montantes (T2) et, selon sa configuration, il retourne à l'unité de gestion des trames montantes (T3) élaborées à partir des trames (T1) et/ou (T2).

Description

CIRCUIT DE GESTION DE SORTIES POUR AUTOMATE PROGRAMMABLE.
La présente invention concerne un circuit de gestion de sorties adapté à un système de commande programmable, notamment à un automate programmable ou appareil ana¬ logue.
Le brevet FR-2 607 274 décrit un circuit de gestion d'entrées-sorties pour automate programmable, comprenant une unité de gestion d'entrées-sorties reliée à une unité de traitement apte à déterminer 1'état de voies de sortie à partir de 1'état de voies d'entrée en fonction d'un programme préétabli, et un circuit de sortie qui comprend un organe désérialiseur présentant, d'une part, une entrée série reliée à une sortie série de l'unité de ges¬ tion et, d'autre part, des sorties parallèles reliées via un étage de puissance aux voies respectives de sortie, le circuit de sortie comprenant de plus une logique de com¬ mande et de contrôle.
Le circuit de sortie ne bénéficie pas, selon cet art antérieur, de la simplification et du gain de place pro¬ curés par la sérialisation de données d'entrée. De plus, il serait très souhaitable de prendre des dispositions pour renvoyer à l'unité de gestion des informations rela¬ tives à l'état des voies de sortie, notamment pour éta¬ blir si l'une des voies est coupée ou en court-circuit, ou des informations relatives à l'absence de tension au niveau des préactionneurs ou du circuit lui-même.
L'invention a notamment pour but de simplifier, dans un système de commande programmable, l'acheminement vers les voies de sortie des données appropriées et le renvoi vers l'unité de gestion de signaux de contrôle contribuant à établir la fiabilité des échanges et à surveiller les défauts de courant et/ou de tension affectant les lignes de sortie.
Elle a pour autre but de faire dialoguer, via deux liai¬ sons série montante et descendante, une unité de gestion de sorties, ou le cas échéant de gestion d'entrées-sor- ties, et un circuit de sortie, et ce au moyen de trames de préférence à format uniforme.
Elle a encore pour but de conférer à un circuit local ou distant de gestion de sorties une grande souplesse d'emploi en le configurant de façon très simple pour qu'il puisse être mis en oeuvre dans plusieurs modes de fonctionnement différents, notamment un mode dit "sortie" et un mode dit "entrée", ou pour qu'il soit utilisable aussi bien dans des applications logiques que dans des applications analogiques.
Elle a pour autre but de créer un circuit de gestion de sorties qui se prête bien à la réalisation sous forme de circuit intégré.
Selon l'invention, dans un circuit de gestion du type précité :
- le circuit de sortie reçoit de 1'unité de gestion de sorties sur une première entrée série, une trame des¬ cendante composée de bits de données et d'au moins un bit de contrôle, - le circuit de sortie reçoit sur une deuxième entrée série, une trame montante d'entrée composée de bits de données et d'au moins un bit de contrôle, et
- le circuit de sortie présente au moins une sortie série de retour reliée par une liaison série à 1'unité de gestion de sorties, la logique étant conçue pour élabo¬ rer à partir de la trame montante et/ou descendante, une trame montante de sortie et acheminer cette trame vers la sortie série de retour.
Les trames retournées à l'unité de gestion peuvent ainsi comprendre des bits significatifs de 1'absence de tension d'alimentation des preactionneurs ou du module comprenant le circuit de sortie, ou encore de bits significatifs de 1'état ouvert ou en court-circuit d'une ou plusieurs lignes de sortie.
Les trames montantes d'entrée et de sortie ont de préfé- rence un format identique à celui des trames descen¬ dantes.
Des moyens de configuration peuvent être avantageusement associés au circuit de sortie, et particulièrement à sa logique de commande, pour assurer une transmission sélec¬ tive vers la sortie de retour de trames montantes de sor¬ tie élaborées soit à partir de la trame descendante, soit à partir de la trame montante d'entrée, soit à partir des deux à la fois. De même, des moyens de configuration d'application logique-analogique peuvent être prévus pour configurer sélectivement des broches de sortie du circuit de sortie soit en voies de sortie de données parallèles, soit en connexions de commande propres à une application analogique.
L'unité de gestion de sorties peut être reliée au circuit de sortie par deux lignes série respectivement montante et descendante et deux lignes de signaux d'horloge, ces lignes étant munies de moyens d'isolement tels que des optocoupleurs. Les constituants du circuit de gestion de sorties sont ainsi particulièrement peu encombrants et peu nombreux, en particulier pour ce qui concerne les moyens d'isolement, ce qui permet d'augmenter la fiabi¬ lité du circuit de gestion de sortie.
Les particularités et avantages de l'invention seront mieux compris à la lecture de la description ci-dessous et à l'examen des figures annexées, relatifs à un exemple de réalisation non limitatif.
La figure 1 est le schéma synoptique d'un cir¬ cuit de gestion de sorties conforme à 1'invention.
La figure 2 représente plus en détail une par¬ tie du circuit de gestion de la figure 1.
Les figures 3 à 5 montrent schématiquement le circuit de sortie du circuit de gestion de la figure 1, respectivement configuré en mode sor¬ tie, en mode entrée et en mode mixte sortie- entrée.
Les figures 6 à 8 sont des tableaux illustrant la composition des trames descendante, montante d'entrée et montante de sortie dans les diverses configurations du circuit.
La figure 9 est un élément de tableau complé¬ tant celui de la figure 6 dans une application analogique.
Les figures 10 et 11 montrent les voies de sor¬ tie du circuit respectivement dans une applica¬ tion logique et dans une application analo¬ gique. La figure 12 illustre la gestion des défauts affectant les échanges descendants.
Le circuit 10 de gestion de sortie illustré sur la figure 1 fait partie d'un système de commande d'automatismes, par exemple d'un automate programmable. Il est inclus, soit dans l'automate si celui-ci est monobloc, soit dans un module de sorties ou un module mixte d'entrées-sor- ties, local ou distant si l'automate est composé de tels modules. Le circuit 10 a pour rôle de commander et contrôler un certain nombre de voies de sortie 11 à par¬ tir des informations fournies à un bus ou réseau 12, électrique ou optique, par une ou plusieurs unités de traitement non représentées.
Le circuit 10 comprend, d'une part, une unité 13 de ges¬ tion de sorties - également utilisable pour gérer des en¬ trées - et, d'autre part, un circuit 14 de commande et de contrôle des voies de sortie, ci-après désigné brièvement circuit de sortie. L'unité 13 est reliée au bus 12 par des conducteurs de données et de service et au circuit 14 par des conducteurs décrits plus loin via un interface d'isolement 15.
Le circuit de sortie 14 comprend notamment un organe désérialiseur 16, auquel est associée une logique 17 de commande et contrôle, et un étage de préamplification 18 dont les sorties parallèles 00-0n constituent les voies de sortie 11 sur lesquelles peuvent être intercalés des amplificateurs 20.
On remarquera que l'unité 13 de gestion des sorties pos¬ sède un système d'horloge H qui délivre sur une sortie ST un signal de trame et sur une sortie CK un signal d'horloge cadençant respectivement, comme on le verra plus loin, les trames à acheminer et les bits composant ces trames, aussi bien dans le sens descendant, c'est-à- dire de l'unité 13 vers le circuit 14, que dans le sens montant, c'est-à-dire du circuit 14 vers l'unité 13. Les trames se composent de bits de données et de bits de contrôle et, le cas échéant, de configurations ; leur composition exacte sera décrite en regard des figures 6 à 8, mais on peut dés à présent noter que les trames des¬ cendantes et les trames montantes ont un format identique et un nombre identique de bits de données.
Les trames descendantes Tl à acheminer sont délivrées à une sortie DO de l'unité 13 et transmises de là à une entrée série du circuit 14 ; une entrée DI de 1'unité 13 reçoit les trames montantes T3 issues du circuit 14. Les sorties ST, CK et DO de l'unité de gestion 13 sont reliées à des entrées ST1, CK1 et II du circuit de sortie 14 via des conducteurs munis d'optocoupleurs respectifs 15a, 15b, 15c de l'interface 15.
De plus, pour acheminer les trames T3, une sortie série 0' du circuit 14 est reliée à l'entrée DI de l'unité 13 via un conducteur muni d'un optocoupleur 15d de 1'interface 15.
Les trames descendantes Tl sont désérialisées par un registre 19 de l'organe désérialiseur 16 ; les sorties parallèles du registre 19 sont appliquées (figure 2) à un registre tampon 19a activable par un signal fourni par la logique 17 et lui-même relié à une logique de choix de phase 19b, qui permet aux signaux de sortie d'être en logique positive ou négative en fonction d'un signal D/I. Les sorties parallèles de la logique 19b sont reliées aux entrées de l'étage de préamplification 18 visible sur les figures 1 et 2. Les n voies 11 comprennent des amplifica¬ teurs 20 qui peuvent être ou non protégés.
Des signaux logiques D/A de sélection d'application logique ou analogique, E/S de sélection du mode de fonc¬ tionnement en entrée et/ou sortie, D/I de sélection de sorties directes ou inverses sont applicables à la logique 17. De plus, un signal logique CU de contrôle affecté, soit au contrôle externe de tension des preac¬ tionneurs, soit au contrôle interne de tension du module comprenant le circuit 14, est applicable à la logique 17. Les signaux D/A, E/S, D/I et CU sont traités par des blocs appropriés de la logique 17. Des tensions d'alimentation convenables VDD, VSS sont fournies au cir¬ cuit 14.
Les trames montantes d'entrée T2 sont générées par un organe sérialiseur 21 à partir de données acheminées vers celui-ci par des conducteurs parallèles 22 en nombre par exemple égal à n. L'organe sérialiseur comprend un registre parallèle-série 23 relié aux conducteurs 22 et présentant une sortie série 24 reliée à une deuxième entrée série 12 du circuit 14. Selon les cas, les conduc¬ teurs 22 sont eux-mêmes raccordés à des voies d'entrée, et à des voies de sortie 11 où il leur est appliqué d'autres signaux.
La logique 17 comporte un organe 25 qui.reçoit la trame Tl, la trame T2 ainsi que le signal E/S pour délivrer une trame montante de sortie T3 à la sortie série 0' du cir- cuit 14, cette trame T3 reprenant les bits de la trame Tl et/ou de la trame T2 en fonction de la configuration com¬ muniquée au circuit 14 lors de la réception de la trame Tl précédente.
Chaque trame T1-T3 comprend un bit de parité. A la récep¬ tion de chaque trame, un élément de contrôle de parité 26 prévu dans la logique 17 recalcule la parité correspon¬ dante et, en cas de discordance, délivre un signal qui est notamment répercuté sur l'unité de gestion 13 via la trame T3. Chaque trame T1-T3 comprend de plus deux bits de configuration et de contrôle d'échange qui sont com¬ plémentaires et dont la complémentarité est vérifiée par le circuit 14 (Tl, T2) et par l'unité 13 (T3). Le circuit de sortie 14 comprend en outre un chien de garde 27 qui surveille l'activité du signal d'horloge CK et, en cas de défaut, force à 1 la sortie de retour 0' et désactive les sorties 00-0n. De plus, le circuit 14 com¬ prend des connexions ST2, CK2 qui peuvent être reliées à un autre circuit pour transmettre ou recevoir les signaux ST et CK.
Le circuit de sortie 14 est configurable de manière à prendre quatre modes de fonctionnement : sortie, entrée, mixte entrée-sortie et test, qui seront décrits par la suite. La logique comprend à cet effet des moyens logiques de configuration mis en oeuvre soit par un ou plusieurs bits de configuration contenus dans une trame descendante, soit par le signal E/S précédemment men¬ tionné. Le circuit de sortie 14 est d'autre part configu¬ rable pour son application logique ou analogique par le signal D/A, comme on le verra plus loin.
Les trames Tl, T2, T3 ont le même format et comprennent 20 bits : un bit Bl de configuration (Tl) ou de contrôle (T2, T3), 16 bits B2-B17 de données correspondant à 16 voies qui selon les cas sont des voies de sortie, des voies de sortie et d'entrée, voire même des voies d'entrée, deux bits B18, B19 de configuration (Tl) ou de contrôle d'échange et un bit B20 de parité. Cela signifie qu'on rencontre 19 signaux CK entre deux signaux ST.
La trame descendante Tl (voir figure 6) comprend deux bits Bl, B18 qui configurent avec les valeurs respectives 0,0 le mode entrée, 1,1 le mode sortie, 0,1 le mode entrée-sortie et 1,0 le mode test. Le bit B19 est tou¬ jours normalement complémentaire du bit B18 et la logique 17 présente des moyens de vérifier cette complémentarité. Le bit de parité B20 de la trame Tl est comparé à un bit de parité PAR Tl recalculé à partir de Bl à B19 par l'élément 26 de la logique 17. Si un défaut est constaté dans la complémentarité de B18,B19, dans la parité ou dans la persistance du signal CK, les données de la trame Tl ne sont pas chargées dans le registre 19a, la sortie de retour 0' reste forcée à 1 pendant la trame suivante et un compteur de défauts interne au circuit 14 est incrémenté.
La trame montante d'entrée T2 (voir figure 7) comprend un bit Bl de contrôle de tension, 16 bits de données B2-B17, deux bits complémentaires de contrôle d'échange B18,B19 et un bit de parité B20. Ce dernier est comparé à un bit de parité PAR T2 recalculé à partir des bits B2-B17 reçus de T2 par l'élément 26 ; s'il y a discordance, le bit PAR T2 est inversé et incorporé à T3 en position B20.
La trame montante de sortie T3 (voir figure 8) comprend un bit Bl de contrôle de tension, 16 bits de données B2- B17, deux bits complémentaires de contrôle d'échange B18- B19 et un bit de parité B20. Celui-ci est cohérent avec Bl à B19 ou inversé dans l'hypothèse des défauts mention¬ nés plus hauts. Le bit de contrôle de tension est forcé à 1 en mode test.
Les bits de données B2-B17 de la trame T3 sont ceux de la trame Tl - retournés à l'unité de gestion 13 - en mode sortie, ceux de la trame T2 - correspondant soit à des données de voies d'entrée, soit à des données de contrôle de ligne des voies de sortie - en mode entrée, ou ceux d'un OU logique de la trame Tl et de la trame T2 en mode mixte entrée-sortie.
Le mode sortie du circuit 14 (voir figures 3 et 6) est configuré en application logique (ou "tout ou rien") par le niveau Bl = 0, B18 = 0, B19 = 1 des bits de configura- tion de la trame descendante Tl. Le glissement des bits de la trame Tl dans le registre 19 du circuit de sortie 14 s'effectue sous la commande du signal CK et le trans- fert de la trame Tl vers le registre 19a est déclenché par le signal ST.
La trame montante de sortie T3 a un bit de contrôle de tension interne ou externe au module qui est substitué au bit de configuration Bl = 0 de la trame descendante pré¬ cédente Tl. Les bits B2-B17 de T3 sont identiques à ceux de la trame précédente Tl et peuvent être exploités par l'unité de gestion 13, par exemple pour gérer un organe de visualisation. Les bits B18 et B19 sont positionnés à 0 et 1, ou à 0 et 0 si la trame Tl reçue s'est révélée défectueuse et le bit de parité est inversé en cas de défaut de parité. Il convient d'observer qu'en applica¬ tion analogique le mode sortie est configuré par le signal E/S.
Le mode de fonctionnement en "entrée" du circuit 14 (voir figures 4 et 7) est configuré en application logique par le niveau Bl = 1, B18 = 1, B19 ≈ 0 des bits de configura- tion de la trame Tl, dont les données sont comme précé¬ demment transmises aux voies parallèles 11 de sortie. L'entrée 12 du circuit 14 reçoit la trame T2 décrite plus haut. En application analogique, le mode entrée est configuré par le signal E/S.
On remarque que les données d'entrée 10-115 disponibles sur les voies parallèles 22 sont des signaux logiques représentatifs, soit de l'état d'au moins une voie analo¬ gique d'entrée ou de plusieurs voies logiques d'entrée, soit de 1'état de ligne - ouvert ou en court-circuit - de chacune des voies de sortie dont l'état a été déterminé par la trame descendante précédente Tl.
Le mode de fonctionnement en "entrée-sortie" du circuit 14 (voir figures 5 et 8) est configuré dans la seule application logique par le niveau Bl = 0, B18 = 1, B19 = 0 des bits de configuration de la trame Tl dont les bits de données B2-B17 sont ici encore transmis aux voies de sortie 11. Dans le mode de réalisation illustré par la figure 5, il est prévu 4 voies de sortie 00-03 et 4 voies 04-07 configurables en sorties ou en entrées. On suppose que ces quatre dernières voies sont configurées en entrées et que les connexions de sortie sont donc reliées par des -conducteurs 30 et des organes de filtrage et de seuil 31 à des entrées 14-17 d'un circuit sérialiseur d'entrées 32.
Ce circuit sérialiseur est avantageusement du type décrit dans le brevet FR-2 607 274 dont les entrées IΦ-I3 sont mises au potentiel zéro. De la sorte, la trame T2 issue du circuit d'entrée 32 peut comporter comme bit Bl, un bit CU de contrôle de tension, notamment représentatif de la tension des capteurs reliés aux voies d'entrée. Les bits Bl, B18, B19 de T2 sont transposés dans la trame T3 sans être modifiés, tandis que les bits B2 à B17 de T2 sont combinés dans un organe 33 de la logique 17 en OU logique, bit à bit avec ceux de la trame Tl précédente.
Il convient de remarquer que les connexions ST2, CK2 du circuit 14 sont reliées à des connexions ST2, CK2 du cir¬ cuit 32 pour lui transmettre les signaux ST, CK.
On a par ailleurs représenté sur la figure 9 un complé¬ ment du tableau de la figure 6 montrant la signification des bits B18, B19 dans une application analogique et mode sortie du circuit 14 : ceux-ci codent quatre adresses différentes permettant une sortie sur quatre voies analo- giques.
Il est particulièrement intéressant que le circuit 14 soit réalisé sous forme de circuit intégré.
La figure 10 montre un exemple de topologie des broches de sortie d'un circuit intégré 14 à 16 sorties logiques 00-015. La figure 11 montre le même circuit dans lequel 8 sorties 00-07 sont reliées aux entrées de données d'un convertisseur numérique-analogique 34 dont la sortie ana¬ logique est appliquée à un organe démultiplexeur 35 capable, au moyen de deux bits d'adresse AO, Al, de transmettre la grandeur analogique à quatre voies analo- giques 36. Au convertisseur N/A 34 sont appliqués des signaux VAL-L, VAL-H permettant d'obtenir des sorties jusqu'à 16 bits de résolution et à l'organe démulti¬ plexeur 35 est appliqué un signal VAL-MUX. Les signaux d'adresse AO, Al et les signaux de service VAL-L, VAL-H et VAL-MUX sont délivrés par le circuit 14 sur des broches de sortie 08-012 qui étaient consacrées en mode logique à la sortie de données.
La figure 12 montre la gestion des défauts d'échange, effectuée par la logique 17. Comme déjà expliqué en regard de la figure 2, la logique 17 comprend un élément 26 de contrôle de parité et un chien de garde 27, ce der¬ nier contrôlant l'activation du signal CK. Elle comprend de plus un compteur 40 qui détermine si deux signaux ST consécutifs sont bien séparés par 19 signaux CK, et un organe 41 qui vérifie la complémentarité de B18 et B19. On ne considérera ici que la partie 26 Tl de l'élément 26 qui vérifie la parité de la trame descendante Tl.
Chaque organe 26, 27, 40, 41 est agencé pour émettre un signal respectif DI, D2, D3, D4 lorsqu'il constate un défaut d'échange descendant. La logique 17 fait le OU logique de ces signaux pour générer un signal de défaut D transmis à l'organe 25 qui élabore la trame T3 et à l'un des registres parallèles du circuit de sortie 14, par exemple à une entrée de validation du registre 19a ; le signal D est de plus transmis à un compteur de défauts 42. Lorsque D est activé, l'organe 25 modifie la trame T3 en la mettant par exemple à zéro, de façon à avertir l'unité 13, tandis que le transfert du contenu du registre 19 au registre 19a est inhibé ; l'état des sor¬ ties 11 n'est donc pas modifié. Le compteur 42 est incré- menté et, si le signal D reste activé pendant la récep- tion de plusieurs trames Tl consécutives, par exemple au nombre de quatre, sa sortie est activée et met à zéro les voies 11 via le registre 19a ou un autre organe de cir¬ cuit de sortie 14.
Il va de soi qu'on peut apporter des modifications au mode de réalisation décrit sans sortir du cadre de l'invention. Ainsi, certaines broches du circuit intégré peuvent être dupliquées. Par exemple, une même broche peut servir à l'entrée du signal CU et du signal E/S. D'autre part, dans une application analogique monovoie, on n'utilisera que deux bits de chaque trame T2 et T3 pour retourner l'information "circuit ouvert" et "court- circuit".

Claims

Revendications
1. Circuit local ou distant de gestion de sor¬ ties pour système de commande programmable, notamment pour un automate programmable, comprenant :
- une unité (13) de gestion de sorties, et le cas échéant d'entrées, reliée à une unité de traitement apte à dé¬ terminer l'état de voies de sortie (11) à partir de 1'état de voies d'entrée en fonction d'un programme préétabli, et
- un circuit de sortie (14) qui comprend un organe desérialiseur (16) présentant, d'une part, une entrée série relié à une sortie série de l'unité de gestion et, d'autre part, des sorties parallèles reliées via un étage de puissance (18) aux voies respectives de sor¬ tie, le circuit de sortie comprenant de plus une logique (17) de commande et de contrôle,
caractérisé par le fait que le circuit de sortie (14)
- reçoit de l'unité de gestion de sorties (13) sur une première entrée série (II), une trame descendante (Tl) composée de bits de données et d'au moins un bit de contrôle,
- reçoit sur une deuxième entrée série (12), une trame montante d'entrée (T2) composée d'une succession de bits de données et d'au moins un bit de contrôle, et pouvant comprendre des bits significatifs de défauts électriques concernant l'ensemble des sorties, cette trame montante d'entrée étant élaborée dans un circuit distinct du circuit de sortie, et
- présente au moins une sortie série de retour (0' ) reliée par une liaison série à l'unité de gestion de sorties, la logique étant conçue pour élaborer à partir de la trame montante (T2) et/ou descendante (Tl), une trame montante de sortie (T3) et acheminer cette trame vers la sortie série de retour (0' ).
2. Circuit selon la revendication 1, caractérisé par le fait que la trame montante de sortie (T3) est de format identique à la trame descendante (Tl).
3. Circuit selon la revendication 1 ou 2, caractérisé par le fait que la trame montante d'entrée (T2) est de format identique à la trame descendante (Tl).
4. Circuit selon l'une des revendications 1 à 3, caractérisé par le fait qu'au circuit de sortie (14) sont associés des moyens de configuration (Bl, B18, B19 ; E/S) du mode de fonctionnement dudit circuit, et que ces moyens coopèrent avec la logique (17) pour assurer la transmission sélective vers la sortie de retour (0') d'une trame montante de sortie (T3) qui est élaborée soit à partir de la trame descendante (Tl), soit à partir de la trame montante d'entrée (T2).
5. Circuit selon l'une des revendications 1 à 3, caractérisé par le fait qu'au circuit de sortie (14) sont associés des moyens de configuration (Bl, B18, B19 ; E/S) du mode de fonctionnement dudit circuit, et que ces moyens coopèrent avec la logique (17) pour assurer la transmission sélective vers la sortie de retour (0' ) d'une trame montante de sortie mixte (T3) élaborée à par¬ tir de la trame descendante (Tl) et de la trame montante d'entrée (T2).
6. Circuit selon l'une des revendications 1 à
3, caractérisé par le fait qu'au circuit de sortie (14) sont associés des moyens de configuration (Bl, B18, B19 ; E/S) du mode de fonctionnement dudit circuit, et que ces moyens coopèrent avec la logique (17) pour assurer la transmission sélective vers la sortie de retour (0' ) d'une trame montante de sortie (T3) reprenant les bits de la trame descendante (Tl), et/ou de la trame montante d'entrée (T2), en fonction de la configuration communiquée au circuit de sortie (14) lors de la récep¬ tion de la trame descendante précédente.
7. Circuit selon l'une des revendications 1 à
6, caractérisé par le fait que la trame montante de sortie
(T3) comprend un bit de contrôle de tension (CU).
8. Circuit selon l'une des revendications 4 à
7, caractérisé par le fait que les moyens de configuration comprennent un ou plusieurs bits (Bl, B18, B19) de confi¬ guration, contenus dans la trame descendante (Tl).
9. Circuit selon l'une des revendications 1 à 8, caractérisé par le fait qu'au circuit de sortie (14) sont associés des moyens de configuration (D/A) d'application logique-analogique, et que ces moyens coopèrent avec la logique (17) pour configurer sélectivement des broches (08-015) du circuit de sortie, soit en voies de sortie de données (11), soit en connexions de commande, propres à une application analogique.
10. Circuit selon l'une des revendications 1 à
9, caractérisé par le fait que la deuxième entrée série (12) du circuit de sortie (14) est reliée à une sortie série (24) d'un circuit d'entrée à organe sérialiseur (23) dont des entrées parallèles sont reliées à des voies d'entrée (22) et qui génère les trames montantes d'entrée (T2).
11. Circuit selon l'une des revendication 1 à 10, caractérisé par le fait que 1'unité de gestion d'entrées- sorties (13) élabore des signaux d'horloge (ST, CK) qui cadencent respectivement les trames descendantes (Tl) et montantes (T2, T3) et les bits (B1-B20), composant ces trames.
12. Circuit selon la revendication 11, caractérisé par le fait que 1'unité de gestion de sorties (13) est reliée au circuit de sortie (14) via deux lignes série respectivement descendante et montante et deux lignes de signaux d'horloge munies de moyens d'isolement (15).
13. Circuit selon l'une des revendications 1 à 12, caractérisé par le fait que le circuit de sortie (14) comprend plusieurs organes (26, 27, 40, 41) de contrôle des échanges descendants, associés de manière à générer un signal de défaut (D) apte, d'une part, à inhiber le transfert des données de la trame défectueuse vers les voies de sortie et, d'autre part, transmis à un compteur (42) qui met à zéro les voies de sortie lorsque le signal de défaut persiste pendant plusieurs trames descendantes consécutives.
14. Circuit selon la revendication 13, caractérisé par le fait que le signal de défaut (D) est transmis à un organe (25) élaborant la trame montante de sortie (T3) pour modifier celle-ci.
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