WO1993015580A1 - Circuit for detecting object signal from input signal - Google Patents

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WO1993015580A1
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Yutaka Awata
Mitsuo Kakuishi
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Fujitsu Ltd
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Fujitsu Ltd
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    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L2007/047—Speed or phase control by synchronisation signals using special codes as synchronising signal using a sine signal or unmodulated carrier

Definitions

  • Signal detection circuit that detects the detection target signal from the input signal
  • the present invention relates to a signal detection circuit, and more particularly to a signal detection circuit for detecting a tone signal used in a digital subscriber transmission device, a modem, or the like.
  • Fig. 1 shows a configuration diagram of a conventional digital subscriber line transmission system.
  • a subscriber (NT) side NT transmission device (referred to as an NT station) 11 1 and a station (LT) side LT transmission device (referred to as an LT station) 12 are bidirectionally connected via an interface. Connected by transmission line 13 for transmission.
  • the transmission device 12 on the LT side is connected to the local exchange 12a, and the local exchange 12a transmits user data (B, D, and M are channels) bidirectionally between users. That is, information of 160 kbits Zs is transmitted bidirectionally by the transmission line 13 between the NT station 11 and the LT station 12.
  • these NT and LT transmission devices 11 and 12 perform bidirectional transmission on the transmission line 13, they perform training before transmission and reception, and perform line equalization, echo cancellation, and the like.
  • FIG. 2 shows a block diagram of each station in FIG.
  • the block configurations of the transmission / reception unit 11 A on the NT side and the transmission / reception unit 12 A on the LT side are the same, and the transmission data is transmitted via the transmitter (Tx) 21 to the echo canceller (EC) 22 and Sent to encoder (ENC) 23.
  • Tx transmitter
  • EC echo canceller
  • ENC Sent to encoder
  • An echo canceller (EC) 22 generates an echo replica of the transmission signal, and is removed by a subtractor 24.
  • the data encoded by the encoder (ENC) 23 is transmitted to the transmission line 13 via the hybrid circuit (H) 25.
  • the hybrid circuit (H) 25 is a circuit that connects the digital and analog systems, and the balancer (B) Impedance matching (line equalization) is performed by 25a.
  • the analog input signal input from the transmission line 13 is sent to the subtractor 24 via the hybrid circuit (H) 25, where the transmission data is removed from the input signal and the receiver 2
  • the received data is extracted by being sent to (6).
  • the subtracter 24 removes transmission data from the input signal because both transmission and reception are performed on the transmission line 13 and transmission data is included in the input signal via the hybrid circuit 25. .
  • the input signal sent through the hybrid circuit 25 is sent to a tone signal detection circuit (TD) 27, which detects the tone signal included in the input signal and uses the detected signal to perform actual data communication. Training is conducted prior to the training.
  • TD tone signal detection circuit
  • FIG. 3 shows a block diagram of the tone signal detection circuit of FIG.
  • the tone signal detection circuit 27 includes an AZD converter 31 for converting an analog input signal into a digital signal, a band-pass filter (BPF) 32 for extracting a signal of a required frequency component, and a level thereof ( Or power) level (power) detector 33.
  • BPF band-pass filter
  • the AZD converter 31 has two operational amplifiers, two comparators, and 150 000 Requires a gate digital circuit. Further, the BPF 32 and the level (power) detector 33 require a digital circuit of more than 1000 gates.
  • Fig. 3 shows a case where the analog input signal is converted to a digital signal.However, when a tone signal is detected while the analog input signal is an analog signal, the A / D converter 31 becomes unnecessary, and the BPF 32 and level (power) detectors 33 are composed of many comparators and the like for analog use.
  • the channel code is a 2B1Q code.
  • This code is a PAM (pulse amplitude modulation) code with four levels of amplitude without redundancy.
  • FIG. 4 shows an explanatory diagram of the 2B1Q code.
  • the 2B1Q code represents two bits with a quaternary symbol (+3, +1, -1, +3).
  • FIG. 5 shows an example of a training sequence using a tone signal
  • FIG. 6 shows an example of a tone signal.
  • the training tone signal TL for two frames (240 symbols) is transmitted from the LT (station) side in (a), whereas the NT (subscriber) side in (b) is transmitted.
  • the training tone signal TN for four frames (480 symbols) is transmitted. That is, the NT (subscriber) side of (b) has a period (4 msec or less) for receiving the training tone 'signal TL, and after receiving this, transmits the tone signal TN. Then, after receiving and detecting the tone signal TN on the L (station) side, the training signal is transmitted to the NT (subscriber) side.
  • this tone signal has eight symbols (+3, +3, +3, +3, one, three, three, three, three, three) of 80 kbaud (80 KHz). This is a signal of 1 kHz which is repeated as one cycle. By sending such a tone signal to the other party, the start of training is notified to each other. Similarly, a sine wave signal is used as a tone signal in a modem or the like.
  • the digital subscriber line transmission equipment must be operated to reduce power consumption at the start of training when communication is not being performed. It is common to turn off the power by cutting off the power supply, etc., for those parts that do not have them.
  • the circuit for detecting the tone signal cannot be powered down because it is an essential circuit for starting operation. Therefore, the tone signal detection circuit 27 as shown in FIGS. 2 and 3 requires a large number of circuit components, whether it is of the analog type or the digital type, has a complicated circuit configuration, and has a low power consumption. There is a problem that is large. Disclosure of the invention
  • An object of the present invention is to provide a signal detection circuit that achieves low power consumption with a simple configuration that does not use a filter.
  • the above object is to provide an AZD conversion means for converting a periodic analog input signal into a 1-bit digital signal, and to detect an output signal of the AZD conversion means using a clock signal having a frequency at least twice as high as the detection target signal.
  • Serial-to-parallel conversion means for converting into a parallel signal of a predetermined number of bits corresponding to the number of bits of the output target signal, and detecting a correlation between the parallel signal and a reference signal sequence representing a signal component of the detection target signal.
  • Fig. 1 is a block diagram of a conventional digital subscriber line transmission system
  • Fig. 2 is a block diagram of each station in Fig. 1;
  • FIG. 3 is a block diagram of the tone signal detection circuit of Figure 2;
  • FIG. 4 is an illustration of the 2B1Q code
  • Figure 5 shows an example of a training sequence using tone signals
  • Figure 6 shows an example of a tone signal
  • FIG. 7 is a principle block diagram of one embodiment of the present invention.
  • FIG. 8 is a configuration diagram of a system to which the present invention is applied.
  • FIG. 9 is a block circuit diagram showing a specific example of FIG. 7;
  • FIG. 10A and 10B are block diagrams of the correlator shown in FIG. 9;
  • Figure 11 is the operation time chart of Figure 9;
  • FIG. 12 is a diagram for explaining a correlator having another configuration. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 7 shows a principle block diagram of an embodiment of the present invention.
  • a periodic analog input signal is input to an A / D (analog / digital) converter 42 composed of a comparator.
  • the tone signal of the detection target signal is detected from the analog input signal.
  • the output signal of the AZD converter 42 is input to the serial-Z parallel (serial-parallel) converter 43.
  • a parallel output signal of a predetermined number of bits from the serial-Z parallel converter 43 is input to the correlator 45.
  • the reference signal sequence b n (for example, b] n to b 5n ) stored in the memory 46 is input to the correlator 45.
  • the output of the correlator 45 is input to the hold circuit 48.
  • the hold circuit 48 further receives a clock (for example, 80 KHz) from the frequency divider 44 and a clock having a constant period (for example, 10 KHz) obtained by dividing the clock. You.
  • a signal of the tone signal detection result is output from the hold circuit 48.
  • the output signal of the hold circuit 48 may be input to a counter 49, which is a counting unit to which the clock (for example, 10 KHz) is input, and the result may be used as a tone signal detection result.
  • a signal detection circuit 41 first, an analog input signal is converted into a 1-bit digital signal by an AZD converter 42.
  • the output signal of the AZD converter 42 is supplied to a serial-Z parallel converter 43, which converts the output signal into a parallel signal of a predetermined number of bits corresponding to the number of bits of the detection target signal.
  • the conversion cycle of the A / D converter 4 2 is faster than the signal to be detected, such as a tone signal, (usually n times, an integer of n ⁇ 2) Clock signal (80 KHz for tone signal) )
  • the output signal of the AZD converter 42 is also sampled by the clock (80 KHz) of the same cycle and taken into the serial-Z parallel converter 43.
  • Parallel signals of a predetermined number of bits converted by the serial Z parallel converter 4 3 is sent to a correlator 4 5, the correlation between the reference signal sequence b n from register 4 7 representing the signal component of the detected signal Is detected. If this detection result is detected once in the hold circuit 48 during the period of the signal to be detected (period of 1Z10 kHz for a tone signal, see Fig. 6), the detection is made. The state is maintained and it is notified that a tone signal has been detected.
  • the earth reference signal sequence b n is composed of a plurality of signal examples in consideration of the erroneous determination (described later) of the AZD converter 42, and the correlator 45 determines whether the signal matches any of these signal sequences. If it is configured to detect, the detection of the detection target signal becomes easy.
  • a counter 49 is provided as a counting means at the subsequent stage of the hold circuit 48. Then, the counter counts up in accordance with the output signal of the hold circuit 48, and generates a signal indicating that the tone signal of the detection target signal is detected at a constant count value. It plays a role as a detection protection stage and can realize more accurate detection.
  • the predetermined number of bits of the serial-Z parallel converter 43 and the correlator 45 is set to n (n is an integer of 2 or more) times the number of bits of the tone signal of the detection target signal.
  • FIG. 8 shows a configuration diagram of a system to which the present invention is applied.
  • the system to which the present invention is applied is generally the same as in FIGS. 1 and 2, and
  • FIG. 8 shows the detailed block configuration of the NT station (also the LT station).
  • transmission data (TxD ARTA) from a transmitter is input to an echo canceller (EC) 51 and also to an encoder (ENCOD) 52.
  • the encoded output signal from the encoder (ENCOD) 52 is input to a line driver (DRV) 54 through a transmission filter (TE IL) 53, and the output is converted to an analog signal as a transmission signal (TRANSM ITSI GNAL).
  • DUV line driver
  • TE IL transmission filter
  • HYB hybrid circuit
  • the analog reception signal (RECEI VE SI GNAL) is input to the A / D converter 57 via the hybrid circuit (HYB) 55 and to the signal detection circuit (TDET) 41 of the present invention.
  • the digital signal of the analog input signal converted by the AZD converter (ADC) 57 is input to a subtractor 58.
  • the digital signal in this case is a signal in which an echo signal (ECHO) of the transmission data of the own station is superimposed via a hybrid circuit (HYB) 55.
  • the subtracter 58 subtracts the transmission echo replica output from the echo canceller 51 from the digital output signal from the AZD converter (ADC) 57 to remove the transmission echo. Therefore, a true digitized received input signal is obtained from the subtractor 58, which is converted as received data (RX DATA) through the equalizer (DFE) 59. It is sent to the receiver (see Figure 2).
  • a received signal (RECE IVE SIGNAL) transmitted via a hybrid circuit (HYB) 55 is input to a signal detection circuit 41, which detects a tone signal of a detection target signal included in the input signal.
  • This detection signal WAKE UP CONTROL does not activate each component.
  • FIG. 9 shows a block circuit diagram of the specific example of FIG.
  • the serial-to-Z-parallel converter 43 is constituted by a 15-bit shift register.
  • the 1-bit signal (TDET IN) from the AZD converter 42 is input to the data (D) terminal of the shift register 43, and the 8 OKHz clock from the frequency divider 44 is input to the clock (CK) terminal. (CLK IN) is input.
  • the value of 8 KHz is multiplied by 8 in correspondence with the tone signal of 10 KHz.
  • the clear (XC LR) terminal receives a detection operation instruction signal (TDET ST) used when switching the algorithm of the above-described echo canceller 51 or equalizer 59 or the like.
  • This detection operation indication signal (TDET ST) is reset to initialize the tone signal detection circuit when power-on reset or when communication ends and the next communication starts, and reset is released. And put it in an operating state.
  • the shift register 43 outputs a 15-bit parallel signal to the correlator 45 from output terminals (Q1 to Q9, QA to QF).
  • a reference signal sequence b n (described later) is further input to the correlator 45, and an output signal from the output terminal Y is input to the hold circuit 48.
  • the hold circuit 48 includes OR circuits 61 and 65, an AND circuit 62, a D-type flip-flop 63, and an inverter circuit 64.
  • the output signal of the correlator 45 is input to the OR circuit 61.
  • the 8 OKHz clock signal (CLK IN) is input to the clock terminal (CL) of the D-type flip-flop 63, and the detection operation instruction signal (TDET ST) is input to the clear terminal (XCLR).
  • D type The output signal from the output terminal Q of the flip-flop 63 is input to the OR circuits 61 and 65, respectively.
  • the output signal of the OR circuit 61 is input to the AND circuit 62, and the output signal of the AND circuit 62 is input to the D terminal of the D-type flip-flop 63.
  • the output signal of the inverter circuit 64 is input to the AND circuit 62 and the OR circuit 65.
  • the clock signal (CLK IN) and the detection operation instruction signal (T DEST ST) are input to the clock terminal (CK) and the clear terminal (XCLR) of the 3-bit counter 44a, and are output from the output terminal (RC).
  • the input clock is input to the input / output circuit 64 of the hold circuit 48, and also to the enable terminal (EN) of the 4-bit counter 49.
  • the 80 KHz clock signal (CLKIN) is input to the OR circuit 71, and the detection operation instruction signal (TDET ST) is input to the clear terminal (XCLR) of the counter 49.
  • the output signal of the OR circuit 65 of the hold circuit 48 is input to the input terminal (LOAD) of the counter 49, and the output signal of the 0R circuit 71 is input to the clock terminal (CK). Then, an output signal from the output terminal (RC) of the counter 49 is input to the OR circuit 71 and output as a tone signal detection result (TSET).
  • the hold circuit 48 will be "1" (or "0") until the next cycle. Hold.
  • the 3-bit counter 44a generates one pulse “1” (or “0") every 10 kHz.
  • the 4-bit counter 49 loads “0” when the output of the hold circuit 48 is “0”, and outputs "1" from the RC terminal when the counter value is "15".
  • the reference signal sequence b n will be described.
  • ⁇ b n ⁇ ⁇ 1,1,1,1,0,0,0,0,1,1,1,1,1,0,0,0,0 ⁇
  • the tone signal used as the detection target signal has a minimum unit of 8 bits of ⁇ 1,1,1,1,0,0,0 ⁇ . The reason is that even if the frequency of the tone signal (10 KHz) is 1 to 2 (5 KHz), ⁇ 1,1,1,1,1,1,1,1,0,0,0, In the same way, if the signal is 0,0,0,0,0 ⁇ , ⁇ 1,1,1,1,0,0,0,0 ⁇ appears in the 4 bits before and after the change point It is.
  • ⁇ b ⁇ n ⁇ ⁇ 1, 1, ⁇ , ⁇ , ⁇ , ⁇ , ⁇ , 1, 1, ⁇ , ⁇ , 0,0, ⁇ , ⁇
  • ⁇ b 2 ⁇ ⁇ 1, 1, ⁇ , 0, 0,0,0, X, 1,1, ⁇ , ⁇ , 0,0, 0, ⁇
  • “XJ indicates a bit ignored in don't care at the transition point, and the correlator 3 If all match except this “X”, it is determined that the reference signal sequence ⁇ b n ⁇ has been detected. Therefore, in the shift register 43, a 15-bit shift register is sufficient.
  • FIGS. 10A and 10B show configuration block diagrams of the correlator of FIG.
  • the correlator 45 is composed of, for example, five coincidence detection circuits 81a to 81e and a 0R circuit 82 which performs a logical OR operation of the output signals.
  • the match detection circuits 81 b to 81 e respectively have b 21 to b 215 and b 31 to b
  • the output signals of the coincidence detection circuits 81a to 81e are input to the OR circuit 82, and the output signals are output from the Y terminal as correlation output signals. That is, in each of the coincidence detection circuits 81a to 81e, the correlation between the output signal a ⁇ to a] 5 from the shift register 43 and the reference signal sequence is observed, and if any one of them coincides, the correlation is detected. Outputs an output signal.
  • the match detection circuits 81a to 81e include 15 E ⁇ R (exclusive or) circuits 91a to 91o and It is composed of an AND circuit 92.
  • One of the input terminals of each of the EOR circuits 91a to 91o receives the output signals a] to a] 5 of the shift register 43, respectively, and the E ⁇ R circuits 91a to 91o.
  • the reference signal trains b nl to b nl 5 are input to the other input terminals.
  • the output signals of the EOR circuits 91a to 91o are input to the AND circuit 92. That is, when the outputs of all the EOR circuits 91a to 91o become "1", the AND circuit 92 outputs a match detection signal to the ⁇ R circuit 82 of FIG. 10A. Things.
  • the signal detection circuit of the present invention when configuring the signal detection circuit of the present invention, it can be configured with 200 to 300 gates, and the conventional 100 The configuration can be made extremely simple as compared with a gate or more.
  • FIG. 11 shows an operation time chart of FIG. Fig. 11 shows the tone signal detection when A to E do not intervene the counter 49, and the tone signals when F to L intervene the counter 49. P 3 0100
  • a signal of 10 KHz is generated from the power counter 44a by the clock CLKIN (FIG. 11A) of 80 KHz (FIG. 11B).
  • the signal is output from the Q terminal of the D-type flip-flop 63 of the hold circuit 48 at the falling edge. Is output.
  • the output signal from the Q terminal is reset and falls at the falling edge of the 10 KHz output signal from the counter 44a (Fig. 11D).
  • the signal of the tone signal detection result is output from the OR circuit 65.
  • the 10 KHz clock (an enlarged version of FIG. 11B) is output from the counter 44a (FIG. 11F).
  • the operation at the time of detection and the operation at the time of non-detection are repeated every 10 KHz, and during that time, the detection operation operation instruction signal TDEST is output (Fig. 11G).
  • This 10 KHz is the monitoring cycle.
  • the output signal Y is output (1H in FIG. 11), and at the falling edge, the output signal is output from the Q terminal of the D-type flip-flop 63 of the hold circuit 48. (Fig. 11 I).
  • an output signal is output from the OR circuit 65 (FIG. 11J) and input to the counter 49.
  • the counter 49 loads and starts counting when the output from the OR circuit 65 is "0", and when the count value reaches the set value 15 (Fig. 11 L), the RC pin Then, "1" is output (Fig. 11K). The output at this time is input to the OR circuit 71, and the count value of the counter 49 is reset by the output.
  • FIG. 12 is a diagram for explaining a correlator having another configuration.
  • the correlator 45 in FIG. 9 is composed of a combination of an AND circuit (logical product) and an OR circuit (logical sum), and the logical configuration is shown in FIG.
  • the correlator 45 generates signals A 1 to A 5 by the logical product of the outputs Q 1 to Q 7 from the shift register 43, and the logical product of the outputs Q 9 and QA to QF. Generates signals B1 to B5.
  • the output signal is output from the ⁇ terminal of 4 5.
  • the memory 46 as shown in FIG. 7 can be omitted, and a simpler circuit configuration can be achieved.
  • a periodic analog input signal such as a tone signal is converted into a 1-bit digital signal, which is converted into a parallel signal having a predetermined number of bits corresponding to the number of bits of the detection target signal. Detects the correlation with the reference signal sequence representing the signal component of the signal to be detected, and if the correlation result is at least once within a certain period of the signal to be detected, the state is maintained.
  • the present invention detects a signal to be detected such as a tone signal from a periodic analog input signal in a communication system, and is characterized in that the circuit configuration is much simpler than before.
  • a simple detection circuit with low power consumption can be used to detect a signal to be detected without complicated analog or digital filters which require a large amount of power consumption. Can be configured.

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Description

P JP9300100
1
明細書
入力信号より検出対象信号を検出する信号検出回路 技術分野
本発明は信号検出回路に係り、 特にディジタル加入者伝送装置や モデム等に用いられる トーン信号を検出する信号検出回路に関する。 背景技術
図 1に、 従来のディジタル加入者線伝送システムの構成図を示す。 図 1において、 加入者 （NT) 側の NT伝送装置 （NT局という） 1 1 と局 （LT) 側の LT伝送装置 （LT局という） 1 2とが、 ィ ンタフェースを介して、 双方向に伝送を行う伝送ライン 1 3により 接続される。 LT側の伝送装置 1 2は加入者線交換機 1 2 aに接続 され加入者線交換機 1 2 aは各ユーザ間とユーザデータ （B, D, Mはチャネル） を双方向で伝送する。 すなわち、 NT局 1 1 と LT 局 1 2で伝送ライン 1 3により 1 6 0 kビッ ト Zsの情報を双方向 で伝送を行うものである。
そこで、 これらの NT及び LT伝送装置 1 1 , 1 2は、 伝送ライ ン 1 3で双方向伝送を行うことから送受信の前段階でトレーニング を行い、 線路等化やエコーキャンセル等を行う。
ここで、 図 2に、 図 1の各局のブロック図を示す。 図 2において、 NT側の送受信部 1 1 A及び LT側の送受信部 1 2 Aのプロック構 成は同様であり、 送信データが送信器 （Tx) 2 1を介してエコー キャンセラ （EC) 22及び符号器 （ENC) 2 3に送られる。
エコーキャンセラ （EC) 22により送信信号のエコーレブリカ を発生し減算器 24で除去される。 また、 符号器 （ENC) 2 3に より符号化されたデータはハイプリ ッ ド回路 （H) 2 5を介して伝 送ライン 1 3上に送信される。 なお、 ハイプリ ッ ド回路 （H) 2 5 はディジタル系とアナログ系とを結合する回路で、 バランサ （B) 2 5 aによりインピーダンスの整合 （線路等化） が行われる。
一方、 伝送ライン 1 3から入力されるアナログ入力信号はハイブ リ ツ ド回路 （H) 2 5を介して減算器 2 4に送られ、 ここで入力信 号から送信データが除去されて受信器 2 6に送られることにより受 信データが抽出される。 この減算器 2 4は、 伝送ライン 1 3で送受 双方が行われて入力信号には送信データがハイブリ ッ ド回路 2 5を 介して含まれることから、 入力信号より送信データを除去するもの である。
また、 ハイプリ ッ ド回路 2 5を介して送られる入力信号はトーン 信号検出回路 （T D ) 2 7に送られ、 入力信号に含まれるトーン信 号を検出してその検出信号で、 実際のデータ通信の前段階でトレー ニングが行われる。
ここで、 図 3に、 図 2のトーン信号検出回路のブロック図を示す。 図 3において、 トーン信号検出回路 2 7は、 アナログ入力信号を ディジタル信号に変換する A Z D変換器 3 1、 必要な周波数成分の 信号を取り出すバンドパスフィルタ （B P F ) 3 2、 及びそのレべ ル （又はパワー） を検出するレベル （パワー） 検出器 3 3に構成さ れる。
この場合、 具体的に回路を構成させる場合、 トーン信号が 1 4 b i t、 8 0 kボー （K H z ) とすると、 AZD変換器 3 1は 2個の オペアンプ、 2個のコンパレータ、 1 5 0 0ゲートのディジタル回 路を必要とする。 また、 B P F 3 2とレベル （パワー） 検出器 3 3 とでは 1 0 0 0 0ゲ一ト以上のディジタル回路を必要とする。
なお、 図 3はアナログ入力信号をディジタル信号に変換した場合 を示しているが、 アナログ入力信号をアナログ信号のままでトーン 信号を検出する場合には A/D変換器 3 1が不用となり、 B P F 3 2及びレベル （パワー） 検出器 3 3がアナログ用として多数のコン パレー夕等で構成される。
ところで、 上述のディジタル加入者線伝送システムは、 米国標準 ( A N S I ： American National Standards Institute) (こ基づレヽ て構成されたものである。 この米国標準はディジタル加入者線伝送 における局とネッ トワーク間で十分な通信を行うために要求される ィン夕フェースを標準化したものである。
この米国標準によれば、 伝送路符号は 2 B 1 Q符号とされる。 こ の符号は、 冗長度のない 4値の振幅を持った PAM (パルス振幅変 調） 符号である。
ここで、 図 4に、 2 B 1 Q符号の説明図を示す。 図 4に示すよう に、 2 B 1 Q符号は 2ビッ トを 4値シンボル （+ 3， + 1 , — 1 , + 3) で表わしたものである。
次に、 図 5に、 トーン信号による トレーニングシーケンスの一例 を示し、 図 6にトーン信号例を示す。
図 5において、 （ a) の LT (局） 側からは、 2フレーム （ 2 4 0シンボル） 分のトレーニング用トーン信号 TLが送信され、 これ に対して （b) の NT (加入者） 側からは、 4フレーム （ 4 8 0シ ンボル） 分のトレーニング用トーン信号 TNが送信されるように なっている。 すなわち、 （b) の NT (加入者） 側ではトレーニン グ用トーン'信号 TLを受信するための期間 （ 4 m s e c以下） が設 けられ、 これを受信した後にトーン信号 TNを送信する。 そして、 L (局） 側でトーン信号 TNを受信検出した後に、 NT (加入 者） 側にトレーニング信号を送信する。
このトーン信号は、 図 6に示すように、 8 0 kボー （ 8 0 KH z) の 8シンボル （+ 3, + 3， + 3， + 3 , 一 3, — 3, — 3, - 3 ) を一周期として繰り返される 1 O KH zの信号であり、 この ようなトーン信号を相手に送ることにより互いにトレーニングの開 始を知らせる。 尚、 モデム等でも同様に正弦波信号をトーン信号と して用いている。
ところで、 ディジタル加入者線伝送装置は、 通信を行っていない トレーニング開始時は消費電力を削減するため、 動作させる必要が 無い部分は電源を切断する等してパワーダウンさせることが一般的 である。
しかし、 トーン信号を検出するための回路は、 動作開始のための 必須の回路であることからパワーダウンさせることができない。 従って、 図 2及び図 3に示すようなトーン信号検出回路 2 7は、 ァ ナログ式であっても、 ディジタル式であっても多数の回路部品を必 要とし、 複雑な回路構成となり、 消費電力が多大であるという問題 がある。 発明の開示
本発明はフィルタを用いない簡単な構成で、 低消費電力化を図る 信号検出回路を提供することを目的とする。
上記目的は、 周期性のあるアナログ入力信号を 1 ビッ トのデイジ タル信号に変換する AZD変換手段と、 検出対象信号の少く とも 2 倍の周波数のクロック信号により該 AZD変換手段の出力信号を検 出対象信号のビッ ト数に対応する所定ピッ ト数の並列信号に変換す る直 Z並列変換手段と、 該並列信号と検出対象信号の信号成分を表 す基準信号列との相関を検出する相関手段と、 該栢関手段の出力信 号が該検出対象信号の周期の間で一度でも検出状態となった場合に は該状態を保持するホールド手段とを備える信号検出回路により達 成される。 図面の簡単な説明
図 1は従来のディジタル加入者線伝送システムの構成図； 図 2は図 1の各局のプロック図 ；
図 3は図 2のトーン信号検出回路のプロック図；
図 4は 2 B 1 Q符号の説明図；
図 5はトーン信号による トレーニングシーケンスの一例を示す 図； 図 6はトーン信号例を示す図 ；
図 7は本発明の一実施例の原理プロック図 ；
図 8は本発明が適用されるシステムの構成図 ；
図 9は図 7の具体例を示すプロック回路図 ；
図 1 0 A, 図 1 0 Bは図 9の相関器の構成プロック図 ；
図 1 1は図 9の動作タイムチヤ一ト ；
図 1 2は他の構成の相関器を説明するための図である。 発明を実施するための最良の形態
図 7に、 本発明の一実施例の原理ブロック図を示す。 図 7におい て、 信号検出回路 4 1は、 コンパレー夕で構成される A/D (アナ ログ/ディジタル） 変換器 4 2に周期性のあるアナログ入力信号が 入力される。 このアナログ入力信号より検出対象信号のトーン信号 が検出される。
AZD変換器 4 2の出力信号が直 Z並列 （直列 並列） 変換器 4 3に入力される。 直 Z並列変換器 4 3には、 さらに基準クロックを 分周器 4 4により分周した、 例えば 8 0 KH zのクロックが入力さ れる。
直 Z並列変換器 4 3からの所定ビッ ト数の並列の出力信号は相関 器 4 5に入力される。 また相関器 4 5には、 メモリ 4 6に記憶され ている基準信号列 b n (例えば b】n〜b 5n) が入力される。
相関器 4 5の出力はホールド回路 4 8に入力される。 ホールド回 路 4 8には、 さらに分周器 4 4からのクロック （例えば 8 0 KH Z ) と、 該クロックより分周して得られる一定周期のクロック （例 えば 1 0 KH z) が入力される。
そして、 ホールド回路 4 8より トーン信号検出結果の信号が出力 される。 なお、 ホールド回路 4 8の出力信号を、 該クロック （例え ば 1 0 KH z ) が入力される計数手段であるカウンタ 4 9に入力し、 その結果をトーン信号検出結果としてもよい。 このような信号検出回路 4 1は、 まず、 アナログ入力信号が AZ D変換器 4 2で、 1 ビッ トのディジタル信号に変換される。
AZ D変換器 4 2の出力信号は直 Z並列変換器 4 3に与えられ、 この直ノ並列変換器 4 4で検出対象信号のビッ ト数に対応する所定 ビッ ト数の並列信号に変換される。 この場合の A/D変換器 4 2の 変換周期はトーン信号のような検出対象信号に対して速い、 （通常 n倍、 n≥ 2の整数） クロック信号 （トーン信号の場合は 8 0 K H z ) によって与えられる。 従って、 AZ D変換器 4 2の出力信号も 同じ周期のクロック （ 8 0 K H z ) でサンプリングされ直 Z並列変 換器 4 3に取り込まれた形となっている。
この直 Z並列変換器 4 3で変換された所定ビッ ト数の並列信号は 相関器 4 5に送られて、 検出対象信号の信号成分を表すレジスタ 4 7からの基準信号列 b n との相関が検出される。 この検出結果が ホールド回路 4 8において該検出対象信号の周期 （トーン信号の場 合は 1 Z 1 0 K H zの周期 ··図 6参照） の間で一度でも検出状態と なった場合には該状態が保持され、 トーン信号が検出されたことが 知らされることとなる。
また、 土記基準信号列 b n を、 AZD変換器 4 2の誤判定 （後述 する） を考慮した複数個の信号例で構成し、 相関器 4 5がこれらの 信号列のいずれかとの一致を検出するように構成すれば、 検出対象 信号の検出が容易となる。
さらに、 破線で示したようにホールド回路 4 8の後段に計数手段 としてカウンタ 4 9を設けている。 そして、 ホールド回路 4 8の出 力信号に応じてカウントアップし、 一定カウント値で該検出対象信 号のトーン信号が検出されたことを示す信号を発生するようにする c すなわち、 カウンタ 4 9が検出保護段としての役割をなし、 より正 確な検出が実現できる。
また、 直 Z並列変換器 4 3及び相関器 4 5の所定ビッ ト数を、 検 出対象信号のトーン信号のビッ ト数の n ( nは 2以上の整数） 倍に することにより、 検出対象信号以外の信号列と偶然一致してしまう 状態を回避することができ、 より正確な信号検出が実現できること となる。
次に、 図 8に、 本発明が適用されるシステムの構成図を示す。 本 発明が適用されるシステムは、 全体的には図 1及び図 2と同様であ り、 図 8は NT局 （LT局も同様） の詳細なブロック構成を示した ものである。
図 8において、 送信器 （図 2参照） からの送信データ （Tx D ARTA) はェコキャンセラ （EC) 5 1に入力されると共に、 符 号器 （ENCOD) 52に入力される。 符号器 （ENCOD) 5 2 からの符号化された出力信号は、 送信フィルタ （TE I L) 53を 通ってラインドライバ （DRV) 54に入力され、 その出力が送信 信号 （TRANSM I T S I GNAL) として、 アナログ系と ディジタル系を結合するハイプリ ッ ド回路 （HYB) 55を介して 伝送ライン （TR ANSM I S S I ON L I NE) 5 6より伝送 一方、 伝送ライン 5 6より送られてくるアナログの受信信号 （R E C E I VE S I GNAL) は、 ハイブリ ツ ド回路 （HYB) 5 5を介して、 A/D変換器 5 7に入力されると共に、 本発明の信号 検出回路 （TDET) 4 1に入力される。 AZD変換器 （ADC) 57で変換されたアナログ入力信号のディジタル信号は減算器 5 8 に入力される。 この場合のディジタル信号は、 自局の送信データの エコー信号 （ECHO) がハイプリ ッ ド回路 （HYB) 55を介し て重畳された信号である。
よって、 減算器 58では AZD変換器 （ADC) 57からのディ ジタル出力信号よりエコーキヤンセラ 5 1から出力される送信ェ コーレプリカを減算し、 送信エコーを除去する。 従って、 減算器 5 8からはディジタル化された真の受信入力信号が得られ、 これが等 化器 （DFE) 5 9を介して受信データ （RX DATA) として 受信器 （図 2参照） に送られる。
また、 ハイプリ ッ ド回路 （HYB) 55を介して送られる受信信 号 （RECE I VE S I GNAL) が信号検出回路 4 1に入力さ れ、 入力信号に含まれる検出対象信号のトーン信号を検出し、 この 検出信号 （WAKE UP CONTROL) が各構成を起動させ な ο
そこで、 図 9に、 図 7の具体例のブロック回路図を示す。 図 9に おいて、 直 Z並列変換器 43は 1 5ビッ トシフ トレジスタで構成さ れる。 このシフ トレジス夕 43のデータ （D) 端子には AZD変換 器 42からの 1ビッ トの信号 （TDET IN) が入力され、 ク ロック （CK) 端子には分周器 44からの 8 OKHzのクロック (CLK IN) が入力される。 8 O KHzとしたのは、 1 0KH zのトーン信号に対応させて 8倍としたものである。
また、 クリア （XC LR) 端子には上述のエコーキャンセラ 5 1 や等化器 5 9等のアルゴリズムを切り換えるときに使用される検出 動作指示信号 （TDET ST) が入力される。 この検出動作措示 信号 （TDET ST) は、 パワーオンリセッ ト時や、 通信が終了 し、 次回の通信開始を待つ時に、 トーン信号検出回路を初期化する ためにリセッ トし、 リセッ トを解除して動作状態とするものである。 また、 シフ トレジスタ 43からは出力端子 （Q 1〜Q 9, QA〜Q F) より 1 5ビッ トのパラレル信号が相関器 45に出力される。 相関器 45には、 さらに基準信号列 bn (後述する） が入力され、 出力端子 Yからの出力信号がホールド回路 48に入力される。
ホールド回路 48は、 OR回路 6 1， 65、 AND回路 62、 D 型フリップフロップ 63、 及びインバー夕回路 64により構成され、 OR回路 6 1に相関器 45の出力信号が入力される。 D型フリッブ フロップ 63のクロック端子 （CL) には 8 OKHzのクロック信 号 （CLK IN) が入力されると共に、 クリア端子 （XCLR) には検出動作指示信号 （TDET ST) が入力される。 D型フ リ ップフロップ 6 3の出力端子 Qからの出力信号は OR回路 6 1 , 6 5にそれぞれ入力される。
OR回路 6 1の出力信号は AND回路 6 2に入力され、 AND回 路 6 2の出力信号が D型フリ ップフロップ 6 3の D端子に入力され る。 また、 インバー夕回路の 6 4の出力信号が AND回路 6 2及び OR回路 6 5に入力される。
一方、 クロック信号 （CLK I N) 及び検出動作指示信号 （T DET ST) が、 3ビッ トのカウンタ 4 4 aのクロック端子 （C K) 及びクリア端子 （XCLR) に入力され、 出力端子 （RC) よ り Ι Ο ΚΗζのクロックがホールド回路 4 8のィンバ一夕回路 6 4 に入力されると共に、 4ビッ トのカウンタ 4 9のィネーブル端子 (EN) に入力される。
また、 8 0 KH zのクロック信号 （C LK I N) は OR回路 7 1に入力され、 検出動作指示信号 （TDET ST) がカウンタ 4 9のク リァ端子 （XC LR) に入力される。
カウンタ 4 9の口一ド端子 （LOAD) には、 ホールド回路 4 8 の OR回路 6 5の出力信号が入力され、 クロック端子 （CK) に 0 R回路 7 1の出力信号が入力される。 そして、 カウンタ 4 9の出力 端子 （R C) からの出力信号が OR回路 7 1に入力されると共に、 トーン信号検出結果 （TS ET) として出力される。
すなわち、 ホールド回路 4 8は、 1 O KHz周期で相関器 4 5の 出力が一度でも " 1 " ( " 0" でもよい） になれば、 次の周期まで " 1 " ( " 0 " でもよい） をホールドする。 また、 3ビッ トのカウ ンタ 4 4 aは、 1 0 KH zごとにパルス " 1 " ( " 0" でもよい） を 1個発生させる。 さらに、 4ビッ トのカウンタ 4 9は、 ホールド 回路 4 8の出力が " 0 " のときに、 " 0 " をロードし、 カウンタ値 が " 1 5" で RC端子より " 1 " を出力するように設定されている < ここで、 基準信号列 bn について説明する。 メモリ 4 6から供給 される （この場合ラッチ 4 7は不用） 基準信号列 bn は、 シフ トレ ジス夕 4 3から 8 0 KHzで連続して入力する 1 6 ビッ トの信号列 {a n } (n = k〜k+ 1 5 ) に対して、
{b n } = {1， 1， 1, 1, 0， 0， 0, 0， 1, 1, 1, 1， 0, 0， 0， 0 }
を用いる。 尚、 検出対象信号としてのトーン信号は図 6に示したよ うに {1,1, 1， 1,0， 0,0， 0 } の 8 ビッ トを最小単位とするものである が、 1 6 ビッ トとしたのは、 トーン信号の周波数 （ 1 0 KHz) の 1ノ 2の周波数 （ 5 KHz) でも、 {1，1，1，1，1，1, 1, 1,0, 0,0,0,0， 0, 0,0 } なる信号の場合には同様にして変化時点前後の 4ビッ トで {1, 1, 1, 1,0, 0, 0,0 } が出現してしまうためである。
また、 基準信号列 {b n } としては、 コンパレー夕 1のオフセッ トゃ雑音によるコンパレー夕の " 1 " → " 0 " 又はこの逆の " 0 " → " 1 " に変化する時の誤判定を考慮して相関を取る信号列は下記 のように設定することが好ましい。
{b】n} = {1, 1, Ι,Χ,Ο,Ο,Ο,Χ, 1, 1, ι,χ, 0,0, Ο,Χ }
{b 2ηΙ = {1, 1， Χ，0， 0,0,0, X， 1,1， Χ,Ο, 0,0， 0，Χ }
{b 3η} = {1,Χ，0，0，0, 0，0，Χ， 1，Χ， 0,0， 0,0,0， X } {b 4 „ } = {1, 1, 1， 1,Χ，0，0，Χ， 1， 1， 1, 1，Χ，0，0,Χ } {b 5η} = {1，1, 1, 1， 1,Χ，0，Χ, 1,1, 1， 1，1，Χ，0，Χ } なお、 上記の基準信号列 {b n } における 「XJ は変化点におけ る ドント · ケアで無視されるビッ トを示し、 相関器 3はこの 「X」 を除いて全て一致したとき、 基準信号列 {bn } が検出されたと判 定するものである。 従って、 シフトレジスタ 4 3において、 1 5 ビッ トのもので十分である。 この基準信号列 b ln〜b 5πは、 メモリ 4 6より相関器 4 5に供給される。
次に、 図 1 0 Α及び図 1 0 Bに、 図 9の相関器の構成プロック図 を示す。 図 1 0 Aにおいて、 相関器 4 5は、 例えば 5個の一致検出 回路 8 1 a〜8 1 eと、 その出力信号の論理和をとる 0 R回路 8 2 により構成される。
一致検出回路 8 1 a〜8 1 eのそれぞれの一方の入力端子には、 シフ トレジス夕 4 3からの出力信号列 a , 〜a 15 (上述の a π で n = k〜k + 1 5における k= 1 ) が入力される。 また、 一致検出回 路 8 1 aの他方の入力端子には、 上述のような基準信号列 b n (b n l〜b n l 5 ： n = l〜5 ) のうち b H〜b 1 1 5 が入力され、 同様に 一致検出回路 8 1 b〜8 1 eにはそれぞれ b 21〜b 215 、 b 31〜b
31 5 、 b 41~b 41 5 、 b 51 ~ b 51 5 力入力される。
そして、 各一致検出回路 8 1 a〜 8 1 eの出力信号は OR回路 8 2に入力され、 その出力信号が Y端子より相関出力信号として出力 される。 すなわち、 各一致検出回路 8 1 a〜 8 1 eにおいてシフ ト レジス夕 4 3からの出力信号 a■ 〜a】 5と基準信号列との相関をみ て、 そのうち一つでも一致したときに相関出力信号を出力するもの である。
また、 この場合の一致検出回路 8 1 a〜 8 1 eは、 図 1 0 Bに示 すように、 1 5個の E〇R (ェクスクルーシブオア） 回路 9 1 a〜 9 1 o及び AND回路 9 2により構成される。 各 E OR回路 9 1 a 〜 9 1 oの一方の入力端子には、 シフ トレジスタ 4 3の各出力信号 a】 〜a】5がそれぞれ入力され、 各 E〇R回路 9 1 a〜 9 1 oの他 方の入力端子には基準信号列 b nl〜b nl 5 がそれぞれ入力される。 E OR回路 9 1 a〜 9 1 oの出力信号が A N D回路 9 2に入力され る。 すなわち、 総ての E OR回路 9 1 a〜 9 1 oの出力が " 1 " 状 態になったときに AND回路 9 2より一致検出信号として図 1 0 A の〇R回路 8 2に出力するものである。
ところで、 図 9及び図 1 O A, 1 0 Bに示すように、 本発明信号 検出回路を構成するにあたり、 2 0 0〜3 0 0ゲート数で構成する ことができ、 従来の 1 0 0 0 0ゲート以上と比較して極めて簡易な 構成とすることができる。
次に、 図 1 1 に、 図 9の動作タイムチャートを示す。 図 1 1 にお いて、 A〜Eがカウン夕 4 9を介在させない場合のトーン信号検出 を示しており、 F〜Lがカウンタ 4 9を介在させたときのトーン信 P 3 0100
1 2
号検出を示している。
まず、 8 0 KH zのクロック C LK I N (図 1 1 A) により、 力 ゥンタ 44 aより 1 0 KH zの信号が生成される （図 1 1 B) 。 こ のとき、 相関器 4 5の相関により出力信号 Yが出力されると （図 1 1 C) 、 その立ち下りでホールド回路 4 8の D型フリ ップフ口ップ 6 3の Q端子より信号が出力される。 この Q端子からの出力信号は、 カウンタ 44 aからの 1 0 KH zの出力信号の立ち下りでリセッ ト されて立ち下る （図 1 1 D) 。 これにより、 OR回路 6 5より トー ン信号検出結果の信号が出力されるものである。
一方、 カウンタ 4 9を介在させる場合には、 カウンタ 44 aから の 1 O KHzクロック （図 1 1 Bを拡大したもの） が出力される (図 1 1 F) 。 この場合、 1 0 KHzごとに検出時動作と非検出時 動作とを繰り返すもので、 その間検出動作動作指示信号 T D ETS Tが出力される （図 1 1 G) 。 この 1 0 KHzが監視周期となる。 このときに相関器 4 5で相関有りとなると、 出力信号 Yが出力さ れ （図 1 1 H) 、 その立ち下りでホールド回路 4 8の D型フリップ フロップ 6 3の Q端子より出力信号が出力される （図 1 1 I) 。 そ して、 OR回路 6 5より出力信号が出力され （図 1 1 J) 、 カウン タ 4 9に入力される。
カウンタ 4 9では、 OR回路 6 5からの出力が " 0 " のときに ロードしてカウントを開始し、 カウント値が設定された値 1 5に なったときに （図 1 1 L) 、 RC端子より " 1 " を出力する （図 1 1 K) 。 このときの出力は OR回路 7 1に入力され、 その出力によ りカウンタ 4 9のカウント値がリセッ トとされる。
すなわち、 カウンタ 4 9のカウント値が 「1 5」 になったときに 相関有りの状態が連続しており トーン信号が検出されたと最終的に 判定すれば雑音による誤動作 （誤検出） を減少させることができる こととなる。 なお、 トーン信号は図 7に示すように 240又は 4 8 0シンボル有るので、 前者の場合には、 24 0 / 8 = 3 0となり、 充分カウント値 「 1 5」 に達することができる。
また、 図 1 2に、 他の構成の相関器を説明するための図を示す。 図 9の相関器 4 5は、 AND回路 （論理積） と OR回路 （論理和） との組合せで構成されており、 その論理構成を図 1 2に示している。 図 1 2において、 相関器 4 5では、 シフ トレジス夕 4 3からの出 力 Q 1〜Q 7の論理積で A 1〜A 5の信号を生成し、 出力 Q 9， Q A〜Q Fの論理積で B 1〜B 5の信号を生成される。 そして、 論理 積 Α 1 · Β 1 , Α 1 · Β 2, A 2 · Β 1 , A 2 · Β 2, A 2 · Β 3 , A 3 · Β 2 , A 3 · Β 3 , A 3 · Β 4 , A 4 · Β 3, Α 4 · Β 4 , Α 4 - Β 5 , Α 5 - Β 4, Α 5 - Β 5をそれぞれの論理和で相関器
4 5の Υ端子より出力信号が出力される。
すなわち、 相関器 4 5に基準信号列を入力することなく相関器 4 5内で論理的に構成されるものである。 これにより、 図 7に示すよ うなメモリ 4 6を省く ことができ、 より簡単な回路構成とすること ができる。
このように、 トーン信号のような周期性のあるアナログ入力信号 を 1 ビッ トのディジタル信号に変換し、 これを検出対象信号のビッ ト数に対応する所定ビッ ト数の並列信号に変換した上で検出対象信 号の信号成分を表す基準信号列との相関を検出し、 この相関結果が 該検出対象信号の一定周期の間で一度でも検出状態となった場合に は該状態を保持するように構成したので、 検出対象信号の検出を、 複雑且つ消費電力を多く必要とするアナログ又はディジタル■ フィ ル夕を必要とせずに低消費電力の簡単な回路構成で実現できる。
ところで、 従来よりシフ トレジスタ等の直/並列変換器と比較回 路とにより同期方式を構成することは、 例えば特開昭 6 1 - 2 5 6 2 6 2号、 特開昭 6 2 - 3 6 9 7 1号、 特開昭 5 7— 1 7 1 8 6 2 号、 特開昭 5 8 - 8 8 9 8 2号、 特開昭 6 2 - 2 3 0 1 3 3号、 特 開昭 6 3— 1 6 9 8 4 7号、 特開昭 6 3 - 2 8 4 9 4 0号、 特開昭
5 5— 9 5 4 4 9号、 特開平 4 - 1 4 1 7 7 0号の公報に記載され ている。
しかし、 これらのものは、 単に、 入力信号を基準信号と同期を とって信号処理するものである。 これに対して本発明は、 通信シス テムにおける周期性のあるアナログ入力信号より、 トーン信号のよ うな検出対象信号を検出するもので、 回路構成を従来より極めて簡 易に構成したところに特徴を有するものである。 産業上の利用可能性
以上説明したように、 本発明によれば、 検出対象信号の検出を、 複雑かつ消費電力を多く必要とするアナログ又はディジタル · フィ ル夕を必要とせずに、 低消費電力の簡易な検出回路を構成すること ができる。

Claims

請求の範囲
1. 周期性のあるアナログ入力信号を 1 ビッ トのディジタル信号 に変換する AZD変換手段 （ 4 2) と、
検出対象信号少く とも 2倍の周波数のクロック信号により該 A/ D変換手段 （ 4 2) の出力信号を検出対象信号のビッ ト数に対応す る所定ビッ ト数の並列信号に変換する直 Z並列変換手段 （4 3 ) と、 該並列信号と検出対象信号の信号成分を表す基準信号列との相関 を検出する相関手段 （ 4 5 ) と、
該相関手段 （ 4 5 ) の出力信号が該検出対象信号の周期の間で一 度でも検出状態となった場合には該状態を保持するホールド手段 ( 8 ) と、
を備えたことを特徴とする信号検出回路。
2. 前記基準信号列が、 A/D変換手段 （ 4 2) の誤判定を考慮 した複数個の信号列で構成されており、 前記相関手段 （ 4 5 ) がこ れらの信号列のいずれかとの一致を検出することを特徴とする請求 項 1記載の信号検出回路。
3. 前記基準信号列を、 前記相関手段 （ 4 5 ) 内で論理的に構成 することを特徴とする請求項 2記載の信号検出回路。
4. 前記基準信号列を、 前記相関手段 （ 4 5 ) に外部より供給す ることを特徴とする請求項 2記載の信号検出回路。
5. 前記ホールド手段 （ 4 8 ) の出力信号に応じて計数し、 所定 の計数値で前記検出対象信号が検出されたことを示す信号を発生す る計数手段 （ 4 9 ) を設けることを特徴とする請求項 1乃至 4記載 の信号検出回路。
6. 前記所定ビッ ト数が、 前記検出対象信号のビッ ト数の n (n ≥ 2の整数） 倍であることを特徴とする請求項 1乃至 5記載の信号 検出回路。
7. 前記検出対象信号が通信開始条件としてのトーン信号である ことを特徴とする請求項 1乃至 6記載の信号検出回路。
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