WO1994010685A1 - Appareil de traitement de l'information - Google Patents

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WO1994010685A1
WO1994010685A1 PCT/JP1993/001554 JP9301554W WO9410685A1 WO 1994010685 A1 WO1994010685 A1 WO 1994010685A1 JP 9301554 W JP9301554 W JP 9301554W WO 9410685 A1 WO9410685 A1 WO 9410685A1
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run
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Yutaka Okunoki
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Sega Corp
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Sega Enterprises Ltd
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    • G11C—STATIC STORES
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T1/00—General purpose image data processing
    • G06T1/60—Memory management

Definitions

  • the present invention relates to an information processing device, and more particularly, to an information processing device having an arithmetic processing unit and an external storage device detachably connected thereto, and further having a configuration in which data processing functions are shared.
  • a game device using a computer is an example of such an information processing device system.
  • a game device includes an external storage device having a built-in storage medium such as a ROM cartridge, a ROM card, a CD-ROM, a magnetic disk (FD), and a computer (CPU). Is configured to be detachably connected to a game device main body having a built-in.
  • the game device is configured to read data stored in the external storage device, perform arithmetic processing in the game device body, display the contents of the game program on a display device such as a CRT or a liquid crystal, and proceed with the game. ing.
  • the external storage device is a cassette Storage media is limited by the limited storage capacity for reasons such as size, standard, and price. For this reason, in order to be able to store a large amount of data in a limited storage medium, a data compression method of encoding and storing data has been adopted.
  • the above-mentioned dedicated semiconductor chip for decryption processing is replaced by a plurality of detachable semiconductor chips because they are not inexpensive.
  • it is common to place it only in the main unit of the arithmetic processing device.
  • ROM cartridges, ROM cards, and CDs Storage media such as ROMs and FDs can be easily duplicated by copying the program, which is a storage program. Therefore, it is necessary to provide a security processing chip in order to prevent unauthorized duplication of the program.
  • the security processing chip is mounted on the main unit and also on an external device, and the processing results of both security processing chips match. Depending on whether or not it is, the authenticity of the connected external storage device is determined.
  • the present invention provides an information processing device having a conventional arithmetic processing device and an external storage device detachably connected to the conventional arithmetic processing device and having a data processing function capable of reducing costs. aimed to.
  • a further object of the present invention is to provide an information processing apparatus having a configuration in which the function of decoding compressed data is shared between an arithmetic processing unit and an external storage device.
  • the present invention has an arithmetic processing unit and an external storage device for storing data.
  • the arithmetic processing unit and the external storage device are detachably connected to each other. ) That performs processing on the data stored in the external storage device.
  • the data processing device includes a first processing device provided in the external storage device and a second processing device provided in the arithmetic processing device.
  • An object of the present invention is to provide an information processing apparatus having a first processing means and a second processing means sharing processing of the data.
  • Another object of the present invention is to provide an external storage device corresponding to the above object.
  • the present invention has a storage medium, and a processing means for executing at least a part of a processing function for data stored in the storage medium, and a CPU for capturing a result of processing the data.
  • An object of the present invention is to provide an external storage device which is detachably attached to an arithmetic processing unit.
  • FIG. 1 is a block diagram of the configuration of the first embodiment of the present invention.
  • FIG. 2 is an example of run-length encoding in the embodiment of the present invention.
  • FIG. 3 is an example of Huffman coding in the embodiment of the present invention.
  • FIG. 4 is an explanatory diagram of the Huffman decoding table for a Lande night in the embodiment of the present invention.
  • FIG. 5 is an explanatory diagram of a run-length Huffman decoding table in the embodiment of the present invention.
  • FIGS. 6 to 14 is a circuit diagram in which the detailed configuration of the block diagram of the first embodiment of FIG. 1 is divided.
  • FIG. 15 is a diagram for explaining the arrangement of each of FIGS. 6 to 14 showing the details of the configuration of the first embodiment of FIG.
  • FIGS. 16 to 19 are operation time charts of the first embodiment.
  • FIG. 20 is an additional circuit diagram for directly reading ROM data without decoding.
  • FIG. 21 is a block diagram of the configuration of the second embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a block diagram of the configuration of the first embodiment of the present invention.
  • FIG. 1 shows the components related to the present invention to the arithmetic processing unit 201 and the external storage device 202, and the connection relationship between them. It is shown.
  • the arithmetic processing unit 201 and the external storage device 202 are detachably connected by a predetermined connector terminal not shown.
  • bus B S In the arithmetic processing unit 201, various buses 10 and arithmetic function circuits are connected to the bus B S in addition to the CPU 1.
  • the compressed data stored in the ROM 2 of the external storage device 202 is read out, decoded into the original data, and sent to the CPU 1. —Has an evening processing function.
  • the bus BS on the side of the arithmetic processing unit 201 is provided on the side of the arithmetic processing unit 201 which is a part of the configuration of the present invention. Only the configuration of the decoder is shown for connection.
  • the decoder provided on the arithmetic processing unit 201 includes a main body control unit 3, a run length counter 4, and a run time register 5 as functional blocks. Is done.
  • the external storage device 202 detachably connected to the arithmetic processing device 201 is, for example, a game cartridge.
  • This game cartridge contains the game program data. Evening has R 0 M 2 which is stored, and in particular, in the embodiment of the present invention, compressed data is stored.
  • This decoding is performed by sharing the functions of the decoder on the arithmetic processing unit 201 and the decoder on the external storage unit 202.
  • the function for performing specific data processing is shared between the arithmetic processing device 201 and the external storage device 202.
  • the decoder on the external storage device 202 side has a ROM address counter 6, a shift register 7, an R0M read control unit 8, and a shift register. It has a register control unit 9 and a Huffman decoding table 10.
  • the compressed data stored in the ROM 2 is obtained by first performing the run-length encoding on the binary digital data, and then performing the Huffman encoding on the run-length encoded data. It is obtained by conversion.
  • FIG. 2 specifically illustrates this encoding. That is, the original data is converted to a 56-bit binary data as shown. Let us consider digital data as an example.
  • This binary digital data represents the magnitude of 16 values each as a set of 4 bits. Therefore, if the 56-bit binary digital data in FIG. 2 is a set of four bits, the EEEEE 999999331 1 1 is represented by a hexadecimal code. It is expressed as
  • Huffman coding is performed on the data that has been run-length coded in this manner.
  • Huffman coding is characterized in that the number of coding bits is varied according to the frequency of occurrence of codes.
  • FIG. 3 shows an example of such Huffman coding, in which each of hexadecimal original data 0 to F is associated with a Huffman code for run data and a Huffman code for run length.
  • run-length encoded data E 5 9 5 3 2 12 2 shown in FIG. 2 for example, the run-time E is Corresponds to Huffman code. Also, run length 4 is associated with a Huffman code of 110.10.
  • the original 56-bit binary data is compressed into a 32-bit binary data.
  • the compressed binary data is stored in the ROM 2 of the external storage device 202 shown in FIG.
  • FIGS. 6 to 14 show a concrete example of the configuration of the first embodiment shown in FIG. 1 for reading out such compressed storage data from the ROM 2, decoding it into the original binary data, and sending it to the CPU 1.
  • Fig. 2 shows an example of a schematic circuit divided.
  • FIG. 15 is a diagram for explaining the arrangement relationship of the divided FIGS. 6 to 14.
  • the left part cut off by the dashed line is a part provided on the arithmetic processing unit 201 side
  • the right part is a part provided on the external storage unit 202 side.
  • FIGS. 16 to 19 are operation timing charts of the embodiment of FIGS. 1 and 6 to 14.
  • FIGS. 16 and 17 mainly show operation timings at the read address setting stage for ROM 2. It is a whip.
  • FIGS. 18 and 19 show that the time continues in the operation timing charts of FIGS. 16 and 17, respectively. This is an operation time chart of the operation.
  • the CPU address signal CPUA is supplied to the main controller 3 via the bus 11.
  • FIG. 6 shows a partial configuration of the main body control unit 3.
  • 60 is an 8-input NAND gate.
  • the NAND gate 60 has a CPU address signal CPUA [23 3 ⁇ 0] on the CPU dresser 11 (Note: The numbers in parentheses indicate the number of signal bits. In this example, the number of signal bits is 23 to 0. The same applies to the following description.), And ZAS and ZDS signals (see FIG. 16).
  • the NAND gate 60 detects that the storage area addresses 800 00 00 to 83 FFF of ROM 2 have been accessed.
  • the detection output of NAND gate 60 is further input to NAND gates 61, 62, 63 and 64.
  • the inverter 68 When the read / write signal R ZW is in the active state, the inverter 68 is present, so that the NAND gates 61 and 62 depend on the state of the 0 bit of the CPU address signal CPUA. Outputs the ZLWR and ZUWR signals, respectively.
  • the ZLWR and ZUWR signals are input to ROM address counter 6 (see Figure 1).
  • the ROM address re-set 6 is composed of two up-counters 1 2 1 and 1 2 3, and the / LWR and ZUWR signals are counters 1 2 1 and 1 2 3 respectively.
  • Load-on terminal ( LON) (see Figure 12).
  • a read start address is input to the counters 12 1 and 12 3 constituting the ROM address counter 6 through the CPU data nozzle 12 (see FIG. 1). You.
  • the read start address is sent as 8 bits each as the upper start address and the lower start address, and the upper 8 bits are sent to the counter 123 by UWR and LWR. Then, the lower 8 bits are sequentially loaded into the counter 122 (see Figure 16).
  • the ROM address ROMA [15 ⁇ 0] is output from the counters 12 1 and 12 3 to the ROM address nozzle 13 as the initial value of the counter. You.
  • This ROM address ROMA [15 ⁇ 0] is further input to the selector 122, and is selected and stored in the ROM 2 when the selection signal (DIRECT) is in the inactive state. It is sent (see Figure 12).
  • the ROM read control unit 8 (see Fig. 1) has two stages of D-FFs (flip-flops) 90 and 91 (see Fig. 9) and NOR gates 120 (see Fig. 1). 2).
  • ZLWR is input to two stages of D-FFs (flip-flops) 90 and 91, and this signal is used to control the shift register 7 to first load the upper data only once.
  • Output SLDU (see Figure 17).
  • the NOR gate 120 (see Fig. 12), which is a part of the ROM read controller 8, also has a ZSLD U is input.
  • ZSLDL which is a signal that controls the loading of lower data into shift register 7, is input (see Figures 12 and 17).
  • the address increment signal / INCA is output at each timing of both signals.
  • the ROM address counter 6 is incremented by one, that is, the ROM data on the ROM address bus 13 is incremented by one.
  • shift register 7 is composed of lower shift register 140 and upper shift register 141 of TTL logic as shown in FIG.
  • RO IV [data set is set only in lower shift register 140, data is transferred from lower shift register 140 to upper shift register 1 only. 4 Shifted to 1 sequentially.
  • the shift control of the shift registers 140 and 141 is controlled by the output from the NOR gate 101, which is a part of the shift register control unit 9 described later. This is performed by the ZSREQL (see Figs. 10 and 13) and the ZSREQU (see Fig. 14) output from the NAND gate 142.
  • the ROM data output from the shift register 7, specifically, the upper shift register 141, is led to the Huffman decoding table 10 (see FIGS. 1 and 11), and This is the address for the man decoding table 10.
  • the ROM data output from the shift register 7 is a Novman code, and the relationship between this and the decoded output will be described.
  • the run-length encoded data is Huffman-coded for each of the run data and the run length, as described above.
  • the Huffman decoding table 10 is provided with a Huffman decoding table 1 16 for the run and a Huffman decoding table 1 14 for the run length (Fig. 1). 1).
  • the Novman decoding tables 1 16 and 1 14 are composed of one type of storage circuit. Therefore, these can be changed by various means, for example, common to R0M, or variable for each external storage device by RAM.
  • FIG. 4 is a view for explaining the Huffman decoding table 1 16 for Lande night.
  • code length (code length 1) (CLEN 3 to 0) is output and o
  • FIG. 5 is a diagram for explaining the run-length Huffman decoding table 114.
  • the 8-bit Huffman code HUF 7-0 obtained from the shift register 14 1 is used as an address, and the 4-bit value stored in the corresponding address is used.
  • the decoded data (DATA 3 to 0) and the 3-bit Huffman code length (code length-1) (CLEN 3 to 0) are output.
  • the multiplexer 1 13 has three bits each of the Huffman for the Lande night from the H, Human decoding tables 1 16 and 1 14. Enter the code length and run length for the No and Fuman codes.
  • reference numeral 115 denotes a multiplexer, which is a 4-bit decoding data and a 4-bit decoding data from the Novman decoding tables 111 and 114, respectively. Decryption data for run length is input.
  • RDZRL (see Figs. 17 and 19) is input to the SEL terminals of the multiplexers 113 and 115 from T-FF100 (see Fig. 10).
  • the multiplexer 131 can use the Huffman decoding table 111 for the run length. The length or the Huffman code length from the Huffman decoding table 1 16 for Lande night is output alternately. Similarly, according to the logical level of the RD ZRL, the multiplexer 115 can execute the run data from the run-length Huffman decoding table 114 or the run-time Huffman decoding. The output from the table 1 16 is alternately output.
  • multiplexers 113 and 115 By using the multiplexers 113 and 115 in this way, a 4-bit bus connection is sufficient. Of course, it is also possible to configure so as to output with an 8-bit bus without using a multiplexer.
  • the Huffman code length from the multiplexer 113 is guided to the counter 111, which forms part of the shift register controller 9 (see Fig. 1).
  • the counter 111 counts down by the input Huffman code length, and outputs HLD when the count becomes 0 (see FIG. 17).
  • ZH LD becomes RD ZRL via T-FF 100 as described above, and is input to the selection terminals SEL of the multiplexers 113 and 115, and the Huffman code is input.
  • the output is controlled so that the outputs of the chemical tables 114 and 116 are switched (see Figs. 10 and 11).
  • HLD is input to the LDN terminal of the counter 111 by the NOR gate 110 of FIG. 11, and a new Huffman code length can be input.
  • the ZHLD signal is input to NOR gate 101 (see FIG. 10), and becomes a shift request signal SREQL for B counter 130 (see FIG. 13).
  • This shift request signal ZSREQL is Generated when ZINCA or ZR REQ is input to NOR gate 101 (see Figure 10).
  • ZINCA is the output of NAND gate 120 (see Figure 12). Further, ZRREQ is derived from a run length counter 80 (see FIG. 8) described later.
  • the B counter 130 counts down while the shift request signal ZSREQUL is active (see BCOUNT in FIGS. 17 and 19).
  • the run-length decoded data from the Nov-Fan decoding table 10 is input to a run-length counter 4, and the run-time data is It is input to the evening evening register.
  • run length data input to run length count 4 is sequentially subtracted until it becomes 0 based on the subtraction command from the main unit control unit 3.
  • the multiplexer 115 in FIG. 11 constitutes a part of the Novman decoding table 10 and, as described above, The decoding data from the man decoding tables 1 14 and 1 16 are output alternately.
  • the run-length counter 4 is composed of a counter 80 (see FIG. 8), which is a TTL circuit, and a NAND gate 81.
  • the decoded data from the Huffman decoding table 114 is inputted into the counter 80 because it is a run length data, and is set.
  • the run length data set to the counter 80 is set at the timing when the output RLLD from the NOR gate 76 (see Fig. 7) is input to the LDN pin of the counter 80. (See Figure 17 and Figure 19).
  • the run data which is the decoded data from the Huffman decoding table 116, is input to the duplex D—FF 84 that constitutes the run-done register (see FIG. 8).
  • Duplicate data D — The data set in FF84 is the lower 4 bits in the timing of CKH and / LCKL output from D — FF966 and 97 (see Figure 9). Set to D — FF 82, 83 every 4 high-order bits (see Figure 8).
  • Counter 80 has no UCKH and ZLCKL In the active state, ZDECR is given by the NAND gate 81, and the run length set by the clock CLK is subtracted (Figs. 17 and 19). Refer to the RUN count of).
  • the ZRREQ signal is generated and the next data read request is made.
  • This data read request is input to the NOR gate 101 (see FIG. 10) described above, and shift control is performed on the counter 130 (ZA EQL).
  • the data compressed by the run-length encoding and the Huffman encoding is stored in R 0 M 2 of the external storage device 202. are doing.
  • the Huffman decoding table 10 provided in the external storage device 202 has a Huffman decoding function for decoding the data stored in the ROM 2 and reading the data.
  • the function is assigned to the run-length decoding by the run-length counter 4 and the run-length register 5 provided in the processing unit 201.
  • the present invention is not limited to this, and the storage medium may be used as the storage medium. Flash memory and RAM with battery backup can also be used ⁇
  • FIG. 20 shows a circuit configuration in the case where additional functions are added to the first embodiment of the present invention. That is, in addition to storing data compressed by encoding in ROM 2, uncompressed data may be stored.
  • FIG. 20 shows a circuit in which the latter data is directly read out by CPU1.
  • the circuit shown in Fig. 20 addresses the upper bits (A16 to 23) of the address signal corresponding to the address area of ROM2 that stores uncompressed data.
  • NAND gate 201 becomes ZD IRECT, and when it matches the timing of R ZW given through inverter 203, the output of NAND gate 202 becomes 3 State buffer circuit 204 is energized.
  • the address signal CPU [15 ⁇ 0] input to the NAND gate 201 is further supplied to the selector 122 (see FIG.
  • the 3-state buffer circuit 204 is connected to the R ⁇
  • the uncompressed R0M data is directly passed through the CP data bus 12 in FIG. 8 without passing through the decoding means.
  • FIG. 21 is a block diagram of the configuration of the second embodiment of the present invention.
  • the second embodiment is characterized in that the external storage device 202 is provided with a CD-ROM as a storage medium.
  • the CD cartridge 202 includes a CD-R0M2 17 as a medium for storing data encoded as described in the first embodiment, and a CD cartridge 200.
  • It has a decoder 216 equipped with a decoding table for decoding the code data stored in the ROM 217.
  • the CD-R0M2 17 stores moving picture and audio data encoded by MPEG.
  • Decoder 2 1 6 Is connected to the arithmetic processing unit main body 201 through a CD cartridge connection connector 214.
  • the arithmetic processing unit main body 201 is provided with a CD driver 213 for reading the data of CD—ROM 217.
  • the CD driver 213 and CD—ROM 217 are connected by a laser beam 215. That is, the CD driver 2 13 is configured to scan the CD-ROM 2 17 with the laser beam 215 and read the stored data.
  • the CD driver 213 is connected to a CD data controller 221 which executes a CD-ROM standard error collection for the read data.
  • the CD data controller 211 is connected to a main body decoder 211 equipped with a decoding control unit corresponding to a plurality of CD cartridges.
  • the main body decoder 211 is connected to the power cartridge side decoder 2 in the CD cartridge 202 via the CD cartridge connection connector 214. It is electrically connected to 16.
  • the main-body-side decoder 211 is connected to a CPU 1 for controlling the entire arithmetic processing unit through a slide line 210.
  • the bus line 210 is also connected to various devices required by the processing unit, such as the main storage device 'I / 0', but is not shown in FIG. 21 because it is not directly related to the present invention. Omitted.
  • the CPU 1 sends a signal to the CD driver 2 13 to start reading data on the CD ROM 2 17.
  • the CD driver 2 13 reads the data on the CD ROM 2 17 and passes the data to the CD data controller 21.
  • the CD data controller 211 performs a CD-ROM standard error collection on the received data, and sends the result to the main body side decoder 211.
  • the main body decoder 211 transmits the received data to the decoding table of the cartridge side decoder 216 via the CD power connection connector 214. Perform decryption while referring to.
  • the contents of the decoding table differ depending on the encoding method, but are basically the same as the decoding table 10 in the first embodiment described above.
  • the main body side decoder 211 After decoding of the data is completed, the main body side decoder 211 passes the decoded data to the CPU 1 via the data node 210.
  • the main body decoder 211 basically has a run-length counter and a run-length decoder. It consists of a night and a night.
  • High-speed decoding can be performed without occupying the U process.
  • the common part regardless of the data recorded in the CD-ROM 217 is the main-side decoder 211, and the part different for each CD-R0M such as a conversion table.
  • the cartridge-side decoder 2 16 the size of the decoder mounted for each force-trigger can be reduced, and the cost can be reduced.
  • MPEG is used for data encoding.However, the use of other data compression methods such as JPEG 'Huffman encoding', arithmetic encoding, and universal encoding may be excluded. Not.
  • the function of the decoder is divided into the arithmetic processing unit main body 201 and a game cartridge or CD cartridge 202 as an external storage device. Although it is mounted, it may be mounted on the game cartridge or only the CD cartridge 202 without dividing the decoder.
  • the price of the game cartridge or CD-power cartridge 202 will increase, but may provide more sophisticated anti-duplication features.
  • a different cartridge-side decoder is prepared for each CD cartridge, but a plurality of CD cartridges can be used in common. It is also possible.
  • CD-R0M is used as the storage medium, but it is also possible to use LD-ROM, MO, FD, or the like. Industrial applicability
  • An information processing device having an arithmetic processing device and an external storage device detachably connected to the arithmetic processing device has a data processing function capable of reducing costs.
  • an information processing apparatus configured to share a function of decoding compressed data between an arithmetic processing unit and an external storage device as an example of data processing is provided.
  • the authenticity of the external storage device can be determined without providing a specific processing chip.
  • the present invention has been described with reference to the embodiment, the present invention is not limited to the embodiment.
  • the decoding of encoded and compressed data stored in the external storage device has been described as an example of data processing in the embodiment, the present invention provides a data processing as such decoding processing. However, it is not limited to. As long as it is within the same scope as the technical concept of the present invention, it is included in the scope of protection of the present invention.

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Description

明 細 書
情報処理装置 技術の分野
本発明は、 情報処理装置に関 し、 特に演算処理装置と これに着脱可能に接続される外部記憶装置を有し、 更に データ処理機能が分担化された構成を有する情報処理装 置に関する。 背景技術
演算処理装置と これに着脱可能に接続される外部記憶 装置によ り構成される情報処理装置と して、 外部記憶装 置に記憶されるプロ グラムを演算処理装置で実行させる システムが従来、 種々 提案されている。
こ のよ う な _情報処理装置システムの一例 と して、 例え ばコ ン ピュ ータを用いたゲーム装置がある。 このよ う な ゲーム装置は、 R O Mカー ト リ ッ ジ、 R O Mカ ー ド、 C D— R O M、 磁気ディ ス ク （ F D ) 等の記憶媒体を内蔵 した外部記憶装置をコ ン ピュ ータ （ C P U ) を内蔵する ゲーム装置本体に着脱可能に接続して構成される。
そ して、 外部記憶装置に記憶されるデータを読み出 し ゲーム装置本体において演算処理し、 ゲームプロ グラム の内容を C R T又は液晶等の表示装置に表示 してゲーム を進行する よ う に構成されている。
こ こ で、 外部記憶装置は、 カ セ ッ 卜 のノ、 ° ッ ケー ジサイ ズ、 規格、 価格等の理由によ り、 記憶媒体が限られた記 憶容量に制約される。 このため、 限られた記憶媒体に多 く のデー タを記憶する こ とを可能とするために、 データ を符号化 して記憶する、 データ圧縮の方法が採用 されて いる。
したがって、 外部記憶装置からデータを読み出 し、 本 体装置の C P Uによ り プロ グラム演算処理を可能とする ためには、 符号化し圧縮されたデー タを復号処理して元 のデータ に戻すこ とが必要である。
このデータの復号処理の方法と して、 プロ グラムを用 いて行う方法、 あるいは専用の復号用半導体チ ッ プを用 いて行う方法等が想定される。
復号処理をプロ グラ ムを用いて行う場合には、 特別な ハ ー ドウ エ アを必要と しない。 且つデータ圧縮のための 符号化方法の自由度が大きい という利点がある。 しか し
、 復号速度が遅 く 、 本体装置の C P Uの処理を占有して しま う とレ、う 問題がある。
一方、 復号用の専用半導体チ ッ プを用いて復号処理を 行う場合は、 復号速度が速 く 、 したがって本体装置の C P Uを占有 して しま う という 問題は少ない。 特に、 画像 デー タを復号する場合には， 処理が複雑で、 高速処理が 要求されるため、 専用の処理用半導体チ ッ プを用いて行 う こ とが有利である。
従来技術と して、 かかる場合上記専用の復号処理用半 導体チ ッ プは、 安価でないこ とから複数の着脱交換され る外部記憶装置に対して共用化すべ く 、 演算処理用の装 置本体のみに置かれる場合が一般的である。
—方、 R O Mカー ト リ ッ ジ、 R O Mカー ド、 C D — R O M、 F D等の記憶媒体は、 記憶デ一夕であるプロ グラ ムをコ ピーすれば、 容易に複製品が作れる。 そのために プロ グラ ムの無断複製を防止するためにセキュ リ ティ 用 の処理チ ッ プを備える こ とが更に必要となる。
かかるセキュ リ ティ 用の処理チ ッ プを備えた従来例と して、 例えば、 公開特許公報昭 61 -296, 433号、 同左昭 62 -3, 331号、 対応の米国特許 4， 799, 635 、 4, 865, 321, 5, 0 70, 479 及び R34, 161に記載される技術がある。
こ の技術では、 セキュ リ ティ 用の処理チ ッ プを本体装 置に搭載する と と もに外部装置に搭載し、 双方のセキュ リ ティ 用の処理チ ッ プでの処理結果が一致するか否かに よ り、 接続される外部記憶装置の真偽性を判断する よ う に してレ、る。
しか しながらかかるセキュ リ ティ 用の処理チ ッ プも復 号用の専用半導体チ ッ プも同様にコス ト的に大き く 、 外 部記憶装置を高価な もの と していた。 発明の開示
したがって、 本発明は、 従来の演算処理装置と これに 着脱可能に接続される外部記憶装置を有 し、 コ ス ト の低 減を可能とするデータ処理の機能を持つ情報処理装置を 提供する こ とを目的 とする。 更に本発明は、 圧縮されたデータの復号化機能を演算 処理装置と外部記憶装置とに機能が分担された構成を有 する情報処理装置を提供する こ とを目的 とする。
また、 本発明は、 外部記憶装置の真偽性の判定を特定 の処理チ ッ プを設ける こ とな く 実行でき る情報処理装置 を提供する こ とを目的とする。
更にまた、 本発明は、 演算処理装置とデータを記憶す る外部記憶装置を有し、 こ の演算処理装置と外部記憶装 置は、 着脱自在に接続され、 更に該外部記憶装置 （ 2 0 2 ) に記憶されたデータ に対する処理を行う データ処理 手段を備え、 こ のデータ処理手段は、 前記外部記憶装置 に備え られる第 1 の処理手段と、 前記演算処理装置に備 え られる第 2 の処理手段を有し、 前記データ に対する処 理を第 1 の処理手段及び第 2 の処理手段が分担して行う よ う に した情報処理装置を提供する こ とを目的 とする。
また、 本発明は、 上記目的に対応する外部記憶装置を 提供する こ とを目的とする。
更に本発明は、 記憶媒体と、 こ の記憶媒体に記憶され たデータ に対する処理機能の少な く と も一部を実行する 処理手段を有し、 前記データを処理した結果を取 り込む C P Uを有する演算処理装置に着脱自在に構成される外 部記憶装置を提供する こ とを目的とする。
本発明の更なる 目的は、 添付の請求の範囲の記載と以 下の実施例説明からよ り 明 らかにされる。 図面の簡単な説明
添付される図面は、 専ら本発明の説明のために用意さ れる ものであ り、 本発明が図面に記載された ものに限定 される ものではない。
図 1 は、 本発明の第 1 の実施例構成のブロ ッ ク 図であ る ο
図 2 は、 本発明の実施例における ラ ン レ ン グス符号化 の一例である。
図 3 は、 本発明の実施例におけるハフマ ン符号化の一 例である。
図 4 は、 本発明の実施例における ラ ンデ一夕用ハフマ ン復号化テーブルの説明図である。
図 5 は、 本発明の実施例における ラ ン長用ハフマ ン復 号化テーブルの説明図である。
図 6 乃至図 1 4 の各々 は、 図 1 の第 1 の実施例のプロ ッ ク図の詳細構成を分割して示す回路図である。
図 1 5 は、 図 1 の第 1 の実施例構成の詳細を示す図 6 乃至図 1 4 のそれぞれの配置関係を説明する図である。
図 1 6 乃至図 1 9 は、 第 1 の実施例の動作タイ ムチ ヤ 一 トである。
図 2 0 は、 復号化を行わずに R O Mデータを直接読み だす為の付加回路図である。
図 2 1 は、 本発明の第 2 の実施例構成のブロ ッ ク図で める。 発明を実施するための最良の形態
図 1 は、 本発明の第 1 の実施例構成のプロ ッ ク図であ り、 演算処理装置 2 0 1 と外部記憶装置 2 0 2 に対する 本発明に係わる構成部と、 それ らの接続関係が示されて いる。
演算処理装置 2 0 1 と外部記憶装置 2 0 2 は、 図示省 略されている所定のコ ネ ク タ端子によ り着脱き在に接続 される。
演算処理装置 2 0 1 において、 バス B S には C P U 1 の他、 各種 1 0及び演算機能回路が接続されている。
以降の説明で明 らかな通り、 本発明の実施例では、 外 部記憶装置 2 0 2 の R O M 2 に記憶された圧縮データを 読み出 し、 元のデータに復号処理して C P U 1 に送るデ —夕処理の機能を有している。
したがって、 図 1 では、 説明の簡単化のために演算処 理装置 2 0 1 側のバス B S には、 本発明の対象とする構 成の一部である演算処理装置 2 0 1 側に設け られる復号 器の構成のみを接続図示 している。
演算処理装置 2 0 1 側に設け られる復号器は、 機能ブ ロ ッ ク と して、 本体制御部 3 、 ラ ン長カ ウ ン タ 4 及びラ ンデ一 夕 レ ジスタ 5 を有して構成される。
一方、 演算処理装置 2 0 1 に着脱自在に接続される外 部記憶装置 2 0 2 は、 例えば、 ゲームカー ト リ ッ ジの如 き ものである。
こ のゲームカ ー ト リ ッ ジには、 ゲームプロ グラムデ一 夕が記憶される R 0 M 2 を有し、 特に、 本発明の実施例 においては、 圧縮されたデータが記憶されている。
こ のため、 R O M 2 から読みだされる圧縮データを元 のデータ に復号する こ とが必要である。 こ の復号化は、 前記演算処理装置 2 0 1 側の復号器と外部記憶装置 2 0 2 側の復号器とによ り機能分担して行われる。
こ のよ う に本発明においては、 演算処理装置 2 0 1 側 と外部記憶装置 2 0 2 側において、 特定のデータ処理を 行う為の機能を分担させている。
これによ り、 先に説明 した従来技術における問題、 即 ち C P Uの占有、 外部記憶装置のコ ス ト の問題を解消す る よ う に してレ、る。
外部記憶装置 2 0 2 側の復号器は、 図 1 の実施例構成 では、 R O Mア ド レ スカ ウ ン タ 6 、 シフ ト レ ジス タ 7、 R 0 M読み出 し制御部 8 、 シ フ ト レ ジス タ制御部 9 及び ハフマ ン復号テーブル 1 0 を有して構成される。
こ こで、 以降の説明の理解のために、 実施例と して R 0 M 2 に記憶されている圧縮データの一例について説明 する。
実施例 と して、 R O M 2 に記憶されている圧縮データ は、 2 進のディ ジタルデータを先にラ ン レ ン グス符号化 し、 次いでこのラ ン レ ン グス符号化データをハフマ ン符 号化 して得られる ものである。
図 2 は、 こ の符号化を具体的に説明する ものである。 即ち、 図示される よ う に元のデータを 5 6 ビッ ト の 2 進 ディ ジタ ルデー タ を例 と して考察する。
こ の 2 進ディ ジ タ ルデー タ は、 4 ビ ッ トずつの組 と し てそれぞれ 1 6 値の大き さ を表 している。 したがっ て、 図 2 の 5 6 ビ ッ ト の 2 進ディ ジタ ルデー タ を 4 ビ ッ トず つの組 とする と、 1 6 進符号によ り、 E E E E E 9 9 9 9 9 3 3 1 1 と して表さ れる。
こ れをラ ン レ ン グス符号化 し、 ラ ンデ一 夕 と、 ラ ンデ 一 夕 の連続即ち ラ ン長を組と して表す と、 図 2 に示さ れ る如 く に E 4 9 4 3 1 1 1 とな る。
次に、 こ のよ う にラ ン レ ン グス符号化さ れたデー タ を ハ フ マ ン符号化する。 ハ フ マ ン符号化は、 符号の発生頻 度に応 じて符号化 ビ ッ ト数を異な ら しめる こ とを特徴 と する。
図 3 は、 かかるハフマ ン符号化の一例であ り 、 1 6 進 の元デー タ 0 〜 F の各々 をラ ンデー タ 用 と ラ ン長用のハ フ マ ン符号に対応付けている。
実例 と して、 図 2 に示すラ ン レ ン グス符号化さ れたデ 一 夕 E 5 9 5 3 2 1 2 において、 例えばラ ンデ一 夕 E は 、 1 1 1 1 1 1 1 0 のハフマ ン符号に対応付け られる。 ま た、 ラ ン長 4 は、 1 0 1 0 のハ フ マ ン符号に対応付け られる。
こ のよ う な関係か ら、 上記のラ ン レ ン グス符号化さ れ たデー タ E 5 9 5 3 2 1 2 は、 ノヽ フ マ ン符号化に よ っ て
1 1 1 1 1 1 1 0 1 0 1 0 1 1 1 1 0 1 0 1 0 1 1 0 0 0 I 0 1 0 1 1 0 とな る。 したがって、 元の 5 6 ビッ ト の 2 進データが、 3 2 ビ ッ 卜 の 2 進デ一夕 に圧縮されている こ とが理解される。 こ の圧縮された 2 進データが図 1 に示す外部記憶装置 2 0 2 の R O M 2 に記憶される。
図 6 乃至図 1 4 は、 かかる圧縮された記憶データを R O M 2 から読み出 し、 元の 2 進データに復号して、 C P U 1 に送るための図 1 に示す第 1 の実施例構成の具体的 回路例を分割して示すものである。
図 1 5 は、 これら分割された図 6 乃至図 1 4 の配置関 係を説明する図である。 図 1 5 において、 一点鎖線で切 られた左側部は、 演算処理装置 2 0 1 側に備え られる部 分であ り、 右側部は、 外部記憶装置 2 0 2 側に備え られ る部分である。
更に、 図 1 6 乃至図 1 9 は、 図 1 及び図 6 乃至図 1 4 の実施例動作タイ ムチ ャ ー トである。
図 1 6 乃至図 1 9 に示す実施例動作タ イ ムチ ャ ー ト の 内、 図 1 6 及び図 1 7 は、 主と して R O M 2 に対する読 み出 しァ ド レ ス設定段階の動作タイ ムチ ヤ一 トである。
更に図 1 8 及び図 1 9 は、 それぞれ図 1 6 及び図 1 7 の動作タ イ ムチ ャ ー ト に対し、 時刻が継続する ものであ り、 主と して復号化データの読み出 し段階の動作タイ ム チ ヤ 一 トである。
以下、 これらの動作タイ ムチ ャ ー トを参照 しなが ら、 図 1 及び図 6 乃至図 1 4 の回路の動作を説明する。
図 1 に戻り説明する と、 C P U 1 から C P U ア ド レ ス バス 1 1 を通 して本体制御部 3 に C P Uア ド レ ス信号 C P U Aが与え られる。
本体制御部 3 は、 その一部構成が図 6 に示される。 図 6 において、 6 0 は、 8 入力の N A N Dゲー トである。 こ の N A N Dゲー ト 6 0 には、 C P U ド レ スノく ス 1 1 上 の C P Uア ド レス信号 C P U A 〔 2 3 · · 0 〕 （注 ： 〔 〕 内の数字は、 信号ビッ ト数を表し、 こ の例では、 2 3〜 0 の信号ビッ ト数を表 している。 以下の説明におい て も同様である。 ） と、 Z A S及び Z D S信号 （図 1 6 参照） が与え られる。
こ の N A N Dゲー ト 6 0 によ り、 R O M 2 の記憶領域 ア ドレス 8 0 0 0 0 0〜 8 3 F F F Fがア クセスされた こ とが検出される。 N A N Dゲー ト 6 0 の検出出力は、 更に N A N Dゲー ト 6 1 、 6 2、 6 3 及び 6 4 に入力 さ る。
書込 読出信号 R ZWがア ク ティ ブ状態にある と、 ィ ンバ一タ 6 8 が存在するので、 C P Uア ド レス信号 C P U Aの 0 ビッ ト の状態に応じ、 N A N Dゲー ト 6 1 、 6 2 からは、 それぞれ Z L W R、 Z U W R信号が出力 され る。
Z L W R及び Z U W R信号は、 それぞれ R O Mァ ド レ スカ ウ ン タ 6 (図 1 参照） に入力 される。 R O Mァ ド レ スカ ウ ン 夕 6 は、 2 つのア ッ プダウ ンカ ウ ンタ 1 2 1 及 び 1 2 3 によ り構成され、 / L W R及び Z U W R信号が それぞれカ ウ ンタ 1 2 1 及び 1 2 3 のロ ー ドオ ン端子 （ L O N ) に入力される （図 1 2 参照） 。
一方、 R O Mア ド レスカ ウ ンタ 6 を構成するカ ウ ンタ 1 2 1 及び 1 2 3 には、 C P Uデータノく ス 1 2 (図 1 参 照） を通 して、 読出開始ア ド レスが入力 される。
こ の読出開始ア ド レ スは、 開始ア ド レ ス上位及び開始 ァ ド レス下位と して 8 ビッ トずつ送られ、 U W R及び L W R によ り、 カ ウ ンタ 1 2 3 に上位 8 ビッ ト、 カ ウ ン夕 1 2 1 に下位 8 ビッ トが順次ロー ドされる （図 1 6 参照） 。
したがって、 カ ウ ン夕 1 2 1 及び 1 2 3 から R O Mァ ド レ スノく ス 1 3 に R O Mア ド レ ス R O M A 〔 1 5 · · 0 〕 がカ ウ ン夕の初期値と して出力される。
こ の R O Mア ド レ ス R O M A 〔 1 5 · · 0 〕 は、 更に セ レ ク タ 1 2 2 に入力 され、 選択信号 （ D I R E C T ) が非ア ク ティ ブ状態の時、 選択されて R O M 2 に送ら れる （図 1 2 参照） 。
一方、 R O M読出 し制御部 8 (図 1 参照） は、 2 段の D — F F (フ リ ッ プフ ロ ッ プ） 9 0 、 9 1 (図 9 参照） と N O R ゲー ト 1 2 0 (図 1 2 参照） で構成される。
2 段の D — F F (フ リ ッ プフ ロ ッ プ） 9 0 、 9 1 には 、 Z L W Rが入力 され、 シ フ ト レ ジスタ 7 に最初に上位 データを一度だけロ ー ド制御する信号である S L D U を出力する （図 1 7 参照） 。
R O M読み出 し制御部 8 の一部構成である N O Rゲー ト 1 2 0 (図 1 2 参照） に も、 その一入力端に Z S L D Uが入力 さ れる。
ま た N O Rゲー ト 1 2 0 の他端には、 シ フ ト レ ジス タ 7 に下位デー タ をロ ー ド制御する信号であ る Z S L D L が入力 さ れる （図 1 2 、 図 1 7 参照） 。
したがって、 N O Rゲー ト 1 2 0 か らは、 両信号の各 々 のタ イ ミ ン グで、 ア ド レ ス歩進信号/ I N C Aが出力 さ れる。 Z I N C Aによ り 、 R O Mア ド レ スカ ウ ン タ 6 が 1 ずつ歩進される、 即ち R O Mア ド レ スバス 1 3 上の ァ ド レ スデー タ力 1 ずつ歩進さ れる。
こ こ でシフ ト レ ジスタ 7 は、 図 1 4 に示すよ う に T T L論理の下位シ フ ト レ ジス 夕 1 4 0 と上位シ フ ト レ ジス 夕 1 4 1 によ り構成される。
先に言及 したよ う に R O Mァ ド レ スカ ウ ン タ 6 に開始 ア ド レ スがセ ッ ト される時に限 り 、 下位シ フ ト レ ジス タ 1 4 0 と と も に上位シ フ ト レ ジス タ 1 4 1 に、 S L D Uに基づき R Q M 2 か ら R O Mデー タ ス 1 4 に出力 さ れる R O Mデー タがセ ッ ト さ れる （図 1 7 参照） 。
その後は、 下位シフ ト レ ジス 夕 1 4 0 のみに R O IV [デ 一 夕がセ ッ ト さ れ、 デー タ は下位シ フ ト レ ジス タ 1 4 0 か ら上位シ フ ト レ ジス タ 1 4 1 に順次シ フ ト さ れる。
シ フ ト レ ジス 夕 1 4 0 及び 1 4 1 の シ フ ト の制御は、 後に説明する シ フ ト レ ジス 夕制御部 9 の一部構成であ る N O Rゲー ト 1 0 1 か ら出力 さ れる Z S R E Q L (図 1 0 、 図 1 3 参照） 及び N A N Dゲー ト 1 4 2 か ら出力 さ れる Z S R E Q U (図 1 4 参照） によ り 行われる。 シフ ト レ ジスタ 7 、 具体的には上位シフ ト レ ジスタ 1 4 1 の出力である R O Mデータ は、 ハ フ マ ン復号テープ ル 1 0 (図 1 、 図 1 1 参照） に導かれ、 ハ フ マ ン復号テ 一ブル 1 0 に対するア ド レス となる。
こ こで、 シフ ト レ ジスタ 7 の出力である R O Mデータ は、 ノヽフマ ン符号であ り、 これとその復号化出力 との関 係について説明する。
図 3 において、 説明 したよ う にラ ン レ ン グス符号化デ 一夕は、 ラ ンデータ とラ ン長のそれぞれに対してハフマ ン符号化されている。
したがって、 ノヽフマ ン符号を対応する ラ ンデ一夕 とラ ン長の各々 に対し、 復号化する こ とが必要である。 こ の ためハフマ ン復号テーブル 1 0 は、 ラ ンデ一夕用のノヽフ マ ン復号化テーブル 1 1 6 とラ ン長用のハフマ ン復号化 テーブル 1 1 4 が用意されている （図 1 1 参照） 。
かかるノヽフマ ン復号化テーブル 1 1 6、 1 1 4 は、 一 種の記憶回路で構成される。 したがって、 これらは、 種 々 の手段、 例えば R 0 Mで共通化し、 あるいは R A Mに よ り外部記憶装置毎に可変とする こ と等の変更が可能で ある。
図 4 は、 ラ ンデ一夕用のハフマ ン復号化テーブル 1 1 6 を説明する図である。 シフ ト レ ジスタ 1 4 1 か ら得ら れる 8 ビッ ト のハフマ ン符号 H U F 7〜 0 をァ ド レス と して、 対応するア ド レ ス に記憶されている 4 ビ ッ トの復 号化データ （ D A T A 3〜 0 ) および 3 ビ ッ ト のノヽ フ マ ン符号長 （符号長一 1 ) ( C L E N 3 〜 0 ) が出力 さ れ o
同様に図 5 は、 ラ ン長用のハフマ ン復号化テーブル 1 1 4 を説明する図であ る。 シ フ ト レ ジス タ 1 4 1 か ら得 られる 8 ビ ッ ト のハ フ マ ン符号 H U F 7 〜 0 をア ド レ ス と して、 対応するア ド レ スに記憶されている 4 ビ ッ ト の 復号化デー タ （ D A T A 3 〜 0 ) およ び 3 ビ ッ ト のハ フ マ ン符号長 （符号長— 1 ) ( C L E N 3 〜 0 ) が出力 さ れる。
図 1 1 において、 マルチプ レ ク サ 1 1 3 には、 ノ、 フ マ ン復号化テーブル 1 1 6 およ び 1 1 4 か らそれぞれ 3 ビ ッ トずつのラ ンデ一 夕用のハフマ ン符号長及びラ ン長用 の ノ、 フ マ ン符号長が入力 さ れる。
同様に 1 1 5 は、 マルチプ レ ク サであ り 、 ノヽ フマ ン復 号化テーブル 1 1 6 およ び 1 1 4 か らそれぞれ 4 ビ ッ ト ずつのラ ンデー タ用の復号化デー タ及びラ ン長用の復号 化デー タ が入力 さ れる。
マルチプ レ ク サ 1 1 3 及び 1 1 5 の S E L端子には、 T - F F 1 0 0 (図 1 0 参照） か ら R D Z R L (図 1 7 、 図 1 9 参照） が入力 される。
した力 つ て、 こ の R D Z R Lの論理 レベルに よ り 、 マ ルチプ レ ク サ 1 1 3 は、 ラ ン長用のハ フ マ ン復号化テ一 ブル 1 1 4 力ヽ らのハ フマ ン符号長ま たは、 ラ ンデ一 夕用 のハフマ ン復号化テーブル 1 1 6 か らのハ フマ ン符号長 を交互に出力する。 同様にマルチプレ クサ 1 1 5 は、 R D ZR Lの論理レ ベルによ り、 ラ ン長用のハフマ ン復号化テーブル 1 1 4 からのラ ンデータ または、 ラ ンデ一夕用のハフマ ン復号 化テーブル 1 1 6 からのラ ンデ一夕を交互に出力する。
このよ う にマルチプレ クサ 1 1 3及び 1 1 5 を使用す る こ とによ り、 4 ビッ トのバス接続で済むこ とになる。 勿論マルチプレ クサを使用せずに 8 ビッ トバスで出力す る よ う に構成する こ と も可能である。
マルチプレ クサ 1 1 3からのハフマ ン符号長は、 シフ ト レ ジス夕制御部 9 (図 1 参照） の一部を構成するカ ウ ン夕 1 1 1 に導かれる。 カ ウ ンタ 1 1 1 は、 入力される ハフマ ン符号長分だけ計数ダウ ン し、 0 となった時、 H L Dを出力する （図 1 7参照） 。
ZH L Dは、 T一 F F 1 0 0 を介して先に説明 したよ う に R D ZR L とな り、 マルチプレ クサ 1 1 3及び 1 1 5 の選択端子 S E Lに入力 して、 ハ フ マ ン符号化テ一ブ ノレ 1 1 4 及び 1 1 6 の出力を切り換える よ う に制御する (図 1 0、 図 1 1 参照） 。
図 1 1 の N O Rゲー ト 1 1 0 によ り、 H L Dがカ ウ ンタ 1 1 1 の L D N端子に入力 され、 新たなハフマ ン符 号長の入力を可能と させる。
また、 ZH L D信号は、 N O Rゲー ト 1 0 1 (図 1 0 参照） に入力 し、 Bカ ウ ンタ 1 3 0 (図 1 3参照） に対 する シフ ト要求信号ノ S R E Q L となる。
こ のシフ ト要求信号 Z S R E Q Lは、 H L Dの他に Z I N C Aま たは、 ZR R E Qが N O Rゲー ト 1 0 1 に 入力 さ れる時に生成さ れる （図 1 0 参照） 。
Z I N C Aは、 N A N Dゲー ト 1 2 0 の出力であ る （ 図 1 2参照） 。 ま た、 Z R R E Qは、 後に説明する ラ ン 長カ ウ ン タ 8 0 (図 8参照） か ら導かれる。
Bカ ウ ン タ 1 3 0 は、 シ フ ト要求信号 Z S R E Q Lが ア ク テ ィ ブの期間中、 計数ダウ ン さ れる （図 1 7及び図 1 9 の B C O U N T参照） 。
Bカ ウ ン タ 1 3 0 の計数値が 0 とな る時， Z S L D L が出力 さ れ、 シフ ト レ ジス タ 7を構成する下位デー タ用 シ フ ト レ ジスタ 1 4 0 (図 1 4参照） に対 し、 新たに R O Mデー タバス 1 4 か ら R O Mデー タ を取 り込むよ う に 制御する。
図 1 に戻る と、 ノヽフマ ン復号テーブル 1 0 か らのノヽ フ マ ン復号さ れた ラ ン長デー タ は、 ラ ン長カ ウ ン タ 4 に入 力 さ れ、 ラ ンデー タ は、 ラ ンデ一 夕 レ ジス 夕 5 に入力 さ れる。
ラ ン長カ ウ ン 夕 4 に入力 さ れた ラ ン長デー タ は、 本体 制御部 3 か らの減算指令に基づき順次 0 にな る ま で減算 さ れる。
—方、 ラ ンデ一 夕 レ ジス タ 5 に入力 さ れる ラ ンデ一 夕 は、 ラ ン長カ ウ ン タ 4 力く 0 とな る ま で繰 り 返 し C P Uデ 一 夕バス 1 2 に出力 さ れる。 こ れによ り 、 デー タ とその 継続回数数が C P U 1 に よ り 、 把握でき る のでラ ン レ ン グス符号が復号さ れる こ と にな る。 かかる機能を実現するための具体的回路を更に説明す る と、 図 1 1 のマルチプレ クサ 1 1 5 は、 ノヽフマ ン復号 テーブル 1 0 の一部を構成し、 先に説明 したよ う にハフ マ ン復号化テーブル 1 1 4 及び 1 1 6 からの復号化デー タを交互に出力する。
ラ ン長カ ウ ンタ 4 は、 T T L回路であるカ ウ ンタ 8 0 (図 8 参照） および N A N Dゲー ト 8 1 によ り構成され る
ハフマ ン復号化テーブル 1 1 4 からの復号化データ は 、 ラ ン長用のデ一夕であるのでこ のカ ウ ンタ 8 0 に入力 しセ ッ ト される。 カ ウ ンタ 8 0 へのラ ン長用データのセ ッ ト は、 N O Rゲー ト 7 6 (図 7 参照） からの出カ R L L Dがカ ウ ンタ 8 0 の L D N端子に入力する タイ ミ ン グで行われる （図 1 7 、 図 1 9 参照） 。
一方、 ハフマ ン復号化テーブル 1 1 6 からの復号化デ 一夕である ラ ンデータは、 ラ ンデ一夕 レ ジスタを構成す る二重化 D — F F 8 4 に入力 される （図 8 参照） 。
二重化 D — F F 8 4 にセ ッ ト されたデータ は、 それぞ れ D — F F 9 6 、 9 7 (図 9 参照） か ら出力 される C K H及び/ L C K L のタ イ ミ ン グで下位 4 ビッ ト、 上 位 4 ビッ ト毎に D — F F 8 2 、 8 3 にセ ッ ト される （図 8 参照） 。
D - F F 8 2 、 8 3 の双方にラ ンデ一夕がセ ッ ト され る と C P Uデータバスを通して C P U 1 に入力 される。
カ ウ ンタ 8 0 は、 ノ U C K H及び Z L C K Lが非ァ ク ティ ブ状態の時、 N A N Dゲー ト 8 1 によ り、 Z D E C Rが与え られ、 ク ロ ッ ク C L Kによ り セ ッ ト されている ラ ン長数の減算を行う （図 1 7 、 図 1 9 の R U Nカ ウ ン ト参照） 。
減算を続け、 セ ッ ト値が 0 となる と、 Z R R E Q信号 が発生され、 次のデータの読み取り要求が行われる。 こ のデータの読み取り要求は、 先に説明 した N O Rゲー ト 1 0 1 (図 1 0 参照） に入力 され、 カ ウ ンタ 1 3 0 に対 し、 シ フ ト制御を行う （ Z A R E Q L ) 。
したがって、 次のデータの読み取り要求が行われる ま で、 即ちカ ウ ンタ 8 0 がセ ッ ト されたラ ン長数の減算を 行い 0 となる まで、 同 じラ ンデータが D — F F 8 2 及び 8 3 から C P Uデータバス 1 2 に出力 される。
以上説明 したよ う に本発明の第 1 の実施例では、 外部 記憶装置 2 0 2 の R 0 M 2 にラ ン レ ン グス符号化及びハ フマ ン符号化によ り圧縮されたデータを記憶している。
そ してこ の、 R O M 2 に記憶されたデータを読みだす 際の復号化処理機能を外部記憶装置 2 0 2 に備えたハ フ マ ン復号テーブル 1 0 によ るハフマ ン複号化と、 演算処 理装置 2 0 1 に備えたラ ン長カ ウ ン タ 4 及びラ ンデ一夕 レ ジスタ 5 による ラ ン レ ン グス復号化に機能を分担させ ている。
これによ り、 外部記憶装置 2 0 2 のみに複号化の処理 機能を持たせる こ とによ る外部記憶装置 2 0 2 のコス ト 上昇を防 ぐ こ とができ る。 更に、 R 0 M 2 に記憶された圧縮データが不法に コ ピ 一 される場合であ って も、 コ ピーされたデータのみでは 、 元のデータ は復元出来ず、 ハフマ ン復号テーブル 1 0 の変換テーブルが必要である。
こ のよ う に本発明の実施例では、 プロ グラ ムデータの 不法な コ ピー も防止する こ とが可能である。
尚、 上記の第 1 の実施例に関 し、 外部記憶装置 2 0 2 の記憶媒体と して R O M 2 を使用 して説明 したが、 本発 明はこれに限定されず、 記憶媒体と してフ ラ ッ シュ メ モ リ ゃ、 ノく ッ テ リ ーバッ クア ッ プ付 R A Mも使用可能であ ο
図 2 0 は、 本発明の第 1 の実施例に追加的に機能を付 加する場合の回路構成である。 即ち、 R O M 2 に符号化 によ り圧縮されたデータを記憶してお く 他に、 圧縮され ていないデータが記憶される場合がある。
したがって、 図 2 0 は、 こ の後者のデータを直接 C P U 1 によ り読みだす回路である。
図 2 0 に示す回路は、 圧縮されていないデータを記憶 する R O M 2のア ド レ ス領域に対応する、 ア ド レ ス信号 の上位ビ ッ ト （ A 1 6 〜 2 3 ) をア ド レ スス ト ロ ーブ A Sのタ イ ミ ン グで検知する N A N Dゲー ト 2 0 1 を有す
N A N Dゲー ト 2 0 1 の出力は、 ZD I R E C Tとな り、 イ ンバー夕 2 0 3 を通して与え られる R ZWのタイ ミ ン グと一致する と、 N A N Dゲー ト 2 0 2 の出力によ り 3 ステー トバ ッ フ ァ 回路 2 0 4 が付勢される。
こ の際、 N A N Dゲー ト 2 0 1 に入力される ア ド レ ス 信号 C P U 〔 1 5 · · 0 〕 は、 更にセ レ ク タ 1 2 2 (図
1 2 参照） に入力 される。 そ して、 セ レ ク タ 1 2 2 が D I R E C Tによ り、 ア ド レ ス信号 C P U 〔 1 5 · · 0
〕 を選択切替え、 R O M 2 をア ク セス可能とする。
これによ り、 3 ステー トノくッ フ ァ 回路 2 0 4 は、 R 〇
M 2 から R O Mデータ 〔 7 · · 0 〕 を取り込むこ とが可 目 とな 。
次いで、 図 8 の C P Uデータバス 1 2 を通 して圧縮さ れていない R 0 Mデータが復号化手段を経ずに直接 C P
U 1 に導かれる。
図 2 1 は、 本発明の第 2 の実施例構成のブロ ッ ク図で ある。 特に こ の第 2 の実施例は、 外部記憶装置 2 0 2 に C D— R O Mを記憶媒体と して備える こ とを特徴とする ものである。
即ち、 演算処理装置本体 2 0 1 と外部記憶装置である C Dカ ー ト リ ッ ジ 2 0 2 を有して構成される。 C D カ ー ト リ ッ ジ 2 0 2 は、 第 1 の実施例に関 し説明 したごと き 符号化されたデータを記憶するための媒体と しての C D - R 0 M 2 1 7 と、 C D — R O M 2 1 7 に記憶された符 号データの復号のための復号化テーブルが搭載された復 号器 2 1 6 を有する。
C D - R 0 M 2 1 7 には、 M P E Gによ り符号化され た、 動画 ' 音声データが記憶されている。 復号器 2 1 6 は、 C Dカー ト リ ッ ジ接続用 コ ネ ク タ 2 1 4 を通 して演 算処理装置本体 2 0 1 と接続される。
演算処理装置本体 2 0 1 には、 C D — R O M 2 1 7 の データを読み取るための C D ドラ イバ 2 1 3 が設け られ ている。
C D ドラ イ ノ 2 1 3 と C D — R O M 2 1 7 間は、 レー ザ一光 2 1 5 によ り接続されている。 即ち、 C D ドライ ノく 2 1 3 は、 レーザー光 2 1 5 によ り C D — R O M 2 1 7 上を走査し、 記憶されているデータを読み取る よ う に 構成されている。
また、 C D ドライバ 2 1 3 は、 読み取ったデータに対 し、 C D — R O M規格のエラー コ レ ク シ ョ ンを実行する C Dデータ コ ン ト ローラ 2 1 2 に接続されている。
C Dデータ コ ン ト ローラ 2 1 2 は、 複数の C D カー ト リ ッ ジに対応した復号制御部を搭載した本体側復号器 2 1 1 に接続されている。
本体側復号器 2 1 1 は、 C Dカー ト リ ッ ジ接続用 コ ネ ク タ 2 1 4 を介 して、 C Dカー ト リ ッ ジ 2 0 2 内の力一 ト リ ッ ジ側復号器 2 1 6 に電気的に接続されている。 本体側復号器 2 1 1 は、 また、 ノく ス ラ イ ン 2 1 0 を通 して、 演算処理装置全体を制御するための C P U 1 に接 続されている。
バスライ ン 2 1 0 にはまた、 主記憶装置 ' I / 0 な ど 、 演算処理装置が必要とする各種装置が接続されている が、 図 2 1 では、 本発明 と直接には関連しないので図示 省略されている。
次に、 かかる実施例装置における復号処理の動作を説 明する。
まず最初に、 C P U 1 は、 C D ドラ イ ノく 2 1 3 に対し 、 C D — R O M 2 1 7上のデータの読み取り 開始信号を 送る。 C D ドライバ 2 1 3 は、 C D — R O M 2 1 7 上の データを読み取り、 そのデータを C Dデータ コ ン ト 口 一 ラ 2 1 2 に渡す。
C Dデータ コ ン ト ローラ 2 1 2 は、 受け取ったデータ に対し、 C D — R O M規格のエラ 一 コ レ ク シ ョ ンを行い 、 その結果を本体側復号器 2 1 1 に送る。
本体側復号器 2 1 1 は、 受け取ったデータを、 C D 力 — ト リ ッ ジ接続用コ ネ ク タ 2 1 4 を介 してカー ト リ ッ ジ 側復号器 2 1 6 の複号化テーブルを参照 しなが ら復号を 行う。
かかる復号化テ一ブルの内容は、 符号化の方法によ つ て も異なるが、 基本的には、 先に説明 した第 1 の実施例 における復号化テーブル 1 0 と同様である。
本体側復号器 2 1 1 は、 データの復号完了後、 データ ノく ス 2 1 0 を介 して、 C P U 1 に復号データを渡す。
したがって、 図 1 の第 1 の実施例と同様にラ ン レ ン グ ス符号に対する復号化を考える と、 本体側復号器 2 1 1 は、 基本的にはラ ン長カ ウ ン夕 と ラ ンデ一 夕 レ ジス夕 と から構成される。
以上が第 2 の実施例に於ける復号処理の動作である。 こ の よ う に本実施例によれば、 第 1 の実施例と同様に デー タの復号処理にハ ー ドウ ヱァを用意したので、 C P
Uの処理を占有せず、 高速に復号する こ とができ る。
また、 カ ー ト リ ッ ジ毎に異なったカ ー ト リ ッ ジ側復号 器 2 1 6 を用意する こ とによ り、 C D — R O M 2 1 7 を コ ピーするだけでは複製が不可能であ り、 ソ フ ト ウェア の無断複製を防止する こ とが出来る。
また、 復号器については、 C D — R O M 2 1 7 に記録 されたデータ に関わ らず共通な部分を本体側復号器 2 1 1 と し、 変換テーブルな ど、 C D — R 0 Mごとに異なる 部分をカー ト リ ッ ジ側復号器 2 1 6 とする こ とによ り、 力一 ト リ ッ ジ毎に搭載する復号器のサイ ズを小さ く でき 、 コス ト ダウ ンが可能である。
また、 上記の第 2 の実施例では、 データ符号化に M P E Gを用いたが、 J P E G ' ハフマ ン符号化 ' 算術符号 化 · ユニバーサル符号化等の他のデータ圧縮法を用いる こ とを排除する も のではない。
更に、 上記実施例では、 復号器の機能を演算処理装置 本体 2 0 1 と、 外部記憶装置と してのゲームカー ト リ ッ ジ、 あるいは C Dカ ー ト リ ッ ジ 2 0 2 に分割して搭載し たが、 復号器を分割せずに、 ゲームカー ト リ ッ ジ、 ある いは C Dカ ー ト リ ッ ジ 2 0 2 のみに搭載して も よい。
かかる場合は、 ゲームカー ト リ ッ ジ、 あるいは C D力 ー ト リ ッ ジ 2 0 2 の価格は、 上昇するが、 よ り高度の複 製防止機能を与える こ とが可能である。 また、 上記第 2 の実施例では、 カー ト リ ッ ジ側復号器 を C Dカ ー ト リ ッ ジ毎に異なった ものを用意したが、 複 数の C Dカー ト リ ッ ジで共通にする こ と も可能である。
更に、 上記実施例では記憶媒体に C D - R 0 Mを使用 したが、 L D — R O M、 M O、 F D等でも可能である。 産業上の利用可能性
演算処理装置と これに着脱可能に接続される外部記憶 装置を有する情報処理装置において、 コス ト の低減を可 能とするデータ処理の機能を有する。
更に、 データ処理の一例と して圧縮されたデータの復 号化機能を演算処理装置と外部記憶装置とに分担させる よ う に構成された情報処理装置が提供される。
また、 本発明の情報処理装置においては、 外部記憶装 置の真偽性の判定を特定の処理チ ッ プを設ける こ とな く 実行でき る。
したがって、 本発明によ り、 情報処理装置における コ ス ト低減と不法なデータのコ ピーを防止する こ とが可能 とな り産業上寄与する と こ ろ大である。
尚、 以上実施例に したがい本発明を説明 してきたが、 本発明は、 かかる実施例に限定される ものではない。 特 に、 データ処理と して、 外部記憶装置に記憶される符号 化圧縮データを復号処理する こ とを実施例 と して説明 し たが、 本発明は、 かかる復号処理と してのデータ処理に 限定される ものではない。 本発明の技術思想と同一の範囲であるかぎ り、 本発明 の保護の範囲に含まれる ものである。

Claims

請求の範囲
1 . 演算処理装置 （ 2 0 1 ) とデータを記憶する外部 記憶装置 （ 2 0 2 ) を有し、
該演算処理装置 （ 2 0 1 ) と外部記憶装置 （ 2 0 2 ) は、 着脱自在に接続され、
更に該外部記憶装置 （ 2 0 2 ) に記憶されたデータ に 対する処理を行う データ処理手段を備え、
該データ処理手段は、 該外部記憶装置 （ 2 0 2 ) に備 え られる第 1 の処理手段と、 該演算処理装置 （ 2 0 1 ) に備え られる第 2 の処理手段を有し、
該データ に対する処理を該第 1 の処理手段及び第 2 の 処理手段が分担して行う
よ う に した こ とを特徴とする情報処理装置。
2 . 請求の範囲 1 において、
前記外部記憶装置 （ 2 0 2 ) に記憶されるデー タ は、 符号化によ り ビッ ト数が圧縮された ものである こ とを 特徴とする情報処理装置。
3 . 請求の範囲 1 において、
前記外部記憶装置 （ 2 0 2 ) に記憶されるデータ は、 2 進ディ ジタ ル符号が少な く と も ラ ン レ ン グス符号化さ れた も のである こ とを特徴とする情報処理装置。
4 . 請求の範囲 1 において、
前記外部記憶装置 （ 2 0 2 ) に記憶されたデータ は、 2 進ディ ジタル符号をラ ン レ ン グス符号化し、 更に これ をハフマ ン符号化して生成された ものである こ とを特徴 とする情報処理装置。
5 . 請求の範囲 4 において、
前記第 1 の処理手段は、 前記ハフマ ン符号化に対する ハ フ マ ン復号化処理を行い、 前記第 2 の処理手段は、 前 記ラ ン レ ン グス符号化に対する ラ ン レ ン グス復号化処理 を行う ものである こ とを特徴とする情報処理装置。
6 . 請求の範囲 4 において、
前記第 1 の処理手段は、 ハ フマ ン復号テーブル （ 1 0 ) を有し、 前記記憶されたデータをア ド レ ス と して、 該 データ に対するハフマ ン復号化ラ ンデータ及びラ ン長デ 一夕を出力 し、
前記第 2 の処理手段は、 ラ ン長カ ウ ン タ （ 4 ) と ラ ン デー タ レ ジスタ （ 5 ) を有 し、
該ラ ン長カ ウ ン タ （ 4 ) は、 該ハ フマ ン復号テーブル ( 1 0 ) からのハフマ ン復号化ラ ン長データを入力 し、 該ラ ンデ一夕 レ ジスタ （ 5 ) は、 該ハフマ ン復号化ラ ンデータを入力 し、 該ラ ン長カ ウ ンタ （ 4 ) が該ラ ン長 データを一ずつ減数し、 0 を計数する までの期間中、 該 ハフマ ン復号化ラ ンデ一夕を継続して出力する
こ とを特徴とする情報処理装置。
7 . 請求の範囲 2 において、
前記外部記憶装置 （ 2 0 2 ) は、 記憶媒体を有し、 該 記憶媒体に少な く と も前記符号化によ り圧縮されたデー 夕が記憶される こ とを特徴とする情報処理装置。
8 . 請求の範囲 7 において、 前記記憶媒体は、 R O M (固定記憶装置） である こ と を特徵とする情報処理装置。
9 . 請求項 2 において、
前記外部記憶装置 （ 2 0 2 ) に記憶されたデータ は、 更に符号化を施されていないデータを有し、 該符号化を 施されていないデータは、 前記第 1 の処理手段及び第 2 の処理手段の処理の対象と されないよ う に したこ とを特 徵とする情報処理装置。
1 0 . 記憶媒体 （ 2 ) と、
該記憶媒体 （ 2 ) に記憶されたデータ に対する処理機 能の少な く と も一部を実行する処理手段を有し、
該データを処理した結果を取り込む C P U ( l ) を有 する演算処理装置 （ 2 0 1 ) に着脱可能に構成された こ とを特徴とする外部記憶装置。
1 1 . 請求の範囲 1 0 において、
前記記憶媒体 （ 2 ) に記憶されたデータ は、 符号化圧 縮されたデータであ り、 前記処理手段は、 該符号化に対 応する復号化処理の少な く と も一部を実行する機能を有 する こ とを特徴とする外部記憶装置。
1 2 . 請求の範囲 1 1 において、
前記記憶媒体 （ 2 ) に記憶されたデータ は、 2 進ディ ジタ ル符号が少な く と も ラ ン レ ン グス符号化された も の である こ とを特徴とする外部記憶装置。
1 3 . 請求の範囲 1 1 において、
前記記憶媒体 （ 2 ) に記憶されたデータ は、 2 進ディ ジタル符号をラ ン レ ン グス符号化し、 更に これをハフマ ン符号化して生成された ものである こ とを特徴とする外 部記憶装置。
1 4 . 請求の範囲 1 3 において、
前記処理手段は、 少な く と も前記ハフマ ン符号化に対 応するハフマ ン復号の機能を有する こ とを特徴とする外 部記憶装置。
1 5 . 請求の範囲 1 4 において、
前記処理手段は、 更にハフマ ン復号テ一ブル （ 1 0 ) を有し、 前記記憶媒体 （ 2 ) に記憶されたデ一夕をア ド レス と して、 該データ に対するハフマ ン復号化ラ ンデ一 夕及びラ ン長データを出力する こ とを特徴とする外部記 。
1 6 . 演算処理装置 （ 2 0 1 ) と、 符号化によ り圧縮デ 一夕を記憶する記憶媒体 （ 2 ) を含む外部記憶装置 （ 2 0 2 ) を有 し、
該演算処理装置 （ 2 0 1 ) と外部記憶装置 （ 2 0 2 ) は、 着脱自在に接続され、
更に該演算処理装置 （ 2 0 1 ) は、
該圧縮データが記憶されるァ ド レ ス領域を示すァ ド レ ス符号を C P Uア ド レ スバス （ 1 2 ) に出力する C P U ( 1 ) と、
該 C P U ( 1 ) から送られるア ド レ ス符号を検知する 本体制御部 （ 3 ) と、
ラ ン長カ ウ ンタ （ 4 ) と ラ ンデ一 夕 レ ジス タ （ 5 ) とを有 し、
該外部記憶装置 （ 2 0 2 ) は、
該本体制御部 （ 3 ) が該ア ド レ ス符号を検知する時、 該記憶媒体 （ 2 ) における該圧縮デー タが記憶さ れる ァ ド レス領域に対応する初期ア ド レ ス符号位置がセ ッ 卜 さ れる R O Mア ド レ スカ ウ ン タ （ 6 ) と、
該 R O Mア ド レ スカ ウ ン タ （ 6 ) にセ ッ ト される ア ド レ ス符号に対応する該記憶媒体 （ 2 ) のア ド レ ス位置か ら読みださ れる該圧縮デー タがセ ッ ト さ れ、 こ れを順次 シ フ ト して出力する シフ ト レ ジス夕 （ 7 ) と、
該 R O Mア ド レ スカ ウ ン タ （ 6 ) にセ ッ ト される初期 ァ ド レ ス符号位置を一ずつ歩進制御する R O M読み出 し 制御部 （ 8 ) と、
該シフ ト レ ジス タ （ 7 ) の シ フ ト動作を制御する シ フ ト レ ジス タ制御部 （ 9 ) と
該シ フ ト レ ジス タ （ 7 ) の出力をア ド レ ス と して、 該 ァ ド レ ス に対応する ラ ン長 と ラ ンデー タ を出力する復号 テーブル （ 1 0 ) を有 し、
該本体制御部 （ 3 ) の制御によ り 、 該復号テーブル （ 1 0 ) か ら出力 さ れる ラ ン長は、 該ラ ン長カ ウ ン タ （ 4 ) にセ ッ ト さ れ、 該ラ ンデ一 夕 は、 該ラ ンデ一 夕 レ ジス 夕 （ 5 ) にセ ッ ト さ れ、
該ラ ンデー タ レ ジス タ （ 5 ) は、 該ラ ン長カ ウ ン タ （ 4 ) が、 一ずつ 0 にな る までセ ッ ト さ れた ラ ン長を減算 する期間、 該セ ッ ト さ れたラ ンデ一 夕 を該 C P U ( 1 ) に送る こ とを特徴とする情報処理装置。
1 7 . 請求項 1 6 において、
前記圧縮データは、 2進ディ ジタル符号の 2 ビッ トず つによ り表される 1 6 進符号をラ ン レ ン グス符号化し、 更にハフマ ン符号化した ものである こ とを特徴とする情 報処理装置。
1 8 . 請求項 1 7 において、
前記復号テーブル （ 1 0 ) は、 前記ハフマ ン符号化に 対応するハフマ ン復号ラ ンデータ と ラ ン長データを出力 するハフマ ン復号テーブルである こ とを特徴とする情報 処理装置。
1 9 . 請求項 1 8 において、
前記ハフマ ン復号テーブルは、 ラ ン長用のハフマ ン復 号テーブル （ 1 1 4 ) と ラ ンデータ用のハフマ ン復号テ 一ブル （ 1 1 6 ) を有し、
該ラ ン長用のハフマ ン復号テーブル （ 1 1 4 ) は、 ラ ン長用のハフマ ン符号長と ラ ン長用の復号化データを出 力 し、
該ラ ンデータ用のハフマ ン復号テーブル （ 1 1 6 ) は 、 ラ ンデ一夕用のハフマ ン符号長と ラ ンデータ用の復号 化デー タを出力する こ とを特徴とする情報処理装置。
2 0 . 請求項 1 9 において、
更に第 1 のマルチプレ クサ （ 1 1 3 ) 及び第 2 のマル チプレ クサ （ 1 1 5 ) を有し、
該第 1 のマルチプレ クサ （ 1 1 3 ) は、 前記ラ ン長用 のハフマ ン符号長と ラ ンデ一夕用のハフマ ン符号長を交 互に出力 し、
該第 2 のマルチプレ クサ （ 1 1 5 ) は、 前記ラ ン長用 の復号化データ と ラ ンデータ用の復号化データを交互に 出力する こ とを特徴とする情報処理装置。
2 1 . 演算処理装置 （ 2 0 1 ) と外部記憶装置 （ 2 0 2 ) を有し、
該演算処理装置 （ 2 0 1 ) と外部記憶装置 （ 2 0 2 ) は、 着脱自在に接続され、
更に該外部記憶装置 （ 2 0 2 ) は、
符号化によ り圧縮されたデータを記憶する C D — R 〇 M ( 2 1 7 ) と
該データの符号化に対応する復号化テーブルを記憶す る カ ー ト リ ッ ジ側復号器 （ 2 1 6 ) を有し、
該演算処理装置 （ 2 0 1 ) は、
該 C D — R O M ( 2 1 7 ) に記憶されたデータを読み だす C D ドライ ノく （ 2 1 5 ) と、
読み取られたデータをを C D — R O M規格のエラ 一訂 正を行う C D コ ン ト ローラ （ 2 1 2 ) と、
該 C D コ ン ト ローラ （ 2 1 2 ) は、 エラ 一訂正された データを該カー ト リ ッ ジ側復号器 （ 2 1 6 ) の復号化テ 一ブルを参照して復号を行う 本体装置側復号器 （ 2 1 1 ) を有する こ とを特徴とする情報処理装置。
2 2 . 請求項 2 1 において、
前記カ ー ト リ ッ ジ側復号器 （ 2 1 6 ) と前記本体装置 側復号器 （ 2 1 1 ) は、 コ ネ ク タ （ 2 1 4 ) によ り着脱 自在に接続され、 前記 C D — R O M ( 2 1 7 ) と C D ド ライバ （ 2 1 5 ) とは、 レーザ光によ り接続される こ と を特徴とする情報処理装置。
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