WO1997047029A1 - Semiconductor chip and method for manufacturing the same - Google Patents

Semiconductor chip and method for manufacturing the same Download PDF

Info

Publication number
WO1997047029A1
WO1997047029A1 PCT/JP1997/001935 JP9701935W WO9747029A1 WO 1997047029 A1 WO1997047029 A1 WO 1997047029A1 JP 9701935 W JP9701935 W JP 9701935W WO 9747029 A1 WO9747029 A1 WO 9747029A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor chip
cutting
manufacturing
semiconductor
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP1997/001935
Other languages
English (en)
French (fr)
Inventor
Koichi Kitaguro
Hiroshi Kadonishi
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to EP97924340A priority Critical patent/EP0844648A1/en
Publication of WO1997047029A1 publication Critical patent/WO1997047029A1/ja
Priority to US09/019,896 priority patent/US6107161A/en
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00Cutting or separating of wafers, substrates or parts of devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00Grinding, lapping or polishing of wafers, substrates or parts of devices

Definitions

  • the present invention relates to a semiconductor chip, and more particularly to a technique for cutting a plurality of semiconductor chips from a semiconductor wafer.
  • FIG. 14A shows the process of cutting a die from a silicon wafer (in the case of full cut).
  • the wafer 2 is attached to a plastic film 4 having a surface coated with an adhesive.
  • the bonded wafer 2 is completely cut by a dicing saw 16. In this way, many dies 8 can be cut from one wafer 2 (see FIG. 15).
  • the conventional method as described above has the following problems. ⁇
  • a part of the die 8 may be damaged by the dicing saw 6.
  • the corner 8a of the die 8 is damaged.
  • a protective film 16 made of silicon nitride (SiN) or the like As shown in FIG. 16, when the upper part of the die 8 is covered with a protective film 16 made of silicon nitride (SiN) or the like, the corner 8a of the die 8 collapses. However, the protection film 16 is damaged such as cracks, and the waterproofness of the die 8 is impaired. Such a problem is particularly conspicuous when the distance between the dies 8 must be set small in order to cut out more dies 8 from one wafer 2, that is, when the scribe line margin is small. Occurs.
  • An object of the present invention is to solve such a problem and to provide a semiconductor chip which is hardly damaged when a semiconductor chip is cut from a semiconductor wafer, and a method for manufacturing the same.
  • the semiconductor chip of claim 1 is
  • An escape portion is provided on the side surface, which is substantially retracted from the cut surface.
  • the semiconductor chip of claim 2 is
  • the relief amount from the cut surface of the escape part in the vicinity where the side surfaces intersect is larger than the escape amount from the cut surface of the escape part in the part other than the vicinity where the side surfaces intersect.
  • the semiconductor chip of claim 3 is
  • the amount of retreat from the cut surface of the flank near the intersection of the side surfaces is made to be almost the same as the amount of retreat from the cut surface of the flank other than near the intersection of the side surfaces.
  • the semiconductor chip of claim 4 is
  • the semiconductor chip of claim 5 is
  • the relief portion is provided only in the vicinity where the side surfaces cross each other.
  • the relief portion in the vicinity where the side surfaces cross each other has a substantially circular arc shape when viewed from above the semiconductor wafer.
  • the semiconductor chip of claim 7 is
  • the semiconductor chip is a chip provided with a planar transistor.
  • the method for manufacturing a semiconductor chip according to claim 8 is:
  • a groove forming step of forming a cutting groove having a width wider than a cutting allowance of a cutting tool is provided in a portion to be cut of the semiconductor wafer.
  • the method for manufacturing a semiconductor chip according to claim 9 is:
  • the width of the cutting groove in the vicinity of the intersection of the cutting grooves is formed to be wider than the width of the cutting groove in the portion other than the vicinity of the intersection of the cutting grooves.
  • the cutting groove is formed, and
  • the arrangement of the semiconductor elements constituting the semiconductor chip is determined so as to conform to the shape of the cutting groove of the semiconductor chip.
  • the method for manufacturing a semiconductor chip according to claim 12 is
  • the arrangement of the semiconductor elements constituting the semiconductor chip is determined so as to conform to the shape of the cutting groove of the semiconductor chip.
  • the arrangement of the semiconductor elements constituting the semiconductor chip is determined so as to conform to the shape of the cutting groove of the semiconductor chip.
  • the portions corresponding to the contours of the intersecting cutting grooves are connected to each other in a substantially arc shape.
  • the semiconductor chip is a chip provided with a planar transistor.
  • the method for manufacturing a semiconductor chip according to claim 1 and the method for manufacturing a semiconductor chip according to claim 8 are characterized in that a relief portion substantially retreated from a cut surface is provided on a side surface of the semiconductor chip.
  • the method of manufacturing a semiconductor chip according to claim 2 and the method of manufacturing a semiconductor chip according to claim 9 are as follows. It is characterized in that it is set to be larger than the retreat amount from the cut surface.
  • the resist used in the previous step is heated, the resist is uniformly expanded in the smoothly connected portions. For this reason, when etching is performed using the expanded resist as a mask in the groove forming step, the contour line at the intersection of the cutting grooves is smooth without corners. That is, a large escape portion can be reliably provided at the corner of the semiconductor chip.
  • the method for manufacturing a semiconductor chip according to claims 11 to 13 is characterized in that the arrangement of the semiconductor elements constituting the semiconductor chip is determined so as to follow the shape of the cutting groove of the semiconductor chip. Therefore, the size and position of the escape portion are not limited by the presence of the semiconductor element in the chip. For this reason, a relief portion of a required size can be provided at a required position.
  • FIG. 1 is a sectional view showing a die 22 of a planar transistor, which is a semiconductor chip according to an embodiment of the present invention.
  • FIG. 2 is a plan view (schematic diagram) of the wafer 20 shown in FIG.
  • FIG. 3 is a plan view showing a part of the manufacturing process for one planar transistor portion of the wafer 20.
  • Figure 4 shows the fabrication of one planar transistor portion of wafer 20.
  • FIG. 5 is a plan view showing a part of the manufacturing process for one planar transistor portion of the wafer 20.
  • FIG. 6 is a plan view showing a part of the manufacturing process for one planar transistor portion of the wafer 20.
  • FIG. 7 is a plan view showing a part of the manufacturing process for one planar transistor portion of the wafer 20.
  • FIG. 8 is a plan view showing a part of the manufacturing process for one planar transistor portion of the wafer 20.
  • FIG. 9 is a plan view showing a part of the manufacturing process for one planar transistor portion of the wafer 20.
  • FIG. 10 is a partially enlarged plan view of the wafer 20 in a part of the manufacturing process.
  • FIG. 11A is a part of a cross-sectional view of the wafer 20 in some manufacturing steps.
  • FIG. 1IB is a part of a cross-sectional view of the wafer 20 in some manufacturing steps.
  • FIG. 12A is a part of a cross-sectional view of the wafer 20 in some manufacturing steps.
  • FIG. 12B is a part of a cross-sectional view of the wafer 20 in some manufacturing steps.
  • FIG. 13A is a part of a cross-sectional view of the wafer 20 in some manufacturing steps.
  • FIG. 13B is a part of a cross-sectional view of the wafer 20 in some manufacturing steps.
  • Figure 14A is a drawing (cross-sectional view) showing the operation of cutting a die from a silicon wafer (in the case of full cutting).
  • Figure 14B is a drawing (cross-sectional view) showing the operation of cutting a die from a silicon wafer (in the case of full cut).
  • Fig. 15 is a drawing (plan view) showing the operation of cutting a die from a silicon wafer.
  • Figure 16 shows a conventional die cut from a silicon wafer.
  • FIG. 1 is a cross-sectional view showing a planar transistor die 22 which is a semiconductor chip according to an embodiment of the present invention.
  • Figure 1 shows the state before cutting die 22 from wafer 20.
  • the side surface 28 of the die 22 divided by the scribe line 24 is constituted by the substantially flat cut surface 30 cut by the dicing machine and the side wall 32 of the cutting groove 26. become.
  • the side wall 32 of the cutting groove 26 corresponds to the relief. That is, the side wall 32 of the cutting groove 26 is retracted from the cut surface 30.
  • FIG. 2 is a plan view (schematic diagram) of the wafer 20 shown in FIG.
  • the die 22 is surrounded by four side surfaces 28 having the above-described configuration.
  • the side walls 32 of the cutting grooves 26 that intersect each other are connected to each other by a connecting portion 32 a near the intersection 34.
  • the connection portion 32a is formed in an arc shape.
  • FIGS. 1 to 13B are plan views showing a part of the manufacturing process for one planar transistor portion of the wafer 20.
  • FIG. FIG. 10 is a partially enlarged plan view of the wafer 20 in some manufacturing steps.
  • FIGS. 11A to 13B are partial cross-sectional views of the wafer 20 in some manufacturing steps.
  • a substrate is prepared in which an epitaxial growth layer 42 and a silicon oxide film (Si 2) 44 are formed in this order on the surface of an N-type substrate 40.
  • Si 2 silicon oxide film
  • FIG. 3 only the hatched portions of the silicon oxide film (Si 2 ) 44 are removed by etching. The etching is performed by masking a portion other than the hatched portion with a resist. After etching, the resist is removed, and boron is thermally diffused using the remaining silicon oxide film 44 (the portion other than the hatched portion) as a mask. As a result, a base region 46 is formed.
  • a silicon oxide film 44 is formed again on the surface of the wafer 20, and an emission region 48 is formed as shown in FIG. 4 in the same procedure as the formation of the base region 46 described above.
  • phosphorus is diffused thermally instead of boron.
  • a guard ring 50 is also formed at the same time. Guard Ring 50 Plane Transient
  • Replacement form (Rule 26) It is formed so as to surround the semiconductor device, and prevents the generation of leakage current on the chip surface.
  • the corner 50a of the guard ring 50 is formed in an arc shape.
  • a resistor 52 (shaded portion) made of polysilicon is formed. That is, a silicon oxide film 44 is formed again on the surface of the wafer 20, and polysilicon is deposited thereon.
  • the resistor 52 is formed by pulsing the deposited polysilicon.
  • the silicon oxide film 44 on the base region 46 and the emitter region 48 is partially removed by etching to form contact holes 54 and 56.
  • the silicon oxide film 44 outside the guard ring 50 is also removed.
  • the shaded area is the area of the silicon oxide film 44 removed in this step.
  • aluminum wiring 58 is formed in the hatched portion.
  • the aluminum wiring 58 is obtained by forming an aluminum layer on the surface of the wafer 20 using a technique such as vacuum deposition and patterning the aluminum layer by etching.
  • a silicon nitride film (SiN) 60 was formed as a protective film on the surface of the wafer 20 by a CVD method or the like, and then formed as shown in FIG. 11B.
  • a resist 62 is patterned on the silicon nitride film 60 thus formed.
  • a part of the silicon nitride film 60 is removed by etching using the resist 62 as a mask.
  • the range of the silicon nitride film 60 removed in this manner is the hatched portion shown in FIG.
  • a contact hole 64 for a bonding wire (not shown) is formed, and the silicon nitride film 60 on the peripheral portion 22a of the die 22 is removed. Therefore, as shown in FIG. 12A, the silicon epitaxial growth layer 42 is exposed in the peripheral portion 22 a of the die 22.
  • the wafer 20 is heated in the state of FIG. 12A, that is, while leaving the resist 62 used in the step of FIG. 12A.
  • the resist 62 slightly spreads, and partially covers the periphery 22 a of the die 22.
  • the hatched portion shown in FIG. 10 indicates the resist 62 before heating. By heating, the resist 62 spreads to the broken line portion.
  • the corner 62 a of the resist 62 near the intersection 34 of the scribing lines 24 is patterned in an arc shape. Therefore, when heated, the resist 62 spreads uniformly at the corners 62a in the direction of the normal to the arc.
  • etching is performed using the resist 62 spread by heating as a mask.
  • the epitaxy growth layer 42 is removed by a predetermined depth from a part of the peripheral portion 22 a of the die 22, and the above-described cutting groove 26 is formed (see FIG. 2).
  • the aluminum wiring 58 is exposed in a part of the contact hole 64, the aluminum wiring 58 is hardly etched because the etching rate of aluminum is much smaller than that of silicon.
  • the cutting groove 26 formed in this manner is indicated by the hatched portion in FIG. Then, as shown in FIG. 13B, the resist 62 is removed. As shown in FIG. 9, the elements constituting the planar transistor, including the guard ring 50, are all arranged so as to fit inside the cutting groove 26.
  • the wafer 20 is cut along the center of the cutting groove 26 using a dicing machine (not shown) having a width smaller than the width of the cutting groove 26. Therefore, the width of the scribe line 24 is narrower than the width of the cutting groove 26, and the possibility that the dicing machine contacts the side wall 32 of the cutting groove 26 is extremely low. Therefore, it is possible to prevent the upper surface of the die 22 from being damaged due to the entry of the blade of the dicing saw. By providing the cutting groove 26 in this way, the cutting accuracy can be greatly improved. Therefore, in order to cut out a larger number of dies 22 from one wafer 20, when the distance between the dies 22 has to be set narrow, that is, the margin of the scribe line 24 must be reduced. If not, it is not necessary to change the width of the dicing machine itself.
  • the die 22 is cut from the wafer 20. put out.
  • the side walls 32 of the cutting grooves 26 intersecting each other are located near the intersection 34.
  • connection portion 32a At the connection portion 32a, and the connection portion 32a is formed in an arc shape. That is, near the intersection 34, the side wall 32 of the cutting groove 26 is farther from the scribe line 24. Therefore, near the intersection 34 of the scribe line 24, the dicing saw does not come into contact with the connection portion 32a of the side wall 32 of the cutting groove 26. Therefore, it is possible to reliably prevent the corner of the upper surface of the die 22 which is most likely to be chipped at the time of cutting.
  • the connecting portion 32a of the side wall 32 of the cutting groove 26 is formed in an arc shape, but the connecting portion 32a is formed in a shape other than an arc shape, for example, an elliptical shape, a hyperbolic shape. It can be a quadratic curve such as a shape or a cubic or higher curve. It can also be formed by a shape connecting two or more straight lines or a single curve (chamfered shape).
  • the resist used in the step before the groove forming step is expanded by heating, and the resist is etched as a mask in the groove forming step to form the cutting groove.
  • the configuration may be such that the cutting groove is formed by a completely independent process without using the registry used in the previous process.
  • the width of the cutting groove near the intersection of the cutting grooves is formed to be wider than the width of the cutting groove in the portion other than the vicinity of the intersection of the cutting grooves.
  • the width of the cutting groove in the vicinity of the intersection between the grooves may be formed so as not to be wider than the width of the cutting groove in the portion other than the vicinity of the intersection of the cutting grooves.
  • the relief portion is provided at the upper portion of the side surface over the entire periphery of the side surface of the semiconductor chip.
  • the relief portion does not necessarily need to be provided over the entire periphery of the side surface of the semiconductor chip.
  • it may be configured to be provided only at a corner of a semiconductor chip.
  • the escape part does not necessarily need to be provided at the upper part of the side surface.
  • the present invention is applied to the planar transistor as an example, but the present invention is not limited to this.
  • the present invention can be applied to transistors other than planar transistors, semiconductor chips such as IC and LSI.
  • I 0-Replacement form (Rule 26)

Landscapes

  • Dicing (AREA)

Description

明細書 半導体チップおよび半導体チップの製造方法
技術分野
この発明は、 半導体チップに関し、 特に、 半導体ウェハから複数の半導体チッ プを切出す技術に関する。 背景技術
半導体素子を多数形成した 1枚のウェハをダイシングソ一等により切り分ける ことにより、 複数のダイ (半導体チップ) を得る技術が知られている。 シリコン ウェハからダイを切出す作業のようす (フルカットの場合) を、 図 1 4 A、 図 1 4 Bに示す。 まず図 1 4 Aに示すように、 ウェハ 2を、 表面に粘着材を塗布した プラスチックフィルム 4に貼りつける。 つぎに、 図 1 4 Bに示すように、 貼りつ けたウェハ 2をダイシングソ一 6により完全に切断する。 このようにして、 1枚 のウェハ 2から多数のダイ 8を切出すことができる (図 1 5参照) 。
しかしながら、 上記のような従来の方法には、 次のような問題点があった。 ゥ ェハ 2からダイ 8を切出す際、 ダイシングソー 6により、 ダイ 8の一部が破損す る場合がある。 特に、 図 1 5に示すように、 縦方向のスクライブライン (切断線) 1 0と横方向のスクライブライン 1 2とが交差する交差点 1 4近傍において、 ダ ィ 8の角部 8 aが破損することがある。
図 1 6に示すように、 ダイ 8の上部がシリコン窒化物 (S i N ) 等により構成 された保護膜 1 6により覆われている場合、 ダイ 8の角部 8 aが崩れることによ り、 この保護膜 1 6にひび割れ等の損傷が生じ、 ダイ 8の防水性等が損われる。 このような問題は、 1つのウェハ 2からより多数のダイ 8を切出すために、 ダイ 8相互の間隔を狭く設定しなければならない場合、 すなわち、 スクライブライン のマージンが小さい場合に、 特に顕著に生ずる。
I 一
差替え用紙 (規則 26) 発明の開示
この発明は、 このような問題点を解決し、 半導体ウェハから半導体チップを切 出す際、 損傷を受けにくい半導体チップおよびその製造方法を提供することを目 的とする。
請求項 1の半導体チップは、
半導体ウェハから切出す際に形成されたほぼ平坦な切断面を有する側面を複数 備えた半導体チップにおいて、
前記側面に、 切断面から実質的に退避させた逃げ部を設けたこと
を特徴とする。
請求項 2の半導体チップは、
請求項 1の半導体チップにおいて、
側面相互が交差する近傍における逃げ部の切断面からの退避量が、 側面相互が 交差する近傍以外の部分における逃げ部の切断面からの退避量より大きくなるよ う形成したこと
を特徴とする。
請求項 3の半導体チップは、
請求項 1の半導体チップにおいて、
側面相互が交差する近傍における逃げ部の切断面からの退避量が、 側面相互が 交差する近傍以外の部分における逃げ部の切断面からの退避量とほぼ同じになる よう形成したこと
を特徴とする。
請求項 4の半導体チップは、
請求項 1の半導体チップにおいて、
前記側面の全周に渡り、 前記逃げ部を設けたこと
を特徴とする。
請求項 5の半導体チップは、
請求項 1の半導体チップにおいて、
前記側面相互が交差する近傍にのみ、 前記逃げ部を設けたこと
を特徴とする。 一 2 一
差替え用紙 (規則 26) 請求項 6の半導体チップは、
請求項 1の半導体チップにおいて、
前記側面相互が交差する近傍における逃げ部の形状が、 半導体ウェハの上方か ら見て略円弧形状であること
を特徴とする。
請求項 7の半導体チップは、
請求項 1の半導体チップにおいて、
当該半導体チップは、 プレーナトランジスタを備えたチップであること を特徴とする。
請求項 8の半導体チップの製造方法は、
半導体ウェハから半導体チップを切出す切断工程を有する半導体チップの製造 方法において、
前記切断工程に先立ち、 半導体ウェハの切断予定部分に、 切出し工具の切断代 より広い幅の切断用溝を形成する溝形成工程を設けたこと
を特徴とする。
請求項 9の半導体チップの製造方法は、
請求項 8の半導体チップの製造方法において、
前記切断用溝相互の交差点近傍における切断用溝の幅が、 切断用溝相互の交差 点近傍以外の部分における切断用溝の幅より広くなるよう形成したこと
を特徴とする。
請求項 1 0の半導体チップの製造方法は、
請求項 9の半導体チップの製造方法において、
前記溝形成工程の前の工程で使用したレジストを加熱して拡張したものを、 溝 形成工程におけるマスクとしてエッチングを行なうことにより、 前記切断用溝を 形成するよう構成するとともに、
当該前の工程で使用するレジス卜のパターンのうち、 交差する切断用溝の輪郭 線に対応する部分相互を滑らかに接続したこと
を特徴とする。
請求項 1 1の半導体チップの製造方法は、
― 3 一 差替え用紙 (規則 26) 請求項 8の半導体チップの製造方法において、
半導体チップの前記切断用溝の形状に沿うよう、 半導体チップを構成する半導 体素子の配置を定めたこと
を特徴とする。
請求項 1 2の半導体チップの製造方法は、
請求項 9の半導体チップの製造方法において、
半導体チップの前記切断用溝の形状に沿うよう、 半導体チップを構成する半導 体素子の配置を定めたこと
を特徴とする。
請求項 1 3の半導体チップの製造方法は、
請求項 1 0の半導体チップの製造方法において、
半導体チップの前記切断用溝の形状に沿うよう、 半導体チップを構成する半導 体素子の配置を定めたこと
を特徴とする。
請求項 1 4の半導体チップの製造方法は、
請求項 1 0の半導体チップの製造方法において、
前記前の工程で使用するレジス卜のパターンのうち、 交差する切断用溝の輪郭 線に対応する部分相互を略円弧形状に接続したこと
を特徴とする。
請求項 1 5の半導体チップの製造方法は、
請求項 8の半導体チップの製造方法において、
当該半導体チップは、 プレーナトランジスタを備えたチップであること を特徴とする。
請求項 1の半導体チップおよび請求項 8の半導体チップの製造方法は、 半導体 チップの側面に、 切断面から実質的に退避させた逃げ部を設けることを特徴とす る。
したがって、 半導体ウェハから半導体チップを切出す際、 切出し工具が逃げ部 に接触することはない。 このため、 逃げ部が切出し工具により損傷を受けること はない。 すなわち、 損傷を受ける可能性が高い部分に逃げ部を設けることで、 損
差替え用紙 (規則 26) 傷を受けにくい半導体チップを実現することができる。
請求項 2の半導体チップおよび請求項 9の半導体チップの製造方法は、 側面相 互が交差する近傍における逃げ部の切断面からの退避量が、 側面相互が交差する 近傍以外の部分における逃げ部の切断面からの退避量より大きくなるよう設定し たことを特徴とする。
したがって、 半導体ウェハから半導体チップを切出す際、 特に欠けやすい半導 体チップの角部に、 より大きな逃げ部が設けられることになる。 このため、 より 損傷を受けにくい半導体チップを実現することができる。
請求項 1 0の半導体チップの製造方法は、 溝形成工程の前の工程で使用するレ ジス卜のパターンのうち、 交差する切断用溝の輪郭線に対応する部分相互を滑ら かに接続したことを特徴とする。
したがって、 当該前の工程で使用したレジストを加熱すると、 滑らかに接続さ れた部分については、 レジストが一様に拡張される。 このため、 拡張されたレジ ストを溝形成工程におけるマスクとしてエッチングを行なった場合、 切断用溝の 交差部分における輪郭線も、 角がなく滑らかなものとなる。 すなわち、 半導体チ ップの角部に、 大きな逃げ部を確実に設けることができる。
請求項 1 1〜請求項 1 3の半導体チップの製造方法は、 半導体チップの切断用 溝の形状に沿うよう、 半導体チップを構成する半導体素子の配置を定めたことを 特徴とする。 したがって、 逃げ部の寸法や位置が、 チップ内の半導体素子の存在 により制限されることはない。 このため、 必要な位置に必要な寸法の逃げ部を設 けることができる。 図面の簡単な説明
図 1は、 この発明の一実施形態による半導体チップであるプレーナトランジス 夕のダイ 2 2を示す断面図である。
図 2は、 図 1に示すウェハ 2 0の平面図 (略図) である。
図 3は、 ウェハ 2 0のうち 1つのプレーナトランジスタ部分についての、 製造 工程の一部を示す平面図である。
図 4は、 ウェハ 2 0のうち 1つのプレーナトランジスタ部分についての、 製造
差替え用紙 (規則 26) 工程の一部を示す平面図である。
図 5は、 ウェハ 2 0のうち 1つのプレーナトランジスタ部分についての、 製造 工程の一部を示す平面図である。
図 6は、 ウェハ 2 0のうち 1つのプレーナトランジスタ部分についての、 製造 工程の一部を示す平面図である。
図 7は、 ウェハ 2 0のうち 1つのプレーナトランジスタ部分についての、 製造 工程の一部を示す平面図である。
図 8は、 ウェハ 2 0のうち 1つのプレーナトランジスタ部分についての、 製造 工程の一部を示す平面図である。
図 9は、 ウェハ 2 0のうち 1つのプレーナトランジスタ部分についての、 製造 工程の一部を示す平面図である。
図 1 0は、 一部の製造工程におけるウェハ 2 0の部分拡大平面図である。
図 1 1 Aは、 一部の製造工程におけるウェハ 2 0の断面図の一部である。
図 1 I Bは、 一部の製造工程におけるウェハ 2 0の断面図の一部である。
図 1 2 Aは、 一部の製造工程におけるウェハ 2 0の断面図の一部である。
図 1 2 Bは、 一部の製造工程におけるウェハ 2 0の断面図の一部である。
図 1 3 Aは、 一部の製造工程におけるウェハ 2 0の断面図の一部である。
図 1 3 Bは、 一部の製造工程におけるウェハ 2 0の断面図の一部である。
図 1 4 Aは、 シリコンウェハからダイを切出す作業のようす (フルカットの場 合) を示す図面 (断面図) である。
図 1 4 Bは、 シリコンウェハからダイを切出す作業のようす (フルカットの場 合) を示す図面 (断面図) である。
図 1 5は、 シリコンウェハからダイを切出す作業のようすを示す図面 (平面図) である。
図 1 6は、 シリコ ウェハから切出した従来のダイを示す図面である。 発明を実施するための最良の形態
図 1に、 この発明の一実施形態による半導体チップであるプレーナトランジス 夕のダイ 2 2を示す断面図である。 図 1は、 ウェハ 2 0からダイ 2 2を切出す前 一 6 ―
差替え用紙 (規則 26) の状態を示す。 この後、 ウェハ 2 0は、 ダイシングソ一 (図示せず) により、 切 断される。 ウェハ 2 0の切断部の上部には、 ダイシングソ一によるスクライブラ イン (切断線) 2 4よりも広い幅の切断用溝 2 6が形成されている。
したがって、 スクライブライン 2 4で分割されたダイ 2 2の側面 2 8は、 ダイ シングソ一によりカツトされたほぼ平坦な切断面 3 0と、 切断用溝 2 6の側壁 3 2とにより構成されることになる。 切断用溝 2 6の側壁 3 2が、 逃げ部に対応す る。 すなわち、 切断用溝 2 6の側壁 3 2は、 切断面 3 0から待避させられた状態 になっている。
図 2は、 図 1に示すウェハ 2 0の平面図 (略図) である。 図 2に示すように、 ダイ 2 2は、 上述の構成を有する 4つの側面 2 8により囲まれている。 また、 図 2に示すように、 互いに交差する切断用溝 2 6の側壁 3 2は、 交差点 3 4近傍に おいて接続部 3 2 aにより接続されている。 この実施形態においては、 接続部 3 2 aは、 円弧状に形成されている。
つぎに、 図 1〜図 1 3 Bに基づいて、 プレーナトランジスタの製造手順を説明 する。 図 3〜図 9は、 ウェハ 2 0のうち 1つのプレーナトランジスタ部分につい ての、 製造工程の一部を示す平面図である。 図 1 0は、 一部の製造工程における ウェハ 2 0の部分拡大平面図である。 図 1 1 A〜図 1 3 Bは、 一部の製造工程に おけるウェハ 2 0の断面図の一部である。
まず、 図 1に示すように、 N型の基板 4 0の表面に、 ェピタキシャル成長層 4 2およびシリコン酸化膜 (S i〇2 ) 4 4をこの順に形成したものを用意する。 つぎに、 図 3に示すように、 シリコン酸化膜 (S i〇2) 4 4のうち斜線部のみ を、 エッチングにより取り除く。 エッチングは、 斜線部以外の部分をレジストに よりマスクすることにより行なう。 エッチング後、 レジストを取り除き、 残され たシリコン酸化膜 4 4 (斜線部以外の部分) をマスクとして、 ボロンを熱拡散さ せる。 これにより、 ベース領域 4 6が形成される。
その後、 再びウェハ 2 0の表面にシリコン酸化膜 4 4を形成し、 上述のベース 領域 4 6の形成と同様の手順で、 図 4に示すように、 エミッ夕領域 4 8を形成す る。 ただし、 この場合、 ボロンではなくリンを熱拡散させる。 この工程において、 同時にガードリング 5 0も形成される。 ガードリング 5 0は、 プレーナトランジ
差替え用紙 (規則 26) ス夕の素子を取巻くように形成され、 チップ表面におけるリーク電流の発生を防 止する。 この実施形態においては、 ガードリング 5 0の角部 5 0 aは、 円弧状に 形成されている。
つぎに、 図 5に示すように、 ポリシリコンにより構成された抵抗体 5 2 (斜線 部) を形成する。 すなわち、 ウェハ 2 0の表面に、 再度、 シリコン酸化膜 4 4を 形成し、 その上にポリシリコンを堆積させる。 堆積させたポリシリコンをパ夕ニ ングすることにより、 抵抗体 5 2が形成される。
つぎに、 図 6に示すように、 ベース領域 4 6およびエミッ夕領域 4 8の上部の シリコン酸化膜 4 4を、 エッチングにより一部取り除き、 コンタクトホール 5 4、 5 6を形成する。 この工程で、 ガードリング 5 0の外側のシリコン酸化膜 4 4も 取り除いておく。 斜線部が、 この工程で取り除かれるシリコン酸化膜 4 4の範囲 である。
つぎに、 図 7に示すように、 斜線部にアルミ配線 5 8を形成する。 アルミ配線 5 8は、 真空蒸着等の手法を用いてウェハ 2 0の表面にアルミの層を形成し、 こ れをエッチングによりパタニングすることにより得られる。
つぎに、 図 1 1 Aに示すように、 C V D法等により、 ウェハ 2 0の表面に保護 膜としてシリコン窒化膜 (S i N ) 6 0を形成し、 図 1 1 Bに示すように、 形成 したシリコン窒化膜 6 0上にレジスト 6 2をパタニングする。 つぎに、 図 1 2 A に示すように、 レジスト 6 2をマスクとしてエッチングを行なうことにより、 シ リコン窒化膜 6 0の一部を取り除く。
このようにして取り除かれたシリコン窒化膜 6 0の範囲が、 図 8に示す斜線部 である。 この工程において、 ボンディングワイヤ (図示せず) のためのコンタク トホール 6 4が形成されるとともに、 ダイ 2 2の周辺部 2 2 aのシリコン窒化膜 6 0が取り除かれる。 したがって、 図 1 2 Aに示すように、 ダイ 2 2の周辺部 2 2 aにおいては、 シリコンのェピタキシャル成長層 4 2が露出する。
つぎに、 図 1 2 Aの状態のまま、 すなわち、 図 1 2 Aの工程で使用したレジス 卜 6 2を残したまま、 ウェハ 2 0を加熱する。 この加熱により、 図 1 2 Bに示す ように、 レジスト 6 2が少し広がり、 ダイ 2 2の周辺部 2 2 aを一部覆うように なる。
― 8 ―
差替え用紙 (規則 26) 図 1 0に示すハッチング部分が、 加熱前のレジスト 6 2を示す。 加熱により、 レジスト 6 2は、 破線部分まで広がる。 この実施形態においては、 前述のスクラ イブライン 2 4の交差点 3 4近傍にあるレジスト 6 2の角部 6 2 aを円弧状にパ タニングするよう構成している。 したがって、 加熱した場合、 角部 6 2 aにおい て、 レジスト 6 2は円弧の法線方向に向って、 均一に広がる。
つぎに、 図 1 3 Aに示すように、 加熱により広がったレジスト 6 2をマスクと してエッチングを行なう。 この工程で、 ダイ 2 2の周辺部 2 2 aの一部において、 ェピタキシャル成長層 4 2が所定深さだけ取り除かれ、 上述 (図 2参照) の切断 用溝 2 6が形成される。 なお、 コンタクトホール 6 4の一部においてアルミ配線 5 8が露出しているが、 シリコンに比しアルミニウムのエッチングレー卜がかな り小さいため、 アルミ配線 5 8はほとんどエッチングされない。
このようにして形成された切断用溝 2 6力 図 9の斜線部で示される。 その後、 図 1 3 Bに示すように、 レジスト 6 2を取り除く。 図 9に示すように、 プレーナ トランジスタを構成する要素は、 ガードリング 5 0を含め、 全て切断用溝 2 6の 内側に納まるように配置されている。
つぎに、 図 1に示すように、 切断用溝 2 6の幅より狭い幅のダイシングソ一 (図示せず) を用いて、 切断用溝 2 6の中心に沿ってウェハ 2 0を切断する。 し たがって、 スクライブライン 2 4の幅は切断用溝 2 6の幅より狭く、 ダイシング ソ一が切断用溝 2 6の側壁 3 2に接する可能性はきわめて低い。 このため、 ダイ シングソ一の刃の進入にともなうダイ 2 2上面の破損を防止することができる。 このように、 切断用溝 2 6を設けることにより、 切断の精度を大幅に向上させ ることができる。 したがって、 1つのウェハ 2 0から、 より多数のダイ 2 2を切 出すために、 ダイ 2 2相互の間隔を狭く設定しなければならない場合、 すなわち、 スクライブライン 2 4のマージンを小さくせざるを得ない場合であっても、 ダイ シングソ一の幅自体を変更する必要はない。
図 2に示すように、 ウェハ 2 0の上面に形成された縦および横の切断用溝 2 6 に沿って、 ダイシングソ一でウェハ 2 0を切断することにより、 ウェハ 2 0から ダイ 2 2を切出す。
上述のように、 互いに交差する切断用溝 2 6の側壁 3 2は、 交差点 3 4近傍に
― 9 一
差替え用紙 (規則 26) おいて接続部 3 2 aで接続され、 接続部 3 2 aは、 円弧状に形成されている。 つ まり、 交差点 3 4近傍において、 切断用溝 2 6の側壁 3 2は、 スクライブライン 2 4から、 より離れている。 したがって、 スクライブライン 2 4の交差点 3 4近 傍において、 ダイシングソ一が切断用溝 2 6の側壁 3 2の接続部 3 2 aに接する ことはない。 このため、 切断時にもっとも欠けやすいダイ 2 2上面角部の破損を 確実に防止することができる。
なお、 上述の実施形態においては、 切断用溝 2 6の側壁 3 2の接続部 3 2 aを 円弧状に形成したが、 接続部 3 2 aを円弧状以外の形状、 たとえば楕円形状、 双 曲線形状等の 2次曲線形状や 3次以上の曲線形状にすることができる。 また、 2 以上の直線を接続した形状や、 1つの曲線 (面取り形状) により形成することも できる。
また、 上述の実施形態においては、 溝形成工程の前の工程で使用したレジスト を加熱して拡張したものを、 溝形成工程におけるマスクとしてエッチングを行な うことにより、 切断用溝を形成するよう構成したが、 前の工程で使用したレジス 卜を使用することなく、 全く独立の工程により切断用溝を形成するよう構成する こともできる。
また、 上述の実施形態においては、 切断用溝相互の交差点近傍における切断用 溝の幅が、 切断用溝相互の交差点近傍以外の部分における切断用溝の幅より広く なるよう形成したが、 切断用溝相互の交差点近傍における切断用溝の幅が、 切断 用溝相互の交差点近傍以外の部分における切断用溝の幅より広くならないよう形 成することもできる。
また、 上述の実施形態においては、 半導体チップの側面全周に渡り、 側面の上 部に逃げ部を設けたが、 逃げ部は、 必ずしも半導体チップの側面全周に渡り設け る必要はない。 たとえば、 半導体チップの角部にのみ設けるよう構成することも できる。 また、 逃げ部は、 必ずしも側面の上部に設ける必要はない。
なお、 上述の実施形態においては、 プレーナトランジスタにこの発明を適用し た場合を例に説明したが、 この発明はこれに限定されるものではない。 この発明 は、 プレーナトランジスタ以外のトランジスタや、 I C 、 L S I等、 半導体チッ プ一般に適用することができる。 一 I 0 ― 差替え用紙 (規則 26)

Claims

請求の範囲
1 . 半導体ゥェ八から切出す際に形成されたほぼ平坦な切断面を有する側面を 複数備えた半導体チップにおいて、
前記側面に、 切断面から実質的に退避させた逃げ部を設けたこと
を特徴とする半導体チップ。
2 . 請求項 1の半導体チップにおいて、
側面相互が交差する近傍における逃げ部の切断面からの退避量が、 側面相互が 交差する近傍以外の部分における逃げ部の切断面からの退避量より大きくなるよ う形成したこと
を特徴とするもの。
3 . 請求項 1の半導体チップにおいて、
側面相互が交差する近傍における逃げ部の切断面からの退避量が、 側面相互が 交差する近傍以外の部分における逃げ部の切断面からの退避量とほぼ同じになる よう形成したこと
を特徴とするもの。
4 . 請求項 1の半導体チップにおいて、
前記側面の全周に渡り、 前記逃げ部を設けたこと
を特徴とするもの。
5 . 請求項 1の半導体チップにおいて、
前記側面相互が交差する近傍にのみ、 前記逃げ部を設けたこと
を特徴とするもの。
6 . 請求項 1の半導体チップにおいて、
前記側面相互が交差する近傍における逃げ部の形状が、 半導体ウェハの上方か
差替え用紙 (規則 26) ら見て略円弧形状であること
を特徴とするもの。
7 . 請求項 1の半導体チップにおいて、
当該半導体チップは、 プレーナトランジスタを備えたチップであること を特徴とするもの。
8 . 半導体ゥェ八から半導体チップを切出す切断工程を有する半導体チップの 製造方法において、
前記切断工程に先立ち、 半導体ゥェ八の切断予定部分に、 切出し工具の切断代 より広い幅の切断用溝を形成する溝形成工程を設けたこと
を特徴とする半導体チップの製造方法。
9 . 請求項 8の半導体チップの製造方法において、
前記切断用溝相互の交差点近傍における切断用溝の幅が、 切断用溝相互の交差 点近傍以外の部分における切断用溝の幅より広くなるよう形成したこと
を特徴とするもの。
1 0 . 請求項 9の半導体チップの製造方法において、
前記溝形成工程の前の工程で使用したレジストを加熱して拡張したものを、 溝 形成工程におけるマスクとしてエッチングを行なうことにより、 前記切断用溝を 形成するよう構成するとともに、
当該前の工程で使用するレジストのパターンのうち、 交差する切断用溝の輪郭 線に対応する部分相互を滑らかに接続したこと
を特徴とするもの。
1 1 . 請求項 8の半導体チップの製造方法において、
半導体チップの前記切断用溝の形状に沿うよう、 半導体チップを構成する半導 体素子の配置を定めたこと
— 1 2 —
差替え用紙 (規則 26) を特徴とするもの。
1 2 . 請求項 9の半導体チップの製造方法において、
半導体チップの前記切断用溝の形状に沿うよう、 半導体チップを構成する半導 体素子の配置を定めたこと
を特徴とするもの。
1 3 . 請求項 1 0の半導体チップの製造方法において、
半導体チップの前記切断用溝の形状に沿うよう、 半導体チップを構成する半導 体素子の配置を定めたこと
を特徴とするもの。
1 4 . 請求項 1 0の半導体チップの製造方法において、
前記前の工程で使用するレジス卜のパターンのうち、 交差する切断用溝の輪郭 線に対応する部分相互を略円弧形状に接続したこと
を特徴とするもの。
1 5 . 請求項 8の半導体チップの製造方法において、
当該半導体チップは、 プレーナトランジスタを備えたチップであること を特徴とするもの。
— I 3 —
差替え用紙 (規則 26)
PCT/JP1997/001935 1996-06-07 1997-06-06 Semiconductor chip and method for manufacturing the same Ceased WO1997047029A1 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
EP97924340A EP0844648A1 (en) 1996-06-07 1997-06-06 Semiconductor chip and method for manufacturing the same
US09/019,896 US6107161A (en) 1996-06-07 1998-02-06 Semiconductor chip and a method for manufacturing thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8145415A JPH09330891A (ja) 1996-06-07 1996-06-07 半導体チップおよび半導体チップの製造方法
JP8/145415 1996-06-07

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US09/019,896 Continuation US6107161A (en) 1996-06-07 1998-02-06 Semiconductor chip and a method for manufacturing thereof

Publications (1)

Publication Number Publication Date
WO1997047029A1 true WO1997047029A1 (en) 1997-12-11

Family

ID=15384734

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1997/001935 Ceased WO1997047029A1 (en) 1996-06-07 1997-06-06 Semiconductor chip and method for manufacturing the same

Country Status (5)

Country Link
EP (1) EP0844648A1 (ja)
JP (1) JPH09330891A (ja)
KR (1) KR19990022039A (ja)
CN (1) CN1097849C (ja)
WO (1) WO1997047029A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001110755A (ja) * 1999-10-04 2001-04-20 Tokyo Seimitsu Co Ltd 半導体チップ製造方法
JP3368876B2 (ja) 1999-11-05 2003-01-20 株式会社東京精密 半導体チップ製造方法
JP3992893B2 (ja) * 1999-12-02 2007-10-17 富士通株式会社 半導体装置のアンダーフィル方法
KR100359769B1 (ko) * 2000-02-29 2002-11-07 주식회사 하이닉스반도체 하프톤 위상반전 마스크 및 그 제조방법
DE10029035C1 (de) * 2000-06-13 2002-02-28 Infineon Technologies Ag Verfahren zur Bearbeitung eines Wafers
JP2003332270A (ja) 2002-05-15 2003-11-21 Renesas Technology Corp 半導体装置およびその製造方法
JP4185704B2 (ja) 2002-05-15 2008-11-26 株式会社ルネサステクノロジ 半導体装置の製造方法
JP4961617B2 (ja) * 2007-10-01 2012-06-27 新光電気工業株式会社 配線基板とその製造方法及び半導体装置
JP5080338B2 (ja) * 2008-04-07 2012-11-21 株式会社豊田中央研究所 半導体素子を金属層によって基板に接合したモジュール
JP5503113B2 (ja) 2008-05-08 2014-05-28 古河電気工業株式会社 半導体装置、ウエハ構造体および半導体装置の製造方法
CN101989018B (zh) * 2009-08-05 2012-09-05 群康科技(深圳)有限公司 薄膜晶体管基板
WO2016068921A1 (en) * 2014-10-30 2016-05-06 Hewlett-Packard Development Company, L.P. Fluid ejection device
JP6950484B2 (ja) * 2017-11-20 2021-10-13 沖電気工業株式会社 半導体素子、発光基板、光プリントヘッド、画像形成装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56103447A (en) * 1980-01-22 1981-08-18 Toshiba Corp Dicing method of semiconductor wafer
JPS6214440A (ja) * 1985-07-12 1987-01-23 Mitsubishi Electric Corp 半導体ウエハ及びその分割方法
JPS6226839A (ja) * 1985-07-29 1987-02-04 Oki Electric Ind Co Ltd 半導体基板
JPS62186569A (ja) * 1986-02-12 1987-08-14 Nec Corp 電界効果型トランジスタの製造方法
JPS6418733U (ja) * 1987-07-22 1989-01-30
JPH05136261A (ja) * 1991-11-15 1993-06-01 Kawasaki Steel Corp 半導体チツプ及びウエハのダイシング方法
JPH08293476A (ja) * 1995-04-21 1996-11-05 Hitachi Ltd 半導体集積回路装置の製造方法および半導体ウエハならびにフォトマスク

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0750700B2 (ja) * 1989-06-27 1995-05-31 三菱電機株式会社 半導体チップの製造方法
US5259925A (en) * 1992-06-05 1993-11-09 Mcdonnell Douglas Corporation Method of cleaning a plurality of semiconductor devices
EP0678904A1 (en) * 1994-04-12 1995-10-25 Lsi Logic Corporation Multicut wafer saw process

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56103447A (en) * 1980-01-22 1981-08-18 Toshiba Corp Dicing method of semiconductor wafer
JPS6214440A (ja) * 1985-07-12 1987-01-23 Mitsubishi Electric Corp 半導体ウエハ及びその分割方法
JPS6226839A (ja) * 1985-07-29 1987-02-04 Oki Electric Ind Co Ltd 半導体基板
JPS62186569A (ja) * 1986-02-12 1987-08-14 Nec Corp 電界効果型トランジスタの製造方法
JPS6418733U (ja) * 1987-07-22 1989-01-30
JPH05136261A (ja) * 1991-11-15 1993-06-01 Kawasaki Steel Corp 半導体チツプ及びウエハのダイシング方法
JPH08293476A (ja) * 1995-04-21 1996-11-05 Hitachi Ltd 半導体集積回路装置の製造方法および半導体ウエハならびにフォトマスク

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0844648A4 *

Also Published As

Publication number Publication date
CN1190489A (zh) 1998-08-12
CN1097849C (zh) 2003-01-01
EP0844648A4 (ja) 1998-06-17
JPH09330891A (ja) 1997-12-22
EP0844648A1 (en) 1998-05-27
KR19990022039A (ko) 1999-03-25

Similar Documents

Publication Publication Date Title
EP0032801B1 (en) Method of dicing a semiconductor wafer
US5904548A (en) Trench scribe line for decreased chip spacing
WO1997047029A1 (en) Semiconductor chip and method for manufacturing the same
US3979237A (en) Device isolation in integrated circuits
US6107161A (en) Semiconductor chip and a method for manufacturing thereof
JP2004055852A (ja) 半導体装置及びその製造方法
JPH08293476A (ja) 半導体集積回路装置の製造方法および半導体ウエハならびにフォトマスク
JP2718901B2 (ja) 半導体装置の製造方法
CN100355035C (zh) 半导体晶片、其制造方法以及制造半导体器件的方法
US6465872B2 (en) Semiconductor device
JPS61501483A (ja) 埋込層の形成および位置づけ方法
US5827756A (en) Method of manufacturing semiconductor device
JPH05267449A (ja) 半導体装置及びその製造方法
US20170084468A1 (en) Method for processing a wafer and method for dicing a wafer
US11309282B2 (en) Method for manufacturing a semiconductor package having five-side protection
TWI708286B (zh) 半導體裝置及其製作方法
JP7655024B2 (ja) 炭化珪素半導体装置およびその製造方法
JPS6226839A (ja) 半導体基板
CN100399538C (zh) 降低浅沟绝缘化学机械抛光工艺造成的晶片伤害的方法
JPH08264489A (ja) 半導体装置
CN219163405U (zh) 半导体二极管片材
JP3174918B2 (ja) 半導体集積回路チップの製造方法
JPH07161684A (ja) 半導体装置の製造方法
CN118136586A (zh) 制造玻璃钝化半导体器件的方法
JP4991259B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 97190479.0

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 1019970708518

Country of ref document: KR

AK Designated states

Kind code of ref document: A1

Designated state(s): CN KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 1997924340

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1997924340

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1019970708518

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 1997924340

Country of ref document: EP

WWR Wipo information: refused in national office

Ref document number: 1019970708518

Country of ref document: KR