WO1999038208A1 - Procede de fabrication d'un dispositif a semi-conducteurs - Google Patents

Procede de fabrication d'un dispositif a semi-conducteurs Download PDF

Info

Publication number
WO1999038208A1
WO1999038208A1 PCT/JP1999/000255 JP9900255W WO9938208A1 WO 1999038208 A1 WO1999038208 A1 WO 1999038208A1 JP 9900255 W JP9900255 W JP 9900255W WO 9938208 A1 WO9938208 A1 WO 9938208A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor device
insulating film
ashing
interlayer insulating
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP1999/000255
Other languages
English (en)
French (fr)
Inventor
Taichi Miyazaki
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Citizen Watch Co Ltd
Original Assignee
Citizen Watch Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Citizen Watch Co Ltd filed Critical Citizen Watch Co Ltd
Priority to KR1020007007042A priority Critical patent/KR20010015895A/ko
Priority to AU19833/99A priority patent/AU1983399A/en
Priority to EP99900664A priority patent/EP1065714A4/en
Publication of WO1999038208A1 publication Critical patent/WO1999038208A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/68—Organic materials, e.g. photoresists
    • H10P14/683—Organic materials, e.g. photoresists carbon-based polymeric organic materials, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
    • H10P14/6516—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials
    • H10P14/6529—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by exposure to a gas or vapour
    • H10P14/6532—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials by exposure to a gas or vapour by exposure to a plasma
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/60—Wet etching
    • H10P50/64—Wet etching of semiconductor materials
    • H10P50/642—Chemical etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/10—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H10P70/12—Cleaning before device manufacture, i.e. Begin-Of-Line process by dry cleaning only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/082—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts the openings being tapered via holes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/093—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts
    • H10W20/097—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts by thermally treating

Definitions

  • the present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device using an organic interlayer insulating film as an insulating film between wirings.
  • a semiconductor device that forms an integrated circuit composed of a large number of active elements and passive elements, multiple layers of wiring are provided, such as wiring for connecting internal circuits and wiring for connecting to an external circuit (or device). Have been. There is a semiconductor device using an organic interlayer insulating film as an insulating film for insulating the wirings.
  • FIG. 10 The structure of such a conventional semiconductor device and its manufacturing method will be described with reference to FIGS. 10 and 11.
  • FIG. 10 The structure of such a conventional semiconductor device and its manufacturing method will be described with reference to FIGS. 10 and 11.
  • FIG. 10 The structure of such a conventional semiconductor device and its manufacturing method will be described with reference to FIGS. 10 and 11.
  • FIG. 10 The structure of such a conventional semiconductor device and its manufacturing method will be described with reference to FIGS. 10 and 11.
  • FIG. 10 is a schematic plan view of the semiconductor device
  • FIG. 11 is a schematic enlarged cross-sectional view taken along the line Y--Y of FIG.
  • Reference numeral 11 denotes a semiconductor substrate (semiconductor chip or wafer) in which an integrated circuit is formed. On the upper surface, a plurality of lower wirings 13a and 13b in which a metal film mainly composed of aluminum is patterned are provided. Have been.
  • a protective film 15 made of a silicon oxide film or a silicon nitride film is formed on the entire surface of the semiconductor substrate 11, and a required film on the lower wirings 13a and 13b of the protective film 15 is formed.
  • a contact hole 16 is provided at the location.
  • an organic interlayer insulating film 19 is formed on the entire surface of the protective film 15, and a contact hole 18 is provided at the same position as the contact hole 16 of the protective film 15.
  • the organic interlayer insulating film 19 is formed, for example, by coating a photosensitive polyimide precursor with a protective film 1. After being coated on 5, a contact hole 18 is formed by patterning, and heat treatment is performed to form a polyimide.
  • upper wirings 21a and 21b are formed by patterning a metal film containing aluminum as a main component.
  • the upper wirings 21a and 21b are They are individually connected to the lower wiring 13a and 13b through contact holes 18 and 18, respectively.
  • the surfaces of the lower wirings 13a and 13b exposed at the bottom of the contact hole 18 are oxidized in the air to form an oxide insulating layer. Is formed. Therefore, unless the oxide insulating layer is removed, good electrical connection characteristics between the lower wiring and the upper wiring cannot be obtained.
  • the surfaces of the lower wirings 13a and 13b exposed at the bottom of the contact hole 8 are cleaned by sputtering with argon ions, and their oxidation is performed.
  • the film insulating layer is removed.
  • FIGS. 10 and 11 only a pair of lower wirings 13a and 13b and a pair of upper wirings 21a and 21b are provided, but this is simplified for convenience of explanation. In practice, a large number of lower layer wirings and upper layer wirings are provided, and the upper layer wirings are not only for interconnecting circuits in a semiconductor device, but also for wiring connecting to external circuits (or devices). There is also.
  • the present invention solves the above-described problem in a semiconductor device using an organic interlayer insulating film as an insulating film between wirings, increases the insulation resistance between upper wirings, and can manufacture a highly reliable semiconductor device.
  • the purpose is to be.
  • a method of manufacturing a semiconductor device is a method of manufacturing a semiconductor device in which a plurality of wiring layers are formed on a semiconductor substrate on which an integrated circuit is formed, using an organic interlayer insulating film as an insulating film. It has each step.
  • the ashing treatment may be performed while heating.
  • the ashing process in the step of recovering the damage can be performed by using oxygen that is generated by irradiating ultraviolet light to oxygen gas or oxygen gas or oxygen gas to generate ozone.
  • the method of manufacturing a semiconductor device using this method is performed to reduce the contact resistance between the lower wiring and the upper wiring, as described above.
  • the organic interlayer insulating film that has been made is characterized by recovering the plasma damage and increasing the insulation resistance by ashing.
  • the cause is that the surface of the organic interlayer insulating film is damaged by plasma due to the ion implantation of argon ions by the sputter etching process performed before the formation of the upper layer wiring, and a charge-up layer is generated near the surface, whereby the organic system It was found that the absolute resistance of the interlayer insulating film was reduced.
  • the surface of the organic-based interlayer insulating film is subjected to an ashing process to form a plasma-damaged surface layer of the organic-based insulating film (charge up). Layer), the insulation resistance of the organic interlayer insulation film is restored, and the insulation resistance between upper wiring layers can be increased.
  • the insulation resistance value of the organic interlayer insulating film can be further increased.
  • FIGURES 1 to 5 are views for explaining a method of manufacturing a semiconductor device according to the present invention, and are schematic cross-sectional views corresponding to a cross section taken along line YY of FIG. 10 showing respective steps. It is.
  • FIGS. 6 to 9 are schematic views showing different examples of apparatuses for performing heat ashing of a surface layer of an organic inter-layer insulating film in a method of manufacturing a semiconductor device according to the present invention.
  • FIG. 10 is a plan view of a semiconductor device to which the present invention is applied.
  • FIG. 11 is a somewhat enlarged schematic sectional view taken along the line Y--Y of FIG. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIGS. 1 to 5 are views for explaining a method of manufacturing a semiconductor device according to the present invention.
  • FIGS. 1 to 5 are schematic cross-sectional views corresponding to a cross section taken along line Y--Y in FIG. FIG. Note that a plan view of the completed semiconductor device is the same as that of FIG. 10 and is used for the description of the embodiment of the present invention.
  • a metal film mainly composed of aluminum is formed on a semiconductor substrate (semiconductor chip or wafer) 11 serving as a main body of a semiconductor device by sputtering or vacuum evaporation. It is formed with a thickness of 500 nm to 1000 nm.
  • the semiconductor substrate 11 is formed with an integrated circuit including a large number of active elements and passive elements that constitute a semiconductor device.
  • a photosensitive resin photoresist
  • the metal film is patterned by dry etching using the patterned photosensitive resin as an etching mask and an etching gas containing a halogen-based gas as a main component. —Jung.
  • the lower wirings 13a and 13b shown in FIG. 1 are formed.
  • a protective film 1 made of a silicon oxide film or a silicon nitride film is formed on the entire surface of the semiconductor substrate 11 including the lower wirings 13a and 13b by a chemical vapor deposition method or the like.
  • 5 is formed with a thickness of 800 nm to 1200 nm.
  • Exposure and development are performed using a photomask having openings formed at required positions corresponding to 3b, and the photosensitive resin is patterned.
  • the protective film 15 was etched by dry etching using an etching gas containing carbon tetrafluoride as a main component to perform patterning, as shown in FIG. Form contact hole 16.
  • the contact hole 16 opens the protective film 15 so that the lower wirings 13a and 13b are exposed.
  • the contact hole 16 serves as a wiring newly formed on the protective film 15 and a contact portion for obtaining electrical continuity between the semiconductor device and an external device. For example, by inserting a bump, a metal wire, or the like into the contact hole 16, electrical continuity between the semiconductor device and an external device can be obtained.
  • a precursor 17 of a photosensitive polyimide as an organic interlayer insulating film material is formed on the protective film 15 by a spin coating method to a thickness of 20 ⁇ m from 4 ⁇ . Apply with. Thereafter, exposure and development are performed using a photomask in which an opening is formed in a pattern at a position corresponding to contact hole 16.
  • a contact hole 18 is opened in the polyimide precursor 17 so as to match the position of the contact hole 16 of the protective film 15.
  • the patterned photosensitive polyimide precursor 17 was subjected to heat treatment at a temperature of 350 ° C. to 400 ° C. for 30 minutes in an air atmosphere or a nitrogen atmosphere using a high-temperature furnace, and the polyimide was subjected to heat treatment.
  • Become The film thickness of the polyimide precursor 17 is reduced to about half by polyimidization, from 10 ⁇ m to 2 ⁇ m.
  • the polyimide film becomes an organic interlayer insulating film 19 in which contact holes 18 are patterned as shown in FIG.
  • the temperature at which the polyimide is formed is 350 ° C. to 400 ° C. Due to the volume shrinkage during the heat treatment of C, the shape of the inner wall of the contact hole 18 becomes a forward tapered shape as shown in FIG. 3, and the coverage of the upper wiring formed in the next step is improved.
  • the surfaces of the lower wirings 13a and 13b exposed at the bottom of the contact hole 18 are formed. Is oxidized in the air, and an oxide insulating layer is formed. Therefore, unless this oxide film insulating layer is removed, good electrical connection characteristics between the lower wirings 13a and 13b and the upper wiring formed thereon cannot be exhibited.
  • the surfaces of the lower wirings 13a and 13b exposed at the bottom of the contact hole 18 are cleaned by sputtering etching using argon ions.
  • a metal film containing aluminum as a main component a metal film containing aluminum as a main component and a metal film made of chromium, or a metal film containing aluminum as a main component and a refractory metal A metal film or a copper film is formed.
  • the metal film is patterned by dry etching using a halogen-based gas as a main component or by etching using phosphoric acid as a main component, and as shown in FIG. 4 and FIG. Form upper wiring 21 a and 2 lb on 9.
  • the upper wirings 21a and 21b are formed so as to fill the contact holes 18 and 18 respectively, and are individually connected to the lower wirings 13a and 13b.
  • An organic interlayer insulating film 19 is provided between the upper wirings 21a and 21b, and is thereby electrically insulated from each other.
  • the surface of the organic interlayer insulating film 19 is ashed, so that the organic system which has been damaged by plasma is removed.
  • the surface layer (charge-up layer 19a) of the insulating film is removed, the insulation resistance of the organic interlayer insulation film 19 is restored, and the insulation resistance between the upper wirings 21a and 21b is increased.
  • the resistance value between the upper wiring 21 a, 2 lb after performing the ashing process will 10HQ ⁇ 10 13 ⁇ .
  • FIG. 5 shows the semiconductor device after the ashing process
  • the organic interlayer insulating film after the ashing process is denoted by reference numeral 19 '.
  • the protective film 15 is formed between the semiconductor substrate 11 and the organic interlayer insulating film 19 (19 '). However, this is not essential, and the protective film 15 is omitted. Thus, the organic interlayer insulating film 19 may be formed directly on the semiconductor substrate 11.
  • the ashing process of the organic interlayer insulating film 19 is performed by reactive ion etching between parallel plate electrodes using oxygen gas, or plasma etching in which the ashing process is performed only by the self-bias of oxygen plasma. Ashing using only radicals of oxygen activated by a high-frequency power supply (neutralized active oxygen); and an ashing method using ozone by applying ultraviolet light to oxygen gas to generate ozone.
  • the oxygen pressure in the apparatus is set to 5 Pa (Pascal), and the radio frequency (RF) output is 40 OW, and the ashing process is performed for 1 minute.
  • the surface layer of the organic interlayer insulating film 19 shown in FIG. 4 is etched by about 100 to 150 nm, and the charge-up layer 19a can be removed.
  • the resistance value between the upper wirings 21a and 21b after performing the ashing process is 1 to: L 0 13 ⁇ .
  • the organic interlayer insulating film 19 has an insulation resistance value of 10 14 ⁇ or more in film formation, plasma damage is not completely recovered only by the incineration treatment.
  • heat treatment may be performed after the incineration treatment.
  • a heat treatment method there is a method using a high-temperature furnace / reflow furnace or an oxidation furnace used in a semiconductor manufacturing process.
  • the heat treatment temperature is 100 Perform at ° C to 400 ° C.
  • the heat treatment temperature may be 400 ° C. or higher as long as the organic material used does not deteriorate.
  • the organic interlayer insulating film 19 ' which insulation resistance was restored from 1 1 ⁇ ⁇ to 10 13 ⁇ by ashing was heat-treated at 300 ° C for 30 minutes in a high-temperature furnace at 1 atm in an air atmosphere. As a result, the insulation resistance of the organic interlayer insulating film 19 'became 10 14 or more. In other words, the insulation resistance immediately after the formation of the organic interlayer insulation film 19 became the same.
  • the gas pressure in the apparatus for performing the heat treatment is a vacuum of less than 10 ⁇ 3 Torr, the probability of collision between the gas carrying the electric charge and the organic interlayer insulating film 19 ′ becomes small, and the absolute resistance value is not sufficiently high. Will not recover.
  • a similar effect can be obtained by performing the heat treatment at the same time as the ashing process and performing the heating ashing process.
  • the oxygen pressure in the device is set to 5 Pa (Pascal)
  • the high-frequency output is set to 400 W
  • the semiconductor device is ashed for 1 minute while heating to 100 ° C.
  • the insulation resistance between the layer wirings 21a and 21b shown in Fig. 5 became 10 14 ⁇ or more.
  • the surface layer forming the charge-up layer 19a of the organic interlayer insulating film 19 shown in FIG. 4 is removed by the ashing, and becomes charged.
  • oxygen plasma and active species of oxygen adhering to the surface by the ashing process are converted to the surface of the organic interlayer insulating film 19 by thermal energy. Leave more. Therefore, it is possible to prevent the surface of the organic interlayer insulating film 19 'after the ashing process shown in FIG. 5 from being charged.
  • plasma-damaged organic interlaminar film 19 was heated and ashed at a vacuum of 0.8 torr (Torr) at a temperature of 100 ° C for 5 minutes.
  • the surface layer of the organic interlayer insulating film 19 was removed to a thickness of about 100 nm, and the insulation resistance between the upper wirings 21 a and 21 b was restored to 10 14 ⁇ or more.
  • this heat incineration treatment is recognized at a temperature of 50 ° C or higher. If a polyimide-based material is used for the organic interlayer insulating film, it is desirable to perform the treatment within a temperature range of 50 ° C to 400 ° C. New However, the heating temperature may be 400 ° C or higher as long as the organic material used does not deteriorate.
  • FIGS. 6 to 9 will be used to explain an example of an apparatus for performing a heat ashing process on the surface layer of the organic interlayer insulating film 19 in a semiconductor device and an example of a heat ashing method thereof.
  • FIG. 6 and FIG. 7 show an example of an apparatus for generating an oxygen plasma between parallel plate electrodes and performing a heat ashing process.
  • a parallel plate-shaped lower electrode plate 31 and an upper electrode plate 32 are arranged to face each other, and a large number of semiconductor devices shown in FIG.
  • the formed semiconductor wafer 10 is placed.
  • high-frequency power from a high-frequency (RF) power supply 34 is applied to the upper electrode plate 32 to ground the lower electrode plate 31.
  • a heater 33 is provided inside or on the lower surface of the lower electrode plate 31 so as to be covered with an insulating material.
  • the heater 33 is energized by a heater power supply 35 to generate heat and is processed through the lower electrode plate 31.
  • the semiconductor wafer 10 as an object is heated.
  • the ashing process is mostly performed by oxygen radicals, and a small amount of oxygen ions reach the wafer 10 and act on the ashing process.
  • ashing is performed by both oxygen radicals and oxygen ions.
  • FIG. 8 shows an example of an apparatus for performing a heat ashing process using a coaxial barrel asher.
  • This device consists of a pair of semi-cylindrical electrodes 41 and 42 in a square cylindrical chamber (vacuum vessel) 40, and a quartz tube 43 with a diameter slightly smaller than that. Further, a metal mesh cylinder 44 having a smaller diameter is coaxially arranged, and the semiconductor wafer 10 to be processed is arranged in the metal mesh cylinder 44 by being supported by a support member (not shown). .
  • the metal mesh tube 44 is grounded via a metal chamber 40.
  • Infrared lamps are respectively provided along the concentric axis directions near the four corners of the champer 40, and the inside of the quartz tube 43 is heated by turning on the four infrared lamps. Then, when oxygen is introduced from the suction port 40a of the champer 40, the oxygen is 43 enters the inside from one end, passes through the inside, exits from the other end, and is exhausted from the exhaust port 40b.
  • the quartz tube 43 ⁇ is heated by the irradiation of infrared rays from the infrared lamp 46, the ashing treatment and the heat treatment of the organic interlayer insulating film on the semiconductor wafer 10 are simultaneously performed.
  • the ashing treatment of the organic interlayer insulating film is performed only by oxygen radicals, there is no fear that ions may remain on the surface of the organic interlayer insulating film after the treatment, which is preferable.
  • FIG. 9 shows an example of an apparatus for performing ashing by generating ozone.
  • This device has a metal tube 50 provided with an intake port 50a and an exhaust port 50b at both ends and an elongated window 50c made of quartz at the top of the peripheral surface, and an outside of the window 50c.
  • UV lamp 52 mounted in close contact with the heater, a heater 53 mounted on the outer surface of the metal tube 50 on the opposite side to the UV lamp 52, and a heater energized to the heater 53
  • the power supply consists of 5-5.
  • the semiconductor wafer 10 to be processed is arranged on the inner surface corresponding to the mounting position of the heater 53 in the metal tube 50, and oxygen is introduced into the metal tube 50 from the air inlet 50a. And exhaust air from the inlet / outlet port 50b.
  • the heater 53 is energized by the heater power supply 55 to generate heat, thereby heating the inside of the metal tube 50.
  • the semiconductor wafer 10 disposed near the heater 53 is heated.
  • the ultraviolet lamp 52 is powered by a power supply (not shown) to emit light, Radiate. As ultraviolet rays are irradiated to the metal tube through the window 5 0 c, to generate the O zone down 0 to 3 oxygen 0 2. The ozone collides with the heated organic inter-layer insulating film on the semiconductor wafer 10 and the surface layer is ashed.
  • the semiconductor wafer 10 can be cut into individual chips by dicing to obtain a large number of chip-shaped semiconductor devices.
  • chip-shaped semiconductor devices can be arranged and subjected to incineration and heat treatment, or to heat incineration.
  • sputter etching is performed to reduce the contact resistance between the lower wiring and the upper wiring.
  • the organic interlayer insulating film that has been damaged by plasma and reduced the insulation resistance due to the plasma, recovers the plasma damage by ashing, and raises the insulation resistance between the upper-layer wirings to increase the insulation resistance between the wirings.
  • the leakage current can be eliminated, the power consumption of the semiconductor device can be reduced, and a highly reliable semiconductor device can be obtained.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

明 細 書 半導体装置の 製造方法 技 術 分 野
この発明は半導体装置の製造方法に関し、 特に、 有機系層間絶縁膜を配線間の絶 緣膜として用いる半導体装置の製造方法に関する。 背 景 技 術
多数の能動素子と受動素子からなる集積回路を形成する半導体装置においては、 その内部回路相互の接続用の配線や外部回路 （又は装置） と接続するための配線な ど、 複数層の配線が設けられている。 そして、 その各配線間を絶縁する絶縁膜とし て有機系層間絶縁膜を用いた半導体装置がある。
従来のそのような半導体装置の構造とその製造方法を第 1 0図および第 1 1図に よって説明する。
第 1 0図はその半導体装置の模式的な平面図、 第 1 1図は第 1 0図の Y— Y線に 沿う幾分拡大した模式的な断面図である。
1 1は内部に集積回路を形成した半導体基板 （半導体チップあるいはウェハ） で あり、 その上面にアルミニウムを主成分とする金属膜をパターン形成した複数の下 層配線 1 3 a， 1 3 bが設けられている。
そして、 この半導体基板 1 1上の全面に、 シリコン酸化膜又はシリ コン窒化膜か らなる保護膜 1 5を形成し、 その保護膜 1 5の下層配線 1 3 a , 1 3 b上の所要の 位置にコンタク トホール 1 6を設けている。
さらに、 その保護膜 1 5上の全面に有機系層間絶縁膜 1 9が形成され、 それにも 保護膜 1 5のコンタク トホール 1 6と同じ位置にコンタク トホール 1 8が設けられ ている。 この有機系層間絶縁膜 1 9は、 例えば感光性ポリ ミィ ド前駆体を保護膜 1 5上に塗布した後、 パターニングしてコンタク トホール 1 8を形成し、 熱処理を行 なってポリ ミィ ド化することにより形成される。
そして、 この層間絶縁膜 1 9上にアルミニウムを主成分とする金属膜などをパタ ーン形成した上層配線 2 1 a , 2 1 bが設けられ、 その上層配線 2 1 a， 2 1 bは、 それぞれコンタク トホール 1 8， 1 8を通して下層配線 1 3 a， 1 3 bと個別に接 続している。
この上層配線 2 1 a と 2 1 bの間には、 図示のように露出した有機系層間絶縁膜 1 9があり、 それによつて絶縁されている。
なお、 上層配線 2 1 a， 2 1 bを形成する前にコンタク トホール 1 8の底部に露 出している下層配線 1 3 a， 1 3 bの表面は、 空気中で酸化されて酸化膜絶縁層を 形成している。 そのため、 その酸化膜絶縁層を除去しないと、 下層配線と上層配線 の間で良好な電気的接続特性を示さなくなる。
そこで、 上層配線 2 1 a， 2 l bを形成する前に、 アルゴンイオンによるスパッ タエッチングによりコンタク トホ一ル 8の底部に露出した下層配線 1 3 a， 1 3 bの表面をクリーニングし、 その酸化膜絶縁層を除去する。
このようにして、 半導体装置を構成する半導体基板 1 1上に容易に多層配線を行 なうことができる。 なお、 第 1 0図および第 1 1図では一対の下層配線 1 3 a , 1 3 bと、 一対の上層配線 2 1 a， 2 1 bだけを設けているが、 これは説明の便宜上 簡略化して示しているのであり、 実際には多数の下層配線及び上層配線が設けられ、 上層配線には半導体装置内の回路相互の接続を行なうものだけでなく、 外部回路 (又は装置） と接続する配線もある。
しかしながら、 この例において隣接する上層配線 2 1 aと 2 1 b間での絶縁抵抗 値を測定すると、 1 0 7 Ω〜 1 0 ι α Ωになる。 これは、 半導体装置における配線間 の絶縁抵抗の値として充分高い値ではない。 このように、 上層配線間での絶縁抵抗 値が低いと、 半導体装置におけるリーク電流の増加と消費電力の増加を招くことに なる。
また、 この半導体装置をパッケージングしたとき、 パッケージの絶縁抵抗を低下 させてしまい、 信頼性を低下させることになるという問題も生じる。 発 明 の 開 示
この発明は、 有機系層間絶縁膜を配線間の絶縁膜として用いる半導体装置におけ る上記の問題を解決して、 各上層配線間の絶縁抵抗値を高め、 信頼性の高い半導体 装置を製造できるようにすることを目的とする。
そのため、 この発明による半導体装置の製造方法は、 集積回路を形成した半導体 基板上に、 有機系層間絶縁膜を絶縁膜として複数層の配線が形成される半導体装置 の製造方法であって、 次の各工程を有する。
上記半導体基板上に金属膜による下層配線を形成する工程、
その下層配線を形成した半導体基板上に有機系層間絶縁膜を形成する工程、 その有機系層間絶縁膜をパターニングして、 上記下層配線上の所要の位置にコン タク トホ一ルを形成する工程、
そのコンタク トホ一ル内に露出する上記下層配線の表面をスパッタエッチングに よりクリ一ユングする工程、
そのコンタク トホールを通して上記下層配線と接続する金属膜による上層配線を 上記有機系層間絶縁膜上に形成する工程、 および
上記下層配線の表面をクリ一二ングする工程におけるプラズマによりダメージを 受けて絶縁抵抗を低下した上記有機系層間絶縁膜の表面層を灰化処理してそのダメ ージを回復させる工程、
この工程の後に熱処理により上記有機系層間絶緣膜のダメージを一層回復させる 工程を行なうとなおよい。
あるいは、 上記有機系層間絶緣膜の表面層を灰化処理してそのダメージを回復さ せる工程で、 その灰化処理を加熱しながら行なうようにするとよい。 上記ダメージを回復させる工程における灰化処理は、 酸素プラズマあるいは酸素 ラジカルを用いて行なう力 、 酸素ガスに紫外光を照射してオゾンを発生させ、 その オゾンを用いて行なうことができる。
このように、 この癸明による半導体装置の製造方法は、 前述のように下層配線と 上層配線との接触抵抗を下げるために行なぅスパッタエッチングによって、 プラズ マによるダメージを受けて絶縁抵抗を低下させてしまった有機系層間絶緣膜を、 灰 化処理をすることによって、 そのプラズマダメージを回復させて絶縁抵抗を高める ことを特徴とする。
発明者が実験を行なった結果、 有機系層間絶縁膜上に上層配線を形成した後、 露 出している有機系層間絶緣膜の表面の絶縁抵抗値を測定した結果は、 前述したよう に 1 0 7 Ω ~ 1 0 1 D Qとなった。 これは、 未処理の有機系層間絶緣膜の絶縁抵抗値 が 1 0 1 4 Ω以上のに比べて、 著しく絶縁抵抗値が低下していることになる。
その原因は、 上層配線形成前に行なうスパッタエッチング処理によって、 有機系 層間絶縁膜の表面がアルゴンイオンのイオン注入によりプラズマダメージを受け、 その表面付近にチャージアップ層が生成され、 それによつて有機系層間絶縁膜の絶 緣抵抗値が低下したものであることが判明した。
そこで、 上述のように有機系層間絶縁膜上に上層配線を形成した後、 有機系層間 絶縁膜の表面を灰化処理することにより、 プラズマダメージを受けた有機系絶縁膜 の表面層 （チャージアップ層） を除去し、 有機系層間絶縁膜の絶縁抵抗値を回復さ せ、 上層配線間の絶縁抵抗値を上げることができる。 その灰化処理後に熱処理を行 なう力、、 加熱しながら灰化処理を行なうことにより、 有機系層間絶緣膜の絶縁抵抗 値を一層高めることができる。
それによつて、 配線間でのリーク電流を無く し、 半導体装置の消費電力を減らす ことができる。 図面の簡単な説明 第 1図乃至第 5図は、 この発明による半導体装置の製造方法を説明するための図 であり、 各工程を示す第 1 0図の Y— Y線に沿う断面に相当する模式的な断面図で ある。
第 6図乃至第 9図は、 この発明による半導体装置の製造方法において、 有機系層 間絶縁膜の表面層の加熱灰化処理を行なうための装置のそれぞれ異なる例を示す概 略図である。
第 1 0図は、 この発明の対象とする半導体装置の平面図である。
第 1 1図は、 第 1 0図の Y— Y線に沿う幾分拡大した模式的な断面図である。 発明を実施するための最良の形態
この発明をより詳細に説明するために、 添付図面によってこの発明の実施の形態 を説明する。
第 1図から第 5図は、 この発明による半導体装置の製造方法を説明するための図 で、 その各工程を示す第 1 0図における Y— Y線に沿う断面に相当する模式的な断 面図である。 なお、 完成した半導体装置の平面図は第 1 0図と同様になるので、 そ れをこの発明の実施形態の説明にも使用する。
この実施形態においては、 まず第 1図に示すように、 半導体装置の主体となる半 導体基板 （半導体チップあるいはウェハ） 1 1上に、 スパッタリングあるいは真空 蒸着によって、 アルミニウムを主成分とする金属膜を 5 0 0 n mから 1 0 0 0 n m の膜厚で形成する。 この半導体基板 1 1には、 図示は省略しているが、 半導体装置 を構成する多数の能動素子および受動素子からなる集積回路が形成されている。 次いで、 その金属膜上に図示はしないが感光性樹脂 （フォトレジスト） を塗布し た後、 配線パターンが形成してあるフォトマスクを用いて露光および現像処理をし て、 感光性樹脂を下層配線形状にパターニングする。
そのパターエングした感光性樹脂をエッチングマスクとして、 ハロゲン系ガスを 主成分とするエッチングガスを用いたドライエッチングにより、 上記金属膜をパタ —ユングする。 それによつて、 第 1図に示す下層配線 1 3 a， 1 3 bが形成される。 つぎに、 この下層配線 1 3 a， 1 3 b上を含む半導体基板 1 1上の全面に、 化学 的気相成長法などによって、 シリコン酸化膜又はシリコン窒化膜からなる保護膜 1
5を、 8 0 0 n mから 1 2 0 0 n mの膜厚で形成する。
この保護膜 1 5上に感光性樹脂 （図示せず） を塗布した後、 下層配線 1 3 a， 1
3 bに対応する所要位置に開口が形成されているフォトマスクを用いて露光および 現像処理をして、 その感光性樹脂をパターニングする。
ついで、 そのパターニングした感光性樹脂をエッチングマスクとして、 四フッ化 炭素を主成分とするエッチングガスを用いたドライエッチングにより、 保護膜 1 5 をエッチングしてパタ一ユングを行ない、 第 1図に示すコンタク トホール 1 6を形 成する。
このコンタク トホール 1 6は、 下層配線 1 3 a , 1 3 bが露出するように保護膜 1 5を開口する。 そして、 このコンタク トホール 1 6は、 保護膜 1 5上に新たに形 成される配線や、 この半導体装置と外部の装置との電気的な導通を得るための接点 部となる。 例えば、 このコンタク トホール 1 6にバンプや金属ワイヤー等を挿入し て、 この半導体装置と外部の装置との電気的な導通を得ることができる。
つぎに、 第 2図に示すように、 保護膜 1 5上に有機系層間絶緣膜材料として感光 性ポリイミ ドの前駆体 1 7を、 回転塗布法により 2 0； i mから 4 μ πιの膜厚で塗布 する。 その後、 コンタク トホール 1 6に対応する位置に開口部がパターン形成され ているフォトマスクを用いて露光および現像処理を行なう。
その結果、 ポリイミ ドの前駆体 1 7に、 保護膜 1 5のコンタク トホール 1 6の位 置に合わせてコンタク トホール 1 8が開口される。
このパターニングされた感光性ポリイミ ドの前駆体 1 7を、 高温炉を用いて、 空 気雰囲気あるいは窒素雰囲気で温度 3 5 0 °C〜4 0 0 °Cの熱処理を 3 0分行ない、 ポリイミ ド化する。 ポリイミ ドの前駆体 1 7は、 ポリイミ ド化を行なうことによりその膜厚がおよそ 半分になり、 1 0 μ mから 2 μ mになる。 このポリイミ ド化された膜は、 第 3図に 示すように、 コンタク トホール 1 8がパターユングされた有機系層間絶縁膜 1 9と なる。
この有機系層間絶縁膜 1 9のコンタク トホール 1 8を保護膜 1 5のコンタク トホ —ル 1 6の内側になるように形成すると、 ポリイミ ド化を行なう温度 3 5 0 °C〜4 0 0 °Cの熱処理時に体積収縮でして、 コンタク トホール 1 8の内壁の形状が第 3図 に示すように順テーパー形状になり、 次の工程で形成する上層配線の被覆性が向上 する。
このように有機系層間絶緣膜 1 9を形成する工程を行なっている間に、 第 3図に 示すようにコンタク トホール 1 8の底部に露出している下層配線 1 3 a， 1 3 bの 表面が空気中で酸化され、 酸化膜絶緣層が形成されてしまう。 そのため、 この酸化 膜絶縁層を除去しないと、 下層配線 1 3 a , 1 3 bとその上に形成する上層配線と の間で良好な電気的接続特性を示さなくなる。
そこで、 この酸化膜絶緣層を除去するため、 アルゴンイオンによるスパッタエツ チングにより、 コンタク トホール 1 8の底部に露出した下層配線 1 3 a , 1 3 b表 面をクリーニングする。
その後、 スパッタリングあるいは真空蒸着法によって、 アルミニウムを主成分と する金属膜やアルミニウムを主成分とする金属膜とクロムからなる金属膜、 あるい はアルミニゥムを主成分とする金属膜と高融点金属からなる金属膜又は銅膜を膜形 成する。
さらに、 その金属膜上に感光性榭脂を塗布した後、 上層配線パターンが形成され ているフォトマスクを用いて露光おょぴ現像処理をして、 その感光性樹脂をパター ユングする。
そして、 そのパターユングした感光性樹脂をエッチングマスクとして使用して、 W
8
ハロゲン系ガスを主成分として用いる ドライエッチング、 あるいはリン酸を主成分 として用いるゥエツトエッチングにより金属膜をパターユングして、 第 4図及び第 1 0図に示すように、 有機系層間絶縁膜 1 9上に上層配線 2 1 a， 2 l bを形成す る。
この上層配線 2 1 a， 2 1 bは、 それぞれコンタク トホール 1 8, 1 8を埋める ように形成され、 下層配線 1 3 a, 1 3 bと個別に接続する。 また、 各上層配線 2 1 a , 2 1 b間には有機系層間絶縁膜 1 9があり、 それによつて互いに電気的に絶 縁されている。
しかし、 前述のように、 この上層配線 2 l a, 2 l bを形成する前に、 アルゴン イオンによるスパッタエッチングを行なって、 下層配線 1 3 a , 1 3 bのコンタク トホール 1 8内に露出する表面に形成された酸化膜絶縁層を除去するクリーニング 工程を実施している。 その工程において、 有機系層間絶縁膜 1 9の表面がアルゴン イオンのイオン注入によりプラズマダメージを受け、 第 4図に破線で示す表面付近 にチャージアップ層 1 9 aが生成され、 それによつて有機系層間絶縁膜 1 9の絶縁 抵抗値が低下してしまう。 そのため、 上層配線 2 1 a， 2 l b間の抵抗値は 1 07 Ω〜 109Ωになっている。
そこで、 有機系層間絶緣膜 1 9上に上層配線 2 1 a , 2 1 bを形成した後、 有機 系層間絶縁膜 1 9の表面を灰化処理することにより、 プラズマダメージを受けた有 機系絶縁膜の表面層 （チャージアップ層 1 9 a) を除去し、 有機系層間絶縁膜 1 9 の絶縁抵抗値を回復させ、 上層配線 21 a , 21 b間の絶縁抵抗値を上げる。 その 結果、 灰化処理を行なった後の上層配線 21 a， 2 l b間の抵抗値は、 10HQ~ 1013Ωになる。
第 5図は、 その灰化処理後の半導体装置を示し、 灰化処理後の有機系層間絶縁膜 を符号 1 9' で示している。 この灰化処理後に熱処理を行なうか、 加熱しながら灰 化処理を行なうことにより、 有機系層間絶縁膜 1 9' の絶縁抵抗値を一層高めるこ とができる。 それによつて、 上層配線 21 a， 21 b間でのリーク電流を無く し、 半導体装置の消費電力を減らすことができる。
なお、 この実施形態においては半導体基板 1 1と有機系層間絶縁膜 19 (19' ) の間に保護膜 1 5を形成しているが、 これは必須のものではなく、 保護膜 15を省 略して、 半導体基板 1 1上に有機系層間絶縁膜 19を直接形成してもよい。
有機系層間絶縁膜 1 9の灰化処理には、 酸素ガスを用いて平行平板電極間で反応 性イオンエッチングで行なう灰化処理法や、 酸素プラズマの自己バイアスのみで灰 化処理を行なうプラズマエッチング法、 高周波電源で活性化された酸素のラジカル (中和活性酸素） のみを用いた灰化処理、 酸素ガスに紫外光をあててオゾンを発生 させて行なうオゾンによる灰化処理方法などがある。
たとえば、 平行平板電極間で反応性エッチングを行なう場合、 装置内の酸素圧力 を 5 P a (パスカル） にし、 高周波 （RF) 出力を 40 OWで 1分間の灰化処理を 行なう。 それによつて、 第 4図に示した有機系層間絶縁膜 19の表面層が 100〜 150 nm程度エッチングされ、 チャージアップ層 19 aを除去することができる。 このような灰化処理を行なった後の上層配線 21 a , 21 b間の抵抗値は、 前述の ように 1 〜： L 013Ωになる。
しかしながら、 有機系層間絶縁膜 19は膜形成における絶縁抵抗値は 1014Ω以 上の値を示すので、 灰化処理だけでは完全にプラズマダメージは回復していないこ とになる。
これは、 灰化処理時の酸素イオンや酸素の活性種により、 第 5図に示した灰化処 理後の有機系層間絶縁膜 19' の表面がわずかながら電荷を帯びているためである。 そこで、 この灰化処理に続けて熱処理を行なうとよい。 その熱処理の方法として は、 高温炉ゃリフロー炉あるいは半導体製造工程で用いる酸化炉などを用いる方法 がある。
有機系層間絶縁膜としてポリィミ ド系材料を用いる場合、 熱処理の温度は 100 °Cから 400°Cで行なう。 ただし、 この熱処理温度は用いる有機系材料が変質しな い温度であれば 400°C以上であってもよい。
灰化処理により絶縁抵抗値が 1 Ο^Ωから 1013 Ωに回復した有機系層間絶緣膜 19' を、 高温炉を用いて空気雰囲気の 1気圧下で熱処理温度 300°Cで 30分間 熱処理を行なうと、 有機系層間絶縁膜 1 9' の絶縁抵抗値は 1014以上になった。 つまり、 有機系層間絶緣膜 19の膜形成直後の絶緣抵抗値と同じになった。
なお、 この熱処理を行なうときの条件として、 熱処理を行う装置内には、 空気， 窒素， アルゴン， ヘリウム， 水素， その他の気体が、 10- 3トール以上の気体圧力 で存在していることが必要である。
発明者の実験では、 空気， 窒素， アルゴン， ヘリウム， 水素等の気体を真空装置 内に導入し、 装置内の圧力を 10- 3トール未満にして熱処理温度 350°Cで 30分 間の熱処理を行ったが、 有機系層間絶緣膜 1 9' の絶縁抵抗値を 1014 Ω以上に回 復させることはできなかった。
これは、 熱エネルギーにより励起された有機系層間絶縁膜 19' の表面の電荷が、 有機系層間絶緣膜 19' の表面より抜け出すためには、 電荷を運ぶ気体が有機系層 間絶縁膜 19' 表面に存在する必要があるためである。
よって、 熱処理を行う装置内の気体圧力が 10- 3トール未満の真空の場合、 電荷 を運ぶ気体と有機系層間絶縁膜 1 9' との衝突確率が小さくなるため、 絶緣抵抗値 が充分には回復しない。
また、 熱処理をリフ口一炉を用いて、 空気雰囲気、 酸素濃度 20PPM 以下の窒素 雰囲気下で、 到達最高温度 230°Cで 220°C以上を 10秒間保つ条件で行った結 果、 灰化処理によって絶縁抵抗値が 10"Ω〜1013 Ωになった有機系層間絶縁膜 19' の絶縁抵抗値を 1011 Ω以上にすることができた。
この熱処理を灰化処理と同時に行うようにして、 加熱灰化処理を行なっても同様 な効果が得られる。 たとえば、 平行平板電極間で反応性エッチングを行なう場合、 装置内の酸素圧力 を 5 P a (パスカル） にし、 高周波出力を 400Wにして、 半導体装置を 100°C に加熱しながら 1分間の灰化処理を行なうと、 第 5図に示す層配線 21 a， 21 b 間の絶縁抵抗値が 1014 Ω以上になった。
このように、 加熱灰化処理を行なうと、 第 4図に示した有機系層間絶縁膜 19の チャージアップ層 19 aを形成している表面層が灰化処理によって除去されて、 電 荷を帯びていない有機系絶緣膜 19が表面に露出されることになると同時に、 灰化 処理によつてその表面に付着する酸素プラズマや酸素の活性種が、 熱エネルギーに よって有機系層間絶縁膜 19の表面より離脱する。 このため、 第 5図に示した灰化 処理後の有機系層間絶縁膜 19' の表面が電荷が帯びることを防ぐことができる。 例えば、 同軸型のバレルアツシャを用いて、 プラズマダメージを受けた有機系層 間膜 19の加熱灰化処理を、 真空度 0. 8torr (トール） 、 温度 100°Cで、 5分 間行なった結果、 有機系層間絶縁膜 19の表面層が約 1 O O nm程度の厚さ除去さ れ、 上層配線 21 a , 21 b間の絶縁抵抗値が 1014 Ω以上に回復した。
この加熱灰化処理の温度は 50°C以上で効果が認められ、 有機系層間絶縁膜にポ リイミ ド系材料を用いる場合、 50°C〜400°Cの温度範囲で処理を行うのが望ま しい。 ただし、 加熱温度は用いる有機系材料が変質しない温度であれば 400°C以 上でもよい。
ここで、 第 6図乃至第 9図によって、 半導体装置における有機系層間絶縁膜 19 の表面層の加熱灰化処理を行なうための装置およびその加熱灰化処理方法の例を説 明する。
第 6図おょぴ第 7図は、 平行平板電極間で酸素ブラズマを発生させて加熱灰化処 理を行なう装置の例を示す。
チャンバ （真空容器） 30内に平行平板状の下部電極板 31と上部電極板 32を 対向させて配置し、 その下部電極板 31上に、 第 4図に示した半導体装置を多数形 成した半導体ウェハ 1 0を載置する。 そして、 第 6図に示す装置では、 上部電極板 3 2に高周波 （R F ) 電源 3 4からの高周波電力を印加して下部電極板 3 1を接地 しており、 第 7図に示す装置では、 下部電極板 3 1に高周波 （R F ) 電源 3 4から の高周波電力を印加して上部電極板 3 1を接地している。
また、 下部電極板 3 1内あるいはその下面に、 ヒータ 3 3が絶縁材で被覆されて 配設されており、 ヒータ電源 3 5によって通電されて発熱し、 下部電極板 3 1を介 して処理対象物である半導体ウェハ 1 0を加熱する。
このチャンパ 3 0内に、 吸気口 3 0 aから酸素 （02) を導入し、 排気口 3 O b から排気させる。 そして、 下部電極板 3 1 と上部電極板 3 2間に酸素ラジカルと酸 素イオンからなる酸素プラズマを発生させ、 その自己バイアスにより酸素ラジカル と酸素イオンを、 ヒータ 3 3によって加熱された半導体ウェハ 1 0上に形成されて いる有機系層間絶緣膜の表面にあてて加熱灰化処理を行なう
第 6図に示す装置の場合には、 灰化処理はほとんど酸素ラジカルによって行なわ れ、 ウェハ 1 0に到達して灰化処理に作用する酸素イオンは僅かである。 第 7図に 示す装置の場合には、 酸素ラジカルと酸素イオンの両方によって灰化処理がなされ る。
第 8図は、 同軸型のバレルアツシャを用いて加熱灰化処理を行なう装置の例を示 す。 この装置は、 角筒状のチャンバ （真空容器） 4 0内に、 一対の半円筒状の金属 片からなる半筒状電極 4 1， 4 2と、 それより少し径が小さい石英管 4 3と、 さら に径が小さい金属メッシュ筒 4 4とが同軸状に配置されており、 その金属メッシュ 筒 4 4内に、 処理対象物である半導体ウェハ 1 0を図示しない支持部材に支持させ て配置する。 金属メッシュ筒 4 4は金属性のチャンバ 4 0を経て接地される。 チャンパ 4 0の四隅付近にはそれぞれ赤外線ランプが同心軸方向に沿って設けら れており、 この 4本の赤外線ランプの点灯によって、 石英管 4 3内を加熱する。 そして、 チャンパ 4 0の吸気口 4 0 aから酸素を導入すると、 その酸素は石英管 4 3の一端から内部に入り、 その内部を通過して他端から出て排気口 4 0 bから排 出される。
その際、 半筒状電極 4 1と 4 2の間に高周波電源 4 5によって 4 0 0 W程度の高 周波電力を付与すると、 石英管 4 3内に酸素によるプラズマが発生し、 酸素ラジカ ルと酸素イオンが生成される。 そのうち、 酸素イオンは接地された金厲メッシュ筒 4 4に捕らえられて消滅し、 その内部には入れず、 酸素ラジカルのみが金属メッシ ュ筒 4 4を通過して半導体ウェハ 1 0に到達し、 その上面に形成されている有機系 層間絶縁膜の灰化処理を行なう。
このとき、 石英管 4 3內は赤外線ランプ 4 6による赤外線の照射で加熱されてい るので、 半導体ウェハ 1 0上の有機系層間絶緣膜の灰化処理と熱処理が同時に行な われる。 この場合には、 有機系層間絶縁膜の灰化処理は酸素ラジカルのみによって なされるため、 処理後の有機系層間絶縁膜の表面にイオンが残る恐れがなく、 好ま しい。
第 9図は、 オゾンを発生させて灰化処理を行なう装置の例を示す。
この装置は、 両端部に吸気口 5 0 aと排気口 5 0 bを設け周面の上部に石英によ る細長い窓 5 0 cを設けた金属管 5 0と、 その窓 5 0 cの外側に密着して設けた紫 外線ランプ 5 2と、 金属管 5 0の外周面の紫外線ランプ 5 2と反対側に絶縁して取 り付けられたヒータ 5 3と、 そのヒータ 5 3に通電するヒータ電源 5 5からなる。 そして、 この金属管 5 0内のヒータ 5 3の取り付け位置に対応する内面に、 処理 対象物である半導体ウェハ 1 0を配置し、 吸気口 5 0 aから金属管 5 0内に酸素を 導入して、 導入排気口 5 0 bから排気させる。
そのとき、 ヒータ 5 3がヒータ電源 5 5によって通電されて発熱し、 金属管 5 0 内を加熱する。 特に、 ヒータ 5 3の近くに配置されている半導体ウェハ 1 0が加熱 される。
また、 紫外線ランプ 5 2が図示しない電源によって給電されて発光し、 紫外線を 放射する。 その紫外線が窓 5 0 cを通して金属管内に照射され、 酸素 02からォゾ ン 03を発生させる。 そのオゾンが加熱されている半導体ウェハ 1 0上の有機系層 間絶緣膜に衝突して、 その表面層を灰化処理する。
これらの装置によって加熱灰化処理を行ない、 半導体ウェハ 1 0上の有機系層間 絶縁膜のプラズマダメージを回復させて、 その絶縁抵抗値を初期の値である 1 0 1 4 Ω以上に高めた後、 その半導体ウェハ 1 0をダイシングによって各チップ毎に切断 して、 多数のチップ状の半導体装置にすることができる。
あるいは、 チップ状の半導体装置にしたものを並べて灰化処理および熱処理を、 あるいは加熱灰化処理を行なうことも可能である。 産業上の利用可能性
以上説明したように、 この発明によれば、 有機系層間絶縁膜を絶縁膜として配線 が上下に多層に形成される半導体装置において、 下層配線と上層配線との接触抵抗 を下げるために行なうスパッタエッチングの際に、 プラズマによるダメージを受け て絶縁抵抗を低下させてしまった有機系層間絶緣膜を、 灰化処理によりそのプラズ マダメージを回復させ、 上層配線間での絶緣抵抗を上げることにより配線間でのリ ーク電流を無くし、 半導体装置の消費電力を減らすことができ、 信頼性の高い半導 体装置を得ることができる。

Claims

請 求 の 範 囲
1 . 集積回路を形成した半導体基板上に、 有機系層間絶縁膜を絶縁膜として複数層 の配線が形成される半導体装置の製造方法であって、
前記半導体基板上に金属膜による下層配線を形成する工程ど、
該下層配線を形成した半導体基板上に前記有機系層間絶縁膜を形成する工程と、 該有機系層間絶縁膜をパターニングして、 前記下層配線上の所要の位置にコンタ ク トホールを形成する工程と、
該コンタク トホール内に露出する前記下層配線の表面をスパッタエッチングによ りクリ一ユングする工程と、
そのコンタク トホールを通して前記下層配線と接続する金属膜による上層配線を 前記有機系層間絶縁膜上に形成する工程と、
前記下層配線の表面をクリーエングする工程におけるプラズマによりダメージを 受けて絶縁抵抗を低下した前記有機系層間絶縁膜の表面層を灰化処理してそのダメ ージを回復させる工程と、
を有することを特徴とする半導体装置の製造方法。
2 . 請求の範囲第 1項記載の半導体装置の製造方法において、
前記有機系層間絶縁膜の表面層を灰化処理してそのダメージを回復させる工程の 後に、 熱処理により前記有機系層間絶緣膜のダメージを一層回復させる工程を行な う半導体装置の製造方法。
3 . 請求の範囲第 1項記載の半導体装置の製造方法において、
前記有機系層間絶緣膜の表面層を灰化処理してそのダメージを回復させる工程で、 その灰化処理を加熱しながら行なう半導体装置の製造方法。
4 . 前記灰化処理を、 酸素プラズマを用いて行なう請求の範囲第 1項記載の半導体 装置の製造方法。
5 . 前記灰化処理を、 酸素プラズマを用いて行なう請求の範囲第 2項記載の半導体 装置の製造方法。
6 . 前記灰化処理を、 酸素プラズマを用いて行なう請求の範囲第 3項記載の半導体 装置の製造方法。
7 . 前記灰化処理を、 酸素のラジカルを用いて行なう請求の範囲第 1項記載の半導 体装置の製造方法。
8 . 前記灰化処理を、 酸素のラジカルを用いて行なう請求の範囲第 2項記載の半導 体装置の製造方法。
9 . 前記灰化処理を、 酸素のラジカルを用いて行なう請求の範囲第 3項記載の半導 体装置の製造方法。
1 0 . 前記灰化処理を、 酸素ガスに紫外光を照射してオゾンを発生させ、 そのォゾ ンを用いて行なう請求の範囲第 1項記載の半導体装置の製造方法。
1 1 . 前記灰化処理を、 酸素ガスに紫外光を照射してオゾンを発生させ、 そのォゾ ンを用いて行なう請求の範囲第 2項記載の半導体装置の製造方法。
1 2 . 前記灰化処理を、 酸素ガスに紫外光を照射してオゾンを発生させ、 そのォゾ ンを用いて行なう請求の範囲第 3項記載の半導体装置の製造方法。
PCT/JP1999/000255 1998-01-22 1999-01-22 Procede de fabrication d'un dispositif a semi-conducteurs Ceased WO1999038208A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020007007042A KR20010015895A (ko) 1998-01-22 1999-01-22 반도체장치의 제조방법
AU19833/99A AU1983399A (en) 1998-01-22 1999-01-22 Method of fabricating semiconductor device
EP99900664A EP1065714A4 (en) 1998-01-22 1999-01-22 Method of fabricating semiconductor device

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP1007398 1998-01-22
JP10/10073 1998-01-22
JP5302198 1998-03-05
JP10/53021 1998-03-05
JP10/269701 1998-09-24
JP26970198 1998-09-24

Publications (1)

Publication Number Publication Date
WO1999038208A1 true WO1999038208A1 (fr) 1999-07-29

Family

ID=27278821

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/000255 Ceased WO1999038208A1 (fr) 1998-01-22 1999-01-22 Procede de fabrication d'un dispositif a semi-conducteurs

Country Status (5)

Country Link
EP (1) EP1065714A4 (ja)
KR (1) KR20010015895A (ja)
CN (1) CN1288592A (ja)
AU (1) AU1983399A (ja)
WO (1) WO1999038208A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035941A (ja) * 2005-07-27 2007-02-08 Ricoh Co Ltd 半導体装置の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100796795B1 (ko) * 2001-10-22 2008-01-22 삼성전자주식회사 반도체 소자의 접촉부 및 그 제조 방법과 이를 포함하는표시 장치용 박막 트랜지스터 어레이 기판 및 그 제조 방법
JP4050631B2 (ja) * 2003-02-21 2008-02-20 株式会社ルネサステクノロジ 電子デバイスの製造方法
CN100524734C (zh) * 2003-09-09 2009-08-05 三洋电机株式会社 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用
KR101112547B1 (ko) 2005-01-18 2012-03-13 삼성전자주식회사 박막 트랜지스터 표시판 및 박막 트랜지스터 표시판의제조 방법
JP2006222232A (ja) * 2005-02-09 2006-08-24 Fujitsu Ltd 半導体装置およびその製造方法
DE102006051490B4 (de) * 2006-10-31 2010-07-08 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung einer Passivierungsschicht ohne ein Abschlussmetall
CN101770947B (zh) * 2008-12-30 2011-10-05 中芯国际集成电路制造(上海)有限公司 聚对苯撑苯并双恶唑纤维表面处理方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0376145A (ja) * 1989-08-18 1991-04-02 Citizen Watch Co Ltd 半導体装置の製造方法
JPH05291416A (ja) * 1992-04-10 1993-11-05 Sharp Corp 多層配線の形成方法
JPH07283317A (ja) * 1994-04-13 1995-10-27 Mitsumi Electric Co Ltd 半導体装置の配線形成方法
JPH08162449A (ja) * 1994-12-09 1996-06-21 Sony Corp 絶縁膜の形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3812214A1 (de) * 1988-04-13 1989-10-26 Telefunken Electronic Gmbh Verfahren zur herstellung von elektrischen bauelementen
JP3254064B2 (ja) * 1993-09-27 2002-02-04 株式会社半導体エネルギー研究所 プラズマ処理方法
US5807787A (en) * 1996-12-02 1998-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing surface leakage current on semiconductor intergrated circuits during polyimide passivation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0376145A (ja) * 1989-08-18 1991-04-02 Citizen Watch Co Ltd 半導体装置の製造方法
JPH05291416A (ja) * 1992-04-10 1993-11-05 Sharp Corp 多層配線の形成方法
JPH07283317A (ja) * 1994-04-13 1995-10-27 Mitsumi Electric Co Ltd 半導体装置の配線形成方法
JPH08162449A (ja) * 1994-12-09 1996-06-21 Sony Corp 絶縁膜の形成方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1065714A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007035941A (ja) * 2005-07-27 2007-02-08 Ricoh Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20010015895A (ko) 2001-02-26
AU1983399A (en) 1999-08-09
CN1288592A (zh) 2001-03-21
EP1065714A1 (en) 2001-01-03
EP1065714A4 (en) 2001-03-21

Similar Documents

Publication Publication Date Title
CN101421828B (zh) 基板处理方法和基板处理装置
TWI360832B (en) Multi-step system and method for curing a dielectr
CN102027576B (zh) 通过痕量气体浓度的监测来检测晶圆等离子处理中的电弧事件
US7148148B2 (en) Mask forming and removing method, and semiconductor device, an electric circuit, a display module, a color filter and an emissive device manufactured by the same method
JP2005268312A (ja) レジスト除去方法及びそれを用いて製造した半導体装置
JP4077241B2 (ja) 半導体装置の製造方法
WO1999038208A1 (fr) Procede de fabrication d'un dispositif a semi-conducteurs
TWI632716B (zh) Manufacturing method of organic component, manufacturing device of organic component, and organic component
JP4395896B2 (ja) 半導体装置の製造方法
TWI901711B (zh) 在處理期間的基板輻射及其系統
JPWO1999038208A1 (ja) 半導体装置の製造方法
JP2004342873A (ja) 半導体装置およびその製造方法
CN104051673B (zh) 有机器件的制造方法、有机器件的制造装置以及有机器件
JP2003224185A (ja) 半導体装置の製造方法
JP4515309B2 (ja) エッチング方法
JP3204041B2 (ja) 絶縁膜の形成方法
KR100329787B1 (ko) 반도체 소자의 감광막 제거방법
JP4688127B2 (ja) 半導体装置の製造方法
WO1999014801A1 (fr) Procede de lavage de substrat semi-conducteur et procede de production de dispositifs semi-conducteurs utilisant ledit procede de lavage
TWI722330B (zh) 半導體製造設備
JP3088447B2 (ja) プラズマ処理装置およびプラズマ処理方法
JP2005005292A (ja) 電子デバイス製造システム及び電子デバイス製造方法
CN107919267A (zh) 一种半导体器件及其制作方法
JP3657879B2 (ja) 焼成装置のクリーニング方法
JP2004039825A (ja) 半導体集積回路の製造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 99802256.X

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): AL AM AT AU AZ BA BB BG BR BY CA CH CN CU CZ DE DK EE ES FI GB GE GH GM HU ID IL IS JP KE KG KR KZ LC LK LR LS LT LU LV MD MG MK MN MW MX NO NZ PL PT RO RU SD SE SG SI SK SL TJ TM TR TT UA UG US UZ VN YU ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GH GM KE LS MW SD SZ UG ZW AM AZ BY KG KZ MD RU TJ TM AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE BF BJ CF CG CI CM GA GN GW ML MR NE SN TD TG

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 1020007007042

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 09600754

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1999900664

Country of ref document: EP

REG Reference to national code

Ref country code: DE

Ref legal event code: 8642

WWP Wipo information: published in national office

Ref document number: 1999900664

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1020007007042

Country of ref document: KR

WWW Wipo information: withdrawn in national office

Ref document number: 1999900664

Country of ref document: EP

WWR Wipo information: refused in national office

Ref document number: 1020007007042

Country of ref document: KR