WO2000002306A1 - Power amplifier - Google Patents

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Yasuyuki Suzuki
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    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
    • H03F3/601—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators using FET's, e.g. GaAs FET's
    • H—ELECTRICITY
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    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/226—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with junction-FET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements using field-effect transistors [FET]

Definitions

  • the present invention relates to a power amplifier that amplifies UHF, microphone mouthband, and millimeter-wave signals that have a wide transmission output and can be varied over a dynamic range.
  • FIG. 12 is a diagram showing one configuration example of a conventional power amplifier.
  • FETs 403 and 408 whose sources are grounded are connected in two stages, and each of the FETs 403 and 408 has a gate terminal.
  • CDMA Code Division Multiple Access
  • this CDMA system in order to reduce the difference in transmission power between near and far, it is necessary to control the transmission power so that the transmission output is in the range of 80 dB, and the envelope at the time of detection is required. Fluctuations must be accurately reproduced. Therefore, the transmission power There is a demand for linear amplification with less distortion than conventional digital systems.
  • FIG. 13 is a diagram illustrating an example of a conventional transmission output variable device.
  • a high-frequency signal oscillator 4 13 that generates a predetermined high-frequency signal
  • a modulator 4 14 that modulates the high-frequency signal generated by the high-frequency signal oscillator 4 13
  • a power amplifier 416 for amplifying the transmission power of the signal modulated by the modulator 414
  • a variable gain amplifier 415 for outputting a signal for controlling the amplification in the power amplifier 416
  • an antenna shared A variable gain amplifier 415 controls the power input to the power amplifier 416 to variably control the transmission output. I'm wearing
  • the input power of the power amplifier is controlled by the variable gain amplifier, and a small input power is input to the power amplifier.
  • the power added efficiency of the power amplifier becomes the maximum transmission power.
  • it is much smaller than in the case of power output and consumes extra power.
  • the present invention has been made in view of the above-described problems of the conventional technology, and has high efficiency and low distortion characteristics even when a wide dynamic range of transmission power is required. It is intended to provide a power amplifier having a variable gain. Disclosure of the invention
  • the present invention provides a power amplifier configured by connecting a plurality of transistors in multiple stages and amplifying and outputting input power.
  • G A transistor, of the plurality of transistors, a subsequent transistor is a gate grounded field effect transistor, and has a plurality of bias terminals for applying a predetermined voltage to a source and a drain of the subsequent transistor, respectively.
  • the output power is made smaller than a predetermined threshold, a predetermined voltage is applied to the bias terminal, and the input power of the subsequent transistor is transmitted and output as output power.
  • a transistor in a preceding stage among the plurality of transistors is an emitter-grounded bipolar transistor, Of the plurality of transistors, the latter transistor is a grounded base bipolar transistor, and has a plurality of bias terminals for applying a predetermined voltage to an emitter and a collector of the latter transistor, respectively.
  • a predetermined threshold value When the power is made smaller than a predetermined threshold value, a predetermined voltage is applied to the bias terminal, and the input power of the subsequent transistor is transmitted and output as output power.
  • a power amplifier configured by connecting a plurality of transistors in multiple stages and amplifying and outputting input power
  • at least two of the plurality of transistors are gate ground field effect transistors.
  • a predetermined voltage is applied to a bias terminal connected to a source and a drain of at least one of the gate ground field effect transistors, and the gate ground to which the voltage is applied is applied. Transmits the input power of the field effect transistor and outputs it as output power.
  • a small number of the plurality of transistors be provided.
  • At least two transistors are grounded base bipolar transistors, and have a plurality of bias terminals for applying predetermined voltages to the emitters and collectors of the grounded base bipolar transistors, respectively.
  • the threshold value is smaller than the predetermined threshold value, a predetermined voltage is applied to a bias terminal connected to an emitter and a collector of at least one base-grounded bipolar transistor of the base-grounded bipolar transistor.
  • the input power of the base-grounded bilateral transistor to which the voltage is applied is transmitted and output as output power.
  • the linear gain of the gate grounded field effect transistor which is connected to the preceding gate grounded field effect transistor and which is the former stage is the latter.
  • a first input / output matching circuit set to be larger than the first input / output matching circuit, and a gate ground field effect transistor connected to a subsequent gate ground field effect transistor of the plurality of gate ground field effect transistors.
  • a second input / output matching circuit set so that the output power of the effect transistor is larger than the output power of the gate-grounded field-effect transistor at the preceding stage.
  • the linear gain of the preceding common ground bipolar transistor is connected to that of the preceding common ground bipolar transistor, and the linear gain of the preceding common ground bipolar transistor is smaller than the linear gain of the subsequent common ground bipolar transistor.
  • a first input / output matching circuit set to be larger, and an output of a base grounded bipolar transistor connected to a subsequent grounded base bipolar transistor of the plurality of grounded base bipolar transistors of the plurality of grounded base bipolar transistors
  • a plurality of transistors are connected in multiple stages.
  • the output power is made smaller than a predetermined threshold value in the configured power amplifier, the input power of at least one of the plurality of transistors is transmitted, so even if the transmission power is small. High power added efficiency can be obtained.
  • FIG. 1 is a diagram showing a first embodiment of the power amplifier of the present invention.
  • FIG. 2 is a graph showing the input / output power characteristics and the power added efficiency of the FET of the preceding stage shown in FIG.
  • FIG. 3 is a graph showing the input / output power characteristics and power added efficiency of the FET in the subsequent stage shown in FIG.
  • FIG. 4 is a graph showing the input / output power characteristics when the transmission power in the subsequent FET shown in FIG. 1 is small.
  • FIG. 5 is a diagram showing a second embodiment of the power amplifier of the present invention.
  • FIG. 6 is a diagram illustrating a power amplifier according to a third embodiment of the present invention.
  • FIG. 7 is a graph showing the input / output power characteristics and power added efficiency of the FET in the preceding stage shown in FIG.
  • FIG. 8 is a graph showing the input / output power characteristics and power added efficiency of the FET in the subsequent stage shown in FIG.
  • FIG. 9 is a diagram showing a fourth embodiment of the power amplifier of the present invention.
  • FIG. 10 is a graph showing an example of the input / output power characteristics of the amplifier in the preceding stage.
  • FIG. 11 is a graph showing an example of the input / output power characteristics of the subsequent-stage amplifier.
  • FIG. 12 is a diagram illustrating an example of a configuration of a conventional power amplifier.
  • FIG. 13 is a diagram illustrating an example of a conventional transmission output variable device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a diagram showing a first embodiment of the power amplifier of the present invention.
  • the FET 103 grounded to the source and the FET 108 grounded to the gate are connected in two stages, and the FET 103 is connected to the gate terminal.
  • the input matching circuit 102 and the gate bias terminal 104 are connected to the drain terminal, and the drain bias terminal 105 and the output matching circuit 106 are connected to the drain terminal.
  • the input matching circuit 107 and the source bias terminal 109 are connected to the source terminal; and the drain bias terminal 110 and the output matching circuit 111 are connected to the drain terminal. 6 and c via the input matching circuit 1 0 7 and the source terminal of the drain terminal and the FET 1 0 8 of FET 1 0 3 is connected
  • FIG. 2 is a graph showing the input / output power characteristics and power added efficiency of the FET 103 shown in FIG. The characteristics at z are shown.- As shown in Fig. 2, in FET 1 () 3, for 15 dBm input power, 15 dBm output power and 50% power added efficiency are obtained. It is obtained in a good linear range.
  • FIG. 3 is a graph showing input / output power characteristics and power added efficiency of the FET 108 shown in FIG. Note that the FET 108 has a gate width about five times that of the FET 103 in the preceding stage in order to obtain a large output. As shown in Fig. 3, in the FET 108, the output power of 25 dBm and the power added efficiency of 40% are obtained in a good linear range for the input power of 15 dBm. If the common-source FET 103 having the characteristics shown in Fig. 2 and the common-gate FET 1 ⁇ 8 having the characteristics shown in Fig. 3 are connected as shown in Fig.
  • variable gain control voltage VC When the transmission power is low, for example, when the transmission power is set to 0 dBm, the variable gain control voltage VC is applied to the FET 10 via the source bias terminal 107 and the drain bias terminal 110, respectively.
  • the source voltage becomes 0 V and the drain voltage becomes 0 V for example, the input power of the FET 108 is transmitted.
  • FIG. 4 is a graph showing input / output power characteristics when the transmission power at FET 108 shown in FIG. 1 is small. As shown in FIG. 4, output power of 0 dBm is obtained with respect to input power of OdBm. When input power of 20 dBm is input to the previous FET 103, the transmission power is 0 dBm, and the power added efficiency of all amplifiers of FETs 103 and 108 is FET 10 It is determined only by 3, and 30% power added efficiency can be obtained.
  • variable gain control voltage VC to the source and drain of the gate-grounded FET 108 via the source bias terminal 109 and the drain bias terminal 110, respectively. Even when the input power passes through the FET 108 and the transmission power is small, high power added efficiency can be obtained. Note that, in the present embodiment, the description has been given of the gate ground F ET connected in two stages.
  • FIG. 5 is a diagram showing a power amplifier according to a second embodiment of the present invention.
  • Fig. 5 As shown in FIG. 2, in this embodiment, the emitter-grounded bipolar transistor 1 13 and the grounded bipolar transistor 1 16 are connected in two stages, and the bipolar transistor 1 13
  • the input terminal of the input matching circuit 102 and the base bias terminal 114 are connected to the base terminal, and the collector bias terminal 115 and the output matching circuit 106 are connected to the collector terminal.
  • the input matching circuit 107 and the emitter bias terminal 117 are connected to the emitter terminal, and the collector bias terminal 118 and the output matching circuit 111 are connected to the collector terminal.
  • the collector terminal of bipolar transistor 113 and the emitter terminal of bipolar transistor 116 are connected via matching circuit 106 and input matching circuit 107.
  • the gain is variable through the emitter bias terminal 117 and the collector bias terminal 118 to the emitter and collector of the base-grounded bipolar transistor 116.
  • the control voltage VC By applying the control voltage VC, the input power is transmitted through the bipolar transistor 116, and high power added efficiency is obtained even when the transmission power is small.
  • FIG. 6 is a diagram illustrating a power amplifier according to a third embodiment of the present invention.
  • the FETs 203 and 208 with the gates grounded are connected in two stages, and the input matching circuit 200
  • a drain bias terminal 205 and an output matching circuit 206 are connected to the drain terminal, and an input matching circuit 200 is connected to the source terminal of the FET 208.
  • a drain bias terminal 210 and an output matching circuit 211 are connected to the drain terminal, and a drain bias terminal 210 and an output matching circuit 211 are connected to the drain bias terminal via the output matching circuit 206 and the input matching circuit 207.
  • the drain terminal of FET 203 and the source terminal of FET 208 It is connected.
  • the amplification operation of the power amplifier configured as described above will be described.
  • FIG. 7 is a graph showing the input / output power characteristics and the power added efficiency of the FET 203 shown in FIG. 6, and shows the characteristics at a frequency of 950 MHz. As shown in Fig. 7, in the FET 203, the output power of 15 dBm and the power added efficiency of 40% can be obtained in a good linear range for the input power of --5 dBm. ing.
  • FIG. 8 is a graph showing input / output power characteristics and power added efficiency of FET 208 shown in FIG.
  • the FET 208 has a gate width that is about five times that of the FET 203 in the preceding stage in order to obtain a large output.
  • the output power of 25 dBm and the power added efficiency of 40% are obtained in a good linear range with respect to the input power of 15 dBm.
  • the grounded gate FET 203 having the characteristics shown in Fig. 7 and the gated FET 208 having the characteristics shown in Fig. 8 are connected as shown in Fig. 6.
  • the bias voltages of FET 203 and 208 for example, the gate voltage is grounded to 0 V, the source voltage is biased to 1 IV, and the drain voltage is biased to 5 V, respectively.
  • variable gain control voltage VC is applied to the source of the FET 208 via the source bias terminal 209 and the drain bias terminal 210, respectively.
  • the input power of the FET 208 is transmitted.
  • the input output power characteristics of the FET 208 when the transmission power is small are the same as those shown in Fig. 4, and the output power of O dBm is 0 dBm. Power is obtained.
  • the transmission power becomes 0 dBm, and the power added efficiency of all amplifiers of FETs 203 and 208 is FET 20 Determined by 3 alone, 30% additional power efficiency is obtained.
  • the source voltage is set to 0 V and the drain voltage is set to 0 V for both FETs 203 and 208, the input power of the preceding FET 203—15 dBm is used as the transmission output as it is. However, the power consumption of the power amplifier at that time is very small.
  • variable gain control voltage VC to the source and drain of the gate-grounded FET 208 via the source bias terminal 209 and the drain bias terminal 210, respectively.
  • the above-described amplification operation can be performed even when a bipolar transistor is used instead of the FET 203 and 208 shown in FIG.
  • FIG. 9 is a diagram showing a fourth embodiment of the power amplifier of the present invention.
  • the base-grounded bipolar transistors 2 13 and 2 16 are connected in two stages, and the bipolar transistor 2 13 has input matching with the emitter terminal.
  • the circuit 200 and the emitter bias terminal 2 14 are connected to the collector terminal, the collector bias terminal 2 15 and the output matching circuit 206 are connected, and the bipolar transistor 2 16 is connected to the emitter
  • the input matching circuit 2 07 and the emitter bias terminal 2 17 are connected to the terminal, and the collector bias terminal 2 18 and the output matching circuit 2 11 are connected to the collector terminal.
  • the collector terminal of bipolar transistor 211 and the emitter terminal of bipolar transistor 211 are connected via input matching circuit 207.
  • variable gain control is performed on the emitter and the collector of the base-grounded bipolar transistor 216 via the emitter bias terminal 217 and the collector bias terminal 218.
  • the input power is transmitted through the bipolar transistor 216, and high power added efficiency can be obtained even when the transmission power is small:
  • the first-stage amplifier is connected to the first input / output matching circuit such that the linear gain of the first-stage amplifier is larger than the linear gain of the second-stage amplifier.
  • the second input / output matching circuit is connected to the second amplifier so that the output power of the second amplifier is higher than the output power of the first amplifier.
  • FIG. 10 is a graph showing an example of the human output power characteristic of the amplifier in the preceding stage, and shows the characteristic at a frequency of 950 MHz.
  • FIG. 11 is a graph showing an example of the human output power characteristic of the amplifier at the subsequent stage.
  • the amplifier at the front stage has a higher linear gain than the amplifier at the subsequent stage, and has a gain of 15 dB for an input power of 15 dBm.
  • m output power can be output.
  • the latter stage amplifier maintains its linearity even when the input power is 10 dBm, and the output power of 20 dBm higher than that of the preceding stage amplifier. Can be output.
  • a gate-grounded FET composed of elements of the same size Even if this is the case, connect a gate-grounded FET with different characteristics depending on the matching circuit as shown in Fig. 6, and control the source and drain terminals of the preceding or subsequent gate-grounded FET with the variable gain control voltage VC. I do.
  • the input power of this gate-grounded FET is transmitted, and the input power is directly used as the rear-stage input power.
  • the gate ground F ET connected in two stages has been described.
  • the same configuration can be applied to the case of three or more stages.
  • a power amplifier configured by connecting a plurality of transistors in multiple stages, when the output power is made smaller than a predetermined threshold, at least Since the input power of one transistor is transmitted, high power added efficiency can be obtained even when the transmission power is small.

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Description

明細書 電力増幅器 技術分野
本発明は、 送信出力が広く、 ダイナミ ック レンジに渡って可変できる U H F、 マイク口波帯及びミ リ波帯の信号を増幅する電力増幅器に関する。 背景技術
近年、 移動体通信における携帯電話の普及に伴い、 そのキーデバイスと して電力増幅器の需要が急速に伸びている。 移動体通信における携帯電話 に用いられる電力増幅器においては、 高利得、 高出力電力及び高効率が要 求されている- 図 1 2は、 従来の電力増幅器の一構成例を示す図である。 図 1 2に示す ように従来例においては、 ソース接地された F E T 4 0 3 , 4 0 8が 2段 に接続されており、 F E T 4 0 3 , 4 0 8にはそれぞれ、 ゲー ト端子に入 力整合回路 4 0 2， 4 0 7及びゲー トバイアス端子 4 0 4， 4 0 9力 ま た、 ドレイ ン端子にドレイ ンバイアス端子 4 0 5， 4 1 0及び出力整合回 路 4 0 6， 4 1 1が接続されており、 出力整合回路 4 0 6及び入力整合回 路 4 0 7を介して F ET 4 0 3の ドレイ ン端子と F ET 4 0 8のゲー ト端 子とが接続されている
また、 携帯電話の周波数利用効率のさらなる向上を図るために、 スぺク トラム拡散方式を用いた CDMA (符号化分割多重接続） 方式による移動 体通信が実用化され始めている。 この CDMA方式においては、 遠近間の 送信電力の格差を縮小するために、 送信出力が 8 0 d Bの範囲となるよう にその送信電力を制御することが必要とされるとともに、 検波時に包絡線 の変動を正確に再生しなければならない。 そのため、 送信電力において従 来のデジタル方式よりも歪みが小さな線形増幅が要求されている。
図 1 3は、 従来の送信出力可変装置の一例を示す図である。 本従来例は 図 1 3に示すように、 所定の高周波信号を生成する高周波信号発振器 4 1 3 と、 高周波信号発振器 4 1 3にて生成された高周波信号を変調する変調 器 4 1 4 と、 変調器 4 1 4にて変調された信号の送信電力を増幅する電力 増幅器 4 1 6 と、 電力増幅器 4 1 6における増幅を制御するための信号を 出力する可変利得増幅器 4 1 5 と、 アンテナ共用器 4 1 7 と、 アンテナ 4 1 8 とから構成されており、 電力増幅器 4 1 6に入力される電力を可変利 得増幅器 4 1 5にて可変制御することによって、 送信出力の可変制御を行 つている。
上述したように C D M A方式においては、 低い歪みが要求されるため、 最大送信電力で線形性が維持できるような高い飽和出力をもつ電力増幅器 を用いる必要がある。
ここで、 最小送信電力を出力する場合、 可変利得増幅器により電力増幅 器の入力電力が制御され、 小さな入力電力が電力増幅器に入力されるが、 この場合、 電力増幅器の電力付加効率は、 最大送信電力を出力する場合よ り もかなり小さくなり、 余分な電力を消費することになってしまう とレ、う 問題点がある。
本発明は、 上述したような従来の技術が有する問題点に鑑みてなされた ものであって、 広いダイナミ ック レンジの送信電力を必要とする場合にお いても、 高効率で低歪み特性を有し、 利得可変が可能な電力増幅器を提供 することを目的とする。 発明の開示
上記目的を達成するために本発明は、 複数の トランジスタが多段に接続 されて構成され、 入力電力を増幅して出力する電力増幅器において、 前記 複数の トランジスタのうち、 前段の トランジスタがソース接地電界効果ト ランジスタであり、 前記複数の トランジスタのうち、 後段の トランジスタ がゲー ト接地電界効果 トランジスタであり 、 前記後段の トランジスタのソ —ス及びドレインに所定の電圧をそれぞれ印加するための複数のバイアス 端子を有し、 出力電力を予め定めたしきい値よりも小さくする場合、 前記 バイアス端子に所定の電圧を印加し、 前記後段のトランジスタの入力電力 を透過させて出力電力として出力する。
また、 複数の トランジスタが多段に接続されて構成され、 入力電力を増 幅して出力する電力増幅器において、 前記複数の トランジスタのうち、 前 段の トランジスタがェミ ッタ接地バイボーラ トランジスタであり、 前記複 数の トランジスタのうち、 後段の トランジスタがベース接地バイポーラ ト ランジスタであり、 前記後段の トランジスタのエミ ッタ及びコ レクタに所 定の電圧をそれぞれ印加するための複数のバイアス端子を有し、 出力電力 を予め定めたしきい値より も小さくする場合、 前記バイアス端子に所定の 電圧を印加し、 前記後段の トランジスタの入力電力を透過させて出力電力 と して出力する。
また、 複数の トランジスタが多段に接続されて構成され、 入力電力を増 幅して出力する電力増幅器において、 前記複数の トランジスタのうち、 少 なく とも 2つの トランジスタがゲ一 ト接地電界効果トランジスタであり、 前記ゲ一ト接地電界効果トランジスタのソ一ス及びドレインに所定の電 圧をそれぞれ印加するための複数のバイアス端子を有し、 出力電力を予め 定めたしきい値より も小さくする場合、 前記ゲ一ト接地電界効果トランジ スタのうち少なく とも 1つのゲー ト接地電界効果トランジスタのソース及 びドレインに接続されたバイアス端子に所定の電圧を印加し、 該電圧が印 加されたゲ一ト接地電界効果トランジスタの入力電力を透過させて出力電 力として出力する。
また、 複数の トランジスタが多段に接続されて構成され、 入力電力を増 幅して出力する電力増幅器において、 前記複数の トランジスタのうち、 少 なく と も 2つの トランジスタがベース接地バイボーラ トランジスタであり、 前記べ一ス接地バイボーラ トランジスタのエミ ッタ及びコ レクタに所定の 電圧をそれぞれ印加するための複数のバイアス端子を有し、 出力電力を予 め定めたしきい値より も小さくする場合、 前記ベース接地バイポーラ トラ ンジスタのう ち少なく とも 1つのべ一ス接地バイポーラ トランジスタの エミ ッタ及びコレクタに接続されたバイアス端子に所定の電圧を印加し、 該電圧が印加されたべ一ス接地バイボーラ 卜ランジスタの入力電力を透過 させて出力電力と して出力する。
また、 前記複数のゲート接地電界効果トランジスタのうち、 前段となる ゲート接地電界効果トランジスタと接続され、 前段となるゲート接地電界 効果トランジスタの線形利得が後段となるゲー ト接地電界効果トランジス タの線形利得より も大きくなるように設定された第 1 の入出力整合回路と、 前記複数のゲ一ト接地電界効果トランジスタのうち、 後段となるゲート 接地電界効果トランジスタと接続され、 後段となるゲー ト接地電界効果卜 ランジスタの出力電力が前段となるゲー ト接地電界効果トランジスタの出 力電力より も大きく なるように設定された第 2の入出力整合回路とを有す る。
また、 前記複数のベース接地バイボーラ トランジスタのうち、 前段とな るべ一ス接地バイポーラ トランジスタと接続され、 前段となるベース接地 バイボーラ トランジスタの線形利得が後段となるベース接地バイポーラ ト ランジスタの線形利得より も大きくなるように設定された第 1 の入出力整 合回路と、 前記複数のベース接地バイボーラ トランジスタのうち、 後段と なるベース接地バイポーラ トランジスタと接続され、 後段となるベ一ス接 地バイポーラ トランジスタの出力電力が前段となるベース接地バイポーラ トランジスタの出力電力よりも大きくなるように設定された第 2の入出力 整合回路とを有する。
すなわち、 本発明においては、 複数の トランジスタが多段に接続されて 構成される電力増幅器において、 出力電力を予め定めたしきい値よりも小 さくする場合、 複数の トランジスタのうち、 少なく とも 1つの トランジス タの入力電力を透過させるので、 送信電力が小さな場合においても、 高い 電力付加効率が得られる。 図面の簡単な説明
図 1 は、 本発明の電力増幅器の第 1の実施の形態を示す図である- 図 2は、 図 1 に示した前段の F E Tの入出力電力特性及び電力付加効率 を示すグラフである。
図 3は、 図 1 に示した後段の F E Tの入出力電力特性及び電力付加効率 を示すダラフである。
図 4は、 図 1 に示した後段の F E Tにおける送信電力が小さな場合の入 力出力電力特性を示すグラフである。
図 5は、 本発明の電力増幅器の第 2の実施の形態を示す図である。 図 6は、 本発明の電力増幅器の第 3の実施の形態を示す図である。 図 7は、 図 6に示した前段の F E Tの入出力電力特性及び電力付加効率 を示すダラフである。
図 8は、 図 6に示した後段の F E Tの入出力電力特性及び電力付加効率 を示すグラフである。
図 9は、 本発明の電力増幅器の第 4の実施の形態を示す図である。 図 1 0は、 前段の増幅器の入出力電力特性の一例を示すグラフである。 図 1 1は、 後段の増幅器の入出力電力特性の一例を示すグラフである。 図 1 2は、 従来の電力増幅器の一構成例を示す図である- 図 1 3は、 従来の送信出力可変装置の一例を示す図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施の形態について説明する。 (第 1の実施の形態）
図 1は、 本発明の電力増幅器の第 1の実施の形態を示す図である。 図 1 に示すように本形態においては、 ソース接地された F E T 1 0 3 とゲ一 ト接地された F E T 1 0 8 とが 2段に接続されており、 F E T 1 0 3には, ゲート端子に入力整合回路 1 0 2及びゲ一 卜バイアス端子 1 0 4が、 また, ドレイ ン端子にドレイ ンバイアス端子 1 0 5及び出力整合回路 1 0 6が接 続されており、 F E T 1 0 8には、 ソース端子に入力整合回路 1 0 7及び ソースバイアス端子 1 0 9力；、 また、 ドレイ ン端子にドレイ ンバイアス端 子 1 1 0及び出力整合回路 1 1 1が接続されており、 出力整合回路 1 0 6 及び入力整合回路 1 0 7を介して F E T 1 0 3のドレイ ン端子と F E T 1 0 8のソース端子とが接続されている c
以下、 上記のように構成された電力増幅器の増幅動作について説明する 図 2は、 図 1に示した F E T 1 0 3の入出力電力特性及び電力付加効率 を示すグラフであり、 周波数 9 5 0 MH zにおける特性を示している- 図 2に示すように F E T 1 () 3においては、 一 5 d B mの入力電力に対して 1 5 d B mの出力電力と 5 0 %の電力付加効率が良好な線形の範囲で得ら れている。
図 3は、 図 1 に示した F E T 1 0 8の入出力電力特性及び電力付加効率 を示すグラフである。 なお、 F E T 1 0 8は、 大きな出力を得るために前 段の F E T 1 0 3に比べて 5倍程度のゲー ト幅を有している。 図 3に示す ように F E T 1 0 8においては、 1 5 d B mの入力電力に対して 2 5 d B mの出力電力と 4 0 %の電力付加効率が良好な線形の範囲で得られている 図 2に示したような特性を有するソース接地 F E T 1 0 3 と図 3に示し たような特性を有するゲ一 ト接地 F E T 1 ◦ 8 とを図 1 に示したように接 続すれば、 最大の送信電力が必要な場合、 入力電力 0 d Bに対して 2 5 d Bの出力電力と 4 0 %程度の電力付加効率が得られる。 ここで、 前段の F E T 1 0 3のバイアス電圧においては、 例えばゲー ト電圧が一 1 V、 ドレ イン電圧が 5 Vにそれぞれバイアスされている。 また、 後段の F E T 1 0 8のバイアス電圧においては、 例えばゲー ト電圧が 0 Vに接地されており、 ソース電圧が一 I V、 ドレイ ン電圧が 5 Vにそれぞれバイァスされている c なお、 F Ε Τ 1 0 8のバイアス電圧については、 F E T 1 0 8のゲート電 圧を、 使用する周波数で A C接地していれば他のバイアスでもよい
また、 送信電力が小さな場合は、 例えば送信電力を 0 d B mにする場合 には、 利得可変制御電圧 V Cがソースバイアス端子 1 0 7及びドレイ ンバ ィァス端子 1 1 0をそれぞれ介して F E T 1 0 8の ソース端子及びドレイ ン端子に印加され、 例えばソース電圧が 0 V、 ドレイ ン電圧 0 Vになると, F E T 1 0 8の入力電力は透過されることになる。
図 4は、 図 1 に示した F E T 1 0 8における送信電力が小さな場合の入 力出力電力特性を示すグラフである。 図 4に示すように、 O d B mの入力 電力に対して 0 d B mの出力電力が得られている。 前段の F E T 1 0 3に — 2 0 d B mの入力電力が入力された場合、 0 d B mの送信電力となり、 F E T 1 0 3， 1 0 8の全増幅器の電力付加効率は F E T 1 0 3のみで決 まり、 3 0 %の電力付加効率が得られる。
このよ う に、 ゲー ト接地 F E T 1 0 8の ソ一ス及びドレイ ンに、 ソース バイアス端子 1 0 9及びドレイ ンバイアス端子 1 1 0を介して利得可変制 御電圧 V Cをそれぞれ印加することにより、 F E T 1 0 8を入力電力が透 過し、 送信電力が小さな場合においても、 高い電力付加効率が得られる。 なお、 本形態においては、 2段に接続されたゲート接地 F E Tについて 説明したが、 3段以上の場合でも同様に構成することができる。
(第 2の実施の形態）
図 1 に示した F E T 1 0 3 , 1 0 8の代わりにバイポーラ トランジスタ を用いた場合においても上述した増幅動作は可能である。
図 5は、 本発明の電力増幅器の第 2の実施の形態を示す図である。 図 5 に示すように本形態においては、 ェミ ッタ接地されたバイボーラ トランジ スタ 1 1 3 とべ一ス接地されたバイポーラ トランジスタ 1 1 6とが 2段に 接続されており、 バイポーラ トランジスタ 1 1 3には、 ベース端子に入力 整合回路 1 0 2及びベースバイアス端子 1 1 4力 、 また、 コ レクタ端子に コ レク タバイアス端子 1 1 5及び出力整合回路 1 0 6が接続されており、 バイポーラ トランジスタ 1 1 6には、 エミ ッタ端子に入力整合回路 1 0 7 及びェミ ッタバイアス端子 1 1 7力 また、 コレクタ端子にコレクタバイ ァス端子 1 1 8及び出力整合回路 1 1 1が接続されており、 出力整合回路 1 0 6及び入力整合回路 1 0 7を介してバイボーラ トランジスタ 1 1 3の コ レクタ端子とバイポーラ トランジスタ 1 1 6のエミ ッタ端子とが接続さ れている。
上記のように構成された電力増幅器においても、 ベース接地のバイポ一 ラ トランジスタ 1 1 6のェミ ッタ及びコレクタに、 ェミ ッタバイアス端子 1 1 7及びコレクタバイアス端子 1 1 8を介して利得可変制御電圧 V Cを それぞれ印加することにより、 バイポーラ トランジスタ 1 1 6を入力電力 が透過し、 送信電力が小さな場合においても、 高い電力付加効率が得られ
(第 3の実施の形態）
図 6は、 本発明の電力増幅器の第 3の実施の形態を示す図である。 図 6 に示すように本形態においては、 ゲート接地された F E T 2 0 3 , 2 0 8 とが 2段に接続されており、 F E T 2 0 3には、 ソース端子に入力整合回 路 2 0 2及びソースバイアス端子 2 0 4が、 また、 ドレイ ン端子にドレイ ンバイアス端子 2 0 5及び出力整合回路 2 0 6が接続されており 、 F E T 2 0 8には、 ソース端子に入力整合回路 2 0 7及びソースバイアス端子 2 0 9が、 また、 ドレイ ン端子にドレイ ンバイアス端子 2 1 0及び出力整合 回路 2 1 1が接続されており、 出力整合回路 2 0 6及び入力整合回路 2 0 7を介して F E T 2 0 3のドレイン端子と F E T 2 0 8のソース端子とが 接続されている。 以下、 上記のように構成された電力増幅器の増幅動作に ついて説明する。
図 7は、 図 6に示した F E T 2 0 3の入出力電力特性及び電力付加効率 を示すグラフであり、 周波数 9 5 0 M H zにおける特性を示している。 図 7に示すように F E T 2 0 3においては、 — 5 d B mの入力電力に対して 1 5 d B mの出力電力と 4 0 %の電力付加効率が良好な線形の範囲で得ら れている。
図 8は、 図 6に示した F E T 2 0 8の入出力電力特性及び電力付加効率 を示すグラフである。 なお、 F E T 2 0 8は、 大きな出力を得るために前 段の F E T 2 0 3に比べて 5倍程度のゲー ト幅を有している。 図 8に示す ように F E T 2 0 8においては、 1 5 d B mの入力電力に対して 2 5 d B mの出力電力と 4 0 %の電力付加効率が良好な線形の範囲で得られている 図 7に示したような特性を有するゲ一ト接地 F E T 2 0 3 と図 8に示し たような特性を有するゲ一 ト接地 F E T 2 0 8 とを図 6に示したように接 続すれば、 最大の送信電力が必要な場合、 人力電力 0 d Bに対して 2 5 d Bの出力電力と 4 0 %程度の電力付加効率が得られる。 ここで、 F E T 2 0 3， 2 0 8のバイアス電圧においては、 例えばゲート電圧が 0 Vに接地 されており、 ソース電圧が一 I V、 ドレイ ン電圧が 5 Vにそれぞれバイァ スされている。
送信電力が小さな場合は、 例えば送信電力を 0 d B mにする場合には、 利得可変制御電圧 V Cがソースバイアス端子 2 0 9及びドレインバイアス 端子 2 1 0をそれぞれ介して F E T 2 0 8のソース端子及びドレイン端子 に印加され、 例えばソース電圧が 0 V、 ドレイ ン電圧 0 Vになると、 F E T 2 0 8の入力電力は透過されることになる。
F E T 2 0 8における送信電力が小さな場合の入力出力電力特性は、 図 4に示したものと同様であり、 O d B mの入力電力に対して 0 d B mの出 力電力が得られている。 前段の F E T 2 0 3に— 1 5 d B mの入力電力が 入力された場合、 0 d B mの送信電力となり、 F E T 2 0 3 , 2 0 8の全 増幅器の電力付加効率は F E T 2 0 3のみで決まり、 3 0 %の電力付加効 率が得られる。 また、 F E T 2 0 3 , 2 0 8ともソース電圧が 0 V、 ドレ イン電圧 0 Vに設定された場合には、 前段の F E T 2 0 3の入力電力— 1 5 d B mがそのまま送信出力となり、 その時の電力増幅器の消費電力は非 常に小さい。
このよ う に、 ゲ一 ト接地 F E T 2 0 8のソース及びドレイ ンに、 ソース バイアス端子 2 0 9及びドレインバイアス端子 2 1 0を介して利得可変制 御電圧 V Cをそれぞれ印加することにより、 F E T 2 0 8を入力電力が透 過し、 送信電力が小さな場合においても、 高い電力付加効率が得られる。 なお、 本形態においては、 2段に接続されたゲート接地 F E Tについて 説明したが、 3段以上の場合でも同様に構成することができる。
(第 4の実施の形態）
図 6に示した F E T 2 0 3 , 2 0 8の代わりにバイボーラ トランジスタ を用いた場合においても上述した増幅動作は可能である。
図 9は、 本発明の電力増幅器の第 4の実施の形態を示す図である。 図 9 に示すように本形態においては、 ベース接地されたバイボーラ トランジス タ 2 1 3， 2 1 6が 2段に接続されており、 バイポーラ トランジスタ 2 1 3には、 ェミ ッタ端子に入力整合回路 2 0 2及びェミ ッタバイアス端子 2 1 4が、 また、 コ レクタ端子にコレクタバイアス端子 2 1 5及び出力整合 回路 2 0 6が接続されており、 バイポーラ トランジスタ 2 1 6には、 エミ ッタ端子に入力整合回路 2 0 7及びェミ ッタバイアス端子 2 1 7が、 また, コレクタ端子にコレクタバイアス端子 2 1 8及び出力整合回路 2 1 1が接 続されており、 出力整合回路 2 0 6及び入力整合回路 2 0 7を介してバイ ポーラ トランジスタ 2 1 3のコ レクタ端子とバイポーラ トランジスタ 2 1 6のエミ ッタ端子とが接続されている。 上記のように構成された電力増幅器においても、 ベース接地のバイポ一 ラ トランジスタ 2 1 6のェミ ッタ及びコレクタに、 ェミ ッタバイァス端子 2 1 7及びコレクタバイァス端子 2 1 8を介して利得可変制御電圧 V Cを それぞれ印加することにより、 バイボーラ トランジスタ 2 1 6を入力電力 が透過し、 送信電力が小さな場合においても、 高い電力付加効率が得られ る:
(第 5の実施の形態）
本発明の第 5の実施の形態と して、 図 6に示した F E T 2 0 3 , 2 0 8 のゲ一 卜幅が同程度である電力増幅器について説明する。
本形態における電力増幅器においては、 前段の増幅器には、 前段の増幅 器の線形利得が後段の増幅器の線形利得よりも大きくなるような第 1の入 出力整合回路が接続されており、 かつ、 後段の増幅器には、 後段の増幅器 の出力電力が前段の増幅器の出力電力より も大きくなるような第 2の入出 力整合回路が接続されている。
図 1 0は、 前段の増幅器の人出力電力特性の一例を示すグラフであり、 周波数 9 5 0 M H zにおける特性を示している。
また、 図 1 1は、 後段の増幅器の人出力電力特性の一例を示すグラフで ある。
図 1 0に示すように、 前段の増幅器は、 後段の増幅器より も線形利得が 高く、 一 5 d B mの入力電力に対して 1 5 d Bの利得が得られており、 1 0 d B mの出力電力を出力することができる。
しかしながら、 入力電力が 1 0 d B mの場合には出力電力が飽和し、 非 線形動作になっている。
一方、 後段の増幅器は図 1 1 に示すように、 入力電力が 1 0 d B mであ る場合においても線形性が維持されており、 前段の増幅器より も高い 2 0 d B mの出力電力を出力することができる。
上述したように、 大きさが同じ素子で構成されるゲ一 ト接地 F E Tで あっても、 整合回路によって異なる特性を有するゲ一ト接地 F E Tを図 6 に示したように接続し、 利得可変制御電圧 V Cにより前段または後段のゲ —ト接地 F E Tのソース端子と ドレイン端子を制御する。
例えば、 前段の F E Tのソース電圧が 0 V、 ドレイン電圧が 0 Vになる と、 このゲート接地 F E Tの入力電力は透過され、 入力電力がそのまま後 段の入力電力となる。
また、 利得可変制御電圧により、 後段の F E Tのソース電圧が 0 V、 ド レインが電圧 0 Vになると、 このゲート接地 F E Tの入力電力は透過され、 前段の出力電力が送信出力となる。
これにより、 増幅器の入力電力や所望の送信出力により電力付加効率や 歪み特性を選ぶことが可能となる。
なお、 本形態においては、 2段に接続されたゲ一ト接地 F E Tについて 説明したが、 3段以上の場合でも同様に構成することができる。
また、 前段及び後段の増幅器にベース接地バイポーラ トランジスタを用 レ、、 ェミ ッタとコ レクタに、 利得可変制御電圧を印加することにより、 ベ ース接地バイボーラ トランジスタの人力電力を透過させ、 それにより、 送 信電力が小さな場合においても、 高い電力付加効率を得ることもできる。 産業上の利用可能性
以上説明したように本発明においては、 複数のトランジスタが多段に接 続されて構成される電力増幅器において、 出力電力を予め定めたしきい値 よりも小さくする場合、 複数の トランジスタのうち、 少なく とも 1つの ト ランジスタの入力電力を透過させるため、 送信電力が小さな場合において も、 高い電力付加効率を得ることができる。
これにより、 広いダイナミック レンジの送信電力を必要とする場合にお いても、 高効率で低歪み特性を有し、 利得可変が可能な電力増幅器を実現 することができる。

Claims

請求の範囲
1 . 複数の トランジスタが多段に接続されて構成され、 入力電力を増 幅して出力する電力増幅器において、
前記複数の トランジスタのうち、 前段の トランジスタがソース接地電界 効果トランジスタであり、
前記複数の トランジスタのうち、 後段の トランジスタがゲート接地電界 効果トランジスタであり、
前記後段の トランジスタのソース及びド レインに所定の電圧をそれぞれ 印加するための複数のバイアス端子を有し、
出力電力を予め定めたしきい値より も小さくする場合、 前記バイ アス端 子に所定の電圧を印加し、 前記後段の トランジスタの入力電力を透過させ て出力電力と して出力することを特徴とする電力増幅器。
2 . 複数の トランジスタが多段に接続されて構成され、 入力電力を増 幅して出力する電力増幅器において、
前記複数の トランジスタのうち、 前段の トランジスタがエミ ッタ接地バ イボ一ラ トランジスタであり、
前記複数の トランジスタのうち、 後段の トランジスタがベース接地バイ ポーラ トランジスタであり、
前記後段の トランジスタのェミ ツタ及びコレクタに所定の電圧をそれぞ れ印加するための複数のバイ アス端子を有し、
出力電力を予め定めたしきい値よりも小さくする場合、 前記バイ アス端 子に所定の電圧を印加し、 前記後段の トランジスタの入力電力を透過させ て出力電力と して出力することを特徴とする電力増幅器。
3 . 複数の トランジスタが多段に接続されて構成され、 入力電力を増 幅して出力する電力増幅器において、
前記複数の トランジスタのうち、 少なく とも 2つのトランジスタがゲ一 ト接地電界効果トランジスタであり 、
前記ゲ一ト接地電界効果トランジスタのソース及びドレインに所定の電 圧をそれぞれ印加するための複数のバイアス端子を有し、
出力電力を予め定めたしきい値よりも小さくする場合、 前記ゲート接地 電界効果トランジスタのうち少なく とも 1つのゲート接地電界効果トラン ジスタのソース及びドレインに接続されたバイァス端子に所定の電圧を印 加し、 該電圧が印加されたゲ一ト接地電界効果トランジスタの入力電力を 透過させて出力電力と して出力することを特徴とする電力増幅器。
4 . 複数の トランジスタが多段に接続されて構成され、 入力電力を増 幅して出力する電力増幅器において、
前記複数の トランジスタのう ち、 少なく とも 2つの トランジスタがべ一 ス接地バイポーラ トランジスタであり、
前記べ一ス接地バイポーラ トランジスタのェミ ッタ及びコレクタに所定 の電圧をそれぞれ印加するための複数のバイアス端子を有し、
出力電力を予め定めたしきい値よりも小さくする場合、 前記ベース接地 バイポーラ トランジスタのうち少なく と も 1つのべ一ス接地バイポ一ラ ト ランジスタのエミ ッタ及びコ レクタに接続されたバイアス端子に所定の電 圧を印加し、 該電圧が印加されたべ一ス接地バイポーラ トランジスタの入 力電力を透過させて出力電力と して出力することを特徴とする電力増幅器 c
5 . 請求項 3に記載の電力増幅器において、
前記複数のゲ一ト接地電界効果トランジスタのうち、 前段となるゲート 接地電界効果トランジスタと接続され、 前段となるゲ一ト接地電界効果ト ランジスタの線形利得が後段となるゲート接地電界効果トランジスタの線 形利得より も大きくなるように設定された第 1 の入出力整合回路と、 前記複数のゲート接地電界効果トランジスタのうち、 後段となるゲート 接地電界効果トランジスタ と接続され、 後段となるゲート接地電界効果ト ランジスタの出力電力が前段となるゲ一ト接地電界効果トランジスタの出 力電力よ り も大き く なるよ うに設定された第 2の人出力整合回路とを有す ることを特徴とする電力増幅器。
6 . 請求項 4に記載の電力増幅器において、
前記複数のベース接地バイボーラ トランジスタのう ち、 前段となるベー ス接地バイポーラ トランジスタ と接続され、 前段となるベース接地バイポ —ラ トランジスタの線形利得が後段となるベース接地バイボーラ トランジ スタの線形利得よ り も大き く なるよ うに設定された第 1 の入出力整合回路 と、
前記複数のベース接地バイボーラ トランジスタのう ち、 後段となるベ一 ス接地バイボーラ トランジスタ と接続され、 後段となるベース接地バイボ —ラ トランジスタの出力電力が前段となるベース接地バイボーラ トランジ スタの出力電力よ り も大き く なるよ うに設定された第 2の入出力整合回路 とを有することを特徴とする電力増幅器。
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