WO2000052834A1 - Turbo decoder and interleave / de-interleave apparatus - Google Patents

Turbo decoder and interleave / de-interleave apparatus Download PDF

Info

Publication number
WO2000052834A1
WO2000052834A1 PCT/JP1999/000934 JP9900934W WO0052834A1 WO 2000052834 A1 WO2000052834 A1 WO 2000052834A1 JP 9900934 W JP9900934 W JP 9900934W WO 0052834 A1 WO0052834 A1 WO 0052834A1
Authority
WO
WIPO (PCT)
Prior art keywords
address
interleaving
error correction
output
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP1999/000934
Other languages
English (en)
French (fr)
Inventor
Kazuhisa Ohbuchi
Tetsuya Yano
Kazuo Kawabata
Takaharu Nakamura
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2000603158A priority Critical patent/JP3746426B2/ja
Priority to CNB998128708A priority patent/CN1187904C/zh
Priority to EP99906517A priority patent/EP1160988B1/en
Priority to DE69934606T priority patent/DE69934606T2/de
Priority to EP05026605A priority patent/EP1650873B1/en
Priority to PCT/JP1999/000934 priority patent/WO2000052834A1/ja
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of WO2000052834A1 publication Critical patent/WO2000052834A1/ja
Priority to US09/823,564 priority patent/US6574766B2/en
Anticipated expiration legal-status Critical
Priority to US10/352,515 priority patent/US6993699B2/en
Priority to US11/296,678 priority patent/US7533306B2/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2957—Turbo codes and decoding
    • H03M13/2978—Particular arrangement of the component decoders
    • H03M13/2984—Particular arrangement of the component decoders using less component decoders than component codes, e.g. multiplexed decoders and scheduling thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/275—Interleaver wherein the permutation pattern is obtained using a congruential operation of the type y=ax+b modulo c
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/276—Interleaving address generation
    • H03M13/2764—Circuits therefore
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2767—Interleaver wherein the permutation pattern or a portion thereof is stored
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2771—Internal interleaver for turbo codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2782—Interleaver implementations, which reduce the amount of required interleaving memory
    • H03M13/2785—Interleaver using in-place interleaving, i.e. writing to and reading from the memory is performed at the same memory location
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H03M13/6505—Memory efficient implementations
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0045—Arrangements at the receiver end
    • H04L1/0047—Decoding adapted to other signal detection operation
    • H04L1/005—Iterative decoding, including iteration between signal detection and decoding operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0064—Concatenated codes
    • H04L1/0066—Parallel concatenated codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving

Definitions

  • the present invention relates to an evening decoding apparatus and an interleaving / interleaving apparatus suitable for use in a communication system such as a mobile communication system.
  • an interleaver and a corresponding interleaver are used in order to convert burst errors that occur continuously in a specific data string into errors that can be easily corrected by rearranging data.
  • the transmitting side transmits the transmission signal in an interval with an interval bar
  • the reception side transmits the signal in a interval with a dinter bar.
  • FIG. 6A is a block diagram showing a configuration of a conventional interleaver.
  • the interleaved RAMI 0 1 (hereinafter simply referred to as “RAM10 1”) stores the input data sequence (D000, D001, D002,..., D383) to be interleaved, and is used for writing.
  • the counter 102 counts 0 to 383 in order and outputs the count value as a write address (A000, A001, A002,..., A383) for RAMI01. According to -A383), the input data sequence is written in order from address A000 to address A383 of RAMI01.
  • the read counter 103 generates a read address for RAMI01.
  • the read address of 101 is A000, A016, A032,..., A368, A001, A01 7, A033,..., An * 16 (mod383),..., A351, ⁇ 367, ⁇ 383 In other words, it is specified every 16th.
  • the count value of the write counter 102 becomes the write address as it is, as shown in FIG. 6 ( ⁇ ), and the input data sequence (D000, D001, D002 and D383) are sequentially written to the corresponding address area of RAM101.
  • data is read out from the address area specified by the read address output every other time from the read address conversion circuits 104 to 16 in the order of data power.
  • the human power data strings (D000, DOOl, D002,..., D383) are D000, D016, D032,..., D368, DOOl, D017,..., Dn * 16 (mod383),. ., D351, D367, D383, etc., the data is rearranged (interleaved).
  • the interleaving is performed by reading out the input data sequence written in the direction of arrow B in order at the time of reading (this kind of interleaving is called block interleaving).
  • FIG. 8 (A) is a block diagram showing the configuration of a conventional Dinter Lever
  • the Dinter Lever 200 shown in FIG. 8 (A) is a Dinter Lever RAM 201, a write counter 200 , A read counter 203 and a read address conversion circuit 204.
  • the dinning leave RAM 201 (hereinafter simply referred to as “RAM 201”) stores the input data strings (D000, D001, D002,..., D383) to be dinned leave.
  • the write counter 202 counts 0 to 38 3 in order and stores the count value in the write address (AOOO, A001, A002, ..., A383) for the RAM 201. ), And the input data is sequentially written from address A000 to address A383 of RAM 201 in accordance with the write address (A000 to A383).
  • the read counter 203 counts 0 to 383 to generate a read address for the RAM 201, and the read address conversion circuit 204 reads the read counter 2 0.
  • the count value X from the read counter 203 is obtained. Is converted to every 24th, so that the read address of RAM 201 becomes A000, A024, A048, ..., A360, A001, A00
  • the count value of the Write Counter 202 becomes the write address as it is, and the input data string (D000, D001 , D002, .., D383) are sequentially written to the corresponding address area of the RAM 201.
  • the read address is sequentially read from the address area specified by the read address output every 24th to 24th circuits.
  • the input data sequence (D000, D001, D002, ..., D383) becomes D000, D024, D048, ..., D360, D001, D025, ..., Dn * 24 (raod383), D335,
  • the data is sorted and output as D359 and D383.
  • the output data sequence (0000, 0016, 0032,%) Which is input 24 ⁇ 16 by the above-mentioned interleave mode 100 as the input data sequence to the present dictionary 200.
  • the output data string is written to the RAM 202 in the order described above, and at the time of reading, the data string is read every 24th address.
  • the output data sequence will be the original data sequence before interleaving (that is, the data sequence will be interleaved).
  • FIG. 10 is a block diagram showing a configuration example of a main part of a communication system to which the above-described “Turbo coding / decoding scheme” is applied.
  • the communication system shown in FIG. 0, and the receiver through a desired communication path (wireless line, etc.) 500 is equipped with a receiver (turbo decoding device) 400.
  • the turbo encoder 300 has two recursive sets each having an exclusive OR element (EX-OR) 311 to 313 and a delay element (flip-flop: FF) 314, 315.
  • EX-OR exclusive OR element
  • FF delay element
  • the decoder 400 is composed of a soft output decoder (DEC) 401, 402, an interleaver ( ⁇ ) 403, and a Dinary bar (—404).
  • the convolutional encoder 301 transmits encoded information obtained by convolutionally encoding the transmission information u to the receiving side as an error correction code y
  • the interleaver 303 It interleaves transmission information u according to the same operating principle as interleaver 100 described above.
  • encoder 3 0 2 convolution is for sending to the receiving the encoded information obtained by convolutional encoding the interleaver 3 0 3 interleaving part has been transmitted information u 'as an error correction code y 2 is there.
  • the turbo encoder 300 generates the error correction code y for the transmission information (decoded information) u itself, the transmission information u before the interleaving, and the error correction code for the transmission information u after the interleaving. and y 2 is're such One to transmit to the receiving side as a turbo code.
  • DEC 401 receives turbo codes [only, transmission information u, the error correcting code yi, y 2, respectively, received information U from the channel 500 receives the noise (error) , error correcting code Y,, out of it assumes that a Y 2], to obtain a reception information iT and decodes soft output using an error correcting code number 1 beginning received information U, then the received
  • the signal obtained by interleaving the information U ′ with the interleaver 403 is soft-output decoded by the DEC 402 using the error correction code Y 2 , and the decoded result (received information U ⁇ ) is obtained by the dentary receiver 40.
  • MAP Maximum A Posteriori probability
  • VASOVA Soft-Output Viterbi Algorithm
  • the interleaver 403 interleaves the decoding result from the DEC 401 based on the same operation principle as the above-mentioned interleave 100, and the interleaving makes the data sequence of the decoding result from the DEC 401 It will be input to DEC 40 2 in Fushimi state of uniform data string of the error correction code Y 2 used in the soft-output decoding in the DEC 402.
  • DEC 402 further performs soft output decoding (for example, MAP decodingVASOVA decoding, etc.) on the decoded result after interleaving using error correction code Y 2.
  • soft output decoding for example, MAP decodingVASOVA decoding, etc.
  • the decoded result from DEC 402 is diced and returned to the original data sequence, and the data sequence of the decoded result from DEC 402 is converted to the data sequence of error correction code Y, Is input to the DEC 401 in the same state, and ⁇ output decoding using the error correction code is performed again in the DEC 401.
  • the turbo decoder 400 the more the following operation is repeated, the lower the error added to the transmission information u is, and the more accurate the original transmission information u can be restored. You can do it.
  • the number of repetitions is set to the number of saturations (for example, 16 times D or less.)
  • the number of saturations for example, 16 times D or less.
  • the decoding of the turbo code is performed by repeatedly performing output decoding, interleaving, and deinterleaving using 403 and the interleaver 404.
  • the details of the “turbo coding / decoding method” are described in, for example, US Pat. No. 5,446,747 and the like.
  • a data string (a data string to be interleaved or interleaved) which is the result of decoding is one unit (for example, corresponding to each of the above-mentioned D000 ⁇ ! 383.
  • the interleaver (size of memory) size (that is, the memory size) can be as large as several thousand bits, so the above-mentioned task strength becomes prominent. .
  • the present invention is not limited to the turbo decoder 400, and for example, in the case of a transceiver that performs communication using interleaving and a corresponding deinterleaving, at present, the interleaver 100 and the interleaver 200 The only way to do this is individually, and similarly, the equipment model becomes very large.
  • the present invention has been made in view of such a problem, and a turbo decoding device and an instantaneous device that realize a function as an interleaver and a dinterleaver with one memory unit and can greatly reduce the device scale are provided. Providing a single-unit / multi-unit device The purpose is to do. Disclosure of the invention
  • the present invention provides at least a receiver for decoding at least a 3 ⁇ 4m signal, an error correction code for the information to be decoded before the interleaving on the transmitting side, The error correction code for the information to be decoded after the interleaving in (1), and decoding the same by repeating the error correction decoding, the interleaving, and the interleaving.
  • An error correction decoding unit that can perform error correction decoding of the information to be decoded based on one of the error correction codes and the past error correction decoding result, and interleave the error correction decoding result from the error correction decoding unit.
  • a memory for outputting the result of error correction decoding to the error correction decoding unit as a past error correction decoding result, and performing error correction decoding according to the error correction code used in the error correction decoding unit.
  • Result is characterized in that a is configured to include a memory controller for controlling the writing order and reading order of the error-correction decoded result against in the memory unit Beku Intari one blanking or Dintari Ichibusu.
  • the memory control section may include the following sections.
  • the second address generation unit that generates an address for the memory unit in a manner different from the order
  • An address selection unit that selects and outputs one of the outputs of these address generation units, one of which is a write address for the memory unit and the other is a read address for the memory unit.
  • the error correction code used in the error correction decoding unit is An interleave discriminating unit for discriminating whether the information is for the decoded information before or after the interleaving.
  • the interleave determination unit determines that the error correction code is for the information to be decoded before interleaving, the output power write address of one address generation unit and the other address generation unit If the error correction code is determined to be for the decoded information after the interleaving, the output power write address of the other address generation unit,
  • the output power of the address ⁇ section ⁇ the address selection control section that controls the address selection section so that it is selected as each of the read addresses
  • the order of writing and reading the error correction decoding result in the memory unit can be performed only by selectively controlling each output of the first address generation unit and the second address generation unit.
  • the second address unit is provided with a random pattern holding unit for holding random pattern information for randomly rearranging and outputting the addresses generated by the first address generating unit, a random There is no need to prepare two types of pattern information for the interleaving and dingaling (the above first address «part can be shared between interleaving and dinning reving), so random pattern information must be prepared in advance. This greatly reduces the work load when it is calculated, and greatly contributes to further downsizing and cost reduction of the single-key decoding device.
  • the interleave / interleave device of the present invention comprises: a memory part for storing data in order to interleave or reinforce desired data; and an address for the memory part by a predetermined enzyme.
  • An address selection unit that can selectively output any one of the outputs as a write address for the memory unit and the other as a read address for the memory unit, and when interleaving and interleaving the above data
  • the output of the address generation unit differs depending on
  • an address selection control unit for controlling an address selection unit so as to be selected as an address and a read address.
  • the output of the address generation unit which is different between the case where the above-mentioned data is interleaved and the case where the above-mentioned data is interleaved (the two different types of raw addresses of the raw 53 ⁇ 4 page).
  • the function as an interleaver and the function as a interleaver can be realized by one memory unit. As a result, it is not necessary to provide separate inter-intervals and inter-intervals for interleaving and inter-leaving data, greatly contributing to reduction of equipment scale and cost.
  • the address selection control unit when interleaving the data, the address selection control unit outputs the output of the first address generation unit as a write address and the output of the second address generation unit as a read address.
  • the output power of the second address and the output power of the section are selected as the write address and the output power of the first address generation section, respectively.
  • the above-mentioned address selection unit may be configured to be controlled.
  • the address selection control section interleaves the data
  • the output of the second address generation section is a write address
  • the output of the first address section is read.
  • the output of the first address generator is selected as a write address and the output of the second address generator is selected as a read address.
  • the function of the interleaver and the function of the interleaver can be switched simply by switching the output selection of each of the above address generators.
  • the device can be realized with an extremely simple configuration. Can be.
  • the second dint-leaving device holds random pattern information for randomly rearranging and outputting the addresses generated by the first address generation unit in the second address generation unit. If a random pattern holding unit is provided, in this case, it is not necessary to prepare two types of random pattern information, one for interleaving and the other for non-interleaving. (This can be used both at the same time and at the same time.) This greatly reduces the work load when calculating random pattern information in advance and greatly contributes to downsizing and lower cost of the device. I do. BRIEF DESCRIPTION OF THE FIGURES
  • FIG. 1 is a block diagram showing a configuration of a turbo decoder (turbo decoding device) as one embodiment of the present invention.
  • FIGS. 2A to 2H are time charts for explaining the operation of the turbo decoder of the present embodiment.
  • FIG. 3 is a block diagram showing a configuration paying attention to an interleave / interleave device applied to the evening decoder of the present embodiment.
  • FIG. 4A is a block diagram showing the configuration of the dinter river according to the present embodiment.
  • FIGS. 4 (B) and 4 (C) are diagrams showing examples of address output and input / output data for explaining the operation of the dinning lever shown in FIG. 4 (A).
  • FIG. 5 is a block diagram showing another configuration of the interleaving device of the present embodiment.
  • FIG. 6A is a block diagram showing a configuration of a conventional interleaver.
  • FIG. 6 (B) is a diagram showing an example of address output and data input / output for explaining the operation of the interleaver shown in FIG. 6 (A).
  • FIG. 7 is a diagram for explaining an operation image of the interleaver shown in FIG.
  • FIG. 8 (A) is a block diagram showing a configuration of a conventional dentary bar.
  • FIGS. 8 (B) and 8 (C) are diagrams showing examples of address output and input / output data for explaining the operation of the dinning lever shown in FIG. 8 (A).
  • FIG. 9 is a diagram for explaining an operation image of the dentary bar shown in FIG. 8 (A).
  • Fig. 10 is a block diagram showing an example of the configuration of the main part of a communication system to which the conventional “evening encoding and decoding method” is applied.
  • BEST MODE FOR CARRYING OUT THE INVENTION is applied.
  • FIG. 1 is a block diagram showing the configuration of a turbo decoder (turbo decoding device) according to an embodiment of the present invention.
  • the turbo decoder 1 shown in FIG. Similarly, it decodes the turbo code coded by the turbo encoder 300.
  • DEC ⁇ output decoder
  • the “Turbo code / decoding scheme” is applied to a mobile communication system using CDMA (Code Division on Multiple Access).
  • the turbo encoder 300 The turbo decoder 1 is provided at a position to receive the transmission information u before modulation (for example, QPSK, etc.) and spread spectrum modulation, and the turbo decoder 1 receives the reception information U after spread spectrum demodulation on the receiving side. It is assumed that it is provided at a position where is input.
  • the above RAMs 2-1 to 2-3 are stored in the turbo code transmitted from the turbo encoder 300 and subjected to an error in the communication channel 500 (see FIG. 10) [Reception information (information to be decoded) U, error correction , Y 2 ] are stored in this embodiment.
  • the write and read powers of these received information U, error correction code, and Y 2 are set according to the count value of the address generation counter 6. It is controlled.
  • the received information is transmitted in the same manner as described above with reference to FIG. 6 ( ⁇ ), FIG. 6 (), FIG. 7, FIG. 8 ( ⁇ ) to FIG.
  • an error correction code Upsilon 2 is FREE turbo encoder 3 0 0
  • the RAM switching switch 3 outputs the output of the RAM 2-2 (ie, the error correction code) and the output of the RAM 2-2 (ie, the error correction code Y 2 ) among the RAMs 2-1 to 2-3.
  • the switch control section 10 can alternately switch between the ⁇ side and the B side.
  • the DEC (error correction decoding unit) 4 is the same as the DEC 401 or DEC 402 described above with reference to FIG. 10, and here, each error correction code Y, , Y 2 and the past soft output decoding result (error correction decoding result) IT (however, except the first), soft reception decoding of received information U (error correction decoding: MAP Decryption). That is, the evening-bode decoder 1 of the present embodiment is provided with the RAM switching switch 3 so that the DECs 401 and 402 of the conventional turbo decoder 400 can be shared.
  • the interleaving RAM (memory unit) 5 stores a soft output decoding result from the DEC 4 (hereinafter, simply referred to as a “decoding result”) for interleaving or deinterleaving.
  • the decoding result after the interleaving or the interleaving is fed back to DEC 4 as the past decoding result IT.
  • the address generation counter (first address generation section) 6 counts the count values from 0 to 383 in order, and interleaves the de-interleaved RAM 5 (hereinafter simply referred to as “RAM5”).
  • Address conversion unit (AO 00 to A383), and the address conversion unit (second address generation unit) 7 is different from the address generation river yeast of the address generation counter 6 in Relative density.
  • the addresses generated by the address generation counter 6 are converted (rearranged) every 16th (A000, A016). , A032,..., An * 16 (mod383), A351, A367, A383) are output as the address for RAM5.
  • the address conversion unit ⁇ generates the input pattern information for conversion of the address generation ⁇ around [specifically, for example, when the count value of the address generation counter 6 is X, X * 1 6 (mod 3 8 3) Information that realizes the operation: random pattern information (that is, address conversion table)] interleaved pattern ROM (address ⁇ 3 ⁇ 4 pattern holding unit) ⁇ 1 (hereinafter simply referred to as "ROM 71").
  • the write address switch 8-1 switches between the address (output) of the counter 6 and the output (address) of the address conversion unit 7 so that one of the addresses is a write address for the RAM 5.
  • this switch 8-1 when this switch 8-1 is switched to the A side, the address is selected as the output power address of the counter 6 and switched to the B side. When this is done, the output power of the address conversion unit 7 is selected as the write address.
  • the read address switching switch 8-2 switches between the output (address) of the address counter 6 and the output (address) of the address conversion unit 7 so that one of the addresses is used as the read address for RAM 5.
  • this switch 8-2 when this switch 8-2 is switched to the A side, the output of the address conversion unit 7 is selected as the read address, and when switched to the B side, the output of the address generation counter 6 is output. Force ⁇ is selected as the read address.
  • switches 8-1 and 8-2 are simultaneously switched to either the A side or the B side by the switch control unit 10 (switches 8-1 and 8-2). Is not switched on the A side and the switch 8-2 is switched on the B side or vice versa.) "In other words, each of the switches 8-1, 8-2 is connected to the address generation counter 6 and the address conversion unit 7 described above.
  • One of the outputs, one of which is R AM 5 It functions as an address selection section that can selectively output the write address for the RAM and the other as the read address for the RAM 5.
  • the output switching switch 9 is turned on when outputting the decoding result after turbo decoding is completed.
  • the switch control section 10 controls the switching of the switches 3, 8-1, 8-2 and 9 in a comprehensive manner, and the switches 3, 8-1 which are the main parts of the present embodiment. , 8-2, the following switch control is performed.
  • switches 8-1, 8-2 are also switched to the A side, respectively.
  • the connection configuration of the RAM 5, the address generation counter 6, and the address conversion unit 7 is the same as that of the interleaver 100 shown in FIG.
  • the decoding result (D000 ⁇ !) 383) from DEC 4 is written to RAM 5 in accordance with the permutation address (A000-A383) from address generation counter 6, and then every 16th from address conversion unit 7. It is read according to the address and interleaved.
  • switches 8-1, 8-2 When switching the switch 3 to the B side (i.e., when using error corrections codes Y 2 to the decoding in the DEC 4), switches 8-1, 8-2 also Ru switched to ⁇ side. Then, the connection configuration of the RAM 5, the address generation counter 6, and the address conversion unit 7 is as shown in FIG. As a result, the decryption result from the DEC 4 is written according to every 16th address from the address conversion unit 7 and then read out according to the permutation address ( ⁇ 000 to ⁇ 383) from the address generation counter 6. .
  • the switch 1 controls the switching of the switches 8-1, 8-2 by the switch control unit 10 so that the ram 5 and the address generation counter 6 and the address conversion are performed.
  • the part consisting of the part 7 can be used as both an interleaver and a dinterleaver (that is, for example, an interleave * deinterleave device 11 as shown in FIG. 3 is provided).
  • the switch control unit 10 includes, for example, a switch control counter 11 1 and a count value monitoring unit 11 12 to perform the above-described switch control.
  • the switch control counter 111 counts the switch control count value based on the count value of the address generation counter 6, and in the present embodiment, the decoding processing delay due to the DEC 4 is considered.
  • the count cycle (0 to 383) of the address “Counter 6” is defined as one cycle, and count-up is performed from 0 to 1 every three cycles.
  • the count viewing unit 1 12 monitors the count value of the counter 11 1. For example, here, the count value is determined by determining whether the count value is even or odd, and 0), switches 3, 8, 1 and 8-2 are each switched to the A side, and when odd, switches 3, 8-1 and 8-2 are each switched to the B side. I have.
  • the count value monitoring unit 1 1 2 When it is determined that the decoding has been completed, the output switching switch 9 is switched to the ON state.
  • turbo decoder 1 According to the present embodiment configured as described above will be described in detail with reference to time charts shown in FIGS. 2 (A) to 2 (H).
  • the switch control unit 10 switches the RAM switching switch 3 to the A side in order to ⁇ output decode the received information U using the error correction code Y i. (Switch 9 is in OFF state).
  • the reception information U and the error correction code Y are sequentially read from the RAMs 2-1, 2-2 in accordance with the count value of the address generation count 6 [see FIG. 2 (A)] [see FIG. ) And the time points T0 to T1 in FIG. 2 (B)].
  • the received information U is output-decoded based on the input error correction code (time T1 to T2) ⁇
  • the switch control unit 10 includes the count value monitoring unit 1 Since switch 12 recognizes that the count value of counter 11 is 0 (even number), switches 8-1 and 8-2 are each switched to the ⁇ side [Fig.
  • the decoding result of DEC 4 is written to RAM 5 in accordance with the permutation address from the end address generator 6 (see time points T2 to T3 in FIG. 2 (F)). It is read out according to every 16th address from the unit 7 (see points # 3 to # 4 in FIG. 2 (G)) and interleaved.
  • the DE C 4 the decoding result after the interleave (past decoding result U '), received information U, error correcting code Y 2 is input, DE C 4 is second time based on the the input information (Time T4-T5).
  • the reception information U is input again by taking the difference between the past decoding result IT and the reception information U, and the subsequent decoding is performed based on the difference and the error correction code YL Y 2 That's why. Therefore, for example, if the DEC 4 is provided with a memory for holding the reception information U, it is not necessary to input the reception information U to the DEC 4 every time.
  • the decoding result of DEC 4 is the power input to RAM 5.
  • switches 8-1, 8-2 are each switched to the B side (see time T5 in FIG. 2 (H)). Therefore, the data is written into the RAM 5 according to the address of every 16th from the address conversion unit 7 (see points T5 to T6 in FIG. 2 (F)), and then, according to the permutation address from the address generation counter 6. They are sequentially read out (see points # 6 to # 7 in FIG. 2 (G)) and are diced. Thereafter, in the same manner, switches 3 8-1 and 8-2 are alternately switched, and the third, fourth,... Decoding is repeatedly performed. At the time point when becomes 3 1 (that is, when the 3rd and 2nd decoding is completed), the switch 9 is controlled to the 0 N state and the decoding result is output.
  • the address generating counter 6, the address converting unit 7, switch 8-1 8 2 and a switch control unit 1 0, an error correction code YY 2 Intaribu or Dintari one decoding results depending on the used in DEC 4
  • it functions as a memory control unit 12 that controls the order of writing and reading the decoding result to and from the RAM 5.
  • the count value monitoring unit 112 is configured to determine whether the error correction code used in DEC 4 is for the transmission information u before interleaving (Yi) in the turbo encoder 300, and for the transmission after interleaving. It functions as an interleave determination unit that determines whether the information is for information u (Y 2 ).
  • the switch control unit 10 When the count value monitoring unit 112 determines that the error correction code used in the DEC 4 is, the switch control unit 10 outputs the output address of the address generation counter 6 and the write address.
  • the error correction code used in DEC 4 is determined to be Y 2
  • the output power of the address conversion unit 7 is determined as the output power of the address conversion unit 7, and the output address of the address conversion unit 7 is determined. It functions as an address selection control unit for controlling the switches 8-1 8-2 so as to be selected as the output power and readout address of 6 respectively.
  • the switch control unit 10 outputs different outputs from the address generation unit 67 when interleaving data (decoding result) and when deinterleaving data in the interleave / interleave device 11 (see FIG. 3).
  • the switches 8-1, 81-2 are controlled so as to be selected as a write address and a read address.
  • the turbo decoder 1 of the present embodiment As described above, the switching of the switch 8 1 8 one 2 in accordance with the error correcting code Upsilon Y 2 which Suitsuchi control section 1 0 as described above is used in DEC 4
  • the decoding result is interleaved or deinterleaved. Since it is possible to interleave, it is not necessary to separately provide the interleave and the interleave as before.
  • the turbo decoder 1 can be realized with approximately half the circuit size of the conventional one, and the turbo decoder 1 is significantly reduced in size and cost.
  • the provision of the RAM switching switch 3 enables one DEC 4 to achieve the same operation as the conventional turbo decoder 400, so that the size and cost are further reduced. Have been.
  • the output (address) of the address generation units 6 and 7 differs depending on whether the switch control unit 10 interleaves the decoding result (data) or interleaves the decoding result (data).
  • a very simple configuration that controls the switching of switches 8-1, 8-2 so that they are selected as an address and a readout address. Interleaving and interleaving by one RAM 5 are realized, so control And greatly contributes to the further compact size of the turbo decoder 1.
  • the ROM 71 holding random pattern information for rearranging the output (address) of the address generation counter 6 at random (every 16 in the above-described example) is provided. There is no need to prepare two types of pattern information for interleaving and interleaving (the address generation counter 6 can be shared between interleaving and interleaving).
  • the actual interleave (Dinterleaving) used in the “Turbo coding / decoding method” is a complex interleaving (Dinterleaving) called “random interleaving (Dinterleaving)” (as described above). It is not a simple rule of every 16), so it is very effective to prepare only one type of random pattern information.
  • the error correction codes Y 1, and Y 2 used in DEC 4 are alternately switched from the error correction code (switch 3 is alternately switched from the ⁇ side). Conversely, even if the error correction code Y 2 is alternately switched (switch 3 is alternately switched from the ⁇ side), the same effect can be obtained. Not even.
  • the switch control unit 10 needs to switch the interleaving of the decoding result of the DEC 4 from the interleaving to the interleaving starting from the interleaving, contrary to the above-described embodiment. Are switched alternately from the ⁇ side.
  • the address conversion unit 7 Rearrangement of data using random pattern information (intelligent)
  • the data using the same random pattern information is rearranged.
  • the sorting is powerful, and it can be reversed.
  • switches 8-1 and 8-2 are switched to the A side, the data is written according to the addresses generated in the permutation by the address generation counter 6, and the data is generated every 24th by the address generation counter 7. Since the data is read in accordance with the address, the interleave / dinterleave device 11 'operates as a dinterleaver that rearranges the data at the time of reading.
  • the switch control section 10 outputs the address conversion section 7 when interleaving the data (result of decoding) (when switching the switch 3 to the A side).
  • switches 8-1 and 8-12 are switched to the B side to select the output power of the write address and the output power of the address generation counter 6 ⁇ the read address, respectively, and the data is switched to D side (switch 3 is set to B Switch 8-1), and switches 8-1 and 8-2 are selected on the A side so that the output of the address generation counter 6 and the output of the address conversion unit 7 are selected as read addresses, respectively. Switching control.
  • the power described in the case of being applied to the interleave / dinterleave device 11 (or 1 ⁇ ⁇ ⁇ ⁇ ) power turbo decoder 1 is used as an example.
  • (1) can be applied not only to the evening decoder 1 but also to any other place where it is necessary to perform both the interleaving and the corresponding interleaving. It is possible to greatly reduce the size of the part.
  • the number of input data strings to be interleaved and interleaved is set to 384 (D000 ⁇ ! 383) for convenience, and random pattern information used for interleaving and deinterleaving is used. Is defined as X * 16 (mod 38 3) (or x * 24 (m 0 d 3 83)), and the present invention is not limited to this. It goes without saying that the same operation and effect as those of the above-described embodiment can be obtained regardless of whether it is a data string or random pattern information other than the above. Furthermore, the configuration of the turbo decoder 1 shown in FIG. 1 is merely an example, and any configuration that can realize at least the operations shown in the time charts of FIGS. 2 (A) to 2 (H) will be described. A configuration may be adopted.
  • the functions of the interleaver and the dint receiver can be realized by one memory unit. Since it is no longer necessary to provide individual communication devices, it is possible to significantly reduce the size and cost of communication equipment that performs the interleaving and diving, and its usefulness is considered to be extremely high.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

明 細 書 ターボ復号装置及びィン夕リーブ ·ディンタリ一ブ装置 技術分野
本発明は、 例えば、 移動体通信システム等の通信システムに用いて好適な、 夕 一ボ復号装置及びィンタリーブ ·ディンタリーブ装置に関する。 背景技術
従来より、 移動体通信等の無線通信分野では、 特定のデータ列部分に連続して 発生するバース卜誤りをデータ並べ替えにより訂正しやすい形の誤りにする目的 でィンタリ一バ及びそれに応じたディンタリーバが使用される。 即ち、 送信側に おいて送信信号をィンタリ一バでィンタリ一ブして送信し、 受信側においてその 信号をディンタリーバでディンタリ一ブするといつた具合である。
以下、 従来のィンタリ一バ及びディンタリ一バについて説明する。
図 6 (A) は従来のインタリーバの構成を示すブロック図で、 この図 6 (A) に示すインタリーバ 100は、 インタリーブ RAMI 0 1， 書き込み用カウンタ 102， 読み出し用カウンタ 1 03及び読み出しアドレス変換回路 104をそな えて構成されている。 ただし、 この図 6 (A) に示すインタリーバ 100は、 2 4 X 1 6 = 384個の入力データ列 （D000， D001, D002, .... D383)をィンタリ一ブ する （つまり、 インタリーバ ·サイズ =24 X 1 6) ことを前提にしている。 ここで、 インタリーブ RAMI 0 1 (以下、 単に 「RAM10 1」 と表記す る） は、 インタリーブ対象の入力データ列 （D000, D001， D002, · .， D383) を記憶す るものであり、 書き込み用カウンタ 1 02は、 0〜383を順にカウン卜してそ のカウント値を RAMI 0 1用の書き込みアドレス（A000，A001， A002，...，A383) として出力するもので、 この書き込みアドレス（A000 -A383) に従って入力デ一 夕列が RAMI 0 1のアドレス A000からアドレス A383まで順に書き込まれるよう になっている。
また、 読み出し用カウンタ 1 03は、 RAMI 0 1用の読み出しァドレスを生 成するために 0〜 3 8 3をカウン卜するものであり、 読み出しァドレス変換回路 1 0 4は、 この読み出し用カウン夕 1 0 3からのカウン卜値 X ( == 0〜3 8 3 ) に対して X * 1 6 (m o d 3 8 3 ) なる演算を施すことにより、 読み出し用カウ ンタ 1 0 3からのカウン卜値 Xが 1 6おきとなるように変換するもので、 これに より、 R A M 1 0 1の読み出しァドレスが、 A000, A016, A032, . . . , A368, A001, A01 7, A033, . . . , An*16 (mod383) , . . . , A351, Α367, Α383 といつた具合に 1 6おきに指定 されるようになつている。
上述のごとく構成されたインタリーバ 1 0 0では、 図 6 ( Β ) に示すように、 書き込み時には、 書き込み用カウンタ 1 0 2のカウン卜値がそのまま書き込みァ ドレスとなり、 入力データ列 (D000, D001, D002 D383)が順番に R AM 1 0 1 の該当アドレス領域に書き込まれてゆく。 一方、 読み出し時には、 読み出しアド レス変換回路 1 0 4から 1 6おきに出力される読み出しアドレスで指定されるァ ドレス領域からデ一タ力順に読み出されてゅく。
この結果、 人力データ列 (D000, DOOl, D002, . . . , D383)は、 D000, D016, D032, . . . , D368, DOOl, D017, . . .， Dn*16(mod383), . . .， D351, D367, D383 というようにデータ並 ベ替え （インタリ一ブ） 力 <行なわれて出力されることになる。
つまり、 本インタリーバ 1 0 0は、 イメージ的には、 例えば図 7に示すように、 2 4 x 1 6 = 3 8 4個の入力データ列を矢印 A方向に順番に R AM 1 0 1に書き 込んでゆき、 読み出し時には矢印 B方向に書き込まれた入力データ列を順番に読 み出してゆくことで、 インタリーブを行なうようになっているのである （このよ うなインタリーブをブロックインタリーブという） 。
一方、 図 8 (A) は従来のディンタリーバの構成を示すブロック図で、 この図 8 (A) に示すディンタリ一バ 2 0 0は、 ディンタリーブ R AM 2 0 1 , 書き込 み用カウンタ 2 0 2， 読み出し用カウンタ 2 0 3及び読み出しァドレス変換回路 2 0 4をそなえて構成されている。 ただし、 この図 8 (A) に示すディンタリ一 ノ ' 2 0 0は、 1 6 X 2 4 = 3 8 4個の入力データ列 （DO, Dl， D2， . . ·， D383)をディ ンタリ一ブすることを前提にしている。
ここで、 ディン夕リーブ R A M 2 0 1 (以下、 単に 「R A M 2 0 1」 と表記す る） は、 ディン夕リーブ対象の入力データ列 （D000，D001, D002，. . .，D383)を記憶 するものであり、 書き込み用カウンタ 2 0 2は、 0〜3 8 3を順にカウン卜して そのカウン卜値を RAM 2 0 1用の書き込みアドレス（AOOO，A001,A002，...，A38 3)として出力するもので、 この書き込みアドレス（A000〜A383) に従って入力デ —夕列が RAM2 0 1のアドレス A000からアドレス A383まで順に書き込まれるよ うになつている。
また、 読み出し用カウンタ 2 0 3は、 RAM2 0 1用の読み出しァドレスを生 成するために 0〜 3 8 3をカウン卜するものであり、 読み出しァドレス変換回路 2 0 4は、 この読み出し用カウンタ 2 0 3からのカウント値 X (= 0〜3 8 3 ) に対して X * 2 4 (m 0 d 3 8 3 ) なる演算を施すことにより、 読み出し用カウ ンタ 2 0 3からのカウン卜値 Xが 2 4おきとなるように変換するもので、 これに より、 RAM 2 0 1の読み出しアドレスが、 A000, A024, A048, ... , A360, A001, A00
2， ... , An*24(mod383) A335, A359, A383といった具合に 2 おきに指定される ようになつている。
上述のごとく構成されたディンタリ一バ 2 0 0では、 図 8 (B) に示すように、 書き込み時には、 書き込み用カウンタ 2 0 2のカウント値がそのまま書き込みァ ドレスとなり、 入力データ列 (D000, D001, D002, .. , D383) が順番に RAM 2 0 1 の該当アドレス領域に書き込まれてゆく。 一方、 読み出し時には、 読み出しアド レス: ¾回路 2 0 4から 2 4おきに出力される読み出しアドレスで指定されるァ ドレス領域からデ一夕が順に読み出されてゅく。
この結果、 入力データ列 （D000, D001， D002, ...， D383)は、 D000, D024, D048, ... , D360, D001, D025, ... , Dn*24(raod383), D335, D359, D383 というようにデータ並 ベ替えが行なわれて出力されることになる。 つまり、 本ディンタリ一バ 2 0 0は 動作的には、 1 6 x 2 4サイズのインタリ一ブを行なっていることになる。 即ち 例えば図 9に示すように、 1 6 X 2 4 = 3 8 4個の入力データ系列を矢印 A方向 に順番に RAM2 0 1に書き込んでゆき、 読み出し時には矢印 B方向に入力デ一 夕系列を RAM 2 0 1から順番に読み出してゆくようになっているのである。 従って、 本ディンタリ一バ 2 0 0への入力データ列として、 上記のインタリー ノく 1 0 0によって 2 4 X 1 6ィンタリ一ブされた出カデ一夕列(0000，0016，0032，. ..， D368, D001, D017, ... , Dn*16(mod383), D351, D367, D383) を入力すると、 図 8 (C) に示すように、 まず、 書き込み時には、上記の順序でその出力データ列 力'順番に RAM 2 0 2に書き込まれてゆき、 読み出し時には、 2 4ァドレスおき にデータ列が読み出されてゆくので、 結果的に、 出力データ列は、 インタリーブ 前の元のデータ列となる （つまり、 ディンタリ一ブされる） 。
ところで、 近年、 新しい誤り訂正方式として「ターボ符号化'復号方式」 と呼 ばれる方式が登場している。 この 「ターボ符号ィ匕 '復号方式」 を適用した通信シ ステムでは、 送信側 （ターボ符号器） おいて、 送信情報をインタリーバを介して 複数の誤り訂正符号 （再帰的組織畳み込み符号がよく用いられる） で符号化し、 受信側 （ターボ復号器） において、 受信情報に対して、 インタリーバ， ディン夕 リーバ及び複数の誤り訂正 （軟出力） 復号器を用いて、 インタリーブ， 軟出力復 号及びディンタリ一ブを繰り返し施すことによって、 通信路で送信情報に付加さ れた誤りを極力小さくして元の送信情報を復元することが行なわれる。
図 1 0は上記の 「ターボ符号ィ匕 ·復号方式」 を適用した通信システムの要部の 構成例を示すブロック図で、 この図 1 0に示す通信システムは、 送信側にターボ 符号器 3 0 0をそなえ、 所望の通信路 （無線回線等） 5 0 0を介した受信側に夕 —ボ復号器 （ターボ復号装置） 4 0 0をそなえている。 そして、 ターボ符号器 3 0 0は、 それぞれ排他的論理和素子 （EX— OR) 3 1 1〜 3 1 3及び遅延素子 (フリップフロップ： F F ) 3 1 4, 3 1 5を有する 2組の再帰的組織畳み込み 符号器 （以下、 単に 「畳み込み符号器」 という） 3 0 1, 3 0 2と、 送信情報 u をインタリーブするインタリーバ （7Γ) 3 0 3とをそなえて構成されており、 夕 —ボ復号器 4 0 0は、 軟出力復号器 （DEC) 4 0 1, 4 0 2, インタリーバ (π) 4 0 3及びディンタリ一バ （ — 4 0 4をそなえて構成されている。 ここで、 ターボ符号器 3 0 0において、 畳み込み符号器 3 0 1は、 送信情報 u を畳み込み符号化して得られた符号化情報を誤り訂正符号 y として受信側へ送 出するものであり、 インタリーバ 3 0 3は、 上記のインタリーバ 1 0 0と同様の 動作原理により、 送信情報 uをインタリーブするものであり、 畳み込み符号器 3 0 2は、 このインタリーバ 3 0 3でインタリ一ブされた送信情報 u' を畳み込み 符号化して得られた符号化情報を誤り訂正符号 y2 として受信側へ送出するもの である。 つまり、 ターボ符号器 300は、 送信情報 （被復号情報） u自身と、 インタリ ―ブ前の送信情報 uにつ 、ての誤り訂正符号 y , と、 インタリーブ後の送信情報 uについての誤り訂正符号 y 2 とをターボ符号として受信側へ送信するようにな つているのである。
一方、 夕一ボ復号器 400において、 DEC 401は、 受信ターボ符号 〔ただ し、 送信情報 u, 誤り訂正符号 y i ， y2 は、 それぞれ、 通信路 500から雑音 (誤り） を受けて受信情報 U， 誤り訂正符号 Y, , Y2 となっていると仮定す る〕 のうち、 1番始めは受信情報 Uを誤り訂正符号 を用いて軟出力復号して 受信情報 IT を得、 その後は、 受信情報 U' をインタリーバ 403によりインタ リーブした信号を DEC 402で誤り訂正符号 Y 2 を用いて軟出力復号し、 その 復号結果 （受信情報 U〃 ) をディンタリーバ 40 でディンタリ一バして得られ る信号について誤り訂正符号 Y , を用 ゝて再度軟出力復号することを繰り返し行 なうものである。 なお、 この軟出力復号には、 例えば、 MAP (Maximum A Poste riori probability)復号ゃ S OVA(Soft- Output Viterbi Algorithm) 復号等が 用いられる。
また、 インタリーバ 403も、 上記のィンタリ一ノ 、 100と同様の動作原理に より、 この DEC 401からの復号結果をインタリーブするものであり、 このィ ンタリーブにより、 D E C 401からの復号結果のデータ列が D E C 402での 軟出力復号に用いられる誤り訂正符号 Y 2 のデータ列と揃った伏態で DEC 40 2に入力されることになる。
さらに、 D E C 402は、 インタリーブ後の復号結果を誤り訂正符号 Y 2 を用 いてさらに軟出力復号 （例えば、 MAP復号ゃSOVA復号等） するものであり、 ディン夕リーバ 404は、 上記のディンタリーバ 200と同様の動作原理により、 この DEC 402からの復号結果をディンタリ一ブして元のデータ列に戻すもの で、 このディンタリーブにより、 D E C 402からの復号結果のデータ列が誤り 訂正符号 Y, のデータ列と揃った伏態で DEC 401に入力され、 DEC 401 において、 再度、 誤り訂正符号 を用いた钦出力復号が行なわれることになる。 つまり、 ターボ復号器 400では、 次のような演算を繰り返せば繰り返すほど 送信情報 uに付加された誤りが低'减され、 元の送信情報 uをできる限り忠実に復 元することができるようになっているのである。
1 . Uと とで钦出力復号 ― U'
2 . U' と Y 2 とで軟出力復号 → U" (ターボ繰り返し 1回の出力）
3 . U〃 と とで軟出力復号 → U' 3
4 . U' 3 と Y 2 とで钦出力復号 → IT 4 (ターボ繰り返し 2回の出力）
5 . ir 4 と とで钦出力復号 ― ir 5
6 . IT 5 と Y 2 とで軟出力復号 → IT 6 (ターボ繰り返し 3回の出力）
(以下、 同様）
ただし、 繰り返し回数は、 飽和回数 （例えば、 1 6回禾 D 以下に設定される。 このように、 ターボ復号器 4 0 0では、 D E C 4 0 1 , 4 0 2とインタリーバ
4 0 3とディンタリーバ 4 0 4とを用いて、 钦出力復号， インタリーブ及びディ ンタリ一ブを繰り返し行なうことによって、 ターボ符号の復号を行なうようにな つている。 なお、 「ターボ符号化 ·復号方式」 の詳細については、 例えば、 米国 特許 No. 5, 446, 747等に記載されている。
ところ力 上記のターボ復号器 4 0 0では、 ィンタリ一ブとディンタリーブと をそれぞれ個別のィンタリーバ 4 0 3とディンタリーバ 4 0 4とで行なっている ため、 その回路規模が非常に大きくなつてしまっているという課題がある。
特に、 実際の通信では、 復号結果であるデータ列 （インタリーブもしくはディ ンタリ一ブ対象のデータ列） の 1単位 （例えば、 前記の D000〜！) 383のそれぞれに 相当する） 力く十数ビッ卜分になることがあり、 このような場合には、 インタリー バ （ディン夕リーバ） ·サイズ （つまり、 メモリサイズ） 力数千ビッ卜分にもな るので、 上記のような課題力顕著になる。
また、 ターボ復号器 4 0 0に限らず、 例えば、 インタリーブとそれに応じたデ インタリーブとを用いて通信を行なう送受信機などでも、 現状では、 インタリ一 バ 1 0 0とディンタリ一バ 2 0 0とを個別にそなえるしかなく、 同様に、 装置規 摸が非常に大きくなつてしまう。
本発明は、 このような課題に鑑み創案されたもので、 1つのメモリ部でインタ リーバ及びディンタリーバとしての機能を実現して、 装置規模を大幅に削減でき るようにした、 ターボ復号装置およびィンタリ一ブ ·ディンタリ一ブ装置を提供 することを目的とする。 発明の開示
上記の目的を達成するために、 本発明の夕一ボ復号装置は、 少なくとも、 ¾m 号情報と、 送信側でのィンタリ一ブ前のその被復号情報についての誤り訂正符号 と、 上記の送信側でのィンタリーブ後の上記被復号情報についての誤り訂正符号 とを有する夕一ボ符号を、 誤り訂正復号とィンタリーブとディンタリ一ブとを繰 り返し施して復号するためのものであつて、 上記の各誤り訂正符号のいずれか一 方と過去の誤り訂正復号結果とに基づいて被復号情報を誤り訂正復号しうる誤り 訂正復号部と、 この誤り訂正復号部からの誤り訂正復号結果をインタリーブもし くはディンタリーブして過去の誤り訂正復号結果として誤り訂正復号部へ出力す るためのメモリ部と、 上記の誤り訂正復号部で用いられる誤り訂正符号に応じて 誤り訂正復号結果をィンタリ一ブもしくはディンタリ一ブすべく上記メモリ部に 対する誤り訂正復号結果の書き込み順及び読み出し順を制御するメモリ制御部と をそなえて構成されたことを特徴としている。
従って、 本発明のターボ復号装置では、 誤り訂正復号部で用いられる誤り訂正 符号に応じてメモリ部に対する誤り訂正復号結果の書き込み順及び読み出し順を 制御することで、 誤り訂正復号結果をィンタリーブもしくはディンタリーブする ことができるので、 ィンタリーバ及びディンタリ一バを個別にそなえる必要がな く、 これにより、 ターボ復号装置の小型化， 低コスト化に大いに寄与する。 ここで、 上記のメモリ制御部は、 次の各部をそなえていてもよい。
( 1 ) 上記メモリ部用のァドレスを所定の Ml?で生成する第 1のァドレス « 部
( 2 ) この第 1のアドレス生成部のァドレス生] ^頃序とは異なる でメモリ 部用のアドレスを生成する第 2のアドレス生成部
( 3 ) これらの各ァドレス生成部の各出力のうちのいずれ力、一方をメモリ部用 の書き込みァドレス、 他方をメモリ部用の読み出しァドレスとして選択出力しう るァドレス選択部
( 4 ) 上記の誤り訂正復号部で用いられる誤り訂正符号が上記の送信側でのィ ンタリ一ブ前の被復号情報についてのものかィンタリーブ後の被復号情報につい てのものかを判別するィンタリーブ判別部
( 5 ) このインタリ一ブ判別部において、 上記の誤り訂正符号がィンタリーブ 前の被復号情報についてのものであると判別されると、 一方のアドレス生成部の 出力力書き込みァドレス、 他方のァドレス生成部の出力力読み出しアドレスとし てそれぞれ選択され、 上記の誤り訂正符号がィンタリーブ後の被復号情報につい てのものであると判別されると、 上記他方のァドレス生成部の出力力書き込みァ ドレス、 上記一方のァドレス^部の出力力〈読み出しァドレスとしてそれぞれ選 択されるようアドレス選択部を制御する了ドレス選択制御部
これにより、 本発明のターボ復号装置では、 上記の第 1のァドレス生成部及び 第 2のァドレス生成部の各出力を選択制御するだけで、 メモリ部に対する誤り訂 正復号結果の書き込み順及び読み出し順をィンタリ一ブ及びディンタリーブに応 じた川 に制御することができるので、 極めて簡素な構成で、 本ターボ復号装置 を実現することができる。
なお、 上記第 2のァドレス «部に、 上記第 1のァドレス生成部で生成された ァドレスをランダムに並び替えて出力するためのランダムパターン情報を保持す るランダムパターン保持部をそなえれば、 ランダムパターン情報をィン夕リ一ブ 用及びディンタリーブ用に 2種類用意する必要が無い （上記第 1のァドレス « 部をインタリーブ時とディン夕リーブ時とで共用できる） ので、 ランダムパター ン情報を予め演算により求める場合の作業負担が大幅に軽減されるとともに、 夕 一ボ復号装置のさらなる小型化， 低コス卜化に大いに寄与する。
次に、 本発明のィンタリーブ ·ディンタリ一ブ装置は、 所望のデータをィンタ リーブもしくはディン夕リーブするためにデータを言己憶するメモリ部と、 このメ モリ部用のァドレスを所定の川酵で «する第 1のァドレス生成部と、 この第 1 のァドレス生成部のァドレス^ ailifとは異なる M) でメモリ部用のアドレスを 生成する第 2のァドレス生成部と、 上記の各ァドレス生成部の各出力のうちのい ずれか一方をメモリ部用の書き込みァドレス、 他方をメモリ部用の読み出しァド レスとして選択出力しうるァドレス選択部と、 上記のデータをインタリーブする 場合とディンタリ一ブする場合とで異なるァドレス生成部の出力が書き込みァド レス及び読み出しァドレスとして選択されるようァドレス選択部を制御するァド レス選択制御部とをそなえて構成されたことを特徴としている。
従って、 本発明のィンタリーブ ·ディンタリ一ブ装置によれば、 上記のデータ をィンタリーブする場合とディン夕リーブする場合とで異なるァドレス生成部の 出力 （生 5¾頁の異なる 2種のァドレス） 力書き込みァドレス及び読み出しァドレ スとして選択されるので、 1つのメモリ部でィンタリーバとしての機能とディン タリ一バとしての機能を実現することができる。 この糸吉果、 データをインタリ一 ブ， ディンタリ一ブするのにィンタリ一バ及びディンタリ一バを個別にそなえる 必要がなく、 装置規模， コストの削減に大いに寄与する。
ここで、 上記のァドレス選択制御部は、 上記のデ一タをインタリーブする場合 には、 上記第 1のァドレス生成部の出力が書き込みァドレス、 上記第 2のァドレ ス生成部の出力力く読み出しァドレスとしてそれぞれ選択され、 上記のデータをデ ィンタリ一ブする場合には、 上記第 2のァドレス «部の出力力 <書き込みァドレ ス、 上記第 1のァドレス生成部の出力力読み出しアドレスとしてそれぞれ選択さ れるよう上記のァドレス選択部を制御するように構成されていてもよい。
また、 上記のァドレス選択制御部は、 逆に、 上記のデ一夕をィンタリーブする 場合には、 上記第 2のァドレス生成部の出力が書き込みァドレス、 上記第 1のァ ドレス «部の出力が読み出しァドレスとしてそれぞれ選択され、上記のデータ をディンタリ一ブする場合には、 上記第 1のァドレス生成部の出力が書き込みァ ドレス、 上記第 2のァドレス生成部の出力が読み出しァドレスとしてそれぞれ選 択されるようアドレス選択部を制御するように構成されていてもよい。
いずれの場合も、 上記の各ァドレス生成部の出力の選択を切り替えるだけで、 ィンタリーバとしての機能とディンタリ一バとしての機能と力切り替えられるの で、 極めて簡素な構成で、 本装置を実現することができる。
なお、 本ィンタリ一ブ ·ディンタリーブ装置についても、 上言己第 2のァドレス 生成部に、 上記第 1のァドレス生成部で されたァドレスをランダムに並び替 えて出力するためのランダムパターン情報を保持するランダムパターン保持部を そなえれば、 この場合も、 ランダムパターン情報をインタリーブ用及びディンタ リ一ブ用に 2種類用意する必要が無 L、 （上記第 1のァドレス «部をィンタリー ブ時とディンタリ一ブ時とで共用できる） ので、 ランダムパタ一ン情報を予め演 算により求める場合の作業負担が大幅に軽減されるとともに、 本装置の小型化， 低コス卜化に大いに寄与する。 図面の簡単な説明
図 1は本発明の一実施形態としてのターボ復号器 （ターボ復号装置） の構成を 示すブロック図である。
図 2 (A) 〜図 2 (H) はいずれも本実施形態のターボ復号器の動作を説明す るためのタイムチヤ一卜である。
図 3は本実施形態の夕一ボ復号器に適用されたインタリーブ ·ディンタリ一ブ 装置に着目した構成を示すプロック図である。
図 4 (A) は本実施形態にかかるディンタリーバの構成を示すプロック図であ る。
図 4 (B ) 及び図 4 ( C ) はいずれも図 4 (A) に示すディン夕リーバの動作 を説明するためのァドレス出力及び入出力データ例を示す図である。
図 5は本実施形態のィンタリ一ブ ·ディンタリーブ装置の他の構成を示すプロ ック図である。
図 6 (A) は従来のインタリーバの構成を示すブロック図である。
図 6 ( B ) は図 6 (A) に示すインタリーバの動作を説明するためのアドレス 出力及びデータ入出力例を示す図である。
図 7は図 6 (A) に示すインタリーバの動作イメージを説明するための図であ る。
図 8 (A) は従来のディンタリ一バの構成を示すブロック図である。
図 8 ( B ) 及び図 8 ( C ) はいずれも図 8 (A) に示すディン夕リーバの動作 を説明するためのァドレス出力及び入出力データ例を示す図である。
図 9は図 8 (A) に示すディンタリ一バの動作イメージを説明するための図で ある。
図 1 0は従来の 「夕一ボ符号化，復号方式」 を適用した通信システムの要部の 構成例を示すプロック図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施の形態を説明する。
図 1は本発明の一実施形態としてのターボ復号器 （ターボ復号装置） の構成を 示すブロック図で、 この図 1に示すターボ復号器 1も、 図 10により前述した夕 —ボ復号器 400と同様に、 ターボ符号器 300で符号化されたターボ符号を復 号するもので、 本実施形態では、 RAM2— 1〜2— 3， RAM切り替えスイツ チ 3， 钦出力復号器 （DEC) 4, インタリーブ'ディンタリ一ブ RAM (7Γ (一 n) 5， アドレス生成カウンタ 6， アドレス生成部 7， 書き込みアドレス切り替 えスィッチ （SW1) 8- 1, 読み出しアドレス切り替えスィッチ （SW2) 8 一 2, 出力切り替えスィッチ 9及びスィッチ制御部 10をそなえて構成されてい る。
なお、 本実施形態では、 「ターボ符号ィヒ ·復号方式」 を C DMA(Code Divisi on Multiple Access) を利用した移動体通信システムに適用し、 例えば、 ターボ 符号器 300は、 送信側において 1次変調 （例えば、 Q P S K等） 及びスぺク卜 ラム拡散変調前の送信情報 uを入力とする位置に設けられ、 ターボ復号器 1は、 受信側においてスぺク卜ラム拡散復調後の受信情報 Uを入力とする位置に設けら れることを想定する。
ここで、 上記の RAM2— 1〜2— 3は、 ターボ符号器 300から送信されて 通信路 500 (図 10参照） で誤りを受けたターボ符号 〔受信情報 （被復号情 報） U, 誤り訂正符号 Y! ， Y2 〕 を記憶するためのものであり、 本実施形態で は、 アドレス生成カウンタ 6のカウン卜値に従って、 これらの受信情報 U, 誤り 訂正符号 ， Y2 の書き込み及び読み出し力《制御されるようになっている。 ただし、 本実施形態では、 説明の便宜上、 図 6 (Α) , 図 6 (Β) ， 図 7， 図 8 (Α) 〜図 8 (C) 及び図 9により前述したのと同様に、 受信情報 U, 誤り訂 正符号 Υ, ， Υ2 及び DEC 4での軟出力復号結果の各データ列をそれぞれ 16 X 24 = 384 (D0〜D383) 個と仮定する。 このため、 ァドレス生成カウンタ 6 のカウン卜値は 0〜 383であり、 後述するようにターボ復号もこのデータ列単 位 （周期） で行なわれることになる。 また、 本実施形態でも、 上記の誤り訂正符号 W は、 ターボ符号器 3 0 0にお 、て送 ί言情報 uをインタリーバ 3 03でインタリ一ブする前に畳み込み符号ィ匕し て得られたもの （即ち、 タ一ボ符号器 300でのインタリーブ前の送 ί言情報 uに ついての誤り訂正符号） であり、 誤り訂正符号 Υ2 は、 ターボ符号器 3 0 0にお し、て送信情報 uをインタリ一バ 3 0 3でインタリーブした後に畳み込み符号ィ匕し て得られたもの （即ち、 ターボ符号器 300でのィンタリーブ後の送信情報 uに ついての誤り訂正符号） である。
次に、 RAM切り替えスィッチ 3は、 これらの各 RAM2— 1〜2— 3のうち RAM 2— 2の出力 （即ち、 誤り訂正符号 ) と RAM2— 3の出力 （即ち、 誤り訂正符号 Y2 ) とを切り替えるためのもので、 本実施形態では、 スィッチ制 御部 1 0により Α側と B側とに交互に切り替えられるようになつている。
さらに、 DEC (誤り訂正復号部） 4は、 図 10により前述した DEC 40 1 や DEC 402と同様のもので、 ここでは、 RAM切り替えスィッチ 3の切り替 えにより入力される、 各誤り訂正符号 Y, ， Y2 のいずれか一方と過去の軟出力 復号結果 （誤り訂正復号結果） IT (ただし、 1番最初は除く） とに基づいて受 信情報 Uを軟出力復号 （誤り訂正復号：例えば、 MAP復号） しうるようになつ ている。 つまり、 本実施形態の夕一ボ復号器 1は、 RAM切り替えスィッチ 3を そなえることで、 従来のターボ復号器 4 00の DEC 401, 402の共通化を 可能にしているのである。
また、 インタリ一ブ ·ディンタリ一ブ RAM (メモリ部） 5は、 DEC 4から の軟出力復号結果 （以下、 単に 「復号結果」 という） をインタリーブもしくはデ ィンタリ一ブするために記憶するもので、 ィンタリーブもしくはディンタリーブ 後の復号結果は上記過去の復号結果 IT として D E C 4へ帰還出力されるように なっている。
さらに、 アドレス生成カウンタ （第 1のアドレス生成部） 6は、 0〜383の カウント値を順にカウントすることにより、 そのカウント値をインタリーブ.デ インタリーブ RAM 5 (以下、 単に 「RAM5」 と表記する） 用のアドレス （AO 00〜A383) として生成するものであり、 ァドレス変換部 （第 2のァドレス生成 部） 7は、 このァドレス生成カウンタ 6のァドレス生成川酵とは異なる 111醇で R A M 5用のアドレスを生成するもので、 ここでは、 例えば、 アドレス生成カウン タ 6でのアドレス生成川頁 （A000〜A383) を 1 6おきに変換した （並び替えた） も の（A000, A016, A032, . . . , An*16(mod383), A351, A367, A383) を R AM 5用のァ ドレスとして出力するようになっている。
このために、 了ドレス変換部 Ίは、 ァドレス生 β¾Ι頃変換用のィンタリ一ブパタ —ン情報 〔具体的には、 例えば、 アドレス生成カウンタ 6のカウン卜値を Xとし たときに、 X * 1 6 (m o d 3 8 3 ) なる演算を実現するような情報：ランダム パターン情報 （つまりはアドレス変換テーブル） 〕 を保持したインタリ一ブパタ —ン R O M (アドレス^ ¾パターン保持部） Ί 1 (以下、 単に 「R O M 7 1」 と 表記する） をそなえて構成されている。
さらに、 書き込みアドレス切り替えスィッチ 8 — 1は、 アドレス； カウンタ 6の出力 （アドレス） とアドレス変換部 7の出力 （アドレス） とを切り替えるこ とにより、 各ァドレスのいずれか一方を R A M 5用の書き込みァドレスとして選 択するもので、 ここでは、 図 1中に示すように、 このスィッチ 8— 1が A側に切 り替えられるとァドレス «カウンタ 6の出力力書き込みァドレスとして選択さ れ、 B側に切り替えられるとァドレス変換部 7の出力力〈書き込みァドレスとして 選択されるようになっている。
一方、 読み出しァドレス切り替えスィツチ 8 — 2は、 ァドレス カウンタ 6 の出力 （アドレス） とアドレス変換部 7の出力 （アドレス） とを切り替えること により、 各アドレスのいずれか一方を R AM 5用の読み出しアドレスとして選択 するもので、 図 1中に示すように、 このスィッチ 8— 2が A側に切り替えられる とァドレス変換部 7の出力が読み出しァドレスとして選択され、 B側に切り替え られるとァドレス生成カウンタ 6の出力力 <読み出しァドレスとして選択されるよ うになつている。
ただし、 これらの各スィツチ 8— 1， 8— 2は、 本実施形態では、 スイツチ制 御部 1 0により、 A側及び B側のいずれかに同時に切り替えられるようになって いる （スィッチ 8— 1が A側でスィッチ 8— 2が B側、 もしくはその逆に切り替 えられることはない） 「一 つまり、 各スィツチ 8— 1， 8— 2は、 上記のァドレス 生成カウンタ 6及びァドレス変換部 7の各出力のうちのいずれ力、一方を R AM 5 用の書き込みァドレス、 他方を RAM 5用の読み出しァドレスとして選択出力し うるァドレス選択部として機能するのである。
さらに、 出力切り替えスィッチ 9は、 ターボ復号完了後に復号結果を出力する 際に ON状態となるもので、 例えば、 DEC 4での繰り返し復号による飽和回数 に達すると、 スィッチ制御部 10により ON状態に制御されるようになっている。 なお、 上記の飽和回数は、 本実施形態では、 DEC 4での復号が 2回繰り返し で図 1 0に示す D E C 40 1及び D E C 402での復号 1回分に相当するので、 例えば、 D E C 4に MA P復号を適用すれば 1 6 (図 1 0に示す構成での飽和回 数） X 2 = 32回禾號となる。
そして、 スイツチ制御部 1 0は、 上記の各スィツチ 3， 8- 1, 8— 2及び 9 の切り替えを統括的に制御するもので、 本実施形態の要部である各スィツチ 3， 8— 1, 8— 2に対しては、 次のようなスィッチ制御を行なうようになっている。
(1) スィッチ 3を A側に切り替えるとき （即ち、 DEC 4での復号に誤り訂 正符号 を用いるとき） 、 スィッチ 8— 1， 8— 2もそれぞれ A側に切り替え る。 すると、 RAM5, アドレス生成カウンタ 6及びアドレス変換部 7の接続構 成が、 図 6 (A) に示すインタリーバ 100と同様になる。 この結果、 DEC 4 からの復号結果 （D000〜！) 383) は、 アドレス生成カウンタ 6からの順列アドレス (A000 -A383) に従って RAM 5に書き込まれた後、 アドレス変換部 7からの 1 6おきのァドレスに従って読み出されて、 ィンタリーブされる。
(2) スィッチ 3を B側に切り替えるとき （即ち、 DEC 4での復号に誤り訂 正符号 Y2 を用いるとき） 、 スィッチ 8— 1， 8— 2もそれぞれ Β側に切り替え る。 すると、 RAM5, アドレス生成カウンタ 6及びアドレス変換部 7の接続構 成は、 図 4 (Α) に示すようになる。 これにより、 DE C 4からの復号結果は、 アドレス変換部 7からの 1 6おきのアドレスに従って書き込まれた後、 アドレス 生成カウンタ 6からの順列ァドレス (Α000〜Α383) に従って順に読み出されるこ とになる。
従って、 入力データ列力 000〜！) 383の順であれば、 そのデータ列は、 図 4 ( Β) に示すような順序で書き込み及び読み出しが行なわれることになるが、 図 4 (Α) に示す構成において、 入力データ列を上記のインタリーブ後のデータ列と すると、 図 4 ( C ) に示すような lllli?で書き込み及び読み出しが行なわれること になり、 R AM 5の出力データ列は上記インタリーブ前の状態に戻る （即ち、 デ ィン夕リーブされる） 。
つまり、 本実施形態のタ一ボ复号器 1は、 スィッチ制御部 1 0によってスイツ チ 8— 1 , 8— 2の切り替えを制御することで、 R AM 5 , アドレス生成カウン 夕 6及びァドレス変換部 7からなる部分をィンタリーバとしてもディンタリーバ としても使用できるようになつている （即ち、 例えば図 3に示すようなインタリ 一ブ*デインタリーブ装置 1 1をそなえている） のである。
そして、 スィッチ制御部 1 0は、 上記のようなスィッチ制御を行なうために、 例えば、 スィッチ制御用カウンタ 1 1 1とカウン卜値監視部 1 1 2とをそなえて 構成されている。
ここで、 スィッチ制御用カウンタ 1 1 1は、 ァドレス生成カウンタ 6のカウン ト値に基づいてスィツチ制御用のカウン卜値をカウントするもので、 本実施形態 では、 D E C 4による復号処理遅延を考慮して、 例えば、 アドレス «カウン夕 6のカウン卜周期 （0〜3 8 3 ) を 1周期として 3周期毎に 0から 1ずつカウン トアツプを行なうようになつている。
また、 カウン卜ィ鑑視部 1 1 2は、 このカウンタ 1 1 1のカウン卜値を監視す るもので、 ここでは、 例えば、 そのカウント値の偶数/奇数を判別し、 偶数 （た だし、 0も含む） のときにはスィッチ 3， 8— 1， 8— 2がそれぞれ A側に切り 替えられ、 奇数のときにはスィッチ 3， 8— 1 , 8— 2がそれぞれ B側に切り替 えられるようになつている。
なお、 このカウン卜値監視部 1 1 2は、 カウンタ 1 1 1のカウン卜値が例えば 3 1になる （つまり、 D E C 4の繰り返し復号回数が飽和回数である 3 2回に達 する） とターボ復号カ完了したものと判別して、 出力切り替えスィッチ 9を O N 状態に切り替えるようにもなつている。
以下、 上述のごとく構成された本実施形態のターボ復号器 1の動作について、 図 2 (A) 〜図 2 (H) に示すタイムチャートを参照しながら詳述する。
まず、 スィッチ制御部 1 0は、 1回目の復号では、 受信情報 Uを誤り訂正符号 Y i を用いて钦出力復号すべく、 R AM切り替えスィッチ 3を A側に切り替える (スィッチ 9は OF F状態） 。 これにより、 アドレス生成カウン夕 6のカウン卜 値 〔図 2 (A) 参照〕 に従って RAM2— 1 , 2 - 2からそれぞれ受信情報 U, 誤り訂正符号 Y, が順に読み出されて 〔図 2 (A) 及び図 2 (B) の時点 T 0〜 T 1参照〕 、 DE C 4に入力される。
DE C 4では、 入力された誤り訂正符号 に基づいて受信情報 Uを钦出力復 号する （時点 T 1〜T 2) ο 一方、 このとき、 スィッチ制御部 1 0では、 カウン 卜値監視部 1 1 2がカウンタ 1 1 1のカウン卜値が 0 (偶数） であることを認識 するので、 スィッチ 8— 1， 8— 2はそれぞれ Α側に切り替えられている 〔図 2
(H) 参照〕 。
これにより、 D E C 4の復号結果は、 了ドレス生成力ゥン夕 6からの順列ァド レスに従って RAM 5に書き込まれた 〔図 2 (F) の時点 T 2〜T 3参照〕 後、 アドレス変換部 7からの 1 6おきのアドレスに従って読み出されて 〔図 2 (G) の時点 Τ 3~Τ 4参照〕 、 インタリーブされる。
ここまでの処理で、 カウンタ 1 1 1のカウント値が 1 (奇数） になる 〔図 2 (Α) の時点 Τ 3参照〕 ので、 スイツチ制御部 1 0力、'、 スィッチ 3， 8 - 1, 8 一 2を今度はそれぞれ Β側に切り替える。
すると、 DE C 4に、 インタリーブ後の復号結果 （過去の復号結果 U' ) ， 受 信情報 U, 誤り訂正符号 Y2 が入力され、 DE C 4は、 これらの入力情報に基づ いて 2回目の軟出力復号を行なう （時点 T 4-T 5) 。 なお、 このとき、 受信情 報 Uを再度入力するのは、 過去の復号結果 IT と受信情報 Uとの差分をとり、 以 降の復号はその差分と誤り訂正符号 YL Y2 とに基づいて行なうためである。 従 つて、 例えば、 D E C 4に、 この受信情報 Uを保持しておくメモリがそなえられ ていれば、 毎回、 受信情報 Uを D E C 4に入力する必要はない。
次に、 DE C 4の復号結果は、 RAM 5に入力される力 このとき、 スィッチ 8 - 1, 8— 2がそれぞれ B側に切り替えられている 〔図 2 (H) の時点 T 5参 照〕 ので、 アドレス変換部 7からの 1 6おきのアドレスに従って RAM 5に書き 込まれた 〔図 2 (F) の時点 T 5〜T 6参照〕 後、 アドレス生成カウンタ 6から の順列アドレスに従つて順に読み出されて 〔図 2 ( G ) の時点 Τ 6〜 Τ 7参照〕 、 ディンタリーブされる。 以降、 同様にして、 スィッチ 3 8 - 1, 8— 2が交互に切り替えられて、 3 回目， 4回目， · · ·の復号が繰り返し行なわれてゆき、 例えば、 カウンタ 1 1 1のカウントイ直が 3 1になつた時点 （つまり、 3 2回目の復号が終了した時点） でスィッチ 9が 0 N状態に制御され、 復号結果が出力される。
つまり、 上記のアドレス生成カウンタ 6， アドレス変換部 7， スィッチ 8— 1 8— 2及びスィッチ制御部 1 0は、 DEC 4で用いた誤り訂正符号 Y Y2 に応 じて復号結果をィンタリーブもしくはディンタリ一ブすべく RAM 5に対する復 号結果の書き込み順及び読み出し順を制御するメモリ制御部 1 2としての機能を 果たしているのである。
このために、 カウン卜値監視部 1 1 2は、 DEC 4で用いられた誤り訂正符号 がターボ符号器 3 0 0でのインタリーブ前の送信情報 uについてのもの （Yi ) 力、インタリーブ後の送信情報 uについてのもの （Y2 ) かを判別するインタリ一 ブ判別部として機能している。
そして、 スィッチ制御部 1 0は、 このカウント値監視部 1 1 2において、 DE C 4で用いられる誤り訂正符号が であると判別されると、 アドレス生成カウ ンタ 6の出力力く書き込みァドレス、 Ύドレス変換部 7の出力力く読み出しァドレス としてそれぞれ選択され、 DEC 4で用いられる誤り訂正符号が Y2 であると判 別されると、 アドレス変換部 7の出力力く書き込みアドレス、 アドレス «カウン 夕 6の出力力く読み出しァドレスとしてそれぞれ選択されるようスィツチ 8— 1 8 - 2を制御するァドレス選択制御部として機能している。
つまり、 このスィツチ制御部 1 0は、 ィンタリーブ ·ディンタリーブ装置 1 1 (図 3参照） において、 データ （復号結果） をインタリーブする場合とデインタ リ一ブする場合とで異なるァドレス生成部 6 7の出力が書き込みァドレス及び 読み出しァドレスとして選択されるようスィツチ 8— 1, 8一 2を制御するので ある。
以上のように本実施形態のターボ復号器 1によれば、 上述のごとくスィツチ制 御部 1 0が DEC 4で用いられる誤り訂正符号 Υ Y2 に応じてスィッチ 8— 1 8一 2の切り替えを制御して、 RAM 5に対する DEC 4の復号結果の書き込み 順及び読み出し順を制御することで、 その復号結果をィンタリーブもしくはディ ンタリーブすることができるので、 従来のようにィンタリーバ及びディンタリ一 'くを個別にそなえる必要がな 、。
従って、 従来のおよそ半分の回路規模でターボ復号器 1を実現でき、 ターボ復 号器 1の大幅な小型化， 低コスト化が実現されている。 特に、 本実施形態では、 R AM切り替えスィッチ 3をそなえることで、 1つの D E C 4で、 従来のターボ 復号器 4 0 0と同等の動作を実現できているので、 その規模， コストがさらに削 減されている。
また、 本実施形態では、 上述のごとくスィッチ制御部 1 0が復号結果 （デー 夕） をィンタリーブする場合とディンタリーブする場合とで異なるァドレス生成 部 6， 7の出力 （アドレス） が R AM 5の書き込みアドレス及び読み出しァドレ スとして選択されるようスィツチ 8— 1 , 8— 2の切り替えを制御するという極 めて簡素な構成で、 1つの R AM 5によるインタリーブ及びディンタリーブが実 現されているので、 制御の簡素化， ターボ復号器 1のさらなる小型ィヒに大いに寄 与している。
さらに、 本実施形態では、 ァドレス生成カウンタ 6の出力 （ァドレス） をラン ダム （上述した例では 1 6おき） に並び替えるためのランダムパターン情報を保 持した R OM 7 1をそなえることで、 ランダムパターン情報をインタリーブ用及 びディンタリーブ用に 2種類用意する必要が無い （ァドレス生成カウンタ 6をィ ンタリーブ時とディンタリーブ時とで共用できる） 。
従って、 ランダムパターン情報を予め演算により求める場合の作業負担が大幅 に軽減されるとともに、 本ターボ復号器 1のさらなる小型化， 低コスト化に大ぃ に寄与している。
特に、 実際に 「ターボ符号ィ匕 ·復号方式」 で用いられるィン夕リーブ （デリン タリーブ） は 「ランダムインタリーブ （ディンタリ一ブ） 」 と呼ばれる複雑なィ ンタリーブ （ディンタリーブ） である （上記のように 1 6おきといつた単純な規 則ではない） ため、 このようにランダムパターン情報を 1種類用意するだけでよ いことは、 非常に有効である。
なお、 上述した実施形態では、 D E C 4で用いる各誤り訂正符号 Y , ， Y 2 を 誤り訂正符号 から交互に切り替える （スィッチ 3を Α側から交互に切り替え る） ようになつている力^ 逆に、 誤り訂正符号 Y 2 から交互に切り替える （スィ ツチ 3を Β側から交互に切り替える） ようにしても、 上記と同様の作用効果力得 られることはいうまでもない。
ただし、 この場合、 スィッチ制御部 1 0は、 上述した実施形態とは逆に、 D E C 4の復号結果のィンタリーブ Ζディンタリーブをディンタリーブから始めて交 互に切り替える必要があるので、 スィッチ 8 —し 8— 2をそれぞれ Β側から交 互に切り替えることになる。
また、 上述した実施形態では、 インタリ一ブ ·デインタリーブ装置 1 1におい て、 データ （復号結果） 読み出し時 （スィツチ 8— 1， 8 - 2を Α側に切り替え た時） にアドレス変換部 7のランダムパターン情報を用いたデータの並び替え (ィンタリ一ブ） 力く行なわれ、 データ書き込み時 （スィツチ 8— 1， 8— 2を B 側に切り替えた時） に同じランダムパターン情報を用いたデータの並び替え （デ ィンタリーブ） が行なわれている力く、 逆にすることも可能である。
即ち、 例えば図 5に示すように、 上記の X * 1 6 (m o d 3 8 3 ) に代えて x * 2 4 (m o d 3 8 3 ) なる演算を実現するようなランダムパターン情報を R◦ M 7 1に保持させておけば、 スィッチ 8— 1 , 8— 2をそれぞれ B側に切り替え たときに、 アドレス変換部 7で 2 4おきに生成されるアドレスに従ってデータが 書き込まれ、 了ドレス生成カウンタ 6で順列に生成されるァドレスに従ってデ一 夕が読み出されるので、 図 5に示すィンタリーブ ·ディンタリーブ装置 1 は 書き込み時にデータの並び替えを行なうイン夕リーバとして動作する。
逆に、 スィッチ 8— 1， 8— 2をそれぞれ A側に切り替えれば、 Ύドレス生成 カウンタ 6で順列に生成されるァドレスに従ってデ一タカお書き込まれ、 ァドレス 生成カウンタ 7で 2 4おきに生成されるァドレスに従ってデータが読み出される ので、 ィンタリーブ ·ディンタリーブ装置 1 1 ' は読み出し時にデータの並び替 えを行なうディンタリーバとして動作する。
従って、 R O M 7 1に X * 2 4 (m o d 3 8 3 ) のランダムパターン情報を保 持させた場合 （図 5に示すィンタリ一ブ ·ディンタリーブ装置 1 1 ' をターボ復 号器 1に適用した場合） 、 スィッチ制御部 1 0は、 データ （復号結果） をインタ リーブする場合 （スィッチ 3を A側に切り替えるとき） はアドレス変換部 7の出 力が書き込みァドレス、 Ύドレス生成カウンタ 6の出力力 <読み出しァドレスとし てそれぞれ選択されるようスィツチ 8— 1， 8一 2をそれぞれ B側に切り替え、 データをディン夕リーブする場合 （スィッチ 3を B側に切り替えるとき） は、 ァ ドレス生成カウンタ 6の出力力く書き込みァドレス、 ァドレス変換部 7の出力が読 み出しアドレスとしてそれぞれ選択されるようスィッチ 8— 1 , 8— 2をそれぞ れ A側に切り替え制御することになる。
なお、 この場合も、 上述した実施形態と同様の作用効果力得られることはいう までもない。
•その他
上述した実施形態では、 ィンタリーブ ·ディンタリーブ装置 1 1 (もしくは 1 Γ ) 力ターボ復号器 1に適用されている場合を例にして説明した力 <、 勿論、 ィ ン夕リーブ ·ディン夕リーブ装置 1 1 ( 1 ) は、 夕一ボ復号器 1に限らず、 ィンタリ一ブとそれに応じたディンタリ一ブとの両方を行なう必要がある箇所で あれば同様に適用することができ、 この場合も、 適用箇所の大幅な小型ィヒを図る ことが可能である。
また、 上述した実施形態では、 インタリ一ブ及びディンタリ一ブ対象の入力デ 一夕列の個数を、 便宜上、 3 8 4個 （D000〜！) 383) とし、 インタリーブ及びディ ンタリーブ時に用いるランダムパターン情報を X * 1 6 (m o d 3 8 3 ) 〔もし くは、 x * 2 4 (m 0 d 3 8 3 ) とした力く、 本発明はこれに限定されず、 勿論、 上記以外の個数の入力データ列であつても、 上記以外のランダムパターン情報で あっても、 上述した実施形態と同様の作用効果が得られることはいうまでもない。 さらに、 図 1に示したターボ復号器 1の構成はあくまでも一例であり、 少なく とも図 2 (A) 〜図 2 (H) のタイムチャートに示す動作を実現できる構成であ れば、 どのような構成をとってもよい。
また、 上述した実施形態では、 C D MAを利用した移動体通信システムに本発 明が適用されることを例にして説明を行なったが、 本発明はこれに限定されず、 例えば、 F D MA (Frequency Division Multiple Access), T D MA (Time Divi sion Multiple Access) 等の他の方式を利用した多重無線通信システムや、 その 他の所要の通信システムにも同様に適用され、 上述した実施形態と同様の作用効 果が得られる。
そして、 本発明は上述した実施形態に限定されるものではなく、 本発明の趣旨 を逸脱しな 、範囲で種々変形して実施することができる。 産業上の利用可能性
以上のように、 本発明によれば、 1つのメモリ部でインタリーバ及びディンタ リ一バとしての機能を実現することができるので、 移動体通信システム等におい てィンタリ一バとディン夕リ一バとを個別にそなえる必要がなくなるので、 ィン 夕リ一ブ及びディンタリ一ブを行なう通信機器の大幅な小型化， 低コスト化が可 能になり、 その有用性は極めて高いものと考えられる。

Claims

請求の範囲
1. 少なくとも、 被復号情報 (U) と、 送信側 （ 3 0 0 ) でのインタリーブ前 の該被復号情報 (U) についての誤り訂正符号 （Y と、 該送信側 （ 3 0 0 ) で のインタリーブ後の該被復号情報 （U) についての誤り訂正符号 （Y2)とを有す るターボ符号を、 誤り訂正復号とィンタリーブとディンタリーブとを繰り返し施 して復号するターボ復号装置 （ 1 ) であって、
上記の各誤り訂正符号 (Υ,. Υ2)のいずれか一方と過去の誤り訂正復号結果と に基づいて該被復号情報 （U) を誤り訂正復号しうる誤り訂正復号部 （4) と、 該誤り訂正復号部 （ 4 ) からの誤り訂正復号結果をィンタリ一ブもしくはディ ンタリーブして該過去の誤り訂正復号結果として該誤り訂正復号部 （ 4 ) へ出力 するためのメモリ部 （5) と、
該誤り訂正復号部 （4) で用いられる誤り訂正符号 （YL Y2)に応じて該誤り 訂正復号結果をィンタリ一ブもしくはディンタリ一ブすべく該メモリ部 （ 4 ) に 対する該誤り訂正復号結果の書き込み順及び読み出し順を制御するメモリ制御部 ( 1 2) とをそなえて構成されたことを特徴とする、 ターボ復号装置。
2. 該メモリ制御部 （1 2) が、
該メモリ部 （ 5 ) 用のァドレスを所定の川酵で生成する第 1のァドレス生成部 (6) と、
該第 1のァドレス生成部 (6 ) のアドレス生 とは異なる川酵で該メモリ 部用のアドレスを生成する第 2のアドレス^ ¾部 （7) と、
上記の各ァドレス生成部 (6, 7) の各出力のうちのいずれか一方を該メモリ 部 （5) 用の書き込みアドレス、 他方を該メモリ部 （5) 用の読み出しアドレス として選択出力しうるアドレス選択部 （8— 1, 8— 2 ) と、
該誤り訂正復号部 (4 ) で用いられる誤り訂正符号が送信側でのインタリーブ 前の披復号情報 （U) についてのものかインタリーブ後の被復号情報 (U) につ いてのものかを判別するインタリーブ判別部 （1 1 2) と、
該インタリーブ判別部 （1 1 2) において、 該誤り訂正符号がインタリーブ前 の被復号情報についてのものであると判別されると、 一方のアドレス^^部 （6 又は 7) の出力力〈該書き込みアドレス、 他方のアドレス生成部 （7又は 6) の出 力が該読み出しァドレスとしてそれぞれ選択され、 該誤り訂正符号がィンタリ一 ブ後の被復号情報についてのものであると判別されると、 上記他方のァドレス生 成部 （ 7又は 6 ) の出力が該書き込みァドレス、 上記一方のァドレス生成部 （ 6 又は 7) の出力が該読み出しァドレスとしてそれぞれ選択されるよう該ァドレス 選択部を制御するアドレス選択制御部 （10) とをそなえていることを特徴とす る、 請求の範囲第 1項記載のタ一ボ復号装置。 3. 該第 2のァドレス生成部 ( 7 ) が、
該第 1のアドレス生成部 (6) で «されたアドレスをランダムに並び替えて 出力するためのランダムパターン情報を保持するランダムノ、°タ一ン保持部 ( 7 1) をそなえていることを特徴とする、 請求の範囲第 1項記載のターボ復号装置。 . 所望のデータをインタリーブもしくはディンタリーブするために該デ一夕 を記憶するメモリ部 （5) と、
該メモリ部 （5) 用のアドレスを所定の川!)？で生成する第 1のアドレス «部 (6) と、
該第 1のァドレス 部 （ 6 ) のァドレス生SJII醇とは異なる川！)？で該メモリ 部 （5) 用のアドレスを生成する第 2のアドレス生成部 （7) と、
上記の各ァドレス生成部 (6, 7) の各出力のうちのいずれ力、一方を該メモリ 部 （5) 用の書き込みアドレス、 他方を該メモリ部 （5) 用の読み出しアドレス として選択出力しうるアドレス選択部 （8— 1， 8— 2) と、
該デ一タをィンタリーブする場合とディンタリーブする場合とで異なるァドレ ス生成部 （6， 7) の出力力該書き込みアドレス及び該読み出しアドレスとして 選択されるよう該ァドレス選択部 (8- 1, 8-2) を制御するァドレス選択制 御部 （10) とをそなえて構成されたことを特徴とする、 インタリーブ ·ディン 夕リーブ装置。
5. 該ァドレス選択制御部 （10) が、
該データをィンタリ一ブする場合は、 該第 1のァドレス生成部 ( 6 ) の出力が 該書き込みアドレス、 該第 2のアドレス生成部 （7) の出力が該読み出しァドレ スとしてそれぞれ選択され、 該データをディンタリーブする場合は、 該第 2のァ ドレス生成部 (7) の出力が該書き込みァドレス、 該第 1のァドレス生成部 ( 6) の出力が該読み出しァドレスとしてそれぞれ選択されるよう該ァドレス選択 部 （8— 1， 8-2) を制御するように構成されたことを特徴とする、 請求の範 囲第 4項記載のィンタリーブ ·デインタリ一ブ装置。
6. 該ァドレス選択制御部 （10) が、
該データをィンタリーブする場合は、 該第 2のァドレス生成部 ( 7 ) の出力が 該書き込みアドレス、 該第 1のアドレス生成部 （6) の出力が該読み出しァドレ スとしてそれぞれ選択され、 該データをディンタリーブする場合は、 該第 1のァ ドレス^;部 (6) の出力が該書き込みアドレス、 該第 2のアドレス生成部 ( 7) の出力が該読み出しァドレスとしてそれぞれ選択されるよう該ァドレス選択 部 （8— 1， 8— 2) を制御するように構成されたことを特徴とする、 請求の範 囲第 4項記載のィンタリーブ'ディンタリ一ブ装置。
7. 該第 2のァドレス生成部 ( 7 ) が、
該第 1のァドレス «部 ( 6 ) で «されたァドレスをランダムに並び替えて 出力するためのランダムパターン情報を保持するランダムパターン保持部 ( 7 1) をそなえていることを特徴とする、 請求の範囲第 4項記載のインタリーブ · ディンタリーブ装置。
PCT/JP1999/000934 1999-02-26 1999-02-26 Turbo decoder and interleave / de-interleave apparatus Ceased WO2000052834A1 (en)

Priority Applications (9)

Application Number Priority Date Filing Date Title
CNB998128708A CN1187904C (zh) 1999-02-26 1999-02-26 增强解码装置及交错－去交错装置
EP99906517A EP1160988B1 (en) 1999-02-26 1999-02-26 Turbo decoder and interleave / de-interleave apparatus
DE69934606T DE69934606T2 (de) 1999-02-26 1999-02-26 Turbodekoder und verschachtel-/endschachtelapparat
EP05026605A EP1650873B1 (en) 1999-02-26 1999-02-26 Turbo decoding apparatus and interleave-deinterleave apparatus
PCT/JP1999/000934 WO2000052834A1 (en) 1999-02-26 1999-02-26 Turbo decoder and interleave / de-interleave apparatus
JP2000603158A JP3746426B2 (ja) 1999-02-26 1999-02-26 ターボ復号装置
US09/823,564 US6574766B2 (en) 1999-02-26 2001-03-30 Turbo decoding apparatus and interleave-deinterleave apparatus
US10/352,515 US6993699B2 (en) 1999-02-26 2003-01-28 Turbo decoding apparatus and interleave-deinterleave apparatus
US11/296,678 US7533306B2 (en) 1999-02-26 2005-12-07 Turbo decoding apparatus and interleave-deinterleave apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP1999/000934 WO2000052834A1 (en) 1999-02-26 1999-02-26 Turbo decoder and interleave / de-interleave apparatus

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US09/823,564 Continuation US6574766B2 (en) 1999-02-26 2001-03-30 Turbo decoding apparatus and interleave-deinterleave apparatus

Publications (1)

Publication Number Publication Date
WO2000052834A1 true WO2000052834A1 (en) 2000-09-08

Family

ID=14235052

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/000934 Ceased WO2000052834A1 (en) 1999-02-26 1999-02-26 Turbo decoder and interleave / de-interleave apparatus

Country Status (6)

Country Link
US (3) US6574766B2 (ja)
EP (2) EP1650873B1 (ja)
JP (1) JP3746426B2 (ja)
CN (1) CN1187904C (ja)
DE (1) DE69934606T2 (ja)
WO (1) WO2000052834A1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002093755A1 (en) * 2001-05-11 2002-11-21 Qualcomm Incorporated Buffer architecture for a turbo decoder
WO2003015288A1 (en) * 2001-08-03 2003-02-20 Lucent Technologies Inc. Termination of iterative decoding
JP2006262515A (ja) * 2001-04-16 2006-09-28 Interdigital Technology Corp 符号分割多重アクセス方式を使用する無線通信システムのための物理層処理
US7236591B2 (en) 2000-10-16 2007-06-26 Lg Electronics Inc. Method for performing turbo decoding in mobile communication system
JP2008022569A (ja) * 2000-10-27 2008-01-31 Qualcomm Inc 空間効率のよいターボデコーダ
JP2008187738A (ja) * 2001-02-23 2008-08-14 Qualcomm Inc ランダムアクセスマルチ方向ｃｄｍａ２０００のターボコードインターリーバ
JP2008205801A (ja) * 2007-02-20 2008-09-04 Matsushita Electric Ind Co Ltd 受信装置および受信方法
JP2009065692A (ja) * 2004-10-12 2009-03-26 Aware Inc 電気通信環境における資源の共有
US8335956B2 (en) 2006-04-12 2012-12-18 Tq Delta, Llc Packet retransmission and memory sharing
JP2013176114A (ja) * 2001-12-14 2013-09-05 Qualcomm Inc データビットを並列に符号化する方法および装置

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000052834A1 (en) * 1999-02-26 2000-09-08 Fujitsu Limited Turbo decoder and interleave / de-interleave apparatus
EP1919087A1 (en) 1999-03-01 2008-05-07 Fujitsu Limited Turbo decoder
AU4710501A (en) * 1999-12-03 2001-06-18 Broadcom Corporation Interspersed training for turbo coded modulation
US6516437B1 (en) * 2000-03-07 2003-02-04 General Electric Company Turbo decoder control for use with a programmable interleaver, variable block length, and multiple code rates
DE10012874A1 (de) * 2000-03-16 2001-09-27 Infineon Technologies Ag Turbo-Decodierer und Turbo-Decodierverfahren
DE10138566A1 (de) * 2001-08-06 2003-03-06 Infineon Technologies Ag Verfahren und Vorrichtung zur Durchführung der Ver- und Entschachtelung bei einer Turbo-Dekodierung
US20030063677A1 (en) * 2001-09-28 2003-04-03 Intel Corporation Multi-level coding for digital communication
KR100762612B1 (ko) * 2001-12-07 2007-10-01 삼성전자주식회사 터보 복호화 장치에서 인터리버와 디인터리버간 메모리공유 장치 및 방법
DE10206727A1 (de) * 2002-02-18 2003-08-28 Infineon Technologies Ag Kombinierter Ver-und Entschachteler sowie Turbo-Decodierer mit kombiniertem Ver-und Entschachteler
JP3931100B2 (ja) * 2002-03-12 2007-06-13 株式会社日立コミュニケーションテクノロジー ターボ復号器並びにターボ符号器及びターボ符号器、復号器を含む無線基地局
JP3927082B2 (ja) * 2002-06-13 2007-06-06 沖電気工業株式会社 無線データ通信における誤り訂正装置および方法
JP2004288283A (ja) * 2003-03-20 2004-10-14 Hitachi Ltd 情報記録フォーマット、情報記録再生符号化方法・回路およびこれを用いた磁気ディスク記録再生装置、情報記録再生装置、並びに情報通信装置
JP4408755B2 (ja) * 2004-06-28 2010-02-03 Ｎｅｃエレクトロニクス株式会社 デインタリーブ装置、移動通信端末及びデインタリーブ方法
JP2006287325A (ja) * 2005-03-31 2006-10-19 Toyota Industries Corp インターリーブ及びデインターリーブ方法、無線装置及びその半導体装置
CN100455001C (zh) * 2005-09-23 2009-01-21 凌阳科技股份有限公司 回旋交错及去交错的电路与方法
US8959403B2 (en) 2006-11-10 2015-02-17 Optis Wireless Technology, Llc QPP interleaver/de-interleaver for turbo codes
US8239711B2 (en) * 2006-11-10 2012-08-07 Telefonaktiebolaget Lm Ericsson (Publ) QPP interleaver/de-interleaver for turbo codes
US8432961B2 (en) * 2009-06-11 2013-04-30 Lg Electronics Inc. Transmitting/receiving system and method of processing broadcast signal in transmitting/receiving system
JP5477465B2 (ja) 2009-09-16 2014-04-23 日本電気株式会社 インタリーバ及びインタリーブ方法
US8438434B2 (en) * 2009-12-30 2013-05-07 Nxp B.V. N-way parallel turbo decoder architecture
JP2011176596A (ja) * 2010-02-24 2011-09-08 Panasonic Mobile Communications Co Ltd インタリーブ装置及びインタリーブ方法
TWI708256B (zh) * 2019-08-02 2020-10-21 點序科技股份有限公司 記憶體裝置、記憶體控制器及其資料存取方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446747A (en) * 1991-04-23 1995-08-29 France Telecom Error-correction coding method with at least two systematic convolutional codings in parallel, corresponding iterative decoding method, decoding module and decoder
JPH07254862A (ja) * 1994-03-15 1995-10-03 Sony Corp インターリーブ回路およびディインターリーブ回路
US5737252A (en) * 1995-02-01 1998-04-07 U.S. Phillips Corporation Circuit arrangement comprising a permutation unit and method of processing a batch of items

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4394642A (en) * 1981-09-21 1983-07-19 Sperry Corporation Apparatus for interleaving and de-interleaving data
JPH0697542B2 (ja) 1985-05-14 1994-11-30 松下電器産業株式会社 インタ−リ−ブ回路
JPH0756734B2 (ja) * 1985-05-27 1995-06-14 松下電器産業株式会社 情報記録再生装置
US5592492A (en) * 1994-05-13 1997-01-07 Lsi Logic Corporation Convolutional interleaving/de-interleaving method and apparatus for data transmission
FR2747255B1 (fr) * 1996-04-03 1998-07-10 France Telecom Procede et dispositif de codage convolutif de blocs de donnees, et procede et dispositif de decodage correspondants
US6023783A (en) * 1996-05-15 2000-02-08 California Institute Of Technology Hybrid concatenated codes and iterative decoding
FR2753025B1 (fr) * 1996-08-28 1998-11-13 Pyndiah Ramesh Procede de transmission de bits d'information avec codage correcteur d'erreurs, codeur et decodeur pour la mise en oeuvre de ce procede
FR2753026B1 (fr) * 1996-08-28 1998-11-13 Pyndiah Ramesh Procede de transmission de bits d'information avec codage correcteur d'erreurs, codeur et decodeur pour la mise en oeuvre de ce procede
US5912898A (en) * 1997-02-27 1999-06-15 Integrated Device Technology, Inc. Convolutional interleaver/de-interleaver
US6353900B1 (en) * 1998-09-22 2002-03-05 Qualcomm Incorporated Coding system having state machine based interleaver
US6292918B1 (en) * 1998-11-05 2001-09-18 Qualcomm Incorporated Efficient iterative decoding
US6304991B1 (en) * 1998-12-04 2001-10-16 Qualcomm Incorporated Turbo code interleaver using linear congruential sequence
US6598204B1 (en) * 1999-02-18 2003-07-22 Imec Vzw System and method of turbo decoding
WO2000052834A1 (en) * 1999-02-26 2000-09-08 Fujitsu Limited Turbo decoder and interleave / de-interleave apparatus

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5446747A (en) * 1991-04-23 1995-08-29 France Telecom Error-correction coding method with at least two systematic convolutional codings in parallel, corresponding iterative decoding method, decoding module and decoder
JPH07254862A (ja) * 1994-03-15 1995-10-03 Sony Corp インターリーブ回路およびディインターリーブ回路
US5737252A (en) * 1995-02-01 1998-04-07 U.S. Phillips Corporation Circuit arrangement comprising a permutation unit and method of processing a batch of items

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"ITERATIVE DECODING OF PARALLEL CONCATENATED CONVOLUTIONAL CODES", ITERATIVE DECODING OF PARALLEL CONCATENATED CONVOLUTIONAL CODES, XX, XX, 13 January 1999 (1999-01-13), XX, pages 01 - 12, XP002922269 *
See also references of EP1160988A4 *

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236591B2 (en) 2000-10-16 2007-06-26 Lg Electronics Inc. Method for performing turbo decoding in mobile communication system
JP2008022569A (ja) * 2000-10-27 2008-01-31 Qualcomm Inc 空間効率のよいターボデコーダ
US8484532B2 (en) 2001-02-23 2013-07-09 Qualcomm Incorporated Random-access multi-directional CDMA2000 turbo code interleaver
JP2008187738A (ja) * 2001-02-23 2008-08-14 Qualcomm Inc ランダムアクセスマルチ方向ｃｄｍａ２０００のターボコードインターリーバ
JP2006262515A (ja) * 2001-04-16 2006-09-28 Interdigital Technology Corp 符号分割多重アクセス方式を使用する無線通信システムのための物理層処理
WO2002093755A1 (en) * 2001-05-11 2002-11-21 Qualcomm Incorporated Buffer architecture for a turbo decoder
CN100426680C (zh) * 2001-05-11 2008-10-15 高通股份有限公司 Turbo解码器的缓冲器结构
WO2003015288A1 (en) * 2001-08-03 2003-02-20 Lucent Technologies Inc. Termination of iterative decoding
JP2013176114A (ja) * 2001-12-14 2013-09-05 Qualcomm Inc データビットを並列に符号化する方法および装置
US9898220B2 (en) 2004-10-12 2018-02-20 Tq Delta, Llc Resource sharing in a telecommunications environment
US9069718B2 (en) 2004-10-12 2015-06-30 Tq Delta, Llc Resource sharing in a telecommunications environment
US8276048B2 (en) 2004-10-12 2012-09-25 Aware, Inc. Resource sharing in a telecommunications environment
US11543979B2 (en) 2004-10-12 2023-01-03 Tq Delta, Llc Resource sharing in a telecommunications environment
US11010073B2 (en) 2004-10-12 2021-05-18 Tq Delta, Llc Resource sharing in a telecommunications environment
US10579291B2 (en) 2004-10-12 2020-03-03 Tq Delta, Llc Resource sharing in a telecommunications environment
JP2009065692A (ja) * 2004-10-12 2009-03-26 Aware Inc 電気通信環境における資源の共有
US8495473B2 (en) 2004-10-12 2013-07-23 Tq Delta, Llc Resource sharing in a telecommunications environment
US10409510B2 (en) 2004-10-12 2019-09-10 Tq Delta, Llc Resource sharing in a telecommunications environment
US9547608B2 (en) 2004-10-12 2017-01-17 Tq Delta, Llc Resource sharing in a telecommunications environment
US8607126B1 (en) 2004-10-12 2013-12-10 Tq Delta, Llc Resource sharing in a telecommunications environment
US9286251B2 (en) 2004-10-12 2016-03-15 Tq Delta, Llc Resource sharing in a telecommunications environment
US10498495B2 (en) 2006-04-12 2019-12-03 Tq Delta, Llc Packet retransmission
US10484140B2 (en) 2006-04-12 2019-11-19 Tq Delta, Llc Packet retransmission and memory sharing
US8645784B2 (en) 2006-04-12 2014-02-04 Tq Delta, Llc Packet retransmission and memory sharing
US9485055B2 (en) 2006-04-12 2016-11-01 Tq Delta, Llc Packet retransmission and memory sharing
US8595577B2 (en) 2006-04-12 2013-11-26 Tq Delta, Llc Packet retransmission
US9749235B2 (en) 2006-04-12 2017-08-29 Tq Delta, Llc Packet retransmission
US12101188B2 (en) 2006-04-12 2024-09-24 Tq Delta, Llc Multicarrier transceiver that includes a retransmission function and an interleaving function
US10044473B2 (en) 2006-04-12 2018-08-07 Tq Delta, Llc Packet retransmission and memory sharing
US8335956B2 (en) 2006-04-12 2012-12-18 Tq Delta, Llc Packet retransmission and memory sharing
US9094348B2 (en) 2006-04-12 2015-07-28 Tq Delta, Llc Packet retransmission
US11362765B2 (en) 2006-04-12 2022-06-14 Tq Delta, Llc Packet retransmission using one or more delay requirements
US8468411B2 (en) 2006-04-12 2013-06-18 Tq Delta, Llc Packet retransmission
US10833809B2 (en) 2006-04-12 2020-11-10 Tq Delta, Llc Techniques for packet and message communication in a multicarrier transceiver environment
US8407546B2 (en) 2006-04-12 2013-03-26 Tq Delta, Llc Packet retransmission and memory sharing
US8233571B2 (en) 2007-02-20 2012-07-31 Panasonic Corporation Reception device and reception method
WO2008105147A1 (ja) * 2007-02-20 2008-09-04 Panasonic Corporation 受信装置および受信方法
JP2008205801A (ja) * 2007-02-20 2008-09-04 Matsushita Electric Ind Co Ltd 受信装置および受信方法

Also Published As

Publication number Publication date
EP1160988A1 (en) 2001-12-05
CN1325566A (zh) 2001-12-05
DE69934606T2 (de) 2007-10-04
JP3746426B2 (ja) 2006-02-15
US6993699B2 (en) 2006-01-31
US20060107163A1 (en) 2006-05-18
US20010014962A1 (en) 2001-08-16
EP1650873A1 (en) 2006-04-26
DE69934606D1 (de) 2007-02-08
US7533306B2 (en) 2009-05-12
EP1160988B1 (en) 2006-12-27
CN1187904C (zh) 2005-02-02
US20030115531A1 (en) 2003-06-19
US6574766B2 (en) 2003-06-03
EP1650873B1 (en) 2011-05-11
EP1160988A4 (en) 2005-06-15

Similar Documents

Publication Publication Date Title
WO2000052834A1 (en) Turbo decoder and interleave / de-interleave apparatus
JP4992900B2 (ja) 受信装置及びその復号方法
DK2165445T3 (en) Computer-efficient conversion rate coding with rate matching
US7200181B2 (en) Apparatus and method for generating and decoding codes in a communication system
US8520496B2 (en) Method and apparatus for rate matching within a communication system
CN100452659C (zh) 加速解码器
US7200796B2 (en) Apparatus for generating codes in communication system
EP1721389B1 (en) Method and apparatus for communications using turbo like codes
JP3492632B2 (ja) 適用形チャネル符号化方法及び装置
AU738257B2 (en) Encoder/decoder with serial concatenated structure in communication system
CA2337161C (en) Interleaving apparatus and method for use in serial concatenated convolutional code encoder in a mobile communication system
JPWO2000052834A1 (ja) ターボ復号装置及びインタリーブ・デインタリーブ装置
US20040139378A1 (en) Method and apparatus for error control coding in communication systems using an outer interleaver
KR101435830B1 (ko) 인터리빙 수행 방법
CN111130572B (zh) Turbo码快速实现方法
JP2010016861A (ja) マップ・デコーダのためのメモリ・アーキテクチャ
KR19990081470A (ko) 터보복호기의 반복복호 종료 방법 및 그 복호기
US20020172292A1 (en) Error floor turbo codes
JP2001028548A (ja) 誤り訂正符号化装置及び方法、誤り訂正復号装置及び方法、情報処理装置、無線通信装置、並びに記憶媒体
JP4058065B2 (ja) ターボ復号装置並びにターボ復号装置に用いられるメモリ及びデコーダ並びにターボ復号装置をそなえた移動通信システム用受信側装置
JP2001345716A (ja) 符号化通信システムおよびその伝送誤り低減方法
KR100407328B1 (ko) 이동통신시스템의채널부호화장치및방법
CN1645753B (zh) 加速解码器
JP3892858B2 (ja) ターボ復号装置
JP2001326577A (ja) 直接連接畳込み符号器、及び、直接連接畳込み符号化方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 99812870.8

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
ENP Entry into the national phase

Ref document number: 2000 603158

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 09823564

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1999906517

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 1999906517

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1999906517

Country of ref document: EP