WO2001035383A1 - Driving circuit and display - Google Patents

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WO2001035383A1
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capacitive load
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Shigeo Kigo
Hidehiko Shoji
Jumpei Hashiguchi
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Definitions

  • the present invention relates to a driving circuit for driving a capacitive load by a driving pulse, and a display device using the driving circuit.
  • a sustain driver for driving a sustain electrode of a plasma display panel is known.
  • FIG. 13 is a circuit diagram showing a configuration of a conventional sustain driver. As shown in Fig. 13, the sustain driver 400 has a recovery capacitor C11 and a recovery coil L
  • 11 includes switches SW11, SW12, SW21, SW22 and diodes D11, D12.
  • Switch SW11 is connected between power supply terminal V4 and node N11, and switch SW12 is connected between node N11 and the ground terminal.
  • the voltage Vsus is applied to the power supply terminal V4.
  • the node N i1 is connected to, for example, 480 sustain electrodes, and FIG. 13 shows a panel capacitance C p corresponding to the total capacitance between the plurality of sustain electrodes and the ground terminal.
  • the recovery capacitor C 11 is connected between the node N 13 and the ground terminal.
  • Switch SW21 and diode D11 are connected in series between nodes N13 and N12, and diodes D12 and D12 are connected between nodes N12 and N13.
  • switch SW22 are connected in series.
  • the recovery coil L 11 is connected between nodes N 12 and N 11.
  • FIG. 14 is an evening timing chart showing the operation of the sustain driver 400 shown in FIG. 13 during the sustain period.
  • FIG. 14 shows the voltage of the node N 11 in FIG. 13 and the switch SW2.
  • the switch SW21 is turned on, and the switch SW12 is turned on. Off. At this time, the switches SW11 and SW22 are off. As a result, the voltage of the node N 11 gradually rises due to the LC resonance caused by the recovery coil L 11 and the panel capacitance C p.
  • the switch SW21 is turned off and the switch SW11 is turned on. As a result, the voltage of the node N11 rapidly rises, and during the period Tc, the voltage of the node N11 is fixed at Vsus.
  • a periodic sustain pulse Psu is applied to the plurality of sustain electrodes.
  • the rising portion and the falling portion of the sustain pulse Psu are turned on by the LC resonance portion of the period Ta and Td by the operation of the switch SW21 or the switch SW22 and the switch SW11 or the switch SW12. It is composed of the edge portions el and e2 of the operation periods Tb and Te.
  • the above-mentioned switches SW11, SW12, SW21, and SW22 are usually constituted by FETs (field-effect transistors), which are switching elements.
  • FETs field-effect transistors
  • Each FET has a parasitic capacitance between the drain and source.
  • the wiring connected to each FET has an inductance component.
  • LC resonance occurs due to the capacitance between the drain and source and the inductance component of the wiring, and unnecessary electromagnetic waves are radiated by the LC resonance.
  • Each of the above-mentioned diodes D11 and D12 also has a capacitance between the anode and the cathode as a parasitic capacitance, and the wiring connected to each diode also has an inductance component.
  • An object of the present invention is to provide a driving circuit capable of suppressing unnecessary high-frequency electromagnetic wave radiation and a display device using the driving circuit.
  • a drive circuit is a drive circuit for outputting a drive pulse to drive a capacitive load, and is connected to a pulse supply path for supplying the drive pulse to the capacitive load.
  • the resonance frequency of LC resonance between the parasitic capacitance of the electric circuit connected to the pulse supply path for supplying the drive pulse to the capacitive load and the inductance component of the wiring section is reduced. Therefore, the frequency of electromagnetic waves generated by LC resonance can be reduced, and the radiation of unnecessary high-frequency electromagnetic waves can be suppressed.
  • Electrical circuits require a switching circuit for applying a drive pulse to a capacitive load. It is preferable to include them.
  • the resonance frequency of the LC resonance between the parasitic capacitance of the switching circuit for applying the drive pulse to the capacitive load and the inductance component of the wiring section is reduced.
  • the frequency can be reduced, and the radiation of unnecessary high-frequency electromagnetic waves can be suppressed.
  • the capacitive load includes a discharge cell having a plurality of electrodes
  • the switching circuit includes a sustain pulse switching circuit for applying a sustain pulse to the capacitive load during a sustain period for lighting the discharge cell.
  • a sustain pulse is applied to the capacitive load during the sustain period for lighting the discharge cells. Since the resonance frequency of the LC resonance between the parasitic capacitance of the switching circuit for the sustain pulse to be applied and the inductance component of the wiring is reduced, the frequency of the electromagnetic wave generated by the LC resonance during the sustain period must be reduced. The radiation of unnecessary high-frequency electromagnetic waves can be suppressed.
  • the capacitive load includes a discharge cell having a plurality of electrodes, and the switching circuit is used for an initialization pulse for applying an initialization pulse to the capacitive load during an initialization period for adjusting wall charges of the electrodes of the discharge cell. It is preferable to include a switching circuit.
  • the LC resonance between the parasitic capacitance of the switching circuit for the initialization pulse for applying the initialization pulse to the capacitive load and the inductance component of the wiring part during the initialization period for adjusting the wall charge of the electrode of the discharge cell. Since the resonant frequency of the electromagnetic wave is reduced, the frequency of the electromagnetic wave generated by LC resonance can be reduced during the sustain period even in the drive circuit that applies the initialization pulse, thereby suppressing unnecessary high-frequency electromagnetic wave radiation.
  • the switching circuit includes a field effect transistor.
  • the resonance frequency of the LC resonance caused by the capacitance between the drain and the source of the field effect transistor can be reduced.
  • the electric circuit preferably includes a protection circuit for preventing an overvoltage from being applied to another electric element.
  • the resonance frequency of the LC resonance between the parasitic capacitance of the protection circuit to prevent overvoltage from being applied to other electric elements and the inductance component of the wiring section is reduced, so the LC resonance occurs. It is possible to reduce the frequency of the electromagnetic waves to be emitted, and to suppress the radiation of unnecessary high-frequency electromagnetic waves.
  • the protection circuit includes a diode.
  • the resonance frequency of the LC resonance caused by the capacitance between the anode and the cathode of the diode can be reduced.
  • the frequency reduction circuit reduces the resonance frequency of the LC resonance to less than 30 MHz.
  • the frequency reduction circuit preferably includes a capacitive element connected in parallel with the electric element.
  • the capacitance of the capacitive element is added in parallel to the parasitic capacitance of the electric circuit, the capacitance in the LC resonance path increases, and the resonance frequency of the LC resonance can be reduced.
  • the drive circuit further includes a voltage source that supplies a predetermined voltage, one end of the switching circuit is connected to the voltage source, and the other end of the switching circuit is connected to the wiring unit.
  • the voltage supplied from the voltage source is applied to the capacitive load via the switching circuit and the wiring section, and the capacitive load can be driven by this voltage. And radiation of unnecessary high-frequency electromagnetic waves can be further suppressed.
  • the voltage source includes a first voltage source that supplies a first voltage for raising a drive pulse, and a second voltage that supplies a second voltage lower than the first voltage for falling the drive pulse
  • a first switching element having one end connected to the first voltage source; and a second switching element having one end connected to the second voltage source.
  • Has a first wiring part having one end connected to the other end of the first switching element, one end connected to the other end of the second switching element, and the other end connected to the other end of the first wiring part.
  • a frequency reduction circuit comprising: a first capacitive element connected in parallel to the first switching element; and a second capacitor connected in parallel to the second switching element. It is preferable to include a conductive element.
  • the drive pulse is started by supplying the first voltage via the first switching element and the first wiring section, and the second pulse is supplied via the second switching element and the second wiring section.
  • the driving pulse can be lowered.
  • the capacitance in the LC resonance path is increased by the first and second capacitive elements, and the resonance frequency of LC resonance by each switching element and the wiring portion can be reduced.
  • the drive pulse can be raised and lowered, the resonance frequency of LC resonance can be reduced, and the radiation of unnecessary high-frequency electromagnetic waves can be further suppressed.
  • the drive circuit further includes an inductance element having one end connected to the capacitive load, and a recovery capacitive element for recovering charge from the capacitive load, and the switching circuit has one end having an inductance element.
  • a one-way conductive element connected to the other end of the element, and a switching element having one end connected to the other end of the -directional conductive element; one end of the wiring portion is connected to the other end of the switching element;
  • the other end of the wiring section is connected to one end of the recovery capacitive element, and the frequency reduction circuit preferably includes a capacitive element connected in parallel with the switching element.
  • the drive pulse can be raised or lowered by the LC resonance between the inductance element and the capacitive load, and the charge can be recovered from the capacitive load by the recovery capacitive element. Power consumption can be reduced. Further, the capacitance in the LC resonance path is increased by the capacitive element, and the resonance frequency of the LC resonance by the switching element and the wiring portion can be reduced, so that unnecessary high-frequency electromagnetic wave radiation can be suppressed.
  • the drive circuit further includes an inductance element having one end connected to the capacitive load, and a recovery capacitive element for recovering charge from the capacitive load, and the switching circuit has one end having a recovery capacitance.
  • a switching element connected to one end of the unidirectional element, and a one-way conductive element having one end connected to the other end of the switching element; one end of the wiring portion is connected to the other end of the one-way conductive element;
  • the other end of the wiring section is connected to the other end of the inductance element, and the frequency reduction circuit preferably includes a capacitive element connected in parallel to the one-way conductive element.
  • the drive pulse can be raised or lowered by the LC resonance between the inductance element and the capacitive load, and the charge can be recovered from the capacitive load by the recovery capacitive element. Power consumption can be reduced.
  • the capacitance in the LC resonance path is increased by the capacitive element, and the resonance frequency of the LC resonance by the one-way conductive element and the wiring section can be reduced, so that unnecessary high-frequency electromagnetic wave radiation can be suppressed. it can.
  • the drive circuit includes a voltage source for supplying a predetermined voltage, an inductance element having one end connected to the capacitive load, a recovery capacitive element for recovering charge from the capacitive load, and a recovery capacitive element.
  • a connection circuit for connecting to the inductance element The protection circuit includes a one-way conductive element having one end connected to the voltage source and the other end connected to one end of the connection circuit on the sense element side, and the frequency reduction circuit includes the one-way conductive element. It is preferable to include a capacitive element that is connected in parallel with the capacitor.
  • the drive pulse can be raised or lowered by the LC resonance of the inductance element and the capacitive load, and the charge can be recovered from the capacitive load by the recovery capacitive element. Power consumption can be reduced.
  • the capacitance in the LC resonance path is increased by the capacitive element, and the resonance frequency of the LC resonance by the one-way conductive element and the wiring section can be reduced, thereby suppressing unnecessary high-frequency electromagnetic wave radiation. be able to.
  • a display device includes a display panel including a plurality of capacitive loads including a plurality of electrodes, and a drive circuit that outputs a driving pulse to drive the capacitive load of the display panel.
  • the drive circuit includes an electric circuit connected to a pulse supply path for supplying a drive pulse to a capacitive load, a wiring portion connected to the electric circuit, a parasitic capacitance of the electric circuit, and an inductance component of the wiring portion. And a frequency reduction circuit for reducing the resonance frequency of the LC resonance.
  • the resonance frequency of the LC resonance between the parasitic capacitance of the electric circuit connected to the pulse supply path for supplying the driving pulse to the capacitive load and the inductance component of the wiring section is reduced. Even when driving a plurality of capacitive loads of the display panel, the radiation of unnecessary high-frequency electromagnetic waves generated from the drive circuit is suppressed, and the radiation of unnecessary high-frequency electromagnetic waves generated from the display device is suppressed. Can be.
  • the electric circuit preferably includes a switching circuit for applying a drive pulse to the capacitive load.
  • the resonance frequency of the LC resonance between the parasitic capacitance of the switching circuit for applying the drive pulse to the capacitive load and the inductance component of the wiring section is reduced.
  • the frequency can be reduced, and the radiation of unnecessary high-frequency electromagnetic waves generated from the display device can be suppressed.
  • the capacitive load includes a discharge cell composed of multiple electrodes, and a switching circuit.
  • a sustain pulse switching circuit for applying a sustain pulse to the capacitive load during a sustain period for lighting the discharge cells.
  • the resonance frequency of the LC resonance between the parasitic capacitance of the switching circuit for the sustain pulse for applying the sustain pulse to the capacitive load and the inductance component of the wiring portion during the sustain period for lighting the discharge cell is reduced. Therefore, the frequency of the electromagnetic wave generated by the LC resonance during the sustain period can be reduced, and the radiation of the unnecessary high-frequency electromagnetic wave generated from the display device can be suppressed.
  • the capacitive load includes a discharge cell including a plurality of electrodes
  • the switching circuit includes an initialization pulse for applying an initialization pulse to the capacitive load during an initialization period for adjusting a wall charge of the electrode of the discharge cell.
  • the electric circuit preferably includes a protection circuit for preventing an overvoltage from being applied to another electric element.
  • the resonance frequency of the LC resonance between the parasitic capacitance of the protection circuit to prevent overvoltage from being applied to other electric elements and the inductance component of the wiring section is reduced, so the LC resonance occurs.
  • the frequency of the generated electromagnetic wave can be reduced, and the radiation of unnecessary high-frequency electromagnetic waves generated from the display device can be suppressed.
  • the frequency reduction circuit reduces the resonance frequency of the LC resonance to less than 30 MHz.
  • FIG. 1 is a block diagram showing a configuration of a plasma display device using a sustain driver according to a first embodiment of the present invention.
  • FIG. 2 is a timing chart showing an example of the drive voltage of the scan electrode and the sustain voltage in the PDP shown in FIG.
  • FIG. 3 is a circuit diagram showing a configuration of the sustain driver shown in FIG. 1 according to the first embodiment of the present invention.
  • FIG. 4 is a diagram illustrating the relationship between the voltage and the capacitance between the drain and source when a capacitor is connected between the drain and source of the FET and when the capacitor is not connected.
  • FIG. 5 is a diagram showing the relationship between the radiation level of electromagnetic waves emitted from the plasma display device shown in FIG. 1 and the frequency.
  • FIG. 6 is a circuit diagram showing a configuration of the sustain driver according to the second embodiment of the present invention.
  • FIG. 7 is an evening diagram for explaining the operation of the sustain driver shown in FIG. 6 during the sustain period.
  • FIG. 8 is a circuit diagram showing a configuration of the sustain driver according to the third embodiment of the present invention.
  • FIG. 9 is a circuit diagram showing a configuration of the sustain driver according to the fourth embodiment of the present invention.
  • FIG. 10 is a timing chart for explaining the operation of the sustain driver shown in FIG. 9 during the sustain period.
  • FIG. 11 is a circuit diagram showing a configuration of a sustain driver according to a fifth embodiment of the present invention.
  • FIG. 12 is a circuit diagram showing the configuration of the scan driver according to the sixth embodiment of the present invention.
  • FIG. 13 is a circuit diagram showing a configuration of a conventional sustain driver.
  • FIG. 14 is an evening timing diagram showing the operation of the sustain driver shown in FIG. 13 during the sustain period.
  • a sustain driver used in a plasma display device will be described as an example of a drive circuit according to the present invention.
  • the drive circuit of the present invention can be similarly applied to other devices as long as it drives a capacitive load, for example, a plasma display panel, a liquid crystal display, an luminescence display of an electoral port, and the like. Can be applied to the driving circuit of the display device.
  • the driving circuit of the present invention can be applied to a driving circuit of any of an AC type, a DC type and the like, and can be used for driving any of an address electrode, a sustain electrode and a scan electrode.
  • it can be applied to circuits, it can be suitably used for driving circuits for sustain electrodes and scan electrodes.
  • FIG. 1 is a block diagram showing a configuration of a plasma display device using a sustain driver according to a first embodiment of the present invention.
  • the plasma display device of FIG. 1 includes a plasma display panel (PDP) 1, a data driver 2, a scan driver 3, a plurality of scan drivers IC (circuit) 3a, and a sustain driver 4.
  • PDP plasma display panel
  • data driver 2 a data driver 2
  • scan driver 3 a plurality of scan drivers IC (circuit) 3a
  • sustain driver 4 a sustain driver 4.
  • PDP 1 includes a plurality of address electrodes (data electrodes) 11, a plurality of scan electrodes (scan electrodes) 12, and a plurality of sustain electrodes (sustain electrodes) 13.
  • the plurality of address electrodes 11 are arranged in the vertical direction of the screen, and the plurality of scan electrodes 12 and the plurality of sustain electrodes 13 are arranged in the horizontal direction of the screen.
  • the plurality of sustain electrodes 13 are commonly connected.
  • a discharge cell is formed at each intersection of the address electrode 11, the scan electrode 12, and the sustain electrode 13, and each discharge cell forms a pixel on the screen.
  • the overnight driver 2 is connected to a plurality of address electrodes 11 of the PDP 1.
  • the plurality of scan drivers I C3a are connected to the scan driver 3.
  • a plurality of scan electrodes 12 of the PDP 1 are connected to each scan driver IC 3a.
  • the sustain driver 4 is connected to a plurality of sustain electrodes 13 of the PDP 1.
  • the data driver 2 applies a writing pulse to the corresponding address electrode 11 of the PDP 1 according to the image data.
  • Multiple scan dry The IC 3a is driven by the scan driver 3, and sequentially applies a write pulse to the plurality of scan electrodes 12 of the PDP 1 while shifting the shift pulse SH in the vertical scanning direction during a write period. Thereby, an address discharge is performed in the corresponding discharge cell.
  • the plurality of scan drivers IC 3 a apply a periodic sustain pulse to the plurality of scan electrodes 12 of the PDP 1 during the sustain period.
  • the sustain driver 4 simultaneously applies a sustain pulse 180 ° out of phase with respect to the sustain pulse of the scan electrode 12 to the plurality of sustain electrodes 13 of the PDP 1 during the sustain period. As a result, sustain discharge is performed in the corresponding discharge cell.
  • FIG. 2 is a timing chart showing an example of the drive voltage of the scan electrode 12 and the sustain electrode 13 in the PDP 1 of FIG.
  • an initialization pulse (setup pulse) P set is simultaneously applied to the plurality of scan electrodes 12.
  • the write pulse Pw is sequentially applied to the plurality of scan electrodes 12.
  • the sustain pulse P sc is periodically applied to the plurality of scan electrodes 12, and the sustain pulse P su is periodically applied to the plurality of sustain electrodes 13.
  • the phase of the sustain pulse Psu is 180 degrees shifted from the phase of the sustain pulse Psc.
  • FIG. 3 is a circuit diagram showing a configuration of the sustain driver 4 shown in FIG. 1 .
  • the sustain driver 4 in Fig. 3 is an n-channel FET (field-effect transistor, hereinafter referred to as a transistor) Q1-Q4, capacitors CI and C2, a recovery capacitor Cr, a recovery coil L and a diode, which are switching elements. Includes D1, D2.
  • Transistor Q1 One end of the transistor Q1 is connected to the power supply terminal V1, the other end is connected to the node N1 via the wiring L1, and the control signal S1 is input to the gate.
  • Q 1 has a drain-source capacitance C P 1 as a parasitic capacitance
  • a capacitor C1 is connected in parallel between the drain and source of Q1. Power terminal The voltage V sus is applied to V 1.
  • the transistor Q2 has one end connected to the node N1 via the wiring L2, the other end connected to the ground terminal, and a control signal S2 input to the gate.
  • the transistor Q 2 has a drain-source capacitance CP 2 as a parasitic capacitance, and a capacitor C 2 is connected in parallel between the drain and source of the transistor Q 2.
  • the node N 1 is connected to, for example, 480 sustain electrodes 13, but FIG. 3 shows a panel capacitance C p corresponding to the total capacitance between the plurality of sustain electrodes 13 and the ground terminal. Have been.
  • the recovery capacitor Cr is connected between the node N3 and the ground terminal.
  • Transistor Q 3 and diode D 1 are connected in series between nodes N 3 and N 2.
  • Diode D2 and transistor Q4 are connected in series between nodes N2 and N3.
  • the control signal S3 is input to the gate of the transistor Q3, and the control signal S4 is input to the gate of the transistor Q4.
  • Recovery coil L is connected between nodes N2 and N1.
  • the transistors Ql and Q2 correspond to the electric circuit, the switching circuit and the switching circuit for the sustain pulse, the wirings LI and L2 correspond to the wiring section, and the capacitors Cl and C2 correspond to the frequency reducing circuit.
  • the power supply terminal V 1 and the ground terminal correspond to the voltage source.
  • the transistor Q1 corresponds to a first switching element
  • the transistor Q2 corresponds to a second switching element
  • the wiring L1 corresponds to a first wiring part
  • the wiring L2 corresponds to a second wiring part.
  • the capacitor C 1 corresponds to the first capacitive element
  • the capacitor C 2 corresponds to the second capacitive element
  • the power supply terminal VI corresponds to the first voltage source
  • the ground terminal corresponds to the second capacitive element. Corresponding to the voltage source.
  • control signal S 2 goes low, the transistor Q 2 turns off, and the control signal
  • the control signal S 1 is at a low level and the transistor Q 1 is off, and the control signal S 4 is at a low level and the transistor Q 4 is off. Therefore, the recovery capacitor Cr is connected to the recovery coil L via the transistor Q3 and the diode D1, The voltage at node N1 rises smoothly due to LC resonance due to L and panel capacitance C. At this time, the charge of the recovery capacitor Cr is discharged to the panel capacitance Cp via the transistor Q3, the diode D1, and the recovery coil L.
  • the current flowing through the transistor Q 3, the diode D 1, and the recovery coil L not only flows into the panel capacitance C p, but also drains and sources of the transistor Q 1 through the wiring L 1.
  • the capacitance CP 2 and the capacitor C 2 also flow through the wiring 2. Therefore, LC inductance is generated by the inductance components of the wirings L I and L 2 and the capacitances CP 1 and CP 2 and the capacitors C 1 and C 2 between the drains and the sources of the transistors Q 1 and Q 2.
  • the capacitance that contributes to the LC resonance is the sum of the capacitances CP 1 and CP 2 between the drain and the source and the capacitors C l and C 2, respectively. This is lower than the resonance frequency due to the drain-source capacitances CP1 and CP2 alone.
  • the capacitance of each capacitor C 1, C 2 is changed to the capacitance CP 1, CP 2 between the drain and source of each transistor Q 1, Q 2 so that the resonance frequency of LC resonance is less than 30 MHz.
  • it is set to about 5 to 10 times.
  • Figure 4 shows the drain-source capacitance C ds (p F) and the drain-source voltage Vd s (V FIG.
  • the case where no capacitor is connected between the drain and source of the FET is indicated by a broken line
  • the case where a capacitor of 2000 pF is connected in parallel is indicated by a solid line.
  • the capacitance C ds between the drain and source may increase compared to the case where it is not connected. Understand.
  • the resonance frequency of the LC resonance by the inductance component of L 2 and the capacitances CP 1 and CP 2 between the drains and the sources of the transistors Q 1 and Q 2 and the capacitors C 1 and C 2 becomes less than 30 MHz, and 30 MHz. The above unnecessary radiation of electromagnetic waves is suppressed.
  • the control signal S1 goes high, the transistor Q1 turns on, the control signal S3 goes high, and the transistor Q3 turns off. Therefore, the node N 1 is connected to the power supply terminal V 1, and the voltage of the node N 1 rises rapidly and is fixed at the voltage V s us.
  • the current flowing from the power supply terminal V1 via the transistor Q1 not only flows into the panel capacitance Cp, but also the drain-source capacitance CP2 of the transistor Q2 via the wirings LI and L2. And also flows into capacitor C2. Therefore, the LC resonance occurs due to the inductance component of the wiring 1 and L2 and the capacitance CP2 and the capacitor C2 between the drain and the source of the transistor Q2.
  • the capacitance contributing to the LC resonance is the sum of the capacitance CP 2 between the drain and the source and the capacitance C 2, so that when the transistor Q 1 changes from off to on.
  • the generated resonance component of the inductance component of the wirings L 1 and L 2 and the capacitance CP 2 between the drain and source of the transistor Q 2 and the capacitor CP 2 and the capacitor C 2 make the resonance frequency of LC resonance less than 30 MHz and more than 30 MHz. Unnecessary electromagnetic wave radiation is suppressed.
  • the control signal S1 goes low, turning off the transistor Q1, and the control signal S4 goes high, turning on the transistor Q4. Therefore, the recovery capacitor Cr is connected to the recovery coil L via the diode D2 and the transistor Q4, and the voltage of the node N1 gradually drops due to the LC resonance caused by the recovery coil L and the panel capacitance Cp. At this time, the electric charge stored in the panel capacitance Cp is transferred to the recovery capacitor Cr via the recovery coil L, the diode D2 and the transistor Q4. It is stored and charge is collected.
  • the current flowing from the panel capacitance C p not only flows into the recovery capacitor Cr through the recovery coil L, the diode D 2 and the transistor Q 4, but also through the wirings L l and L 2. It also flows to the capacitors CP1, CP2 between the drain and source of the transistors Q1, Q2 and to the capacitors C1, C2. Therefore, LC resonance occurs due to the inductance components of the wirings L 1 and L 2, the capacitances CP 1 and CP 2 between the drains and the sources of the transistors Q 1 and Q 2, and the capacitors C 1 and C 2.
  • the capacitance contributing to the LC resonance is the sum of the capacitances CP 1 and CP 2 between the drain and the source and the capacitors C l and C 2, so that the transistor Q 4 is turned off.
  • LC resonance caused by the inductance component of the wiring L 1, L 2 and the capacitance CP 1, CP 2 and the capacitance C 1, C 2 between the drain and source of the transistor Q 1, Q 2 that occurs when changing from ON to ON Has a resonance frequency of less than 30 MHz, and radiation of unnecessary electromagnetic waves of 3 OMHz or more is suppressed.
  • the control signal S2 goes high, turning on the transistor Q2, and the control signal S4 goes low, turning off the transistor Q4. Therefore, the node N 1 is connected to the ground terminal, and the voltage of the node N 1 drops rapidly and is fixed at the ground potential.
  • the current flowing to the ground terminal via the transistor Q2 not only flows from the panel capacitance CP but also the capacitance CP1 between the drain and source of the transistor Q1 via the wirings Ll and L2 and the capacitor It also flows in from C1. Therefore, LC resonance occurs due to the inductance components of the wirings L 1 and L 2 and the capacitance CP 1 and the capacitor C 1 between the drain and source of the transistor Q 1.
  • the capacitance contributing to the LC resonance is the sum of the capacitance CP1 between the drain and the source and the capacitor C1, so that when the transistor Q2 changes from off to on.
  • the resonance frequency of the LC resonance due to 1 also becomes less than 30 MHz, and the radiation of unnecessary electromagnetic waves of 30 MHz or more is suppressed.
  • the conventional The sustain pulse P su having the same waveform as the sustain pulse P su is periodically applied to the plurality of sustain electrodes 13, and the radiation of unnecessary electromagnetic waves of 30 MHz or more is suppressed.
  • FIG. 5 is a diagram showing the relationship between the radiation level and frequency of electromagnetic waves emitted from the plasma display device shown in FIG.
  • a solid line indicates the case where the capacitors C1 and C2 are connected in parallel between the drain and source of the transistors Q1 and Q2, and a broken line indicates the case where the capacitors C1 and C2 are not connected.
  • the capacitors CI and C2 are connected in parallel between the drain and source of the transistors Ql and Q2, when the transistors Q1 to Q4 change from off to on,
  • the resonance frequency of the generated LC resonance can be shifted to a low frequency of less than 3 OMHz. Therefore, radiation of high frequency electromagnetic waves of 30 MHz or more can be suppressed.
  • FIG. 6 is a circuit diagram showing a configuration of a sustain driver according to a second embodiment of the present invention.
  • the difference between the sustain driver 4a shown in FIG. 6 and the sustain driver 4 shown in FIG. 3 is that the capacitors C1 and C2 are omitted, and the capacitors C3 and C4 connected in parallel to the transistors Q3 and Q4. 4 is added, and the other points are the same as those of the sustain driver 4 shown in FIG. 3. Therefore, the same parts are denoted by the same reference numerals and detailed description thereof will not be repeated.
  • the capacitor C3 is connected in parallel between the drain and source of the transistor Q3, and the capacitor C4 is connected in parallel between the drain and source of the transistor Q4.
  • One end of the transistor Q3 is connected to a node N3 via a wiring L3, and one end of the transistor Q4 is connected to a node N3 via a wiring L4.
  • the wiring L3 and the wiring L4 indicate the entire wiring between the drain and source of the transistor Q3 and the transistor Q4.
  • the transistor Q3 has a drain-source capacitance CP3 as a parasitic capacitance
  • the transistor Q4 has a drain-source capacitance CP4 as a parasitic capacitance.
  • the diode D1 has a capacitance CP5 between the anode and the power source as a parasitic capacitance
  • the diode D2 has a capacitance CP6 between the anode and the power source as a parasitic capacitance.
  • the transistors Q3 and Q4 correspond to the electric circuit
  • the wirings L3 and L4 correspond to the wiring section
  • the capacitors C3 and C4 reduce the frequency.
  • the recovery coil L corresponds to the inductance element
  • the recovery capacitor Cr corresponds to the recovery capacitive element
  • the diodes D 1 and D 2 correspond to the directional conduction element
  • the transistors Q 3 and Q 4. Corresponds to a switching element.
  • FIG. 7 is a timing chart for explaining the operation of the sustain driver 4a shown in FIG. 6 during the sustain period.
  • FIG. 7 shows control signals S1 to S4 input to transistors Q1 to Q4 and voltages of nodes N1 to N3. Since the basic operation of the sustain driver 4a shown in FIG. 6 is the same as that of the sustain driver 4 shown in FIG. 3, only different points such as an LC resonance generation mechanism will be described in detail below.
  • the LC resonance caused by the capacitance CP 4 between the drain and source of the transistor Q 4 and the inductance component of the wiring L 4 is caused by the fact that the transistor Q 4 is in the off state and the drain and source of the transistor Q 4 rapidly Occurs when a large voltage change occurs.
  • an LC resonance occurs due to the inductance component of the capacitance CP4 between the drain and the source and the wiring L4.
  • the control signal S3 goes high, turning on the transistor Q3.
  • the potential of the node N2 rises from 0 V to the potential of the node N3 of about V sus / 2
  • LC resonance occurs.
  • a high-frequency current flows from the node N 2 to the node N 3 via the capacitance CP 6 between the anode and the force source of the diode D 2, the capacitance CP 4 between the drain and the source of the transistor Q 4, and the wiring L 4. Try to flow. Therefore, high-frequency LC resonance is generated by the capacitance CP 4 between the drain and source of the transistor Q 4 and the inductance component of the wiring L 4, and is radiated as high-frequency electromagnetic waves.
  • the potential of the node N1 starts to decrease from the peak voltage due to LC resonance caused by the recovery coil L and the panel capacitance Cp, and the direction of the current flowing through the recovery coil L changes from the node N1 to the node N2.
  • the current is cut off because diode D1 is non-conductive, and the potential at node N2 rises rapidly toward the potential at node N1.
  • LC resonance occurs due to the stray capacitance and the recovery coil L connected to the node N 2 such as the capacitance CP 5 between the anode and the power source of the diode D 1, and the potential of the node N 2 rises while ringing. At that moment, high-frequency LC resonance occurs.
  • the diode D2 is turned on, and a high-frequency current tends to flow from the node N2 to the node N3 via the capacitance CP4 between the drain and the source of the transistor Q4 and the wiring L4. For this reason, a high-frequency LC resonance is generated by the capacitance CP4 between the drain and the source of the transistor Q4 and the inductance component of the wiring L4, and is radiated as a high-frequency electromagnetic wave.
  • the capacitance CP 4 between the drain and the source of the transistor Q 4 and the inductance component of the wiring L 4 contribute to the LC resonance.
  • the capacitance to be added is the sum of the capacitance CP 4 between the drain and source of the transistor Q 4 and the capacitance C 4, so the resonance frequency is lower than the resonance frequency due to the capacitance CP 4 between the drain and source alone. Is done. More specifically, the capacitance of the capacitor C4 is set so that the resonance frequency of the LC resonance is less than 3 OMHz, thereby suppressing the radiation of unnecessary electromagnetic waves of 3 OMHz or more.
  • the capacitance CP 3 between the drain and source of the transistor Q 3 and the wiring L 3 LC resonance due to the inductance component occurs when the transistor Q3 is in the off state and a rapid voltage change occurs between the drain and source of the transistor Q3. Specifically, at times t3 and t4 shown in FIG. 7, LC resonance occurs due to the inductance component of the drain-source capacitance CP3 and the wiring L3.
  • a high-frequency current flows from the node N 3 to the node N 2 via the capacitance CP 3 between the drain and source of the wiring L 3 and the drain and source of the transistor Q 3 and the capacitance CP 5 between the anode and the cathode of the diode D 1. Try to flow. Therefore, high-frequency LC resonance is generated by the capacitance CP3 between the drain and source of the transistor Q3 and the inductance component of the wiring L3, and is radiated as a high-frequency electromagnetic wave.
  • the diode D1 turns on, and a high-frequency current tends to flow from the node N3 to the node N2 via the wiring L3 and the capacitance CP3 between the drain and source of the transistor Q3. For this reason, a high-frequency LC resonance is generated by the capacitance CP3 between the drain and the source of the transistor Q3 and the inductance component of the wiring L3, and is radiated as a high-frequency electromagnetic wave.
  • the capacitance CP 3 between the drain and the source of the transistor Q 3 and the inductance component of the wiring L 3 contribute to LC resonance.
  • the capacity of the transistor Since the capacitance is the sum of the capacitance CP3 between the drain and source of Q3 and the capacitor C3, its resonance frequency is lower than the resonance frequency of only the capacitance CP3 between the drain and source.
  • the capacitance of the capacitor C3 is set so that the resonance frequency of the LC resonance is less than 3 OMHz, thereby suppressing the radiation of unnecessary electromagnetic waves of 3 OMHz or more.
  • the capacitors C 3 and C 4 are connected in parallel between the drain and source of the transistors Q 3 and Q 4, the inductance components of the wirings L 3 and L 4 and the transistor Q 3 3.
  • the resonance frequency of the LC resonance generated by the capacitance CP3 and CP4 between the drain and source of Q4 can be shifted to a lower frequency of less than 30MHz. Therefore, radiation of high-frequency electromagnetic waves of 30 MHz or more can be suppressed.
  • FIG. 8 is a circuit diagram showing a configuration of the sustain driver according to the third embodiment of the present invention.
  • the difference between the sustain driver 4b shown in FIG. 8 and the sustain driver 4 shown in FIG. 3 is that the capacitors C1 and C2 are omitted, and the capacitors C5 and C5 connected in parallel to the diodes D1 and D2. C6 is added, and the other points are the same as those of the sustain driver 4 shown in FIG. 3. Therefore, the same portions are denoted by the same reference numerals and detailed description thereof will not be repeated.
  • the capacitor C5 is connected in parallel between the anode and the power source of the diode D1
  • the capacitor C6 is connected in parallel between the anode and the power source of the diode D2.
  • the power sword of diode D 1 is connected to node
  • the diode D1 has a capacitance CP5 between the anode and the power source as a parasitic capacitance
  • the diode D2 has a capacitance CP6 between the anode and the power source as a parasitic capacitance.
  • the transistors Q 3 and Q 4 also have parasitic capacitances CP 3 and CP 4 as in the second embodiment.
  • the diodes Dl and D2 correspond to the electric circuit
  • the wirings L5 and L6 correspond to the wiring section
  • the capacitors C5 and C6 correspond to the frequency.
  • the recovery coil L is equivalent to the reduction circuit.
  • the recovery capacitor Cr corresponds to the recovery capacitive element
  • the diodes D 1 and D 2 correspond to the -directional conduction element
  • the transistors Q 3 and Q 4 correspond to the switching element.
  • the LC resonance due to the capacitance CP5 between the anode and the cathode of the diode D1 and the inductance component of the wiring L5 is such that the diode D1 is in the off state, and the diode D1 has the anode Occurs when there is a sudden change in voltage.
  • the capacitance C P5 between the anode and the force source and the LC resonance due to the inductance component of the wiring L5 occur.
  • the control signal S3 goes high, the transistor Q3 turns on, and the potential of the node N2 becomes approximately the same as the potential Vsus / 2 of the node N3.
  • the diode D 1 is in a reverse bias state and is turned off, but since the transistor Q 3 is on, the high frequency is passed through the wiring 5 and the capacitance CP 5 between the anode and the cathode of the diode D 1. Current flows from the node N2 toward the node N3. As a result, high-frequency LC resonance occurs due to the capacitance C P5 between the anode and the power source of the diode D 1 and the inductance component of the wiring L 5.
  • the power recovery period at the rise of the sustain pulse Psu ends.
  • the control signal S 1 goes high, the transistor Q 1 turns on, and the voltage V sus of the power supply terminal V 1 is applied to the node N 2.
  • the potential of the node N 2 falls from V sus to the potential of the node N 3, about V sus Z 2, LC resonance occurs.
  • a high-frequency current flows from the node N3 to the node N2 via the drain-source capacitance CP3 of the transistor Q3, the anode-cathode capacitance CP5 of the diode D1, and the wiring L5. Try to flow. Therefore, a high-frequency LC resonance is generated by the capacitance CP5 between the anode and the cathode of the diode D1 and the inductance component of the wiring L5, and is radiated as a high-frequency electromagnetic wave.
  • the capacitance CP5 between the anode and the cathode of the diode D1 and the inductance component of the wiring 5 cause
  • the capacitance that contributes to the LC resonance is the sum of the capacitance CP5 between the anode and the cathode of the diode D1 and the capacitor C5, and the resonance frequency is the resonance due to only the capacitance CP5 between the anode and the cathode. It is reduced below the frequency.
  • the capacitance of the capacitor C5 is set so that the resonance frequency of the LC resonance is less than 30 MHz, thereby suppressing the radiation of unnecessary electromagnetic waves of 3 MHz or more.
  • the LC resonance caused by the inductance component of the capacitance CP 6 between the anode and the cathode of the diode D 2 and the inductance component of the wiring L 6 is such that the diode D 2 is in the off state and the anode and the cathode of the diode D 2 Occurs when there is a sudden change in voltage.
  • an LC resonance occurs due to the inductance component of the capacitance CP 6 between the anode and the power source and the wiring L 6.
  • the control signal S3 goes high, the transistor Q3 turns on, and the instant the potential of the node N2 rises from 0 V to the potential of the node N3, approximately Vsus Z2, the LC resonance occurs. appear.
  • High frequency LC resonance is generated by the inductance component of L6, And is radiated.
  • the diode D 2 is in a reverse bias state and is turned off, but since the transistor Q 4 is on, the capacitance CP 6 and the wiring L 6 between the anode and the power source of the diode D 2 are connected.
  • a high-frequency current flows from the node N3 to the node N2 via the node N3. Therefore, a high-frequency LC resonance is generated by the capacitance CP6 between the anode and the power source of the diode D2 and the inductance component of the wiring L6, and is radiated as a high-frequency electromagnetic wave.
  • the capacitance CP 6 between the anode and the cathode of the diode D 2 and the inductance component of the wiring 6 contribute to LC resonance.
  • the resonance frequency is lower than the resonance frequency of the anode-cathode capacitance CP6 alone, since the capacitance of the diode D2 is the sum of the capacitance CP6 between the anode and the power source of the diode D2 and the capacitor C6. Is done.
  • the capacitance of the capacitor C6 is set so that the resonance frequency of the LC resonance is lower than 3 OMHz, thereby suppressing the radiation of unnecessary electromagnetic waves of 30 MHz or higher.
  • the resonance frequency of the LC resonance generated by P6 can be shifted to a lower frequency of less than 30 MHz. Therefore, radiation of high-frequency electromagnetic waves of 30 MHz or more can be suppressed.
  • FIG. 9 is a circuit diagram showing a configuration of a sustain driver according to a fourth embodiment of the present invention. It is.
  • the difference between the sustain driver 4c shown in FIG. 9 and the sustain driver 4 shown in FIG. 3 is that the capacitors C1 and C2 are omitted, and the diode D3 and the capacitor are connected between the power supply terminal V1 and the node N2.
  • C 7 is added, diode D 4 and capacitor C 8 are added between node N 2 and the ground terminal, and the other points are the same as in the sustain driver 4 shown in FIG.
  • the same reference numerals and detailed description is omitted below.
  • the diode D3 has a power source connected to the power supply terminal V1, and an anode connected to the node N2 via the wiring L7.
  • the diode D3 has a capacitance CP7 between the anode and the power source as a parasitic capacitance, and a capacitor C7 is connected in parallel between the anode and the power source of the diode D3.
  • the diode D4 has a power source connected to the node N2 via the wiring L8, and an anode connected to the ground terminal.
  • the diode D4 has a capacitance CP8 between the anode and the cathode as a parasitic capacitance, and a capacitor C8 is connected in parallel between the diode and the power source of the diode D4.
  • Diodes D3 and D4 are added for the purpose of current clipping.
  • the withstand voltage of the transistors Q3 and Q4 When the withstand voltage of the transistors Q3 and Q4 is low, ensure that the transistors Q3 and Q4 do not receive a voltage higher than the withstand voltage. Protected.
  • diode D 3 is normally off and only turns on when the potential at node N 2 exceeds V sus
  • diode D 4 is normally off and the potential at node N 2 goes to 0 V Turns on only when it falls below. Therefore, the potential of the node N2 is clipped in the range of 0 V to Vsus.
  • the diodes D 3 and D 4 correspond to the electric circuit and the protection circuit
  • the wirings L 7 and L 8 correspond to the wiring section
  • the capacitors C 7 and C 8 correspond to the frequency reducing circuit
  • the terminal V 1 and the ground terminal correspond to a voltage source
  • the recovery coil L corresponds to an inductance element
  • the recovery capacitor Cr corresponds to a capacitive element for recovery
  • the transistors Q 3 and Q 4 and the diode D 1 , D 2 correspond to the connection circuit
  • diodes D 3, D 4 correspond to the -directional conduction element
  • capacitors C 7, C 8 correspond to the capacitive element.
  • FIG. 10 is a timing chart illustrating the operation of the sustain driver 4c shown in FIG. 9 during the sustain period.
  • FIG. 10 shows control signals S1 to S4 input to transistors Q1 to Q4 and voltages at nodes N1 to N3. Note that the basic operation of the sustain driver 4c shown in FIG. 9 is the same as that of the sustain drivers 4 and 4a shown in FIGS. 3 and 6, and only the differences in the LC resonance generation mechanism and the like will be described below. This will be described in detail.
  • the LC resonance due to the capacitance CP7 between the anode and the power source of the diode D3 and the inductance component of the wiring L7 is as follows. Occurs when a sudden voltage change occurs.
  • the potential on the power source side of the diode D 3 is fixed to V sus by the power supply terminal V 1, the voltage between the anode and cathode of the diode D 3 at every timing when the potential of the node N 2 changes Changes.
  • the transistor Q3 At the moment when the transistor Q3 is turned on and the potential of the node N2 rises from 0 V toward about Vsus Z2, that is, at the time t1, the power at the rise At the moment when the collection period ends and the potential of the node N2 rises toward Vsus, that is, at time t2, the transistor Q4 turns on and the potential of the node N2 falls from Vsus toward about Vsus / 2.
  • the anode of the diode D3 The voltage between the cathodes changes.
  • the capacitor C7 since the capacitor C7 is connected in parallel with the diode D3, the capacitance CP7 between the anode and the power source of the diode D3 and the LC resonance due to the inductance component of the wiring L7 are reduced.
  • the contributing capacitance is the sum of the anode-cathode capacitance CP 7 of the diode D 3 and the capacitor C 7, and its resonance frequency is calculated from the resonance frequency of the anode-cathode capacitance CP 7 alone. Is also reduced. Specifically, the resonance frequency of this LC resonance is less than 30 MHz
  • the capacitance of the capacitor C7 is set so that the radiation of unnecessary electromagnetic waves of 3 OMHz or more is suppressed.
  • the LC resonance due to the inductance component of the capacitance CP 8 and the wiring L 8 between the anode and the cathode of the diode D 4 is such that the diode D 4 is in the off state, and the anode and the power source of the diode D 4 Occurs when a sudden change in voltage occurs between them.
  • the potential on the anode side of the diode D 4 is fixed to 0 V by the ground terminal, the voltage between the anode and the power source of the diode D 3 at all times when the potential of the node N 2 changes. Changes.
  • the voltage between the anode and the force node of the diode D4 changes at each of the above-mentioned times t1 to t4.
  • a high-frequency current flows through the capacitance CP8 between the anode and the cathode, and a high-frequency LC resonance occurs due to the capacitance CP8 between the anode and the cathode of the diode D4 and the inductance component of the wiring L8.
  • the capacitance CP8 between the anode and the force source of the diode D4 and the inductance component of the wiring 8 contribute to the LC resonance.
  • the capacitance of the diode D 4 is the sum of the capacitance CP 8 between the anode and the cathode of the diode D 4 and the capacitor C 8, so that the resonance frequency is lower than the resonance frequency due to only the capacitance CP 8 between the anode and the cathode.
  • the capacitance of the capacitor C8 is set so that the resonance frequency of the LC resonance is less than 3 OMHz, thereby suppressing the radiation of unnecessary electromagnetic waves of 3 OMHHz or more.
  • the capacitors C 7 and C 8 are connected in parallel between the anodes and the power sources of the diodes D 3 and D 4, the inductance components of the wirings L 7 and L 8 and the diodes
  • the resonance frequency of the LC resonance generated by the capacitance CP7, CP8 between the anode and the force source of D3, D4 can be shifted to a low frequency of less than 30 MHz. Therefore, radiation of high-frequency electromagnetic waves of 30 MHz or more can be suppressed.
  • FIG. 11 is a circuit diagram showing a configuration of a sustain driver according to a fifth embodiment of the present invention.
  • the difference between the sustain driver 4 d shown in FIG. 11 and the sustain driver 4 shown in FIG. 3 is that the diodes D 3 and D 4 and the capacitor C are similar to the sustain drivers 4 b and 4 c shown in FIGS. 8 and 9. 5 to C8 are added, and the other points are the same as those of the sustain driver 4 shown in FIG. 3. Therefore, the same portions are denoted by the same reference numerals and detailed description thereof will not be repeated.
  • the capacitors C 1, C 2 and C 5 to C 8 are connected in parallel to the transistors Q 1 and Q 2 and the diodes D 1 to D 4 as in the first, third and fourth embodiments. Therefore, the effects of the first, third, and fourth embodiments can be obtained, and the resonance frequency of each LC resonance is shifted to a low frequency of less than 30 MHz, and the high frequency of Can be further suppressed.
  • the combination of each embodiment is not particularly limited to the above example, and can be variously combined, and the effect of each combined embodiment can be obtained similarly.
  • the sustain driver is described as an example of the drive circuit.
  • the present invention can be applied to a scan driver in the same manner as described above, and the same effect can be obtained in that case. .
  • the present invention is applied to the scan driver 3 shown in FIG.
  • FIG. 12 is a circuit diagram showing the configuration of the scan driver according to the sixth embodiment of the present invention.
  • the difference between the scan driver 3 shown in Fig. 12 and the sustain driver 4 shown in Fig. 3 is that the transistors Q31 to Q36 and the capacitor C are used to generate the initialization pulse Pset during the initialization period.
  • An initialization circuit consisting of 31 to C34, resistors R31 and R32, power supplies Vc1 and Vc2, and a power supply terminal V31 is added, and a diode D3 to D5 for protection is added.
  • the same portions are denoted by the same reference numerals, and detailed description thereof will be omitted below.
  • one end of the transistor Q 31 is connected to the power supply terminal V 31.
  • Transistor Q31 has a drain-source capacitance CP31 as a parasitic capacitance, and a capacitor between the drain and source of transistor Q31. C 31 are connected in parallel. Capacitor C 33 is connected between power supply terminal V 31 and node N 31. The set-up voltage Vset is applied to the power supply terminal V31.
  • One end of the transistor Q33 is connected to the node N1 via the power supply Vc1, the other end is connected to one end of the resistor R31, and a control signal S31 is input to its gate.
  • the other end of the resistor R31 is connected to the node N31.
  • One end of the transistor Q35 is connected to the node N31, the other end is connected to the node N1, and the control signal S31 is input to its gate.
  • Transistor Q32 has one end connected to the ground terminal, the other end connected to node N1 via wiring L32, and the gate connected to node N32.
  • the transistor Q32 has a drain-source capacitance CP32 as a parasitic capacitance, and a capacitor C32 is connected in parallel between the drain-source of the transistor Q32.
  • Capacitor C 34 is connected between nodes N 1 and N 32.
  • One end of the transistor Q34 is connected to the ground terminal via the power supply Vc2, the other end is connected to one end of the resistor R32, and a control signal S32 is input to its gate.
  • the other end of resistor R32 is connected to node N32.
  • One end of the transistor Q36 is connected to the node N32, the other end is connected to the ground terminal, and the control signal S32 is input to its gate.
  • a protection diode is connected between the connection point between the diode D5 and the transistor Q1 and the node N2, between the node N2 and the ground terminal, and between the power supply terminal V1 and the transistor Q1. D3 to D5 are connected.
  • the transistors Q31 and Q32 correspond to the electric circuit, the switching circuit and the switching circuit for the initialization pulse, the wirings L31 and L32 correspond to the wiring part, and the capacitor C31.
  • C 32 correspond to the frequency reduction circuit
  • the power supply terminal V 31 and the ground terminal correspond to the voltage source.
  • the transistor Q31 corresponds to the first switching element
  • the transistor Q32 corresponds to the second switching element
  • the wiring L31 corresponds to the first wiring part
  • the wiring L32 corresponds to the first switching element.
  • the capacitor C 31 corresponds to the first capacitive element
  • the capacitor C 32 corresponds to the second capacitive element
  • the power supply terminal V 31 corresponds to the first capacitive element. This corresponds to a voltage source
  • the ground terminal corresponds to a second voltage source.
  • the transistors Q 31 and Q 32 are both off. That is, the control signals S31 and S32 both go high, turning on the transistors Q35 and Q36, the voltage between the gate and source of the transistors Q31 and Q32 becomes 0 V, Transistors Q31 and Q32 are both turned off.
  • the transistor Q35 turns off, and the gate of the transistor Q31 is disconnected from the node N1.
  • the transistor Q33 is turned on, and a current flows from the power supply terminal V31 to the gate of the transistor Q31 with a time constant determined by the capacitor C33 and the resistor R31, and the transistor Q31 is turned on. 3.
  • the potential of the gate of 1 starts to rise.
  • the transistor Q35 turns on, the potential of the gate of the transistor Q31 immediately becomes equal to the source potential, and the transistor Q31 turns off.
  • the control signal S 32 is set to the trivial level, the transistor Q 36 turns off and the transistor Q 34 turns on, and the time constant determined by the resistor R 32 and the capacitor C 32 As a result, the potential of the gate of the transistor Q32 starts to rise.
  • the voltage V s A triangular waveform initialization pulse Pset that rises with a ramp waveform to et and falls from Vset to 0 V with a ramp waveform is output.
  • the transistors Q31 and Q32 are used to generate the initialization pulse Pset during the initialization period, but the current supply path through which the current for charging and discharging the panel capacitance Cp flows. It is connected to node N1 and is always off during periods other than the initialization period. Therefore, the capacitance CP3 1.CP32 between the drain and source of the transistor Q31 and Q32 is connected as a load to the node N1.
  • the potential at one end of the transistors Q 31 and Q 32 is a fixed potential, that is, the voltage V set or the ground potential
  • the capacitance between the drain and the source CP 31 , CP32 high-frequency current flows.
  • the moment when the sustain pulse P sc is clamped to V sus from the rising power recovery period that is, immediately after time t2
  • the moment when the sustain pulse P sc is clamped to the ground potential from the falling power recovery period that is, immediately after time t4
  • the high-frequency current flows.
  • high-frequency LC resonance is generated by the capacitances CP 31 and CP 32 and the wirings L 31 and L 32 between the drain and source of the transistors Q 31 and Q 32, and radiated as high-frequency electromagnetic waves .
  • the capacitors C 31 and C 32 are connected in parallel to the transistors Q 31 and Q 32, respectively, the capacitances CP 31 and D 31 between the drains and the sources of the transistors Q 31 and Q 32, respectively.
  • the capacitance that contributes to the LC resonance due to the inductance component of CP32 and the wirings L31 and L32 is the capacitance between the drain and source of the transistors Q31 and Q32 and the capacitors CP31 and CP32 and the capacitors C31 and C31. Therefore, the resonant frequency is lower than the resonant frequency due to the drain-source capacitances CP31 and CP32 alone.
  • the capacitances of the capacitors C31 and C32 are set so that the resonance frequency of these LC resonances is less than 30 MHz to suppress the radiation of unnecessary electromagnetic waves of 30 MHz or more. You.
  • the capacitors C 31 and C 32 are connected to the transistor Q 3
  • the wiring L 31 The resonance frequency of the LC resonance generated by the inductance component of 32 and the capacitance between the drain and source of the transistors Q 31 and Q 32 CP 31 and CP 32 can be shifted to a low frequency of less than 30 ⁇ 4 ⁇ z . Therefore, radiation of high-frequency electromagnetic waves of 30 MHz or more can be suppressed.

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Description

明 細 書 駆動回路および表示装置 技術分野
本発明は、 駆動パルスにより容量性負荷を駆動するための駆動回路およびこの 駆動回路を用いた表示装置に関するものである。 背景技術
容量性負荷を駆動する従来の駆動回路としては、 例えば、 プラズマディスプレ ィパネルのサスティン電極を駆動するサスティンドライバが知られている。
図 1 3は、 従来のサスティンドライバの構成を示す回路図である。 図 1 3に示 すように、 サスティンドライバ 40 0は、 回収コンデンサ C 1 1、 回収コイル L
1 1、 スィッチ SW1 1 , SW 1 2 , S W2 1 , SW2 2およびダイォ一ド D 1 1 , D 1 2を含む。
スィッチ SW1 1は、 電源端子 V4とノード N 1 1との間に接続され、 スイツ チ SW1 2は、 ノード N 1 1と接地端子との間に接続されている。 電源端子 V4 には、 電圧 V s u sが印加される。 ノード N i lは、 例えば 480本のサスティ ン電極に接続され、 図 1 3では、 複数のサスティン電極と接地端子との間の全容 量に相当するパネル容量 C pが示されている。
回収コンデンサ C 1 1は、 ノード N 1 3と接地端子との間に接続されている。 ノード N 1 3とノード N 1 2との間にスィツチ SW2 1およびダイォ一ド D 1 1 が直列に接続され、 ノード N 1 2とノード N 1 3との間にダイォ一ド D 1 2およ びスィッチ SW2 2が直列に接続されている。 回収コイル L 1 1は、 ノード N 1 2とノード N 1 1との間に接続されている。
図 1 4は、 図 1 3のサスティンドライバ 40 0の維持期間の動作を示す夕イミ ング図である。 図 14には、 図 1 3のノード N 1 1の電圧およびスィツチ S W2
1， SW1 1, SW2 2, SW1 2の動作が示される。
まず、 期間 T aにおいて、 スィッチ S W2 1がオンし、 スィッチ SW 1 2がォ フする。 このとき、 スィッチ SW1 1， SW22はオフしている。 これにより、 回収コイル L 1 1およびパネル容量 C pによる L C共振により、 ノード N 1 1の 電圧が緩やかに上昇する。 次に、 期間 Tbにおいて、 スィッチ SW2 1がオフし 、 スィッチ SW1 1がオンする。 これにより、 ノード N 1 1の電圧が急激に上昇 し、 期間 T cではノード N 1 1の電圧が V s u sに固定される。
次に、 期間 Tdでは、 スィッチ SW 1 1がオフし、 スィッチ SW22がオンす る。 これにより、 回収コイル L 1 1およびパネル容量 C pによる L C共振により 、 ノード N l 1の電圧が緩やかに降下する。 その後、 期間 Teにおいて、 スイツ チ SW22がオフし、 スィッチ SW 1 2がオンする。 これにより、 ノード N i l の電圧が急激に降下し、 接地電位に固定される。 上記の動作を維持期間において 繰り返し行うことにより、 複数のサスティン電極に周期的な維持パルス P s uが 印加される。
上記のように、 維持パルス P s uの立ち上がり部分および立ち下がり部分は、 スィッチ SW2 1またはスィッチ SW22の動作による期間 T a, T dの L C共 振部とスィッチ SW 1 1またはスィッチ SW 1 2のオン動作による期間 T b， T eのエッジ部 e l， e 2とで構成されている。
上記のスィッチ SW1 1， SW 1 2 , SW2 1, S W 22は、 通常、 スィッチ ング素子である FET (電界効果型トランジスタ） により構成され、 各 FETは 寄生容量としてドレイン · ソース間に容量を有し、 各 FETに接続される配線は 、 インダクタンス成分を有している。 このため、 スィッチ SW 1 1等がオフから オンへ変化するときに、 ドレイン · ソース間の容量と配線のィンダク夕ンス成分 とにより L C共振が発生し、 この L C共振により不要な電磁波が輻射される。 また、 上記の各ダイォード D 1 1， D 1 2も、 寄生容量としてアノード ·カソ ード間に容量を有し、 各ダイオードに接続される配線も、 インダク夕ンス成分を 有している。 このため、 スィッチ SW 1 1等がオフからオンへ変化するときに、 アノード ，カソード間の容量と配線のィンダク夕ンス成分とにより L C共振が発 生し、 この LC共振により不要な電磁波が輻射される。
さらに、 各 FETのドレイン · ソース間の容量および各ダイオードのアノード
•カソ一ド間の容量と各配線のィンダク夕ンス成分とが小さいため、 L C共振の 共振周波数が高くなり、 発生する電磁波の周波数も高くなる。 一方、 電気用品取 締法による不要輻射の規格では、 3 O M H z以上の高周波の電磁波に対する限度 値が定められている。 したがって、 このような高周波の電磁波の輻射は、 他の電 子機器に電磁的な悪影響を及ぼす恐れがあるため、 この不要な高周波の電磁波の 輻射を抑制することが望まれる。 発明の開示
本発明の目的は、 不要な高周波の電磁波の輻射を抑制することができる駆動回 路およびその駆動回路を用いた表示装置を提供することである。
本発明の一局面に従う駆動回路は、 駆動パルスを出力して容量性負荷を駆動す るための駆動回路であって、 駆動パルスを容量性負荷に供給するためのパルス供 給経路に接続される電気回路と、 電気回路に接続される配線部と、 電気回路の寄 生容量と配線部のインダク夕ンス成分との L C共振の共振周波数を低減する周波 数低減回路とを備える。
その駆動回路においては、 駆動パルスを容量性負荷に供給するためのパルス供 給経路に接続される電気回路の寄生容量と配線部のィンダク夕ンス成分との L C 共振の共振周波数を低減しているので、 L C共振により発生される電磁波の周波 数を低減することができ、 不要な高周波の電磁波の輻射を抑制することができる 電気回路は、 容量性負荷に駆動パルスを印加するためのスイッチング回路を含 むことが好ましい。
この場合、 容量性負荷に駆動パルスを印加するためのスィツチング回路の寄生 容量と配線部のィンダク夕ンス成分との L C共振の共振周波数を低減しているの で、 L C共振により発生される電磁波の周波数を低減することができ、 不要な高 周波の電磁波の輻射を抑制することができる。
容量性負荷は、 複数の電極を有する放電セルを含み、 スイッチング回路は、 放 電セルを点灯させる維持期間において容量性負荷に維持パルスを印加するための 維持パルス用スィツチング回路を含むことが好ましい。
この場合、 放電セルを点灯させる維持期間において容量性負荷に維持パルスを 印加するための維持パルス用スィツチング回路の寄生容量と配線部のィンダク夕 ンス成分との L C共振の共振周波数を低減しているので、 維持期間において L C 共振により発生される電磁波の周波数を低減することができ、 不要な高周波の電 磁波の輻射を抑制することができる。
容量性負荷は、 複数の電極を有する放電セルを含み、 スイッチング回路は、 放 電セルの電極の壁電荷を調整する初期化期間において容量性負荷に初期化パルス を印加するための初期化パルス用スィツチング回路を含むことが好ましい。
この場合、 放電セルの電極の壁電荷を調整する初期化期間において容量性負荷 に初期化パルスを印加するための初期化パルス用スィツチング回路の寄生容量と 配線部のインダク夕ンス成分との L C共振の共振周波数を低減しているので、 初 期化パルスを印加する駆動回路でも、 維持期間において L C共振により発生され る電磁波の周波数を低減することができ、 不要な高周波の電磁波の輻射を抑制す ることができる。
スィツチング回路は、 電界効果型トランジスタを含むことが好ましい。
この場合、 電界効果型トランジスタのドレイン ' ソース間の容量に起因する L C共振の共振周波数を低減することができる。
電気回路は、 他の電気素子に過電圧が印加されるのを防止するための保護回路 を含むことが好ましい。
この場合、 他の電気素子に過電圧が印加されるのを防止するための保護回路の 寄生容量と配線部のィンダク夕ンス成分との L C共振の共振周波数を低減してい るので、 L C共振により発生される電磁波の周波数を低減することができ、 不要 な高周波の電磁波の輻射を抑制することができる。
保護回路は、 ダイオードを含むことが好ましい。
この場合、 ダイォ一ドのアノード ·カソ一ド間の容量に起因する L C共振の共 振周波数を低減することができる。
周波数低減回路は、 L C共振の共振周波数を 3 0 M H z未満に低減することが 好ましい。
この場合、 L C共振による共振周波数を 3 0 M H z未満に低減しているので、 3 O MH z以上の周波数の電磁波の輻射を抑制することができる。 周波数低減回路は、 電気素子に並列に接続される容量性素子を含むことが好ま しい。
この場合、 電気回路の寄生容量に並列に容量性素子の容量が付加され、 L C共 振経路における容量が大きくなり、 L C共振の共振周波数を低減することができ る。
駆動回路は、 所定の電圧を供給する電圧源をさらに含み、 スイッチング回路の 一端は、 電圧源に接続され、 スイッチング回路の他端は、 配線部に接続されるこ とが好ましい。
この場合、 電圧源から供給される電圧をスィツチング回路および配線部を介し て容量性負荷に印加し、 容量性負荷をこの電圧により駆動することができるので 、 駆動パルスの印加時に L C共振の共振周波数を低減することができ、 不要な高 周波の電磁波の輻射をより抑制することができる。
電圧源は、 駆動パルスを立ち上げるための第 1の電圧を供給する第 1の電圧源 と、 駆動パルスを立ち下げるための、 第 1の電圧より低い第 2の電圧を供給する 第 2の電圧源とを含み、 スイッチング回路は、 一端が第 1の電圧源に接続される 第 1のスィツチング素子と、 一端が第 2の電圧源に接続される第 2のスィッチン グ素子とを含み、 配線部は、 一端が第 1のスイッチング素子の他端に接続される 第 1の配線部と、 一端が第 2のスイッチング素子の他端に接続され、 他端が第 1 の配線部の他端に接続される第 2の配線部とを含み、 周波数低減回路は、 第 1の スイッチング素子に並列に接続される第 1の容量性素子と、 第 2のスイッチング 素子に並列に接続される第 2の容量性素子とを含むことが好ましい。
この場合、 第 1のスィツチング素子よび第 1の配線部を介して第 1の電圧を供 給することにより駆動パルスを立ち上げ、 第 2のスィッチング素子および第 2の 配線部を介して第 2の電圧を供給することにより駆動パルスを立ち下げることが できる。 また、 第 1および第 2の容量性素子により L C共振経路における容量が 大きくなり、 各スィツチング素子および配線部による L C共振の共振周波数を低 減することができる。 この結果、 駆動パルスの立ち上げおよび立ち下げを行うこ とができるとともに、 L C共振の共振周波数を低減することができ、 不要な高周 波の電磁波の輻射をより抑制することができる。 駆動回路は、 一端が容量性負荷に接続されるインダク夕ンス素子と、 容量性負 荷から電荷を回収するための回収用容量性素子とをさらに含み、 スィツチング回 路は、 一端がインダク夕ンス素子の他端に接続される一方向性導通素子と、 一端 がー方向性導通素子の他端と接続されるスィツチング素子とを含み、 配線部の一 端は、 スイッチング素子の他端に接続され、 配線部の他端は、 回収用容量性素子 の一端に接続され、 周波数低減回路は、 スイッチング素子に並列に接続される容 量性素子を含むことが好ましい。
この場合、 ィンダク夕ンス素子と容量性負荷との L C共振により駆動パルスを 立ち上げまたは立ち下げることができるとともに、 回収用容量性素子により容量 性負荷から電荷を回収することができるので、 駆動回路の消費電力を低減するこ とができる。 また、 容量性素子により L C共振経路における容量が大きくなり、 スィツチング素子および配線部による L C共振の共振周波数を低減することがで きるので、 不要な高周波の電磁波の輻射を抑制することができる。
駆動回路は、 一端が容量性負荷に接続されるインダク夕ンス素子と、 容量性負 荷から電荷を回収するための回収用容量性素子とをさらに含み、 スイッチング回 路は、 一端が回収用容量性素子の一端と接続されるスイッチング素子と、 一端が スィツチング素子の他端に接続される一方向性導通素子とを含み、 配線部の一端 は、 一方向性導通素子の他端に接続され、 配線部の他端は、 インダク夕ンス素子 の他端に接続され、 周波数低減回路は、 一方向性導通素子に並列に接続される容 量性素子を含むことが好ましい。
この場合、 ィンダク夕ンス素子と容量性負荷との L C共振により駆動パルスを 立ち上げまたは立ち下げることができるとともに、 回収用容量性素子により容量 性負荷から電荷を回収することができるので、 駆動回路の消費電力を低減するこ とができる。 また、 容量性素子により L C共振経路における容量が大きくなり、 一方向性導通素子および配線部による L C共振の共振周波数を低減することがで きるので、 不要な高周波の電磁波の輻射を抑制することができる。
駆動回路は、 所定の電圧を供給する電圧源と、 一端が容量性負荷に接続される インダクタンス素子と、 容量性負荷から電荷を回収するための回収用容量性素子 と、 回収用容量性素子とィンダク夕ンス素子とを接続するための接続回路とをさ らに含み、 保護回路は、 一端が電圧源に接続され、 他端が接続回路のィ ンス素子側の一端と接続される一方向性導通素子を含み、 周波数低減回路は、 一 方向性導通素子に並列に接続される容量性素子を含むことが好ましい。
この場合、 一方向性導通素子により電圧源から接続回路に過電圧が供給される のを防止することができる。 また、 インダク夕ンス素子と容量性負荷との L C共 振により駆動パルスを立ち上げまたは立ち下げることができるとともに、 回収用 容量性素子により容量性負荷から電荷を回収することができるので、 駆動回路の 消費電力を低減することができる。 さらに、 容量性素子により L C共振経路にお ける容量が大きくなり、 一方向性導通素子および配線部による L C共振の共振周 波数を低減することができるので、 不要な高周波の電磁波の輻射を抑制すること ができる。
本発明の他の局面に従う表示装置は、 複数の電極から構成される複数の容量性 負荷を含む表示パネルと、 駆動パルスを出力して表示パネルの容量性負荷を駆動 する駆動回路とを備え、 駆動回路は、 駆動パルスを容量性負荷に供給するための パルス供給経路に接続される電気回路と、 電気回路に接続される配線部と、 電気 回路の寄生容量と配線部のィンダク夕ンス成分との L C共振の共振周波数を低減 する周波数低減回路とを含む。
その表示装置においては、 駆動パルスを容量性負荷に供給するためのパルス供 給経路に接続される電気回路の寄生容量と配線部のィンダクタンス成分との L C 共振の共振周波数を低減しているので、 表示パネルの複数の容量性負荷を駆動し ても、 駆動回路から発生される不要な高周波の電磁波の輻射が抑制され、 表示装 置から発生される不要な高周波の電磁波の輻射を抑制することができる。
電気回路は、 容量性負荷に駆動パルスを印加するためのスィツチング回路を含 むことが好ましい。
この場合、 容量性負荷に駆動パルスを印加するためのスイッチング回路の寄生 容量と配線部のィンダク夕ンス成分との L C共振の共振周波数を低減しているの で、 L C共振により発生される電磁波の周波数を低減することができ、 表示装置 から発生される不要な高周波の電磁波の輻射を抑制することができる。
容量性負荷は、 複数の電極から構成される放電セルを含み、 スイッチング回路 は、 放電セルを点灯させる維持期間において容量性負荷に維持パルスを印加する ための維持パルス用スイッチング回路を含むことが好ましい。
この場合、 放電セルを点灯させる維持期間において容量性負荷に維持パルスを 印加するための維持パルス用スィツチング回路の寄生容量と配線部のィンダク夕 ンス成分との L C共振の共振周波数を低減しているので、 維持期間において L C 共振により発生される電磁波の周波数を低減することができ、 表示装置から発生 される不要な高周波の電磁波の輻射を抑制することができる。
容量性負荷は、 複数の電極から構成される放電セルを含み、 スイッチング回路 は、 放電セルの電極の壁電荷を調整する初期化期間において容量性負荷に初期化 パルスを印加するための初期化パルス用スィツチング回路を含むことが好ましい この場合、 放電セルの電極の壁電荷を調整する初期化期間において容量性負荷 に初期化パルスを印加するための初期化パルス用スイッチング回路の寄生容量と 配線部のィンダク夕ンス成分との L C共振の共振周波数を低減しているので、 初 期化パルスを印加する駆動回路でも、 維持期間において L C共振により発生され る電磁波の周波数を低減することができ、 表示装置から発生される不要な高周波 の電磁波の輻射を抑制することができる。
電気回路は、 他の電気素子に過電圧が印加されるのを防止するための保護回路 を含むことが好ましい。
この場合、 他の電気素子に過電圧が印加されるのを防止するための保護回路の 寄生容量と配線部のィンダク夕ンス成分との L C共振の共振周波数を低減してい るので、 L C共振により発生される電磁波の周波数を低減することができ、 表示 装置から発生される不要な高周波の電磁波の輻射を抑制することができる。
周波数低減回路は、 L C共振の共振周波数を 3 0 M H z未満に低減することが 好ましい。
この場合、 L C共振による共振周波数を 3 0 M H z未満に低減しているので、 表示装置から発生される 3 0 M H z以上の周波数の電磁波の輻射を抑制すること ができる。 図面の簡単な説明
図 1は、 本発明の第 1の実施例によるサスティンドライバを用いたプラズマデ イスプレイ装置の構成を示すブロック図である。
図 2は、 図 1に示す P D Pにおけるスキャン電極およびサスティン電圧の駆動 電圧の一例を示すタイミング図である。
図 3は、 本発明の第 1の実施例による図 1に示すサスティンドライバの構成を 示す回路図である。
図 4は、 F E Tのドレイン · ソース間にコンデンサを接続した場合と接続しな い場合とのドレイン ' ソース間の電圧と容量との関係を示す図である。
図 5は、 図 1に示すプラズマディスプレイ装置から放出される電磁波の輻射レ ベルと周波数との関係を示す図である。
図 6は、 本発明の第 2の実施例によるサスティンドライバの構成を示す回路図 である。
図 7は、 図 6に示すサスティンドライバの維持期間の動作を説明するための夕 イミング図である。
図 8は、 本発明の第 3の実施例によるサスティンドライバの構成を示す回路図 である。
図 9は、 本発明の第 4の実施例によるサスティンドライバの構成を示す回路図 である。
図 1 0は、 図 9に示すサスティンドライバの維持期間の動作を説明するための タイミング図である。
図 1 1は、 本発明の第 5の実施例によるサスティンドライバの構成を示す回路 図である。
図 1 2は、 本発明の第 6の実施例によるスキャンドライバの構成を示す回路図 である。
図 1 3は、 従来のサスティンドライバの構成を示す回路図である。
図 1 4は、 図 1 3に示すサスティンドライバの維持期間の動作を示す夕イミン グ図である。 発明を実施するための最良の形態
以下、 本発明による駆動回路の一例として、 プラズマディスプレイ装置に用い られるサスティンドライバについて説明する。 なお、 本発明の駆動回路は、 容量 性負荷を駆動するものであれば、 他の装置にも同様に適用することができ、 たと えば、 プラズマディスプレイパネル、 液晶ディスプレイ、 エレク ト口ルミネッセ ンスディスプレイ等の表示装置の駆動回路に適用できる。 また、 本発明の駆動回 路をプラズマディスプレイパネルに用いる場合は、 A C型、 D C型等のいずれの プラズマディスプレイパネルの駆動回路にも適用でき、 アドレス電極、 サスティ ン電極およびスキャン電極のいずれの駆動回路にも適用できるが、 サスティン電 極およびスキャン電極の駆動回路に好適に用いることができる。
図 1は、 本発明の第 1の実施例によるサスティンドライバを用いたプラズマデ イスプレイ装置の構成を示すブロック図である。
図 1のプラズマディスプレイ装置は、 P D P (プラズマディスプレイパネル） 1、 データドライバ 2、 スキャンドライバ 3、 複数のスキャンドライバ I C (回 路） 3 aおよびサスティンドライバ 4を含む。
P D P 1は、 複数のアドレス電極 （データ電極） 1 1、 複数のスキャン電極 （ 走査電極） 1 2および複数のサスティン電極 （維持電極） 1 3を含む。 複数のァ ドレス電極 1 1は、 画面の垂直方向に配列され、 複数のスキャン電極 1 2および 複数のサスティン電極 1 3は、 画面の水平方向に配列されている。 また、 複数の サスティン電極 1 3は、 共通に接続されている。 アドレス電極 1 1、 スキャン電 極 1 2およびサスティン電極 1 3の各交点には、 放電セルが形成され、 各放電セ ルが画面上の画素を構成する。
デ一夕ドライバ 2は、 P D P 1の複数のァドレス電極 1 1に接続されている。 複数のスキャンドライバ I C 3 aは、 スキャンドライバ 3に接続されている。 各 スキャンドライバ I C 3 aには、 P D P 1の複数のスキャン電極 1 2が接続され ている。 サスティンドライバ 4は、 P D P 1の複数のサスティン電極 1 3に接続 されている。
データドライバ 2は、 書き込み期間において、 画像デ一夕に応じて P D P 1の 該当するアドレス電極 1 1に書き込みパルスを印加する。 複数のスキャンドライ ノ I C 3 aは、 スキャンドライバ 3により駆動され、 書き込み期間において、 シ フトパルス S Hを垂直走査方向にシフ卜しつつ PD P 1の複数のスキャン電極 1 2に書き込みパルスを順に印加する。 これにより、 該当する放電セルにおいてァ ドレス放電が行われる。
また、 複数のスキャンドライバ I C 3 aは、 維持期間において、 周期的な維持 パルスを PD P 1の複数のスキャン電極 1 2に印加する。 一方、 サスティンドラ ィバ 4は、 維持期間において、 PD P 1の複数のサスティン電極 1 3にスキャン 電極 1 2の維持パルスに対して 1 8 0 ° 位相のずれた維持パルスを同時に印加す る。 これにより、 該当する放電セルにおいて維持放電が行われる。
図 2は、 図 1の PD P 1におけるスキャン電極 1 2およびサスティン電極 1 3 の駆動電圧の一例を示すタイミング図である。
初期化および書き込み期間には、 複数のスキャン電極 1 2に初期化パルス （セ ットアップパルス） P s e tが同時に印加される。 その後、 複数のスキャン電極 1 2に書き込みパルス Pwが順に印加される。 これにより、 P D P 1の該当する 放電セルにおいてアドレス放電が起こる。
次に、 維持期間において、 複数のスキャン電極 1 2に維持パルス P s cが周期 的に印加され、 複数のサスティン電極 1 3に維持パルス P s uが周期的に印加さ れる。 維持パルス P s uの位相は、 維持パルス P s cの位相に対して 1 8 0 ° ず れている。 これにより、 アドレス放電に続いて維持放電が起こる。
次に、 図 1に示すサスティンドライバ 4について説明する。 図 3は、 図 1に示 すサスティンドライバ 4の構成を示す回路図である。
図 3のサスティンドライバ 4は、 スイッチング素子である nチャネル型の F E T (電界効果型トランジスタ、 以下トランジスタと称す） Q 1〜Q4、 コンデン サ C I , C 2、 回収コンデンサ C r、 回収コイル Lおよびダイオード D 1， D 2 を含む。
トランジスタ Q 1は、 一端が電源端子 V 1に接続され、 他端が配線 L 1を介し てノード N 1に接続され、 ゲートには制御信号 S 1が入力される。 トランジスタ
Q 1は、 寄生容量としてドレイン · ソース間の容量 C P 1を有し、 トランジスタ
Q 1のドレイン · ソース間には、 コンデンサ C 1が並列に接続される。 電源端子 V 1には、 電圧 V s u sが印加される。
トランジスタ Q 2は、 一端が配線 L 2を介してノード N 1に接続され、 他端が 接地端子に接続され、 ゲートには制御信号 S 2が入力される。 トランジスタ Q 2 は、 寄生容量としてドレイン ' ソース間の容量 C P 2を有し、 トランジスタ Q 2 のドレイン · ソース間には、 コンデンサ C 2が並列に接続される。
ノード N 1は、 例えば 4 8 0本のサスティン電極 1 3に接続されているが、 図 3では、 複数のサスティン電極 1 3と接地端子との間の全容量に相当するパネル 容量 C pが示されている。
回収コンデンサ C rは、 ノード N 3と接地端子との間に接続されている。 トラ ンジス夕 Q 3およびダイオード D 1は、 ノード N 3とノード N 2との間に直列に 接続されている。 ダイオード D 2およびトランジスタ Q 4は、 ノード N 2とノー ド N 3との間に直列に接続されている。 トランジスタ Q 3のゲートには、 制御信 号 S 3が入力され、 トランジスタ Q 4のゲートには制御信号 S 4が入力される。 回収コイル Lはノード N 2とノード N 1との間に接続されている。
本実施例では、 トランジスタ Q l， Q 2が電気回路、 スイッチング回路および 維持パルス用スイッチング回路に相当し、 配線 L I , L 2が配線部に相当し、 コ ンデンサ C l， C 2が周波数低減回路に相当し、 電源端子 V 1および接地端子が 電圧源に相当する。 また、 トランジスタ Q 1が第 1のスイッチング素子に相当し 、 トランジスタ Q 2が第 2のスイッチング素子に相当し、 配線 L 1が第 1の配線 部に相当し、 配線 L 2が第 2の配線部に相当し、 コンデンサ C 1が第 1の容量性 素子に相当し、 コンデンサ C 2が第 2の容量性素子に相当し、 電源端子 V Iが第 1の電圧源に相当し、 接地端子が第 2の電圧源に相当する。
次に、 上記のように構成されたサスティンドライバ 4の維持期間の動作につい て説明する。
まず、 制御信号 S 2がローレベルになり トランジスタ Q 2がオフし、 制御信号
S 3がハイレベルになり トランジスタ Q 3がオンする。 このとき、 制御信号 S 1 はローレベルにあり トランジスタ Q 1はオフし、 制御信号 S 4はローレベルにあ りトランジスタ Q 4はオフしている。 したがって、 回収コンデンサ C rがトラン ジス夕 Q 3およびダイォード D 1を介して回収コイル Lに接続され、 回収コイル Lおよびパネル容量 C による L C共振によりノード N 1の電圧が滑らかに上昇 する。 このとき、 回収コンデンサ C rの電荷がトランジスタ Q 3、 ダイオード D 1および回収コイル Lを介してパネル容量 C pへ放出される。
また、 このとき、 トランジスタ Q 3、 ダイオード D 1および回収コイル Lを介 して流れる電流は、 パネル容量 C pに流入するだけでなく、 配線 L 1を介してト ランジス夕 Q 1のドレイン · ソース間の容量 C P 1およびコンデンサ C 1を流れ るとともに、 配線し 2を介してトランジスタ Q 2のドレイン ' ソース間の容量 C P 2およびコンデンサ C 2にも流れる。 このため、 配線 L I , L 2の各インダク タンス成分とトランジスタ Q 1 , Q 2の各ドレイン ' ソース間の容量 C P 1， C P 2およびコンデンサ C 1， C 2により LC共振が発生する。
しかしながら、 本実施例では、 この L C共振に寄与する容量は、 ドレイン - ソ —ス間の容量 CP 1 , CP 2とコンデンサ C l， C 2とをそれぞれ加算した容量 となるため、 その共振周波数はドレイン · ソース間の容量 C P 1， CP 2のみに よる共振周波数よりも低減される。 具体的には、 L C共振の共振周波数が 30M H z未満になるように、 各コンデンサ C 1 , C 2の容量を各トランジスタ Q 1， Q 2のドレイン · ソース間の容量 C P 1 , C P 2に対して、 例えば約 5〜 1 0倍 に設定している。
ここで、 一例として、 2 0 00 p Fのコンデンサを F ETのドレイン · ソース 間に並列に接続した場合のドレイン · ソース間の容量とドレイン · ソース間の電 圧との関係について説明する。 図 4は、 2 0 0 0 p Fのコンデンサを F ETに並 列に接続した場合と接続しない場合のドレイン · ソース間の容量 C d s (p F) とドレイン · ソース間の電圧 Vd s (V) との関係を示す図である。 図 4では、 F ETのドレイン · ソース間にコンデンサを接続していない場合を破線で示し、 2000 p Fのコンデンサを並列に接続した場合を実線で示している。
図 4に示すように、 2 0 0 0 p Fのコンデンサが F ETのドレイン ' ソース間 に並列に接続されると、 接続しない場合に比べてドレイン ' ソース間の容量 C d sが増加することがわかる。 本実施例の場合、 図 3に示すトランジスタ Q l， Q
2のドレイン ' ソース間の電圧 Vd sが約 2 0 0 Vであるので、 2 00 0 p Fの コンデンサを各トランジスタ Q 1， Q 2のドレイン · ソース間に並列に接続する ことにより、 各トランジスタ Q l， Q 2のドレイン ' ソース間の容量 C d sがコ ンデンサを接続しない場合に対して約 1 0倍程度増加することがわかる。
上記のように、 トランジスタ Q l， Q 2のドレイン ' ソース間にコンデンサ C 1， C 2を並列に接続することにより、 トランジスタ Q 3がオフからオンへ変化 したときに発生する、 配線 L 1， L 2のインダクタンス成分とトランジスタ Q 1 ， Q 2のドレイン ' ソース間の容量 C P 1， C P 2およびコンデンサ C 1， C 2 とによる L C共振の共振周波数が 3 0 M H z未満となり、 3 0 M H z以上の不要 な電磁波の輻射が抑制される。
次に、 制御信号 S 1がハイレベルになり トランジスタ Q 1がオンし、 制御信号 S 3が口一レベルになり トランジスタ Q 3がオフする。 したがって、 ノード N 1 が電源端子 V 1に接続され、 ノード N 1の電圧が急激に上昇し、 電圧 V s u sに 固定される。
このとき、 電源端子 V 1からトランジスタ Q 1を介して流れる電流は、 パネル 容量 C pに流入するだけでなく、 配線 L I , L 2を介してトランジスタ Q 2のド レイン ' ソース間の容量 C P 2およびコンデンサ C 2にも流入する。 このため、 配線し 1 , L 2のィンダク夕ンス成分とトランジスタ Q 2のドレイン ' ソース間 の容量 C P 2およびコンデンサ C 2により L C共振が発生する。
この場合も、 上記と同様に、 この L C共振に寄与する容量がドレイン · ソース 間の容量 C P 2とコンデンサ C 2とを加算した容量となるので、 トランジスタ Q 1がオフからオンへ変化したときに発生する、 配線 L 1， L 2のインダク夕ンス 成分とトランジスタ Q 2のドレイン · ソース間の容量 C P 2およびコンデンサ C 2による L C共振の共振周波数が 3 0 M H z未満となり、 3 0 M H z以上の不要 な電磁波の輻射が抑制される。
次に、 制御信号 S 1がローレベルになり トランジスタ Q 1がオフし、 制御信号 S 4がハイレベルになり トランジスタ Q 4がオンする。 したがって、 回収コンデ ンサ C rがダイォード D 2およびトランジスタ Q 4を介して回収コイル Lに接続 され、 回収コイル Lおよびパネル容量 C pによる L C共振によりノード N 1の電 圧が緩やかに降下する。 このとき、 パネル容量 C pに蓄えられた電荷は、 回収コ ィル L、 ダイオード D 2およびトランジスタ Q 4を介して回収コンデンサ C rに 蓄えられ、 電荷の回収が行われる。
また、 このとき、 パネル容量 C pから流れる電流は、 回収コイル L、 ダイォー ド D 2およびトランジスタ Q 4を介して回収コンデンサ C rへ流入するだけでな く、 配線 L l， L 2を介してトランジスタ Q 1， Q 2のドレイン ' ソース間の容 量 CP 1， C P 2およびコンデンサ C 1， C 2へも流れる。 このため、 配線 L 1 , L 2のインダクタンス成分とトランジスタ Q 1， Q 2のドレイン ' ソース間の 容量 CP 1, CP 2およびコンデンサ C 1， C 2により L C共振が発生する。
この場合も、 上記と同様に、 この LC共振に寄与する容量がドレイン · ソース 間の容量 CP 1， CP 2とコンデンサ C l， C 2とをそれぞれ加算した容量とな るので、 トランジスタ Q4がオフからオンへ変化したときに発生する、 配線 L 1 , L 2のインダク夕ンス成分とトランジスタ Q 1 , Q 2のドレイン · ソース間の 容量 CP 1, C P 2およびコンデンサ C 1， C 2による L C共振の共振周波数が 30 MHz未満となり、 3 OMH z以上の不要な電磁波の輻射が抑制される。 次に、 制御信号 S 2がハイレベルになり トランジスタ Q 2がオンし、 制御信号 S 4がローレベルになりトランジスタ Q 4がオフする。 したがって、 ノード N 1 が接地端子に接続され、 ノード N 1の電圧が急激に降下し、 接地電位に固定され る。
このとき、 トランジスタ Q 2を介して接地端子へ流れる電流は、 パネル容量 C Pから流入するだけでなく、 配線 L l， L 2を介してトランジスタ Q 1のドレイ ン · ソース間の容量 C P 1およびコンデンサ C 1からも流入する。 このため、 配 線 L 1， L 2のィンダクタンス成分とトランジスタ Q 1のドレイン · ソース間の 容量 CP 1およびコンデンサ C 1により LC共振が発生する。
この場合も、 上記と同様に、 この LC共振に寄与する容量がドレイン， ソース 間の容量 C P 1とコンデンサ C 1とを加算した容量となるので、 トランジスタ Q 2がオフからオンへ変化したときに発生する、 配線 L 1 , L 2のインダク夕ンス 成分とトランジスタ Q 1のドレイン · ソース間の容量 C P 1およびコンデンサ C
1による L C共振の共振周波数も、 30MHz未満となり、 30MHz以上の不 要な電磁波の輻射が抑制される。
上記の動作を維持期間において繰り返し行うことにより、 図 14に示す従来の 維持パルス P s uと同様の波形を有する維持パルス P s uが複数のサスティン電 極 1 3に周期的に印加されるとともに、 3 0 MH z以上の不要な電磁波の輻射が 抑制される。
次に、 上記のようにトランジスタ Q 1， Q 2にコンデンサ C l， C 2を並列に 接続した場合の電磁波の輻射レベルの低減効果について説明する。 図 5は、 図 1 に示すプラズマディスプレイ装置から放出される電磁波の輻射レベルと周波数と の関係を示す図である。 図 5では、 コンデンサ C l， C 2をトランジスタ Q l， Q 2のドレイン · ソース間に並列に接続した場合を実線で示し、 コンデンサ C 1 ， C 2を接続していない場合を破線で示す。
図 5に示すように、 コンデンサ C I , C 2を接続していない場合、 電磁波の輻 射レベルは 3 OMH zより高い周波数 ί 0でピークを取り、 3 0 MHz以上の電 磁波の輻射レベルが高くなつていることがわかる。 一方、 コンデンサ C l， C 2 をトランジスタ Q l， Q 2のドレイン · ソース間に並列に接続した場合、 共振周 波数が f 0から f 1へ低減され、 3 0 MHzより低い周波数 f 1でピークを取る ようになる。 したがって、 3 0 MH z以上の電磁波の輻射レベルが十分に低減さ れ、 3 OMH z以上の不要な電磁波の輻射を十分に抑制できることがわかる。 上記のように、 本実施例では、 コンデンサ C I , C 2がトランジスタ Q l， Q 2のドレイン · ソース間に並列に接続されているので、 トランジスタ Q 1〜Q4 がオフからオンへ変化したときに発生する L C共振の共振周波数を 3 OMH z未 満の低い周波数へ移動させることができる。 したがって、 3 0 MH z以上の高周 波の電磁波の輻射を抑制することができる。
次に、 図 1に示すサスティンドライバ 4として用いられる他のサスティンドラ ィバについて説明する。 図 6は、 本発明の第 2の実施例によるサスティンドライ バの構成を示す回路図である。
図 6に示すサスティンドライバ 4 aと図 3に示すサスティンドライバ 4とで異 なる点は、 コンデンサ C l， C 2が省略され、 トランジスタ Q 3， Q 4に並列に 接続されるコンデンサ C 3， C 4が付加された点であり、 その他の点は図 3に示 すサスティンドライバ 4と同様であるので、 同一部分には同一符号を付し、 以下 詳細な説明を省略する。 図 6に示すように、 コンデンサ C 3は、 トランジスタ Q 3のドレイン · ソース 間に並列に接続され、 コンデンサ C 4は、 トランジスタ Q 4のドレイン · ソース 間に並列に接続される。 トランジスタ Q 3の一端は、 配線 L 3を介してノード N 3に接続され、 トランジスタ Q 4の一端は、 配線 L 4を介してノード N 3に接続 されている。 なお、 配線 L 3および配線 L 4は、 トランジスタ Q 3およびトラン ジス夕 Q 4のドレイン · ソース間の配線全体を指している。 トランジスタ Q 3は 、 寄生容量としてドレイン ' ソース間の容量 C P 3を有し、 トランジスタ Q 4は 、 寄生容量としてドレイン · ソース間の容量 C P 4を有する。 ダイオード D 1は 、 寄生容量としてアノード '力ソード間の容量 C P 5を有し、 ダイオード D 2は 、 寄生容量としてアノード ·力ソード間の容量 C P 6を有する。
本実施例では、 トランジスタ Q 3， Q 4が電気回路、 スイッチング回路および 維持パルス用スイッチング回路に相当し、 配線 L 3， L 4が配線部に相当し、 コ ンデンサ C 3， C 4が周波数低減回路に相当し、 回収コイル Lがインダク夕ンス 素子に相当し、 回収コンデンサ C rが回収用容量性素子に相当し、 ダイオード D 1， D 2がー方向性導通素子、 トランジスタ Q 3， Q 4がスイッチング素子に相 当する。
次に、 上記のように構成されたサスティンドライバ 4 aの維持期間の動作につ いて説明する。 図 7は、 図 6に示すサスティンドライバ 4 aの維持期間の動作を 説明するためのタイミング図である。 図 7には、 トランジスタ Q 1〜Q 4に入力 される制御信号 S 1〜S 4およびノード N 1〜N 3の各電圧が示される。 なお、 図 6に示すサスティンドライバ 4 aの基本的な動作は、 図 3に示すサステインド ライバ 4と同様であるので、 L C共振の発生メカニズム等の異なる点についての み以下詳細に説明する。
まず、 トランジスタ Q 4のドレイン · ソース間の容量 C P 4および配線 L 4の インダク夕ンス成分による L C共振は、 トランジスタ Q 4がオフ状態にあり、 か つ、 トランジスタ Q 4のドレイン， ソース間に急激な電圧変化が生じる場合に発 生する。 具体的には、 図 7に示す時刻 t l , t 2においてドレイン · ソース間の 容量 C P 4および配線 L 4のィンダク夕ンス成分による L C共振が発生する。 時刻 t 1の場合、 制御信号 S 3がハイレベルになり トランジスタ Q 3がオンし 、 ノード N 2の電位が 0 Vからノード N 3の電位約 V s u s / 2に立ち上がる瞬 間に、 L C共振が発生する。 このとき、 ダイオード D 2のアノード ·力ソード間 の容量 C P 6、 トランジスタ Q 4のドレイン · ソース間の容量 C P 4および配線 L 4を介して高周波の電流がノード N 2からノード N 3に向かって流れようとす る。 このため、 トランジスタ Q 4のドレイン · ソース間の容量 C P 4および配線 L 4のィンダク夕ンス成分により高周波の L C共振が発生し、 高周波の電磁波と して輻射される。
また、 時刻 t 2の場合、 ノード N 1の電位が回収コイル Lおよびパネル容量 C pによる L C共振によりピーク電圧から下がり始め、 回収コイル Lに流れる電流 の方向がノード N 1からノード N 2へと逆転すると、 ダイオード D 1が非導通と なるために、 電流は経路を断たれ、 ノード N 2の電位は、 急激にノード N 1の電 位に向かって上昇する。 このとき、 ダイオード D 1のアノード ' 力ソード間の容 量 C P 5等のノード N 2に接続されている浮遊容量および回収コイル Lによる L C共振を発生し、 ノード N 2の電位がリンギングしながら上昇する瞬間に、 高周 波の L C共振が発生する。
このとき、 ダイオード D 2はオンし、 トランジスタ Q 4のドレイン · ソース間 の容量 C P 4および配線 L 4を介して高周波の電流がノード N 2からノード N 3 に向かって流れようとする。 このため、 トランジスタ Q 4のドレイン · ソース間 の容量 C P 4および配線 L 4のィンダク夕ンス成分により高周波の L C共振が発 生し、 高周波の電磁波として輻射される。
しかしながら、 本実施例では、 トランジスタ Q 4に並列にコンデンサ C 4が接 続されているため、 トランジスタ Q 4のドレイン · ソース間の容量 C P 4および 配線 L 4のィンダク夕ンス成分による L C共振に寄与する容量は、 トランジスタ Q 4のドレイン · ソース間の容量 C P 4とコンデンサ C 4とを加算した容量とな るため、 その共振周波数はドレイン · ソース間の容量 C P 4のみによる共振周波 数よりも低減される。 具体的には、 この L C共振の共振周波数が 3 O M H z未満 になるように、 コンデンサ C 4の容量が設定され、 3 O M H z以上の不要の電磁 波の輻射を抑制している。
次に、 トランジスタ Q 3のドレイン · ソース間の容量 C P 3および配線 L 3の インダク夕ンス成分による L C共振は、 トランジスタ Q 3がオフ状態にあり、 か つ、 トランジスタ Q 3のドレイン · ソース間に急激な電圧変化が生じる場合に発 生する。 具体的には、 図 7に示す時刻 t 3， t 4においてドレイン · ソース間の 容量 C P 3および配線 L 3のィンダク夕ンス成分による L C共振が発生する。 時刻 t 3の場合、 維持パルス P s uの立ち上がり時の電力回収期間が終了して 制御信号 S 1がハイレベルになり トランジスタ Q 1がオンし、 電源端子 V 1の電 圧 V s u sがノード N 2に印加されている状態から、 制御信号 S 4がハイレベル になり トランジスタ Q 4がォンし、 ノード N 2の電位が V s u sからノード N 3 の電位約 V s u s / 2に立ち下がる瞬間に、 L C共振が発生する。
このとき、 配線 L 3、 トランジスタ Q 3のドレイン ' ソース間の容量 C P 3お よびダイォード D 1のアノード ·カソード間の容量 C P 5を介して高周波の電流 がノード N 3からノード N 2に向かって流れようとする。 このため、 トランジス 夕 Q 3のドレイン · ソース間の容量 C P 3および配線 L 3のィンダク夕ンス成分 により高周波の L C共振が発生し、 高周波の電磁波として輻射される。
また、 時刻 t 4の場合、 維持パルス P s uの立ち下がり時の電力回収期間が終 了し、 回収コイル Lに流れる電流の方向がノード N 2からノード N 1へと逆転す ると、 ダイオード D 2が非導通となるために、 電流は経路を断たれ、 ノード N 2 の電位は、 急激にノード N 1の電位に向かって降下する。 このとき、 ダイオード D 2のアノード ' カソ一ド間の容量 C P 6等のノード N 2に接続されている浮遊 容量および回収コイル Lによる L C共振を発生し、 ノード N 2の電位がリンギン グしながら下降する瞬間に、 高周波の L C共振が発生する。
このとき、 ダイオード D 1はオンし、 配線 L 3およびトランジスタ Q 3のドレ イン · ソース間の容量 C P 3を介して高周波の電流がノード N 3からノード N 2 に向かって流れようとする。 このため、 トランジスタ Q 3のドレイン · ソース間 の容量 C P 3および配線 L 3のインダク夕ンス成分により高周波の L C共振が発 生し、 高周波の電磁波として輻射される。
しかしながら、 本実施例では、 トランジスタ Q 3に並列にコンデンサ C 3が接 続されているため、 トランジスタ Q 3のドレイン · ソース間の容量 C P 3および 配線 L 3のィンダク夕ンス成分による L C共振に寄与する容量は、 トランジスタ Q 3のドレイン · ソース間の容量 CP 3とコンデンサ C 3とを加算した容量とな るため、 その共振周波数はドレイン · ソース間の容量 CP 3のみによる共振周波 数よりも低減される。 具体的には、 この L C共振の共振周波数が 3 OMH z未満 になるように、 コンデンサ C 3の容量が設定され、 3 OMH z以上の不要の電磁 波の輻射を抑制している。
上記のように、 本実施例でも、 コンデンサ C 3， C 4がトランジスタ Q 3， Q 4のドレイン · ソース間に並列に接続されているので、 配線 L 3， L 4のインダ クタンス成分とトランジスタ Q 3， Q 4のドレイン ' ソース間の容量 C P 3， C P 4により発生する L C共振の共振周波数を 3 0MH z未満の低い周波数に移動 させることができる。 したがって、 3 0 MH z以上の高周波の電磁波の輻射を抑 制することができる。
図 8は、 本発明の第 3の実施例によるサスティンドライバの構成を示す回路図 である。
図 8に示すサスティンドライバ 4 bと図 3に示すサスティンドライバ 4とで異 なる点は、 コンデンサ C l， C 2が省略され、 ダイオード D l , D 2に並列に接 続されるコンデンサ C 5, C 6が付加された点であり、 その他の点は図 3に示す サスティンドライバ 4と同様であるので、 同一部分には同一符号を付し、 以下詳 細な説明を省略する。
図 8に示すように、 コンデンサ C 5は、 ダイオード D 1のアノード '力ソード 間に並列に接続され、 コンデンサ C 6は、 ダイオード D 2のアノード '力ソード 間に並列に接続される。 ダイオード D 1の力ソードは、 配線 L 5を介してノード
N 2に接続され、 ダイオード D 2のアノードは、 配線 L 6を介してノード N 2に 接続されている。 ダイオード D 1は、 寄生容量としてアノード ·力ソード間の容 量 C P 5を有し、 ダイオード D 2は、 寄生容量としてアノード ·力ソード間の容 量 C P 6を有する。 なお、 トランジスタ Q 3， Q4も第 2の実施例と同様に寄生 容量 CP 3， CP 4を有している。
本実施例では、 ダイオード D l , D 2が電気回路、 スイッチング回路および維 持パルス用スイッチング回路に相当し、 配線 L 5, L 6が配線部に相当し、 コン デンサ C 5， C 6が周波数低減回路に相当し、 回収コイル Lがインダク夕ンス素 子に相当し、 回収コンデンサ C rが回収用容量性素子に相当し、 ダイオード D 1 , D 2がー方向性導通素子、 トランジスタ Q 3， Q 4がスイッチング素子に相当 する。
次に、 上記のように構成されたサスティンドライバ 4 bの維持期間の動作につ いて説明する。 なお、 図 8に示すサスティンドライバ 4 bの基本的な動作は、 図 3および図 6に示すサスティンドライバ 4， 4 aと同様であるので、 L C共振の 発生メカニズム等の異なる点についてのみ以下詳細に説明する。
まず、 ダイォ一ド D 1のアノード ·カソード間の容量 C P 5および配線 L 5の インダク夕ンス成分による L C共振は、 ダイオード D 1がオフ状態にあり、 かつ 、 ダイオード D 1のアノード ·力ソード間に急激な電圧変化が生じる場合に発生 する。 具体的には、 図 7に示す時刻 t 2， t 3においてアノード ·力ソード間の 容量 C P 5および配線 L 5のィンダク夕ンス成分による L C共振が発生する。 時刻 t 2の場合、 制御信号 S 3がハイレベルになりトランジスタ Q 3がオンし 、 ノード N 2の電位がノード N 3の電位約 V s u s / 2と同じ電位になっている 状態から、 ノード N 1の電位が回収コイル Lおよびパネル容量 C pによる L C共 振によりピーク電圧から下がり始め、 回収コイル Lに流れる電流の方向がノード N 1からノード N 2へと逆転すると、 ダイオード D 1が非導通となるために、 電 流は経路を断たれ、 ノード N 2の電位は、 急激にノード N 1の電位に向かって上 昇する。 このとき、 ダイオード D 1のアノード ·力ソード間の容量 C P 5等のノ 一ド N 2に接続されている浮遊容量および回収コイル Lによる L C共振を発生し 、 ノード N 2の電位がリンギングしながら上昇する瞬間に、 高周波の L C共振が 発生する。
このとき、 ダイオード D 1は逆バイアスの状態にありオフされているが、 トラ ンジス夕 Q 3はオンしているため、 配線 5およびダイォード D 1のアノード - カソード間の容量 C P 5を介して高周波の電流がノード N 2からノード N 3に向 かって流れようとする。 このため、 ダイオード D 1のアノード ·力ソード間の容 量 C P 5および配線 L 5のィンダク夕ンス成分により高周波の L C共振が発生し
、 高周波の電磁波として輻射される。
また、 時刻 t 3の場合、 維持パルス P s uの立ち上がり時の電力回収期間が終 了して制御信号 S 1がハイレベルになり トランジスタ Q 1がオンし、 電源端子 V 1の電圧 V s u sがノード N 2に印加されている状態から、 制御信号 S 4がハイ レベルになり トランジスタ Q 4がオンし、 ノード N 2の電位が V s u sからノー ド N 3の電位約 V s u s Z 2に立ち下がる瞬間に、 L C共振が発生する。
このとき、 トランジスタ Q 3のドレイン ' ソース間の容量 C P 3、 ダイオード D 1のアノード ·カソ一ド間の容量 C P 5および配線 L 5を介して高周波の電流 がノード N 3からノード N 2に向かって流れようとする。 このため、 ダイオード D 1のアノード ·カソ一ド間の容量 C P 5および配線 L 5のィンダク夕ンス成分 により高周波の L C共振が発生し、 高周波の電磁波として輻射される。
しかしながら、 本実施例では、 ダイオード D 1に並列にコンデンサ C 5が接続 されているため、 ダイォ一ド D 1のアノード ·カソ一ド間の容量 C P 5および配 線し 5のィンダク夕ンス成分による L C共振に寄与する容量は、 ダイォード D 1 のアノード 'カソード間の容量 C P 5とコンデンサ C 5とを加算した容量となる ため、 その共振周波数はアノード · カソ一ド間の容量 C P 5のみによる共振周波 数よりも低減される。 具体的には、 この L C共振の共振周波数が 3 0 M H z未満 になるように、 コンデンサ C 5の容量が設定され、 3 O M H z以上の不要の電磁 波の輻射を抑制している。
次に、 ダイォ一ド D 2のァノード ·カソ一ド間の容量 C P 6および配線 L 6の インダクタンス成分による L C共振は、 ダイオード D 2がオフ状態にあり、 かつ 、 ダイォード D 2のアノード ·カソード間に急激な電圧変化が生じる場合に発生 する。 具体的には、 図 7に示す時刻 t l , t 4においてアノード · 力ソード間の 容量 C P 6および配線 L 6のインダク夕ンス成分による L C共振が発生する。 時刻 t 1の場合、 制御信号 S 3がハイレベルになり トランジスタ Q 3がオンし 、 ノード N 2の電位が 0 Vからノード N 3の電位約 V s u s Z 2に立ち上がる瞬 間に、 L C共振が発生する。 このとき、 配線 L 6、 ダイオード D 2のアノード - 力ソード間の容量 C P 6およびトランジスタ Q 4のドレイン · ソース間の容量 C
P 4を介して高周波の電流がノード N 2からノード N 3に向かって流れようとす る。 このため、 ダイオード D 2のアノード ·力ソード間の容量 C P 6および配線
L 6のィンダク夕ンス成分により高周波の L C共振が発生し、 高周波の電磁波と して輻射される。
また、 時刻 t 4の場合、 維持パルス P s uの立ち下がり時の電力回収期間が終 了し、 回収コイル Lに流れる電流の方向がノード N 2からノー F N 1へと逆転す ると、 ダイオード D 2が非導通となるために、 電流は経路を断たれ、 ノード N 2 の電位は、 急激にノード N 1の電位に向かって降下する。 このとき、 ダイオード D 2のアノード ·カソード間の容量 C P 6等のノード N 2に接続されている浮遊 容量および回収コイル Lによる L C共振を発生し、 ノード N 2の電位がリンギン グしながら下降する瞬間に、 高周波の L C共振が発生する。
このとき、 ダイオード D 2は逆バイアスの状態にありオフされているが、 トラ ンジス夕 Q 4はオンしているため、 ダイオード D 2のアノード ·力ソード間の容 量 C P 6および配線 L 6を介して高周波の電流がノード N 3からノード N 2に向 かって流れようとする。 このため、 ダイオード D 2のアノード · 力ソード間の容 量 C P 6および配線 L 6のィンダク夕ンス成分により高周波の L C共振が発生し 、 高周波の電磁波として輻射される。
しかしながら、 本実施例では、 ダイオード D 2に並列にコンデンサ C 6が接続 されているため、 ダイォード D 2のアノード ·カソード間の容量 C P 6および配 線し 6のインダク夕ンス成分による L C共振に寄与する容量は、 ダイオード D 2 のアノード ·力ソード間の容量 C P 6とコンデンサ C 6とを加算した容量となる ため、 その共振周波数はアノード ·カソード間の容量 C P 6のみによる共振周波 数よりも低減される。 具体的には、 この L C共振の共振周波数が 3 O M H z未満 になるように、 コンデンサ C 6の容量が設定され、 3 0 M H z以上の不要の電磁 波の輻射を抑制している。
上記のように、 本実施例でも、 コンデンサ C 5， C 6がダイオード D l， D 2 のアノード ·力ソード間に並列に接続されているので、 配線 L 5 , L 6のインダ クタンス成分とダイオード D 1， D 2のアノード ' 力ソード間の容量 C P 5 , C
P 6により発生する L C共振の共振周波数を 3 0 M H z未満の低い周波数に移動 させることができる。 したがって、 3 0 M H z以上の高周波の電磁波の輻射を抑 制することができる。
図 9は、 本発明の第 4の実施例によるサスティンドライバの構成を示す回路図 である。
図 9に示すサスティンドライバ 4 cと図 3に示すサスティンドライバ 4とで異 なる点は、 コンデンサ C l， C 2が省略され、 電源端子 V 1とノード N 2との間 にダイオード D 3およびコンデンサ C 7が付加され、 ノード N 2と接地端子との 間にダイオード D 4およびコンデンサ C 8が付加された点であり、 その他の点は 図 3に示すサスティンドライバ 4と同様であるので、 同一部分には同一符号を付 し、 以下詳細な説明を省略する。
図 9に示すように、 ダイオード D 3は、 力ソードが電源端子 V 1に接続され、 アノードが配線 L 7を介してノード N 2に接続される。 ダイオード D 3は、 寄生 容量としてアノード ·力ソード間の容量 C P 7を有し、 ダイオード D 3のァノー ド ·力ソード間には、 コンデンサ C 7が並列に接続される。
また、 ダイオード D 4は、 力ソードが配線 L 8を介してノード N 2に接続され 、 アノードが接地端子に接続される。 ダイオード D 4は、 寄生容量としてァノー ド ·カソ一ド間の容量 C P 8を有し、 ダイォード D 4のァノ一ド ·力ソード間に は、 コンデンサ C 8が並列に接続される。
ダイオード D 3， D 4は、 電流クリップの目的で付加したものであり、 トラン ジス夕 Q 3， Q 4の耐圧が低い場合に、 トランジスタ Q 3 , Q 4に耐圧以上の電 圧がかからないように保護している。 したがって、 ダイオード D 3は、 通常オフ 状態にあり、 ノード N 2の電位が V s u sを超えるときにのみオンし、 ダイォー ド D 4は、 通常オフ状態にあり、 ノード N 2の電位が 0 Vを下回るときにのみォ ンする。 したがって、 ノード N 2の電位は、 0 V〜V s u sの範囲にクリップさ れる。
本実施例では、 ダイオード D 3， D 4が電気回路および保護回路に相当し、 配 線 L 7 , L 8が配線部に相当し、 コンデンサ C 7 , C 8が周波数低減回路に相当 し、 電源端子 V 1および接地端子が電圧源に相当し、 回収コイル Lがインダクタ ンス素子に相当し、 回収コンデンサ C rが回収用容量性素子に相当し、 トランジ ス夕 Q 3 , Q 4およびダイオード D 1， D 2が接続回路に相当し、 ダイオード D 3 , D 4がー方向性導通素子、 コンデンサ C 7， C 8が容量性素子に相当する。 次に、 上記のように構成されたサスティンドライバ 4 cの維持期間の動作につ いて説明する。 図 1 0は、 図 9に示すサスティンドライバ 4 cの維持期間の動作 を説明するためのタイミング図である。 図 1 0には、 トランジスタ Q 1〜Q 4に 入力される制御信号 S 1〜S 4およびノード N 1〜N 3の各電圧が示される。 な お、 図 9に示すサスティンドライバ 4 cの基本的な動作は、 図 3および図 6に示 すサスティンドライバ 4， 4 aと同様であるので、 L C共振の発生メカニズム等 の異なる点についてのみ以下詳細に説明する。
まず、 ダイオード D 3のアノード ·力ソード間の容量 C P 7および配線 L 7の インダク夕ンス成分による L C共振は、 ダイオード D 3がオフ状態にあり、 かつ 、 ダイオード D 3のアノード ·力ソード間に急激な電圧変化が生じる場合に発生 する。 ここで、 ダイオード D 3の力ソード側の電位が電源端子 V 1により V s u sに固定されているため、 ノード N 2の電位が変化するすべてのタイミングでダ ィオード D 3のアノード ·カソード間の電圧が変化する。
具体的には、 図 1 0に示すように、 トランジスタ Q 3がオンしてノード N 2の 電位が 0 Vから約 V s u s Z 2に向かって上昇する瞬間すなわち時刻 t 1、 立ち 上がり時の電力回収期間が終了してノード N 2の電位が V s u sに向かって上昇 する瞬間すなわち時刻 t 2、 トランジスタ Q 4がオンしてノード N 2の電位が V s u sから約 V s u s / 2に向かって下降する瞬間すなわち時刻 t 3、 および立 ち下がり時の電力回収期間が終了してノード N 2の電位が 0 Vに向かって下降す る瞬間すなわち時刻 t 4の各タイミングで、 ダイォード D 3のアノード ·カソー ド間の電圧が変化する。 このとき、 アノード '力ソード間の容量 C P 7に高周波 の電流が流れ、 ダイオード D 3のアノード '力ソード間の容量 C P 7および配線 L 7のィンダクタンス成分により高周波の L C共振が発生し、 高周波の電磁波と して輻射される。
しかしながら、 本実施例では、 ダイオード D 3に並列にコンデンサ C 7が接続 されているため、 ダイオード D 3のアノード '力ソード間の容量 C P 7および配 線 L 7のィンダク夕ンス成分による L C共振に寄与する容量は、 ダイォード D 3 のアノード ·カソ一ド間の容量 C P 7とコンデンサ C 7とを加算した容量となる ため、 その共振周波数はアノード ·カソード間の容量 C P 7のみによる共振周波 数よりも低減される。 具体的には、 この L C共振の共振周波数が 3 0 M H z未満 になるように、 コンデンサ C 7の容量が設定され、 3 O M H z以上の不要の電磁 波の輻射を抑制している。
次に、 ダイォ一ド D 4のアノード · カソード間の容量 C P 8および配線 L 8の インダク夕ンス成分による L C共振は、 ダイオード D 4がオフ状態にあり、 かつ 、 ダイオード D 4のアノード · 力ソード間に急激な電圧変化が生じる場合に発生 する。 ここで、 ダイオード D 4のアノード側の電位が接地端子により 0 Vに固定 されているため、 ノード N 2の電位が変化するすべての夕イミングでダイォ一ド D 3のアノード ·力ソード間の電圧が変化する。
したがって、 ダイオード D 3と同様に、 上記の時刻 t 1〜 t 4の各タイミング で、 ダイオード D 4のアノード ·力ソード間の電圧が変化する。 このとき、 ァノ 一ド ·カソード間の容量 C P 8に高周波の電流が流れ、 ダイォード D 4のァノ一 ド · カソード間の容量 C P 8および配線 L 8のィンダクタンス成分により高周波 の L C共振が発生し、 高周波の電磁波として輻射される。
しかしながら、 本実施例では、 ダイオード D 4に並列にコンデンサ C 8が接続 されているため、 ダイオード D 4のアノード ·力ソード間の容量 C P 8および配 線 8のインダク夕ンス成分による L C共振に寄与する容量は、 ダイォード D 4 のアノード 'カソード間の容量 C P 8とコンデンサ C 8とを加算した容量となる ため、 その共振周波数はアノード · カソード間の容量 C P 8のみによる共振周波 数よりも低減される。 具体的には、 この L C共振の共振周波数が 3 O M H z未満 になるように、 コンデンサ C 8の容量が設定され、 3 O M H z以上の不要の電磁 波の輻射を抑制している。
上記のように、 本実施例でも、 コンデンサ C 7 , C 8がダイオード D 3， D 4 のアノード ·力ソード間に並列に接続されているので、 配線 L 7， L 8のインダ クタンス成分とダイオード D 3， D 4のアノード ·力ソード間の容量 C P 7， C P 8により発生する L C共振の共振周波数を 3 0 M H z未満の低い周波数に移動 させることができる。 したがって、 3 0 M H z以上の高周波の電磁波の輻射を抑 制することができる。
図 1 1は、 本発明の第 5の実施例によるサスティンドライバの構成を示す回路 図である。 図 1 1に示すサスティンドライバ 4 dと図 3に示すサスティンドライバ 4とで 異なる点は、 図 8および図 9に示すサスティンドライバ 4 b , 4 cと同様にダイ オード D 3， D 4およびコンデンサ C 5〜C 8が付加された点であり、 その他の 点は図 3に示すサスティンドライバ 4と同様であるので、 同一部分には同一符号 を付し、 以下詳細な説明を省略する。
本実施例では、 第 1、 第 3および第 4の実施例と同様にコンデンサ C 1 , C 2 ， C 5〜C 8がトランジスタ Q 1， Q 2およびダイオード D 1〜D 4に並列に接 続されているので、 第 1、 第 3および第 4の実施例の各効果を得ることができ、 各 L C共振の共振周波数を 3 0 M H z未満の低い周波数に移動させ、 3 O M H z 以上の高周波の電磁波の輻射をより抑制することができる。 なお、 各実施例の組 み合わせは、 上記の例に特に限定されず、 種々組み合わせることができ、 組み合 わせた各実施例の効果を同様に得ることができる。
なお、 上記の各説明では、 駆動回路の一例としてサスティンドライバについて 説明したが、 スキャンドライバについても上記と同様にして本発明を適用するこ とができ、 その場合も同様の効果を得ることができる。 例えば、 本発明を図 1に 示すスキャンドライバ 3に適用した場合、 以下のようになる。
図 1 2は、 本発明の第 6の実施例によるスキャンドライバの構成を示す回路図 である。
図 1 2に示すスキャンドライバ 3と図 3に示すサスティンドライバ 4とで異な る点は、 初期化期間において初期化パルス P s e tを発生させるためにトランジ ス夕 Q 3 1〜Q 3 6、 コンデンサ C 3 1〜C 3 4、 抵抗 R 3 1， R 3 2、 電源 V c 1， V c 2および電源端子 V 3 1からなる初期化回路が付加されるとともに、 保護用のダイォード D 3〜D 5が付加された点であり、 その他の点は図 3に示す サスティンドライバ 4と同様であるので、 同一部分には同一符号を付し、 以下詳 細な説明を省略する。
図 1 2に示すように、 トランジスタ Q 3 1の一端は電源端子 V 3 1に接続され
、 他端は配線 L 3 1を介してノード N 1に接続され、 そのゲートはノード N 3 1 に接続される。 トランジスタ Q 3 1は、 寄生容量としてドレイン · ソース間の容 量 C P 3 1を有し、 トランジスタ Q 3 1のドレイン ' ソース間には、 コンデンサ C 3 1が並列に接続される。 コンデンサ C 3 3は電源端子 V 3 1とノード N 3 1 との間に接続される。 電源端子 V 3 1には、 セットアップ電圧 V s e tが印加さ れる。
トランジスタ Q 3 3の一端は、 電源 V c 1を介してノード N 1に接続され、 他 端は抵抗 R 3 1の一端に接続され、 そのゲートには制御信号 S 3 1が入力される 。 抵抗 R 3 1の他端はノード N 3 1に接続される。 トランジスタ Q 3 5の一端は ノード N 3 1に接続され、 他端はノード N 1に接続され、 そのゲートには制御信 号 S 3 1が入力される。
トランジスタ Q 3 2の一端は接地端子に接続され、 他端は配線 L 3 2を介して ノード N 1に接続され、 そのゲートはノード N 3 2に接続される。 トランジスタ Q 3 2は、 寄生容量としてドレイン · ソース間の容量 C P 3 2を有し、 トランジ スタ Q 3 2のドレイン · ソース間には、 コンデンサ C 3 2が並列に接続される。 コンデンサ C 3 4はノード N 1とノード N 3 2との間に接続される。
トランジスタ Q 3 4の一端は、 電源 V c 2を介して接地端子に接続され、 他端 は抵抗 R 3 2の一端に接続され、 そのゲートには制御信号 S 3 2が入力される。 抵抗 R 3 2の他端はノード N 3 2に接続される。 トランジスタ Q 3 6の一端はノ ード N 3 2に接続され、 他端は接地端子に接続され、 そのゲートには制御信号 S 3 2が入力される。 また、 ダイオード D 5とトランジスタ Q 1との接続点とノー ド N 2との間、 ノード N 2と接地端子との間、 および電源端子 V 1とトランジス 夕 Q 1との間に保護用のダイオード D 3〜D 5が接続される。
本実施例では、 トランジスタ Q 3 1 , Q 3 2が電気回路、 スイッチング回路お よび初期化パルス用スイッチング回路に相当し、 配線 L 3 1， L 3 2が配線部に 相当し、 コンデンサ C 3 1， C 3 2が周波数低減回路に相当し、 電源端子 V 3 1 および接地端子が電圧源に相当する。 また、 トランジスタ Q 3 1が第 1のスイツ チング素子に相当し、 トランジスタ Q 3 2が第 2のスイッチング素子に相当し、 配線 L 3 1が第 1の配線部に相当し、 配線 L 3 2が第 2の配線部に相当し、 コン デンサ C 3 1が第 1の容量性素子に相当し、 コンデンサ C 3 2が第 2の容量性素 子に相当し、 電源端子 V 3 1が第 1の電圧源に相当し、 接地端子が第 2の電圧源 に相当する。 次に、 上記のように構成された初期化回路の動作について説明する。 なお、 ス キャンドライバ 3の維持期間の動作は、 図 1 0に示すものと同様である。
まず、 初期化パルス P s e tの電位が 0 Vにあるとき、 トランジスタ Q 3 1， Q 3 2はともにオフ状態にある。 すなわち、 制御信号 S 3 1， S 3 2がともにハ ィレベルになり、 トランジスタ Q 3 5， Q 3 6がオンし、 トランジスタ Q 3 1， Q 3 2のゲート · ソース間の電圧が 0 Vとなり、 トランジスタ Q 3 1， Q 3 2が ともにオフ状態になる。
次に、 制御信号 S 3 1がローレベルになると、 トランジスタ Q 3 5がオフし、 トランジスタ Q 3 1のゲートがノード N 1から切り離される。 このとき、 トラン ジス夕 Q 3 3はオンし、 コンデンサ C 3 3および抵抗 R 3 1により決定される時 定数で電源端子 V 3 1から電流がトランジスタ Q 3 1のゲートに流れ込み、 トラ ンジス夕 Q 3 1のゲートの電位が上昇し始める。
この状態でノード N 3 1の電圧がトランジスタ Q 3 1をオンできるレベルに達 すると、 トランジスタ Q 3 1がオンし、 トランジスタ Q 3 1のソ一ス電位すなわ ちノード N 1の電位が徐々に上昇し始める。 ノード N 1の電位が上昇すると、 電 源 V c 1の電位もその上昇とともに持ち上げられ、 トランジスタ Q 3 3はオン状 態を継続する。 この結果、 ノード N 1の電位が電源端子 V 3 1のセットアップ電 圧 V s e tに等しくなり飽和する。
次に、 制御信号 S 3 1をハイレベルに戻すと、 トランジスタ Q 3 5がオンし、 トランジスタ Q 3 1のゲートの電位は一気にソース電位と等しくなり、 トランジ スタ Q 3 1がオフする。 この動作の直後に、 制御信号 S 3 2を口一レベルにする と、 トランジスタ Q 3 6がオフするとともにトランジスタ Q 3 4がオンし、 抵抗 R 3 2およびコンデンサ C 3 2により決定される時定数でトランジスタ Q 3 2の ゲートの電位が上昇し始める。
この状態でトランジスタ Q 3 2のゲートの電位が所定の電位まで上昇すると、 トランジスタ Q 3 2がオンし始めるので、 ノード N 1に蓄えられた電荷は、 トラ ンジス夕 Q 3 2を介して徐々に放電されていき、 ノード N 1の電圧は最後には 0 Vまで降下する。
上記の動作により、 図 2に示すように、 初期化期間において 0 Vから電圧 V s e tまでランプ波形により上昇し、 V s e tから 0 Vまでランプ波形により降下 する三角波形の初期化パルス P s e tが出力される。
このように、 トランジスタ Q 3 1， Q 32は、 初期化期間において初期化パル ス P s e tを発生させるために用いられるが、 パネル容量 C pを充電および放電 するための電流が流れる電流供給経路のノード N 1に接続され、 初期化期間以外 の期間では、 常にオフ状態にされている。 したがって、 ノード N 1に対してトラ ンジス夕 Q 3 1, Q 32のドレイン ' ソース間の容量 C P 3 1. C P 32が負荷 として接続されていることになる。
ここで、 トランジスタ Q 3 1， Q 32の一端の電位が固定された電位すなわち 電圧 V s e tまたは接地電位となっているため、 ノード N 1の電位が変化すると 、 ドレイン · ソース間の容量 C P 3 1， C P 32に高周波電流が流れる。 特に、 維持パルス P s cが立ち上がり時の電力回収期間から V s u sにクランプされる 瞬間すなわち時刻 t 2の直後、 および維持パルス P s cが立ち下がり時の電力回 収期間から接地電位にクランプされる瞬間すなわち時刻 t 4の直後に、 高周波電 流が流れる。 このため、 トランジスタ Q 3 1， Q 32のドレイン ' ソ一ス間の容 量 CP 3 1， C P 32および配線 L 3 1， L 32により高周波の L C共振が発生 し、 高周波の電磁波として輻射される。
しかしながら、 本実施例では、 トランジスタ Q 3 1 , Q 32にそれぞれ並列に コンデンサ C 3 1， C 32が接続されているため、 トランジスタ Q 3 1 , Q 32 のドレイン ' ソース間の容量 C P 3 1 , C P 32および配線 L 3 1， L 32のィ ンダクタンス成分による L C共振に寄与する容量は、 トランジスタ Q3 1， Q 3 2のドレイン · ソース間の容量 C P 3 1， C P 32とコンデンサ C 3 1 , C 32 とをそれぞれ加算した容量となるため、 その共振周波数はドレイン · ソース間の 容量 CP 3 1， C P 32のみによる共振周波数より低減される。 具体的には、 こ れらの L C共振の共振周波数が 30 MH z未満になるように、 コンデンサ C 3 1 ， C 32の容量が設定され、 30 MHz以上の不要の電磁波の輻射を抑制してい る。
上記のように、 本実施例でも、 コンデンサ C 3 1， C 32がトランジスタ Q 3
1， Q 32のドレイン ' ソース間に並列に接続されているので、 配線 L 3 1， L 32のィンダク夕ンス成分とトランジスタ Q 3 1 , Q 32のドレイン · ソース間 の容量 CP 3 1, CP 32により発生する L C共振の共振周波数を 30 λ4Η z未 満の低い周波数に移動させることができる。 したがって、 30 MH z以上の高周 波の電磁波の輻射を抑制することができる。

Claims

請 求 の 範 囲
1 . 駆動パルスを出力して容量性負荷を駆動するための駆動回路であって、 前記駆動パルスを前記容量性負荷に供給するためのパルス供給経路に接続され る電気回路と、
前記電気回路に接続される配線部と、
前記電気回路の寄生容量と前記配線部のィンダク夕ンス成分との L C共振の共 振周波数を低減する周波数低減回路とを備えることを特徴とする駆動回路。
2 . 前記電気回路は、 前記容量性負荷に前記駆動パルスを印加するためのスイツ チング回路を含むことを特徴とする請求項 1記載の駆動回路。
3 . 前記容量性負荷は、 複数の電極を有する放電セルを含み、
前記スィツチング回路は、 前記放電セルを点灯させる維持期間において前記容 量性負荷に維持パルスを印加するための維持パルス用スィツチング回路を含むこ とを特徴とする請求項 2記載の駆動回路。
4 . 前記容量性負荷は、 複数の電極を有する放電セルを含み、
前記スィツチング回路は、 前記放電セルの前記電極の壁電荷を調整する初期化 期間において前記容量性負荷に初期化パルスを印加するための初期化パルス用ス ィツチング回路を含むことを特徴とする請求項 2記載の駆動回路。
5 . 前記スイッチング回路は、 電界効果型トランジスタを含むことを特徴とする 請求項 2記載の駆動回路。
6 . 前記電気回路は、 他の電気素子に過電圧が印加されるのを防止するための保 護回路を含むことを特徴とする請求項 1記載の駆動回路。
7 . 前記保護回路は、 ダイオードを含むことを特徴とする請求項 6記載の駆動回 路。
8 . 前記周波数低減回路は、 前記 L C共振の共振周波数を 3 0 MH z未満に低減 することを特徴とする請求項 1記載の駆動回路。
9 . 前記周波数低減回路は、 前記電気回路に並列に接続される容量性素子を含む ことを特徴とする請求項 1記載の駆動回路。
1 0 . 所定の電圧を供給する電圧源をさらに含み、
前記スイッチング回路の一端は、 前記電圧源に接続され、 前記スイッチング回 路の他端は、 前記配線部に接続されることを特徴とする請求項 2記載の駆動回路
1 1 . 前記電圧源は、
前記駆動パルスを立ち上げるための第 1の電圧を供給する第 1の電圧源と、 前記駆動パルスを立ち下げるための、 前記第 1の電圧より低い第 2の電圧を供 給する第 2の電圧源とを含み、
前記スイッチング回路は、
一端が前記第 1の電圧源に接続される第 1のスィツチング素子と、
一端が前記第 2の電圧源に接続される第 2のスィツチング素子とを含み、 前記配線部は、
一端が前記第 1のスィツチング素子の他端に接続される第 1の配線部と、 一端が前記第 2のスィツチング素子の他端に接続され、 他端が前記第 1の配線 部の他端に接続される第 2の配線部とを含み、
前記周波数低減回路は、
前記第 1のスィツチング素子に並列に接続される第 1の容量性素子と、 前記第 2のスィツチング素子に並列に接続される第 2の容量性素子とを含むこ とを特徴とする請求項 1 0記載の駆動回路。
1 2 . 一端が前記容量性負荷に接続されるインダク夕ンス素子と、 前記容量性負荷から電荷を回収するための回収用容量性素子とをさらに含み、 前記スイッチング回路は、
一端が前記インダクタンス素子の他端に接続される一方向性導通素子と、 一端が前記一方向性導通素子の他端と接続されるスィツチング素子とを含み、 前記配線部の一端は、 前記スイッチング素子の他端に接続され、 前記配線部の 他端は、 前記回収用容量性素子の一端に接続され、
前記周波数低減回路は、 前記スィツチング素子に並列に接続される容量性素子 を含むことを特徴とする請求項 2記載の駆動回路。
1 3 . 一端が前記容量性負荷に接続されるインダク夕ンス素子と、
前記容量性負荷から電荷を回収するための回収用容量性素子とをさらに含み、 前記スイッチング回路は、
一端が前記回収用容量性素子の一端と接続されるスイッチング素子と、 一端が前記スィツチング素子の他端に接続される一方向性導通素子とを含み、 前記配線部の一端は、 前記一方向性導通素子の他端に接続され、 前記配線部の 他端は、 前記インダクタンス素子の他端に接続され、
前記周波数低減回路は、 前記一方向性導通素子に並列に接続される容量性素子 を含むことを特徴とする請求項 2記載の駆動回路。
1 4 . 所定の電圧を供給する電圧源と、
一端が前記容量性負荷に接続されるインダク夕ンス素子と、
前記容量性負荷から電荷を回収するための回収用容量性素子と、
前記回収用容量性素子と前記インダク夕ンス素子とを接続するための接続回路 とをさらに含み、
前記保護回路は、 一端が前記電圧源に接続され、 他端が前記接続回路のインダ クタンス素子側の一端と接続される一方向性導通素子を含み、
前記周波数低減回路は、 前記一方向性導通素子に並列に接続される容量性素子 を含むことを特徴とする請求項 6記載の駆動回路。
1 5 . 複数の電極から構成される複数の容量性負荷を含む表示パネルと、 駆動パルスを出力して前記表示パネルの前記容量性負荷を駆動する駆動回路と を備え、
前記駆動回路は、
前記駆動パルスを前記容量性負荷に供給するためのパルス供給経路に接続され る電気回路と、
前記電気回路に接続される配線部と、
前記電気回路の寄生容量と前記配線部のインダク夕ンス成分との L C共振の共 振周波数を低減する周波数低減回路とを含むことを特徴とする表示装置。
1 6 . 前記電気回路は、 前記容量性負荷に前記駆動パルスを印加するためのスィ ツチング回路を含むことを特徴とする請求項 1 5記載の表示装置。
1 7 . 前記容量性負荷は、 前記複数の電極から構成される放電セルを含み、 前記スィツチング回路は、 前記放電セルを点灯させる維持期間において前記容 量性負荷に維持パルスを印加するための維持パルス用スィツチング回路を含むこ とを特徴とする請求項 1 6記載の表示装置。
1 8 . 前記容量性負荷は、 前記複数の電極から構成される放電セルを含み、 前記スィツチング回路は、 前記放電セルの前記電極の壁電荷を調整する初期化 期間において前記容量性負荷に初期化パルスを印加するための初期化パルス用ス イッチング回路を含むことを特徴とする請求項 1 6記載の表示装置。
1 9 . 前記電気回路は、 他の電気素子に過電圧が印加されるのを防止するための 保護回路を含むことを特徴とする請求項 1 5記載の表示装置。
2 0 . 前記周波数低減回路は、 前記 L C共振の共振周波数を 3 0 M H z未満に低 減することを特徴とする請求項 1 5記載の表示装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425487B1 (ko) * 2001-12-06 2004-03-30 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동장치
WO2006115095A1 (ja) * 2005-04-21 2006-11-02 Matsushita Electric Industrial Co., Ltd. 駆動回路および表示装置
US7616175B2 (en) 2005-07-06 2009-11-10 Samsung Sdi Co., Ltd. Plasma display device and driving apparatus thereof
US7667696B2 (en) 2005-05-24 2010-02-23 Lg Electronics Inc. Plasma display apparatus

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3369535B2 (ja) 1999-11-09 2003-01-20 松下電器産業株式会社 プラズマディスプレイ装置
JP5109216B2 (ja) * 2001-07-31 2012-12-26 パナソニック株式会社 プラズマディスプレイ装置
US6963174B2 (en) * 2001-08-06 2005-11-08 Samsung Sdi Co., Ltd. Apparatus and method for driving a plasma display panel
US7317454B2 (en) * 2001-08-08 2008-01-08 Lg Electronics, Inc. Energy recovery circuit of display device
KR100467446B1 (ko) * 2001-10-26 2005-01-24 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 장치 및 그 구동 방법
KR100477985B1 (ko) * 2001-10-29 2005-03-23 삼성에스디아이 주식회사 플라즈마 디스플레이 패널, 그의 구동 장치 및 그의 구동방법
US7081891B2 (en) * 2001-12-28 2006-07-25 Lg Electronics, Inc. Method and apparatus for resonant injection of discharge energy into a flat plasma display panel
KR100430089B1 (ko) * 2002-01-11 2004-05-03 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동장치
TW589596B (en) * 2002-07-19 2004-06-01 Au Optronics Corp Driving circuit of display able to prevent the accumulated charges
KR100458581B1 (ko) * 2002-07-26 2004-12-03 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 장치 및 그 방법
JP4557201B2 (ja) * 2002-08-13 2010-10-06 株式会社日立プラズマパテントライセンシング プラズマディスプレイパネルの駆動方法
KR100477990B1 (ko) 2002-09-10 2005-03-23 삼성에스디아이 주식회사 플라즈마 디스플레이 패널 및 그 구동 장치와 구동 방법
KR100467458B1 (ko) * 2002-10-22 2005-01-24 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법
EP1469445A3 (en) 2003-04-16 2009-03-04 Lg Electronics Inc. Energy recovering apparatus and method for driving a plasma display panel
KR100499085B1 (ko) * 2003-05-22 2005-07-01 엘지전자 주식회사 에너지 회수회로 및 그의 구동방법
JP4050724B2 (ja) * 2003-07-11 2008-02-20 松下電器産業株式会社 表示装置およびその駆動方法
AU2003304336A1 (en) * 2003-07-15 2005-01-28 Hitachi, Ltd. Plasma display panel drive circuit using offset waveform
KR100503806B1 (ko) * 2003-08-06 2005-07-26 삼성전자주식회사 환류 전류를 감소시키는 플라즈마 디스플래이 패널서스테인 구동 장치
KR100490633B1 (ko) * 2003-10-01 2005-05-18 삼성에스디아이 주식회사 플라즈마 디스플레이 패널 및 이의 구동 방법
KR20050037639A (ko) * 2003-10-20 2005-04-25 엘지전자 주식회사 에너지 회수장치
KR100599649B1 (ko) * 2003-11-24 2006-07-12 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 장치
KR100586984B1 (ko) * 2004-06-03 2006-06-08 삼성전자주식회사 플라즈마 디스플레이 패널
JP4290680B2 (ja) * 2004-07-29 2009-07-08 シャープ株式会社 容量性負荷充放電装置およびそれを備えた液晶表示装置
JP4098322B2 (ja) * 2004-08-30 2008-06-11 松下電器産業株式会社 駆動回路
KR100577762B1 (ko) 2004-09-07 2006-05-10 엘지전자 주식회사 플라즈마 표시 패널의 구동 장치
US7633467B2 (en) 2004-11-24 2009-12-15 Lg Electronics Inc. Plasma display apparatus and driving method thereof
CN101107646B (zh) * 2005-01-25 2010-06-16 松下电器产业株式会社 显示装置及其驱动方法
KR100670278B1 (ko) 2005-01-26 2007-01-16 삼성에스디아이 주식회사 디스플레이 패널의 구동장치
US7755573B2 (en) * 2005-01-31 2010-07-13 Hitachi Plasma Patent Licensing Co., Ltd Electric charging/discharging apparatus, plasma display panel, and electric charging/discharging method
KR20060090052A (ko) * 2005-02-07 2006-08-10 엘지전자 주식회사 플라즈마 디스플레이 장치 및 플라즈마 디스플레이 패널의구동장치
KR100646195B1 (ko) 2005-03-08 2006-11-14 엘지전자 주식회사 플라즈마 표시 패널의 구동 장치
KR101179011B1 (ko) * 2005-05-23 2012-08-31 파나소닉 주식회사 플라즈마 디스플레이 패널 구동 회로 및 플라즈마디스플레이 장치
KR100726636B1 (ko) * 2005-05-24 2007-06-11 엘지전자 주식회사 플라즈마 표시장치
CN1885696A (zh) * 2005-06-22 2006-12-27 中华映管股份有限公司 等离子体显示面板电源
KR100666106B1 (ko) * 2005-07-16 2007-01-09 엘지전자 주식회사 플라즈마 디스플레이 장치
KR100762141B1 (ko) * 2005-09-28 2007-10-02 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동회로 및 구동방법
KR101191445B1 (ko) 2005-09-30 2012-10-16 엘지디스플레이 주식회사 액정 표시 장치 및 그의 제조 방법
KR100811536B1 (ko) * 2005-10-14 2008-03-07 엘지전자 주식회사 향상된 효율의 서스테인 구동회로를 포함하는 플라즈마디스플레이 패널의 구동 장치
KR100719586B1 (ko) * 2005-12-21 2007-05-17 삼성에스디아이 주식회사 디스플레이 패널의 구동장치
US7521940B2 (en) * 2006-01-26 2009-04-21 Tk Holdings Inc. Capacitive sensing isolation using reversed biased diodes
JP4830526B2 (ja) * 2006-02-14 2011-12-07 パナソニック株式会社 プラズマディスプレイ装置
JP2007226046A (ja) 2006-02-24 2007-09-06 Fujitsu Hitachi Plasma Display Ltd 平面表示装置
KR100739596B1 (ko) * 2006-03-13 2007-07-16 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 장치
JP4937635B2 (ja) 2006-05-16 2012-05-23 パナソニック株式会社 プラズマディスプレイパネル駆動回路およびプラズマディスプレイ装置
KR101056252B1 (ko) * 2006-11-28 2011-08-11 파나소닉 주식회사 플라즈마 디스플레이 장치 및 플라즈마 디스플레이 패널의 구동 방법
US8228265B2 (en) * 2006-11-28 2012-07-24 Panasonic Corporation Plasma display device and driving method thereof
CN101563718B (zh) * 2006-12-08 2011-05-25 松下电器产业株式会社 等离子体显示装置及其驱动方法
KR101018898B1 (ko) * 2006-12-11 2011-03-02 파나소닉 주식회사 플라즈마 디스플레이 장치 및 그 구동 방법
CN101802896B (zh) * 2007-09-20 2013-07-31 欧丽安株式会社 用于等离子体显示面板的能量恢复电路
KR100907715B1 (ko) * 2007-10-17 2009-07-14 엘지전자 주식회사 에너지 회수 회로 및 그를 이용한 플라즈마 디스플레이장치
US8031496B2 (en) * 2007-11-07 2011-10-04 Panasonic Corporation Driving circuit for power switching device, driving method thereof, and switching power supply apparatus
KR100907390B1 (ko) * 2007-11-16 2009-07-10 삼성에스디아이 주식회사 플라즈마 디스플레이 장치
KR20090050690A (ko) * 2007-11-16 2009-05-20 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 장치
JP2010169839A (ja) * 2009-01-22 2010-08-05 Hitachi Ltd マトリックス表示装置
JP5630210B2 (ja) * 2010-10-25 2014-11-26 セイコーエプソン株式会社 画素回路の駆動方法、電気光学装置および電子機器
JP2013044891A (ja) * 2011-08-23 2013-03-04 Sony Corp 表示装置及び電子機器
CN102624213B (zh) * 2012-03-29 2014-12-03 台达电子工业股份有限公司 一种功率因数校正电路
JP6561794B2 (ja) * 2015-11-20 2019-08-21 トヨタ自動車株式会社 スイッチング回路
CN106230246A (zh) * 2016-09-22 2016-12-14 京东方科技集团股份有限公司 一种电路以及开关电源和液晶显示驱动电路
JP6757502B2 (ja) * 2017-06-07 2020-09-23 株式会社村田製作所 双方向スイッチ回路及びスイッチ装置
US11482918B2 (en) * 2017-12-12 2022-10-25 Rohm Co., Ltd. Gate drive circuit
CN108538240B (zh) * 2018-05-29 2020-03-10 京东方科技集团股份有限公司 一种像素驱动电路及其驱动方法、显示装置
KR102592321B1 (ko) * 2018-08-16 2023-10-19 주식회사 엘지에너지솔루션 전기 부하를 위한 구동 장치 및 그것을 포함하는 전자 기기
JP7316034B2 (ja) * 2018-11-14 2023-07-27 ローム株式会社 ドライバ回路
CN111800162B (zh) * 2019-04-04 2022-03-22 亚德诺半导体国际无限责任公司 具有可控谐振频率的射频开关
KR102767730B1 (ko) * 2020-03-05 2025-02-12 엘지전자 주식회사 전력변환장치 및 이를 구비하는 홈 어플라이언스
US12218598B2 (en) * 2022-05-31 2025-02-04 Texas Instruments Incorporated Quasi-resonant isolated voltage converter
CN115453637B (zh) * 2022-08-29 2025-07-22 扎赉诺尔煤业有限责任公司 一种金属管路走向检测电路
KR20240100026A (ko) 2022-12-22 2024-07-01 주식회사 셀키 병렬 또는 다중반응검지법-질량분석 기반 표적 당 펩타이드 정량화 방법
CN115831029B (zh) * 2022-12-26 2025-08-12 Tcl华星光电技术有限公司 驱动芯片、显示装置及驱动芯片的调试方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03183211A (ja) * 1989-12-12 1991-08-09 Mitsubishi Electric Corp 出力バツフア回路
JPH0823242A (ja) * 1994-07-08 1996-01-23 Matsushita Electric Ind Co Ltd 出力回路
EP0810576A1 (en) * 1996-05-31 1997-12-03 Fujitsu Limited Drive unit for planar display
JPH10268831A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp プラズマディスプレイパネル用電力回収回路

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495445A (en) * 1983-06-06 1985-01-22 General Electric Company Brightness control for a vacuum fluorescent display
US4707692A (en) * 1984-11-30 1987-11-17 Hewlett-Packard Company Electroluminescent display drive system
US4866349A (en) * 1986-09-25 1989-09-12 The Board Of Trustees Of The University Of Illinois Power efficient sustain drivers and address drivers for plasma panel
JPH01185099A (ja) * 1988-01-20 1989-07-24 Mitsubishi Pencil Co Ltd 疎蜜構造を有する全炭素質振動板の製造方法
JPH01261923A (ja) 1988-04-13 1989-10-18 Seiko Epson Corp 出力回路
JP2642956B2 (ja) * 1988-07-20 1997-08-20 富士通株式会社 プラズマディスプレイパネル駆動方法及びその回路
JPH05315913A (ja) 1992-05-11 1993-11-26 Matsushita Electric Ind Co Ltd 出力電流駆動回路
JP2770657B2 (ja) * 1992-06-09 1998-07-02 日本電気株式会社 プラズマディスプレイの駆動装置
JPH0774322A (ja) 1993-08-31 1995-03-17 Toppan Printing Co Ltd Ｃｍｏｓインバータを備えた集積回路
JP2891280B2 (ja) 1993-12-10 1999-05-17 富士通株式会社 平面表示装置の駆動装置及び駆動方法
JP3199610B2 (ja) 1995-08-02 2001-08-20 株式会社日立製作所 スナバ回路及びそれを用いた電力変換装置
JP3364066B2 (ja) 1995-10-02 2003-01-08 富士通株式会社 Ａｃ型プラズマディスプレイ装置及びその駆動回路
JP3273535B2 (ja) * 1995-12-08 2002-04-08 アルプス電気株式会社 Ｔｖチューナの複同調回路
JP3183211B2 (ja) 1996-06-26 2001-07-09 住友金属鉱山株式会社 外壁パネルの取付け構造および取付け金具
EP0823812B1 (en) * 1996-08-07 2002-04-10 Victor Company Of Japan, Ltd. Horizontal S-shape correction circuit
EP0971735B1 (en) 1997-04-01 2008-03-19 Thomas Julius Borody Methods and compositions for treating inflammatory bowel disease
JP2976923B2 (ja) * 1997-04-25 1999-11-10 日本電気株式会社 容量性負荷の駆動装置
EP0934623B1 (en) * 1997-06-13 2007-01-24 Koninklijke Philips Electronics N.V. A switched-mode power supply
JP3897896B2 (ja) * 1997-07-16 2007-03-28 三菱電機株式会社 プラズマディスプレイパネルの駆動方法及びプラズマディスプレイ装置
JP2933077B1 (ja) 1998-02-26 1999-08-09 サンケン電気株式会社 放電灯点灯装置
JP3568098B2 (ja) * 1998-06-03 2004-09-22 パイオニア株式会社 表示パネルの駆動装置
JP3369535B2 (ja) * 1999-11-09 2003-01-20 松下電器産業株式会社 プラズマディスプレイ装置
US6448950B1 (en) * 2000-02-16 2002-09-10 Ifire Technology Inc. Energy efficient resonant switching electroluminescent display driver
US6366063B1 (en) * 2000-03-22 2002-04-02 Nec Corporation Circuit and method for driving capacitive load

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03183211A (ja) * 1989-12-12 1991-08-09 Mitsubishi Electric Corp 出力バツフア回路
JPH0823242A (ja) * 1994-07-08 1996-01-23 Matsushita Electric Ind Co Ltd 出力回路
EP0810576A1 (en) * 1996-05-31 1997-12-03 Fujitsu Limited Drive unit for planar display
JPH10268831A (ja) * 1997-03-27 1998-10-09 Mitsubishi Electric Corp プラズマディスプレイパネル用電力回収回路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1160756A4 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100425487B1 (ko) * 2001-12-06 2004-03-30 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동장치
WO2006115095A1 (ja) * 2005-04-21 2006-11-02 Matsushita Electric Industrial Co., Ltd. 駆動回路および表示装置
US8144142B2 (en) 2005-04-21 2012-03-27 Panasonic Corporation Drive circuit and display device
US7667696B2 (en) 2005-05-24 2010-02-23 Lg Electronics Inc. Plasma display apparatus
US7616175B2 (en) 2005-07-06 2009-11-10 Samsung Sdi Co., Ltd. Plasma display device and driving apparatus thereof

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Publication number Publication date
US20040125096A1 (en) 2004-07-01
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EP2015282A1 (en) 2009-01-14
DE60045531D1 (de) 2011-02-24
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EP1376522A3 (en) 2004-03-24
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EP1372131A3 (en) 2004-03-24
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