WO2003021769A1

WO2003021769A1 - Switching amplification apparatus

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Publication number: WO2003021769A1
Application number: PCT/JP2002/008979
Authority: WO
Inventors: Atsushi Mitamura
Original assignee: Shindengen Electric Manufacturing Co Ltd
Current assignee: Shindengen Electric Manufacturing Co Ltd
Priority date: 2001-09-04
Filing date: 2002-09-04
Publication date: 2003-03-13
Anticipated expiration: 2004-03-04
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Description

明細書スィツチング増幅装置技術分野

本発明は、アナログ信号もしくは多ビットデジタル信号を増幅するスィッチング増幅装置に関するものであり、電源のスィツチングノイズを低減して品質の向上化を図る新規なスィツチング増幅装置に関するものである。背景技術

従来のパワーアンプを備えたスイッチング増幅装置を図 7に示す。なお、この従来例はオーディオ用のスィツチング増幅装置に関するものである。このスィッチング増幅装置はオーディオパワーアンプ 1と電源 6を備え、オーディオパワーアンプ 1は、オーディオ信号を Δ Σ変調する Δ Σ変調器 2を備え、この Δ Σ変調器 2の出力パルス信号をアンプ用パワースィツチ素子 3に供給し、アンプ用出力一フィルタ 4を介して出力するように構成してある。このアンプ用パワースィッチ素子 3に電源 6を接続してあり、この電源 6はクロック信号を入力し、このク口ック信号に同期してパルス幅変調して、このパルス幅変調した信号を電源内にある電源用パワースイツチ素子に供給し、所望の電力を電源用出力フィルタを通してアンプ用パワースィツチ素子 3に供給するように構成してある。

この従来例のスィツチング増幅装置は以下のような作用をする。先ず、オーディォ信号等の信号を Δ Σ変調器 2に入力するとともに、この Δ Σ変調器 2にサンプリングクロックを入力する。 Δ Σ変調器 2で前記入力信号を Δ Σ変調して、この出力パルス信号をアンプ用パワースィッチ素子 3に入力する。また、電源 6では前記サンプリングクロック信号とは別のクロック信号が入力され、このクロック信号に合わせてパルス幅変調を行い、前記パルス幅変調出力パルス信号が電源内にある電¾?、用パワースィツチ素子に入力される。電源用パワースィツチ素子の出力は電源用出力フィルタ 7を通して出力され、アンプ用パワースィツチ素子 3 に電力を供給する。

しかし、この手段では、電源 6とパワーアンプ 1とが互いに独立しているため、パワーアンプ出力に電源 6のスィツチングノイズの影響を与えやすいという課題があった。また、電源 6のスイッチングノイズの影響がパワーアンプ 1に出ないようにするため、電源出力に大きな電源用出力フィルタ 7を設けなければならないが、従来における電源用出力フィルタ 7は、平滑回路とノイズフィルタとを接続して構成してなる場合が多く、この場合、ノイズフィルタを設けたことにより小型化が困難である。さらに、ノイズフィルタを外して電源用出力フィルタ 7を構成しょうとすると、平滑回路を構成するコンデンサやチョークコイルを大型化する必要があり、いずれにしても、電源用出力フィルタ 7が比較的大きいため、スイッチング増幅装置の小型ィヒが困難であるという課題が生じた。発明の開示

本発明は、上記問題に鑑みてなされたものであり、特に電源のスイッチングノィズを低減して品質の向上化を図る新規なスィツチング増幅装置を提供する。上記目的を達成するためになされた発明は、パワーアンプと電源のスィッチングノイズの出るタイミングがほぼ同時になり、電源からノイズが混入しても、ノヮーアンプのノイズフィルタを兼用することが可能となる。また、これに伴い電源用のノイズフィルタが不要であるとともに、電源の出力に比較的大型のコンデンサゃチョークコイルを備えた平滑回路を設ける必要がなくなり、電源の出カフィルタを簡略化することが可能である。さらに、電源の出力フィルタの簡略化により、スィッチング增幅装置の小型化及びコストダウンを図ることを可能にした。即ち、本発明は、上記課題を解決するため、以下の構成を有する。

本発明の第 1の態様に係るスィツチング増幅装置は、アナ口グ信号もしくは多ビットデジタル信号を 2値信号に変調する変調器を備え、この変調器の出力パルス信号をパワースィツチ素子に供給するスィツチングパワーアンプと、アナログ信号もしくは多ビットデジタル信号を Δ Σ変調する Δ Σ変調手段を備え、この厶 ∑変調手段から出力される電源制御用パルス信号を電源用パワースィッチ素子に供給する Λ∑電¾1とを設け、この Δ∑電源に前記パワーアンプの前記変調器の出力パルス信号を供給するように構成してあるとともに、前記出力パルス信号をこの厶∑電源の動作クロックとして入力し、 Δ Σ電源の出力電力を前記パワーアンプの前記パワースィツチ素子に供給するように構成してある。

本発明の第 2の態様に係るスィツチング増幅装置は、出力段に少なくとも 1対のパワースィッチ素子を有し、アナログ信号もしくは多ビットデジタル信号からなる入力信号を 2値信号に変調し、この 2値信号に基づき前記 1対のパワースィツチ素子を相補的に導通制御することにより電力増幅された出力信号を得るパヮ一アンプと、前記 2値信号に同期してスイッチング動作することにより、前記 1 対のパワースィツチ素子に供給されるべき所望の電源電圧を生成するスィッチング電源と、を備えている。

本発明の第 3の態様に係るスィツチング増幅装置は、本発明の第 2の態様に係るスィヅチング増幅装置において、前記出力段に設けられた 1対のパワースィッ. チ素子が共にオフ状態となる所定期間内に前記スイ,ッチング電源のスイッチング動作に伴うノイズが発生するように、前記 2値信号に基づく前記スィツチング電源と前記パワーアンプとの間の動作タイミングを設定している。

本発明の第 4の態様に係るスィツチング増幅装置は、本発明の第 2または第 3 の態様に係るスイッチング増幅装置において、前記スイッチング電源が、前記 2 値信号を動作ク口ック信号として入力する Δ∑電源で構成される。

本発明の第 5の態様に係るスィツチング増幅装置は、本発明の第 4の態様に係るスイッチング増幅装置において、前記スイッチング電源が、外部電源の電流経路上に介挿されたスィツチ素子を有し、このスィツチ素子がスィツチングすることにより前記外部電源の電圧を前記所望の電源電圧に変換する電圧変換部と、前記電圧変換部により変換された電源電圧を Δ∑変調し、この Δ∑変調により得られた信号に基づき、前記電圧変換部を構成するスイツチ素子のスイツチングを制御するスイッチング制御部と、を備えている。

この発明の構成によれば、スイッチング電源のスイッチング動作が、パワーァンプ側の 1対のパワースィツチ素子の導通を制御する 2値信号に同期し、これら

1対のパワースィッチ素子のスイッチングと同期する。従って、スィツチング電源のスィツチング動作に伴うノイズの発生タイミングと、出力段の 1対のパワースィッチ素子のスィツチングのタイミングとを整合させることが可能になり、見かけ上、出力信号上に現れるスイッチングノイズの発生頻度が低減する。また、 1対のパワースィツチ素子が共にオフ状態となる所定期間内にスィツチング電源のスィツチング動作に伴うノイズが発生するようにタイミングを調整することにより、スイッチング電源のスイッチング動作に伴うノイズが、 1対のパワースィツチ素子を介して出力信号に現れない。よって、スイッチング電源やパワースィツチ素子のスィッチング動作に伴うノイズを抑制するためのフィルタを小型化することが可能になる。. . 図面の簡単な説明

図 1は本発明に係る一実施例を示す実施例のプロック図である。

図 2は図 1に示す実施例の要部（Δ∑電源）の一例を示すプロック回路図である。図 3は図 1に示す実施例の詳細な構成を示す図である。

図 4は図 2に示す Δ∑変調回路の構成を示す図である。

図 5は本実施例の動作を説明するための波形図である。

図 6は本実施例の動作を比較説明するための波形図である。

図 7は従来例を示すプロック図である。発明を実施するための最良の形態

以下、添付図面を用いて本発明に係るスィツチング増幅装置の実施例を説明する。図 1は本発明に係る一実施例を示してある。また、図 2にはこの実施例の要部の一実施例を示してある。

図 1に示す実施例は、オーディオパワーアンプ 1を設けたスィツチング増幅装置であり、オーディオパワーアンプ 1はオーディオ信号を Δ∑変調する Δ∑変調器 2を備え、この Δ Σ変調器 2の出力パルス信号をアンプ用パワースィツチ素子 3に供給し、アンプ用出力フィルタ 4を通して出力するように構成してある。また、本実施例では、厶∑電源 5を備えてあり、この Δ Σ電源 5は、オーディォパワーアンプ 1の Δ∑変調器 2の出力パルス信号を供給するようにしてあるとともに、前記出力パルス信号をこの Δ Σ電源 5の動作クロックとして入力し所望の電力を発生させ、前記電力を前記アンプ用パワースィツチ素子 3に供給するようにしてある。

本実施例に係る Δ∑電源の具体的構成を、図 2に示してある。この Δ∑電源 5 は、 Δ Σ変調器 1 6を備え、この Δ Σ変調器 1 6の出力パルス信号を電源用パヮ一スィッチ素子 1 1に供給するようにしてある。また、平滑回路 1 2を備え、この平滑回路 1 2の出力側に、負荷 1 3に出力された電圧と基準電圧 1 5の差分電圧を増幅する誤差増幅回路 1 4を介して、アナログ信号もしくは多ビットデジタル信号を Δ Σ変調する Δ Σ変調器 1 6を接続し、誤差増幅回路 1 4で負荷に出力された電圧と基準電圧 1 5の差分電圧を増幅した信号を Δ Σ変調器 1 6に入力するように構成している。基準電圧 1 5は、出力電圧 V Oの目標値であり、出力電圧 V Oが基準電圧 1 5に安定するようにスィツチング動作が行われる。ただし、出力電圧 V Oを抵抗分圧により降圧して誤差増幅回路 1 4に入力し、この抵抗分圧により得られる電圧の目標値となるように基準電圧 1 5を設定してもよい。この場合、抵抗分圧された電圧が基準電圧 1 5に安定することにより、出力電圧 V Οが所望の電圧に安定される。

なお、図 2に示す Δ Σ電源 5は、単なる一実施例に過ぎず、本発明に係る厶∑ 電源 5は Δ∑変調手段を用いたものであれば構成は問わない。また、動作クロックとして周波数が固定されないクロック、即ち周波数可変なク口ック信号を使用できるものであれば、 Δ∑電源に限らず他のスィツチング電源であってもよい。換言すれば、オンとオフとがクロック同期するものであれば、どのような電源であってもよい。

次に、図 3に、図 1に示す構成の主要部を示す。図 3に示すように、 Δ Σ変調器 2は変調回路 2 Αおよび駆動回路 2 Βから構成される。変調回路 2 Aは、入力信号 S Iを Δ∑変調してパルス信号 S S ( 2値信号）に変換するものであり、このパルス信号 S Sのパルス幅に入力信号 S Iが反映される。駆動回路 2 Bは、ノルス信号 S Sに基づきパワースィツチ素子 3を相補的に駆動するものであり、そのための駆動信号 SP, SNを出力する。この変調器 2は、例えば 5 V程度の電源で動作する。

正電源 5 Aおよび負電源 5 Bは、パワー MOSトランジスタ 3 A, 3 Bに供給されるべき所望の高電源電圧（例えば数 10 V) を生成するスイッチング電源であって、上述の図 1に示す Δ∑電源 5を構成する。これら正電源 5 Aおよぴ負電源 5Bは、パルス信号 S Sを動作クロックとして入力し、このパルス信号 S Sに同期してスィツチング動作することにより正の高電源電圧 VPおよび負の高電源電圧 VNを発生するように構成される。

即ち、前述の図 2に示すように、 ΔΣ電源 5は、安定化用のコンデンサ C 1、外部電源（図示なし）の電流経路上に介揷されたスィッチ素子 1 1、還流用のダィオード D、平滑回路 1 2 (インダクタ Lおよびコンデンサ C 2) を含んで構成され、これらは、外部電源からの入力電圧 V Iを所望の出力電圧 VOに変換する電圧変換部（符号なし）として機能する。また、 ΔΣ電源 5は、上述の電圧変換部に加えて、誤差増幅回路 14、 ΔΣ変調器 16、ゲートドライバ回路 1 7を含み、これらはスィツチ素子 1 1のスィツチングを制御するスィツチング制御部（符号なし）を構成する。

なお、図 2に示す例では、降圧型の電源として構成したが、これに限定されることなく、例えば昇圧型の電源として構成してもよい。この場合、スィッチ素子 1 1は、外部電源に接続される昇圧用のコイルと直列に接続されるが、この場合であってもスィッチ素子 1 1は、降圧型と同様に、外部電源の電流経路上に介揷された構成となる。

図 4に、上述の ΔΣ変調器 16の構成を示す。同図に示すように、 ΔΣ変調器 16は、減算器 20、積分器 21、比較器 22、 D型フリップフロップ（D— F F) 23から構成される。ここで、減算器 20は、上述の誤差増幅回路 14の出力信号 VGからスイッチング制御信号 SGを減算するもので、積分器 21は、減算器 20の出力信号を積分するものである。比較器 22は、基準電圧 24を基準として積分器 21の出力信号を 2値信号に量子化するものであり、その非反転入力端子には積分器 21の出力信号が与えられ、その反転入力端子には基準電圧 1 5が与えられる。基準電圧 2 4は、 Δ Σ変調の動作を規定するものであり、具体的には積分器 2 1の出力信号（Δ Σ信号)を 2値ィ匕する際の判定レベルを与える。この基準電圧 2 4は必要とされる Δ Σ変調の特 1"生に応じて適切に設定される。 D 型フリップフロップ 2 3は、上述の変調回路 2 Aから出力されるパルス信号 S S をクロック信号として比較器 2 2の出力信号をラッチするものである。

説明を図 3に戻す。パワースィッチ素子 3は、正電源⁵ Aと負電源 5 Bとの間に電流経路が直列接続された 1対の出力用の nチヤネル型パヮー MO Sトランジスタ 3 A， 3 B力ら構成される。ここで、一方のパワー MO S トランジスタ 3 A のドレインは正電源 5 Aに接続され、そのゲートには上述の駆動信号 S Pが印加される。また、他方のパワー MO Sトランジスタ 3 Bのソースは負電源 5 Bに接続され、そのゲートには上述の駆動信号 S Nが印加される。これらパワー MO S トランジスタ 3 Aのソースおよびパワー MO S トランジスタ 3 Bのドレインは、互いに接続されてパワースィツチ素子 3の出力部とされ、後段の出力フィルタ 4 に入力部に接続される。

なお、図 3に示す例では、パワースィッチ素子 3をなす 1対の nチャネル型パヮー MO Sトランジスタ 3 A, 3 Bはいわゆるハーフブリッジを構成するが、これに限定されることなく、複数対のパワー MO S トランジスタを用いていわゆるフルプリッジを構成するものとしてもよい。

以上のように構成してあるスィツチング増幅装置は以下のように作用する。先ず、入力信号 S Iとしてオーディオ信号を Δ Σ変調器 2に入力するとともに、この厶∑変調器 2にサンプリングクロック S Cを入力する。この Δ Σ変調器 2でォ一ディォ信号を Δ∑変調して、この出力パルス信号をアンプ用パワースィツチ素子 3に入力する。同じく前記オーディォ信号用の Δ∑変調器 2の出力パルス信号を厶∑電源 5にクロック信号として入力する。

一般に、 Δ Σ変調器 2の出力信号は O Nか O F Fの 2つの状態があり、この変ィ匕は Δ Σ電源、 5の Δ Σ変調器 1 6に入力されたクロックの立ち上がり若しくは立ち下がりのどちらか一方のみで起こるため、 Δ∑変調器出力に接続されるアンプ用パワースィツチ素子 3から発生するスィツチングノイズもこれと同時に発生す PC蒙 2/麵

8 ることとなる。

本発明では、アンプ用 Δ∑変調器出力パルス信号をアンプ用パワースィツチ素子 3に入力するとともに、 Δ Σ電源 5にクロック信号として入力するため、電源用パワースィツチ素子 1 1の O Nと O F Fの変化はアンプ用 Δ∑変調器 2の出力パルスの立ち上がり若しくは立ち上がりのどちらか一方でのみ起こることになり、この結果、オーディオパワーアンプ 1と Δ∑電?原 5のスィツチングノイズの出るタイミングがほぼ同時になる。

以上より、 Δ∑電源 5からオーディオアンプ 1にスィツチングノイズが混入しても、もともとオーディオパワーアンプ 1がノイズを発生するタイミングとほぼ同時であるため、オーディオパワーアンプ 1に与える影響は少なく、オーディオパワーアンプ 1に設けたアンプ用出力フィルタ 4を Δ∑電源 5のスイッチングノィズ用に使用することが可能である。即ち、本発明においては、電源出力に電源、用出力フィルタを設ける必要がない。

次に、図 5に示す信号波形を参照しながら上述の動作を補足する。前述のォーディォパワーアンプ 1は、アナログ信号もしくは多ビットデジタル信号からなる入力信号 S Iをパルス信号（2値信号） S Sに変調する。そして、パルス信号 S Sに基づき出力段に設けられた 1対のパワー MO Sトランジスタを相補的に導通制御することにより電力増幅された出力信号 S Oを得る。具体的には、図 3に示す変調回路 2が、サンプリングクロック S Cに従い、入力信号 S Iを Δ Σ変調してパルス信号 S Sを出力する。このパルス信号 S Sは後段の駆動回路 2 Bに与えられると共に、 Δ∑電源 5を構成する正電源 5 A及び負電源 5 Bに与えられる。パルス信号 S Sを入力する高電源 5 Aでは、前述の図 2および図 4に示す厶∑ 変調器 1 6がパルス信号 S Sを動作ク口ック信号としてスィツチング制御信号 S Gを生成し、このスィッチング制御信号 S Gを図 2に示すスィッチ素子 1 1のゲートに与える。これにより、高電源 5 Aがスイッチング動作し、図 5に示すように高電源電圧 V Pを概ね一定に保つ。図 5では、高電源電圧 V Pの波形はリップル成分のみを表している。同様に、負電源 5 Bが、パルス信号 S Sに基づきスィツチング動作し、概ね一定の負の高電源電圧 V Nを発生する。このとき、図 4に示す ΔΣ変調器 16を構成する D型フリップフロップ 23が、パルス信号 S Sの立ち上がりのエッジで比較器 22の出力信号を取り込み、これをスイッチング制御信号 SGとして出力するので、図 5に示すように、スィッチング制御信号 S Gは、パルス信号 S Sの立ち上がりのェッジで遷移する。このため、高電源電圧 VP, VNには、スイッチング制御信号 SGに基づくスィッチング動作に起因したスイッチングノイズ SNZが重畳される。

一方、駆動回路 2 Bは、 Δ∑変調回路 2 A.から出力されるパルス信号 S Sに応答して駆動信号 SP, SNを出力し、パワー MOS トランジスタ 3 A, 3Bを相補的に駆動し、出力フィルタ 4を介して出力信号 SOを出力する。この出力信号 SOには、パワー MOS トランジスタ 3 A, 3 Bがスイッチングする際に発生する出力ノイズ ON Zが重畳される。

ここで、仮にパワー MO S トランジスタ 3 A, 3 Bが共にオン状態になると、高電源 5 Aから負電源 5 Bに向かって過大な貫通電流が流れ、パワー MOSトランジスタ 5 A, 5 Bにダメージを与える。このため、出力段の 1対のパワー MO S トランジスタ 3 A, 3 Bがスィツチングする際に、双方のトランジスタが共にオフ状態となるいわゆるデッドタイム DTが設けられており、そのようなデッドタイム DTを生じるように上述の駆動信号 S Pと駆動信号 SNとの間に位相差が設けられている。

上述のパルス信号 S Sに基づく Δ .∑電源 5とオーディォパヮーァンプ 1との間の動作タイミングは、高電源電圧 VP, VNに重畳されるスイッチングノイズ S N Z力 S、デッドタイム D Tの期間内（所定期間内）に発生するように設定される。この実施例では、特にこのタイミングの調整を図るまでもなく、スイッチングノィズ S N Zがデッドタイム D Tの期間内に発生するものとする力 S、必要に応じて、このタイミングを調整するためのタイミング設定手段を設けてもよい。例えばこの手段として遅延回路を用いることができる。この場合、パルス信号 S Sを、正電源 5 A, 5 Bに供給されるものと、駆動回路 2 Bに供給されるものとに分離し、これら分離されたパルス信号の一方を他方に対して適量だけ遅延させればよ、。このように、スィツチングノイズ SNZがデッドタイム DTの期間内に発生すると、このスィツチングノイズ SNZがパワー MO S トランジスタ 3 A, 3 Bにより遮断される。このため、出力信号 SO上に現れるノイズは、パワー MOSトランジスタ 3 A， 3 Bのスィツチング動作に起因する出力ノイズ ONZのみとなる。従って、 ΔΣ電源 5自体に何らノイズ対策を施すことなく、出力信号 SO上のノイズが低減される。

以下、比較のため、図 6に示す波形図を参照し、図 7に示す従来の電源⁶を用いた場合の動作を説明する。この場合、図 2に示すスィッチ素子 1 1は、 ΔΣ変調器' 2で生成されるパルス信号 S Sとは無関係の電源側固有のクロック信号 P C によりスイッチング制御される。このため、パワー MOS トランジスタ 3 A, 3 Bがオン状態にある時にスィッチ素子 1 1がスイッチングする場合が生じ、スィツチングノイズ SNZがパワー M〇 Sトランジスタ 3 A, 3 Bを介して出力される。

この結果、出力信号 SOには、出力ノイズ ON Zに加えて、電源 6に起因する · スイッチングノイズ SNZが重畳され、よって、 Δ∑電源 5を使用した場合に比較して、出力信号 SO上のノイズが増加する結果となる。

従って、電源 6を用いた場合と比較すると、前述した本実施例によれば、ォーディォパワーアンプ 1が備える出力フィルタ 4や、電源側のノイズを抑えるためのフィルタ (図示なし) を大型化することなく、出力信号 SOに現れるノイズを有効が低減される。よって信号の電力増幅を高品質に行うことが可能になる。なお、本実施例では、オーディオパワーアンプ 1を設けたスイッチング増幅装置について説明したが、その他のアナログ信号もしくは多ビットデジタル信号を増幅するパワーアンプを備えたスイッチング増幅装置についても応用することは可能である。

さらに、本実施例ではオーディオパワーアンプ 1の変調手段に Δ∑変調器を用いた場合について説明したが、この変調手段は入力信号を ONと OFF 2値に変調する方式であれば同様の効果が得られる。たとえば、パルス幅変調を用いても差し支えない。

さらに、 Δ∑電源が発生するスイッチングノイズ SNZと、パワーオーディオ PC漏 2/08979

11 アンプ側の出力ノイズ O N Zとが逆位相の関係にある場合は、これらのノイズを積極的に干渉させるようにタイミングを設定してもよい。これにより、出力信号 S O上のノイズが相殺され、ノイズを一層有効に低減させることが可能になる。さらに、上述の実施例では、 Δ Σ電源⁵として降圧チヨッパ型を用いて説明したが、 Δ Σ電源 5を昇圧型として構成してもよい。産業上の利用の可能性

本願発明は、パワーアンプと電源のスイッチングノイズの出るタイミングがほぼ同時になり、電源からノイズが混入しても、パワーアンプのノイズフィルタを兼用できる効果がある。また、これに伴い電¾?、用のノイズフィルタが不要であるとともに、電源の出力に比較的大型のコンデンサやチョークコイルを備えた平滑回路を設ける必要がなくなり、電源の出力フィルタを簡略化できる効果がある。さらに、電源の出力フィルタの簡略化により、スイッチング増幅装置の小型化及ぴコストダウンを図ることができる効果がある。

Claims

請求の範囲

1 . アナログ信号もしくは多ビットデジタル信号を 2値信号に変調する変調器を備え、この変調器の出力パルス信号をパワースィツチ素子に供給するスィツチングパワーアンプと、アナログ信号もしくは多ビットデジタル信号を Δ∑変調する厶∑変調手段を備え、この Δ∑変調手段から出力される電源制御用パルス信号を電源用パワースィツチ素子に供給する Δ∑電源とを設け、この Δ∑電源に前記パワーアンプの前記変調器の出力パルス信号を供給するように構成してあるとともに、前記出力パルス信号をこの Δ Σ電源の動作クロックとして入力し、 Δ Σ電源の出力電力を前記パヮーァンプの前記パワースイツチ素子に供給するように構成してあるスィツチング増幅装置。

2. 出力段に少なくとも 1対のパワースィッチ素子を有し、アナログ信号もしくは多ビットデジタル信号からなる入力信号を 2値信号に変調し、この 2値信号に基づき前記 1対のパワースィツチ素子を相補的に導通制御することにより電力増幅された出力信号を得るパワーアンプと、

前記 2値信号に同期してスィッチング動作することにより、前記 1対のパヮ一スィツチ素子に供給されるべき所望の電源電圧を生成するスィツチング電源と、を備えたスィツチング増幅装置。

3 . 前記出力段に設けられた 1対のパワースィツチ素子が共にオフ状態となる所定期間内に前記スィツチング電源のスィツチング動作に伴うノイズが発生するように、前記 2値信号に基づく前記スィッチング電源と前記パヮーアンプとの間の動作タイミングを設定した請求の範囲第 2項に記載されたスィツチング増幅装

4 . 前記スィッチング電源が、

前記 2値信号を動作ク口ック信号として入力する Δ∑電源である請求の範囲第 2項に記載されたスィツチング増幅装置。

5 . 前記スイッチング電¾ が、

外部電源の電流経路上に介挿されたスィツチ素子を有し、このスィツチ素子がスィツチングすることにより前記外部電源の電圧を前記所望の電源電圧に変換する電圧変換部と、

前記電圧変換部により変換された電源電圧を Δ∑変調し、この Δ∑変調により得られた信号に基づき、前記電圧変換部を構成するスィツチ素子のスィツチングを制御するスィッチング制御部と、

を備えた請求の範囲第 4項に記載されたスイッチング増幅装置。

6 . 前記スィッチング電原が、

前記 2値信号を動作ク口ック信号として入力する Δ∑電源である請求の範囲第 3項に記載されたスィツチング増幅装置。

7 . 前記スィッチング電源が、

を備えた請求の範囲第 6項に記載されたスィツチング増幅装置。